CN109962052A - 包括着落垫的半导体器件 - Google Patents

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Abstract

一种半导体器件包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分，并且将所述多个着落垫当中的第一着落垫与邻近于第一着落垫的第二着落垫电分离；以及导电阻挡层，其在所述多个导电线结构与所述多个着落垫之间，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。

Description

包括着落垫的半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括用于将衬底的有源区域与电容器的下电极连接的着落垫(landing pad)的半导体器件。
背景技术
随着半导体器件的集成度增加，半导体器件的元件的设计规则减少。在高度地按比例缩放的半导体器件中，多个布线的剖面面积以及其间的接触插塞的剖面面积正逐渐减小。因此，当通过接触插塞将电容器下电极(其形成在具有减小的剖面面积的接触插塞上)连接到衬底的有源区域时，发生着落垫(其将接触插塞与电容器下电极连接)的桥现象(bridge phenomenon)。
发明内容
本发明构思提供了防止相邻着落垫之间的桥故障的半导体器件。
根据本发明构思的一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分并将所述多个着落垫中的第一着落垫与邻近于第一着落垫的第二着落垫电分离；以及在所述多个导电线结构与所述多个着落垫之间的导电阻挡层，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。
根据本发明构思的另一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；围绕所述多个着落垫的着落垫绝缘图案；在所述多个导电线结构与所述多个着落垫之间的导电阻挡层；以及绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上、在所述多个导电线结构与导电阻挡层之间，并具有在平行于衬底的上表面且垂直于第一方向的第二方向上的小于第二方向上的下部宽度的上部宽度，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。
根据本发明构思的另一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上并具有大于上部宽度的下部宽度；多个接触插塞，所述多个接触插塞在所述多个导电线结构之间形成在衬底上，连接到有源区域，并具有第一宽度；以及多个着落垫，所述多个着落垫分别连接到所述多个接触插塞，并包括具有第二宽度的下部区域，第二宽度大于第一宽度。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据本发明构思的示例实施方式的半导体器件的单元阵列区域的示意性平面布局；
图2是根据本发明构思的示例实施方式的半导体器件的主要剖视图；
图3是用于描述根据本发明构思的示例实施方式的半导体器件的主要部分的放大图；
图4是用于描述根据本发明构思的示例实施方式的半导体器件的主要部分的俯视图；
图5是用于描述制造根据本发明构思的示例实施方式的半导体器件的主要部分的方法的放大图；
图6是根据本发明构思的示例实施方式的半导体器件的主要剖视图；
图7是根据本发明构思的示例实施方式的半导体器件的主要剖视图；
图8是根据本发明构思的示例实施方式的半导体器件的主要部分的构造的布局；
图9是沿图8的线B-B'截取的剖视图；
图10是图9的部分B的放大剖视图；
图11是在图10的第一高度处截取的水平剖视图；
图12是根据本发明构思的示例实施方式的半导体器件的剖视图；
图13至17是用于描述制造根据本发明构思的示例实施方式的半导体器件的方法的剖视图；
图18是用于描述制造根据本发明构思的示例实施方式的半导体器件的方法的剖视图；
图19是用于描述制造根据本发明构思的示例实施方式的半导体器件的方法的剖视图；
图20至22是用于描述制造根据本发明构思的示例实施方式的半导体器件的方法的剖视图；以及
图23是用于描述制造根据本发明构思的示例实施方式的半导体器件的方法的剖视图。
具体实施方式
图1是根据本发明构思的示例实施方式的半导体器件10的单元阵列区域的示意性平面布局。例如，图1的布局可以应用于半导体存储器件中的具有6F2的单位单元尺寸的存储单元。这里，F表示最小光刻特征尺寸。
参照图1，半导体器件10包括多个有源区域AC。多个字线WL沿着第一方向(图1中的X方向)交叉所述多个有源区域AC平行延伸。所述多个字线WL可以以相等的间隔布置。
多个位线BL设置在所述多个字线WL上，并且沿着交叉第一方向的第二方向(图1中的Y方向)平行延伸。所述多个位线BL通过多个直接接触DC连接到所述多个有源区域AC。
在示例实施方式中，所述多个位线BL可以平行布置并具有3F的节距。在示例实施方式中，所述多个字线WL可以平行布置并具有2F的节距。
多个掩埋接触BC可以被构造成从所述多个位线BL中的两个相邻位线BL之间的区域延伸到所述两个相邻位线BL中的一个上的接触结构。在示例实施方式中，所述多个掩埋接触BC可以沿着第一方向和第二方向布置成行。在示例实施方式中，所述多个掩埋接触BC可以沿着第二方向以相等的间隔布置。多个着落垫LP的每个垂直重叠从所述多个位线BL当中选择的一个位线BL地形成。
图2是根据本发明构思的示例实施方式的半导体器件100的主要剖视图。半导体器件100的单元阵列区域可以具有图1的布局。图2是与图1的线A-A'的剖面对应的一些元件的剖视图，并且示出了显示本发明构思的示例实施方式的技术特征的主要部分。
参照图2，半导体器件100包括衬底110，衬底110包括由隔离层114限定的有源区域116。
衬底110可以包括硅(Si)，例如单晶硅、多晶硅或非晶硅。在示例实施方式中，衬底110可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)。在示例实施方式中，衬底110可以包括导电区域，例如杂质掺杂阱或杂质掺杂结构。
多个导电线142形成在衬底110上且其间具有绝缘层146以与衬底110分开。所述多个导电线142可以在衬底110上沿着一个方向(Y方向)平行地延伸。所述多个导电线142由单层示出，但是可以形成为双层、三层或更多的多层结构而不限于此。
在示例实施方式中，所述多个导电线142可以构成多个位线。所述多个导电线142的每个可以对应于图1的位线BL。
绝缘盖线144形成在所述多个导电线142的每个上。一个导电线142和覆盖所述一个导电线142的一个绝缘盖线144构成一个导电线结构140。
多个导电线结构140的每个的两个侧壁被绝缘间隔物结构150覆盖。绝缘间隔物结构150可以包括第一绝缘间隔物至第三绝缘间隔物152、154和156。绝缘间隔物结构150由三层示出，但可以是单层结构、双层结构、或四层或者更多的多层结构而不限于此。在本发明构思的示例实施方式中，第二绝缘间隔物154可以是空气间隔物。
电连接且物理连接到衬底110的有源区域116的多个直接接触130形成在所述多个导电线结构140的各底部处。所述多个直接接触130可以电连接且物理连接到所述多个导电线结构140中的一些。所述多个直接接触130可以连接到所述多个导电线结构140中的一些地在面对衬底110的方向(与Z方向相反的方向)上比绝缘层146更深地形成。所述多个直接接触130可以对应于图1的直接接触DC。
多个接触孔170H可以形成为暴露衬底110的有源区域116。接触孔170H由所述多个导电线结构140中的两个相邻导电线结构140之间的覆盖两个相邻导电线142的侧壁的绝缘间隔物结构150限制。接触孔170H可以在平行于衬底110的主平面延伸方向的方向上具有第一尺寸W1的宽度。
连接到衬底110并填充接触孔170H的内部的多个接触插塞170分别形成在所述多个导电线结构140之间。所述多个接触插塞170的每个连接到衬底110的有源区域116，并在接触孔170H中在垂直于衬底110的主平面延伸方向的方向(Z方向)上延伸。接触插塞170的顶部高度可以形成为低于所述多个导电线结构140的每个的顶部高度。
导电阻挡层174被形成，其接触接触插塞170的顶部以及绝缘间隔物结构150的第二绝缘间隔物154和第三绝缘间隔物156的顶部，并且覆盖第一绝缘间隔物152的侧面和所述多个导电线结构140的顶部。导电阻挡层174在接触插塞170上限制着落垫172的下部区域。作为接触孔170H具有第一尺寸W1的宽度的结果，着落垫172的下部区域可以在平行于衬底110的主平面延伸方向的方向上具有第二尺寸W2的宽度，第二尺寸W2大于第一尺寸W1。
多个着落垫172连接到接触插塞170并填充由导电阻挡层174限制的空间。所述多个着落垫172的每个形成为垂直地重叠从所述多个导电线结构140当中选择的一个导电线结构140。着落垫凹陷区域172R由所述多个着落垫172之间的各个空间限定。所述多个导电线结构140的部分、第一绝缘间隔物152的每个的一部分以及导电阻挡层174的一部分由着落垫凹陷区域172R暴露。通过形成着落垫凹陷区域172R，所述多个着落垫172可以在俯视图中具有岛形状(参见图1的LP)。着落垫172可以对应于图1的LP。
填充着落垫凹陷区域172R的着落垫绝缘图案160被形成。着落垫绝缘图案160可以将所述多个着落垫172彼此分开。着落垫绝缘图案160可以由例如硅氧化物或硅氮化物的绝缘材料形成。
金属硅化物层176形成在接触插塞170与导电阻挡层174之间。金属硅化物层176可以填充由绝缘间隔物结构150的侧壁限制的接触孔170H的空间的一部分，并且可以形成为接触接触插塞170。金属硅化物层176可以由从钴硅化物(CoSix)、镍硅化物(NiSix)和锰硅化物(MnSix)当中选择的至少一种形成。在本发明构思的示例实施方式中，金属硅化物层176可以由钴硅化物(CoSix)形成。
金属硅化物层176的顶部高度可以在与第二绝缘间隔物154和第三绝缘间隔物156的每个的顶部高度相同的顶部高度处。在本发明构思的示例实施方式中，金属硅化物层176可以不被形成。当金属硅化物层176不被形成时，第二绝缘间隔物154和第三绝缘间隔物156的每个的顶部高度可以在与接触插塞170的顶部高度相同的顶部高度处。
根据本发明构思的示例实施方式的半导体器件100包括连接到衬底110的有源区域116的接触插塞170，用于将衬底110的有源区域116与着落垫172电连接。着落垫172形成为在导电阻挡层174上垂直地重叠导电线结构140。接触插塞170形成在由绝缘间隔物结构150限定的空间中以及在两个相邻导电线结构140之间，因而可以通过在绝缘间隔物结构150中部分地去除第二绝缘间隔物154和第三绝缘间隔物156的上部而确保空间，用于扩大连接到着落垫172的剖面面积。因为更宽的宽度被提供在接触插塞170与着落垫172之间，所以着落垫172的上部区域可以在平行于衬底110的主平面延伸的方向(例如图2的X方向)上具有第三尺寸W3的宽度。因为着落垫172的上部区域具有第三尺寸W3的宽度，所以防止或抑制了着落垫172的由于制造工艺期间的未对准而发生或者与着落垫172的减小的电阻有关因而发生的颈现象(neck phenomenon)。
着落垫凹陷区域172R可以在制造着落垫172的过程中不对称地形成。就是说，当着落垫172重叠所述多个导电线结构140时，着落垫172的上部覆盖所述多个导电线结构140的程度可以不同。所述多个着落垫172中的第一着落垫172A形成为仅覆盖导电线结构140的绝缘盖线144的一部分，但是第二着落垫172B形成为覆盖整个绝缘盖线144。着落垫绝缘图案160可以包括第一着落垫绝缘图案160A和第二着落垫绝缘图案160B。第一着落垫绝缘图案160A围绕第一着落垫172A并且直接连接到导电线结构140的绝缘盖线144。然而，第二着落垫绝缘图案160B围绕第二着落垫172B，并连接到导电线结构140且其间具有第一绝缘间隔物152。就是说，所述多个着落垫172覆盖所述多个导电线结构140的上部的程度可以不同。如上所述，当将所述多个着落垫172彼此分开的着落垫凹陷区域172R不对称地形成时，填充着落垫凹陷区域172R的着落垫绝缘图案160可以不对称地形成，因而导电阻挡层174是连续的而没有断开，造成着落垫172的桥现象。这将参照图3另外描述。
图3是用于描述由图2中的虚线示出的区域A的放大剖视图。参照图3，导电阻挡层174形成在导电线结构140的绝缘盖线144的顶部处。形成在导电线结构140的侧壁上的第一绝缘间隔物152的一部分接触第二着落垫绝缘图案160B，第一绝缘间隔物152的其它部分接触导电阻挡层174。
如以上参照图2所述，当将所述多个着落垫172彼此分开的着落垫绝缘图案160不对称地形成时，导电阻挡层174是连续地连接而没有断开的类型。在第二着落垫172B与着落垫172短路而没有与着落垫172分开之处发生不对称形成的第二着落垫172B的桥现象。为了防止或抑制桥现象，不对称形成的第二着落垫绝缘图案160B可以是直接连接到第一绝缘间隔物152的类型。导电阻挡层174可以不形成在第一绝缘间隔物152的侧壁的一部分处。
图4是示出通过使用蚀刻掩模180形成着落垫172的工艺的俯视图。
参照图4，通过使用对称设置的蚀刻掩模180，着落垫形成材料层172F(参见图15)在除了由蚀刻掩模180覆盖的部分之外的所有区域中被蚀刻一定的台阶高度。着落垫172、导电阻挡层174和第一绝缘间隔物152的每个的一部分可以被蚀刻掩模180覆盖，因而被保留。当前述蚀刻工艺被执行时，工艺中可能发生未对准，因而由虚线示出的未对准区域182可能被形成。如以上参照图3所述，除了导电阻挡层174的通过使用蚀刻掩模180而留下的部分之外，未对准区域182覆盖导电阻挡层174的形成在导电线结构140的顶部处的部分，并且不允许导电阻挡层174的被覆盖的部分被蚀刻。因此，着落垫172不能被分开，导致桥现象。现在将参照图5详细描述用于防止或抑制桥现象的制造方法。
图5是用于描述用来防止或抑制着落垫172的前述桥现象的制造方法的视图，并且是图4的未对准区域182的放大图。
参照图5，在由虚线示出的区域中，(形成为接触其中形成有着落垫172的区域的)导电阻挡层174和导致桥现象的导电阻挡层174E被形成，并且其间具有第一绝缘间隔物152和接触插塞170。当导致桥现象的导电阻挡层174E未被去除时，着落垫172不能被分开，导致短路。因此，导电阻挡层174E可以使用另外的蚀刻工艺被去除。湿蚀刻法或干蚀刻法可以用于去除导致桥现象的导电阻挡层174E。
图6是根据本发明构思的示例实施方式的半导体器件102的主要剖视图。在图6中，图2的同样的附图标记指同样的构件。这里，为了描述的简洁，不提供以上已经给出的重复描述。
参照图6，在半导体器件102中，接触插塞170A形成在由形成于多个导电线结构140当中的一对相邻导电线结构140的侧壁的每个处的绝缘间隔物结构150限定的空间中，接触导电层170B形成在接触插塞170A的顶部处。接触导电层170B可以形成在绝缘间隔物结构150的一部分的顶部处。详细地，绝缘间隔物结构150可以从导电线结构140起包括第一绝缘间隔物至第三绝缘间隔物152、154和156，接触导电层170B可以形成为接触第二绝缘间隔物154和第三绝缘间隔物156的顶部。
因为参照图6描述的半导体器件102包括接触导电层170B，所以着落垫172与接触插塞170A之间的接触电阻被减小，从而提高了半导体器件102的可靠性。除了半导体器件102还包括接触导电层170B之外，半导体器件102具有与以上参照图2描述的半导体器件100的构造相同的构造。
图7是根据本发明构思的示例实施方式的半导体器件104的主要剖视图。在图7中，图2的同样的附图标记指同样的构件。这里，为了描述的简洁，不提供以上已经给出的重复描述。
参照图7，半导体器件104包括多个导电线结构140、绝缘间隔物结构150和接触插塞170。导电线结构140和绝缘间隔物结构150的顶部高度不同于接触插塞170的顶部高度。就是说，导电线结构140和第一绝缘间隔物152形成为具有第一顶部高度，第二绝缘间隔物154和第三绝缘间隔物156形成为具有第二顶部高度，接触插塞170形成为具有第三顶部高度。第一顶部高度高于第二顶部高度和第三顶部高度，并且第二顶部高度高于第三顶部高度。因为第一顶部高度至第三顶部高度形成为具有不同的高度，所以第一顶部高度至第三顶部高度的每个之间出现台阶高度。
导电阻挡层174形成在所述多个导电线结构140的顶部、第一绝缘间隔物152的顶部和侧面、第二绝缘间隔物154的顶部、第三绝缘间隔物156的顶部和侧面、以及接触插塞170的顶部处。导电阻挡层174可以不接触第一绝缘间隔物152的侧面的一部分，并且着落垫绝缘图案160可以直接接触第一绝缘间隔物152的侧壁以及第二绝缘间隔物154和第三绝缘间隔物156的顶部。第一绝缘间隔物152可以设置在着落垫绝缘图案160与所述多个导电线结构140之间。如以上参照图2所述，当导电阻挡层174形成在所述多个导电线结构140与将多个着落垫172分开的着落垫绝缘图案160之间时，发生桥现象，因而第一绝缘间隔物152被设置用于防止或抑制桥现象。
除了导电线结构140、绝缘间隔物结构150和接触插塞170具有不同的顶部高度、以及将着落垫172分开的多个着落垫绝缘图案160形成为在其间具有所述多个导电线结构140和第一绝缘间隔物152之外，半导体器件104具有与以上参照图2描述的半导体器件100的构造相同的构造。
图8是根据本发明构思的示例实施方式的半导体器件106的主要部分的构造的布局。图9是沿图8的线B-B'截取的剖视图。图10是图9的部分B的放大剖视图。图11是在图10的第一高度LV1处截取的水平剖视图。在图8至11中，图1至7的同样的附图标记指同样的构件。
参照图8至11，所述多个导电线结构140可以沿着平行于衬底110的上表面的第二方向(例如图9中的Y方向)延伸。绝缘间隔物结构150可以在所述多个导电线结构140的两个侧壁上沿着第二方向延伸。
绝缘间隔物结构150可以包括第一绝缘间隔物至第四绝缘间隔物152、154、156和158。第一绝缘间隔物至第三绝缘间隔物152、154和156可以顺序地堆叠在所述多个导电线结构140的两个侧壁的下部上。第一绝缘间隔物152和第四绝缘间隔物158可以顺序地堆叠在所述多个导电线结构140的两个侧壁的上部上。就是说，第二绝缘间隔物154和第三绝缘间隔物156可以具有位于比所述多个导电线结构140的上表面(即绝缘盖线144的上表面)更低的高度处的上表面，并且第四绝缘间隔物158可以在比第二绝缘间隔物154和第三绝缘间隔物156更高的高度处设置在第一绝缘间隔物152的侧壁上。
在示例实施方式中，第一绝缘间隔物至第四绝缘间隔物152、154、156和158可以包括硅氧化物、硅氮化物、硅氮氧化物、硅碳氧化物等。在另外的实施方式中，第二绝缘间隔物154可以是包含空气的空间或者可以具有包括空气空间和围绕空气空间的绝缘膜的结构。
如图9中举例所示，第二绝缘间隔物154和第三绝缘间隔物156可以具有位于基本相同高度处的上表面。第二绝缘间隔物154和第三绝缘间隔物156的上表面可以位于比接触插塞170的上表面更高且比绝缘盖线144的上表面更低的高度处。着落垫绝缘图案160的底表面可以高于第二绝缘间隔物154和第三绝缘间隔物156的上表面。
绝缘间隔物结构150可以具有在垂直于第二方向的第一方向(例如图9中的X方向)上的下部宽度大于上部宽度的形状。例如，(例如当在与接触插塞170的顶表面相同的高度处被观察时)第一绝缘间隔物至第三绝缘间隔物152、154和156堆叠在绝缘间隔物结构150的底部处，并且绝缘间隔物结构150的下部宽度可以等于第一绝缘间隔物至第三绝缘间隔物152、154和156的宽度之和。另一方面，第一绝缘间隔物152和第四绝缘间隔物158堆叠在绝缘间隔物结构150的上侧，并且绝缘间隔物结构150的上部宽度可以等于第一绝缘间隔物152和第四绝缘间隔物158的宽度之和。第一绝缘间隔物至第四绝缘间隔物152、154、156和158的每个的宽度的相对尺寸不限于图9中所示的那些，但是第一绝缘间隔物152和第四绝缘间隔物158的宽度之和可以小于第一绝缘间隔物至第三绝缘间隔物152、154和156的宽度之和。
如上所述，因为绝缘间隔物结构150具有下部的宽度大于上部的宽度的形状，所以设置在两个相邻绝缘间隔物结构150之间的着落垫172的中央区域的宽度W5可以形成为大于下部区域的宽度W4和上部区域的宽度W6。宽度W5是在高于第二绝缘间隔物154和第三绝缘间隔物156的上表面且低于着落垫绝缘图案160的底表面的高度处的在第一方向上的宽度。因此，可以增大或提高形成着落垫172的工艺期间可能发生的未对准余量。稍后将参照图8描述与未对准余量有关的特性。
在示例实施方式中，第四绝缘间隔物158的厚度t1(例如图10中沿着X方向的厚度)可以选择为适当的值，使得其防止着落垫172的桥故障同时其防止着落垫172的颈现象。例如，着落垫172的中央区域的宽度W5可以根据第四绝缘间隔物158的厚度t1而不同。例如，如果第四绝缘间隔物158的厚度t1太大，则着落垫172的中央区域的宽度W5会减小，并且着落垫172的中央区域的剖面面积会减小。因此，会发生其中着落垫172的电阻增大的颈现象。相反，当第四绝缘间隔物158的厚度t1太小或者第四绝缘间隔物158不被形成时，会发生其中一个单元的导电阻挡层174或着落垫172在图案化着落垫172的工艺期间不与相邻单元的导电阻挡层174或着落垫172电分离的桥故障。第四绝缘间隔物158仅形成在绝缘间隔物结构150的上侧壁上，并且第四绝缘间隔物158的厚度t1独立于第二绝缘间隔物154和第三绝缘间隔物156的厚度地被选择，因而可以提高工艺灵活性。
所述多个接触插塞170可以设置在所述多个导电线结构140之间并连接到衬底110的有源区域116。所述多个着落垫172可以分别设置在所述多个接触插塞170上。导电阻挡层174可以设置为围绕所述多个着落垫172的侧壁和底表面。例如，导电阻挡层174可以在所述多个着落垫172与所述多个接触插塞170之间、在所述多个着落垫172与所述多个导电线结构140之间、以及在所述多个着落垫172与绝缘间隔物结构150之间。着落垫绝缘图案160可以设置为围绕所述多个着落垫172的上侧壁。
所述多个着落垫172的下部可以设置在限定于所述多个导电线结构140之间的空间中，并且所述多个着落垫172的上部可以具有由着落垫绝缘图案160围绕的岛形状。像图8中所示的所述多个着落垫172的上表面172AT和172BT的形状那样，所述多个着落垫172的上部的水平剖面可以是圆形或椭圆形，并且可以具有其它各种形状。
如图10中所示，阻挡底切(undercut)区域174U可以形成在导电阻挡层174和着落垫绝缘图案160彼此接触的部分中。阻挡底切区域174U可以意味着其中导电阻挡层174的一部分被去除以在导电阻挡层174的内方向上凹入的凹陷空间。在阻挡底切区域174U中，导电阻挡层174可以具有凹表面。着落垫绝缘图案160也可以包括填充阻挡底切区域174U并接触导电阻挡层174的凹表面的凸起160P。凸起可以具有符合阻挡底切区域174U的形状的形状。
在示例实施方式中，阻挡底切区域174U可以通过导电阻挡层174的在形成着落垫172的工艺之后所执行的选择性蚀刻工艺而形成。在这种情况下，即使用于形成着落垫172的掩模图案形成工艺中发生掩模图案的未对准，也可以防止相邻着落垫172之间的桥故障。
例如，选择性蚀刻工艺可以使用着落垫172基本不被蚀刻并且仅导电阻挡层174被蚀刻的蚀刻条件而被执行。换言之，选择性蚀刻工艺可以使用相对于导电阻挡层174具有蚀刻选择性的蚀刻条件被执行。选择性蚀刻工艺可以是湿蚀刻工艺或干蚀刻工艺。在示例实施方式中，选择性蚀刻工艺可以是各向同性蚀刻工艺。然而，导电阻挡层174的选择性蚀刻工艺不限于此。
如上所述，即使用于形成着落垫172的掩模图案形成工艺中发生掩模图案的未对准，也可以通过导电阻挡层174的选择性蚀刻工艺防止相邻着落垫172之间的桥故障。在图11中，所述多个着落垫172的第一着落垫172A和第二着落垫172B的水平剖面被举例示出。第一着落垫172A沿着第一方向(图11中的X方向)垂直地重叠所述多个导电线结构140的宽度的一部分，第二着落垫172B沿着第一方向垂直地重叠所述多个导电线结构140的整个宽度。因此，当在垂直于衬底110的上表面的第三方向(图11中的Z方向)上被观察时，第二着落垫172B的顶表面172BT(参见图9)可以重叠导电阻挡层174的与邻近于第二着落垫172B的第一着落垫172A接触的部分174X。然而，导电阻挡层174的部分174X可以通过选择性蚀刻工艺被去除，并且导电阻挡层174的部分174X在此被去除的位置可以在后续工艺期间由着落垫绝缘图案160填充。因此，即使形成着落垫172的工艺中发生未对准(即第二着落垫172B形成在第二着落垫172B在此重叠导电阻挡层174的连接到相邻第一着落垫172A的部分174X的位置中)，第二着落垫172B也可以与第一着落垫172A电分离。
如图11中所示，着落垫绝缘图案160可以包括围绕第一着落垫172A的第一着落垫绝缘图案160A以及围绕第二着落垫172B的第二着落垫绝缘图案160B。由于导电阻挡层174的设置在第二着落垫绝缘图案160B与绝缘间隔物结构150之间的部分174X被去除，因此导电阻挡层174可以不设置在第二着落垫绝缘图案160B与绝缘间隔物结构150之间。第二着落垫绝缘图案160B可以形成为直接接触绝缘间隔物结构150(具体地，第四绝缘间隔物158B)。
参照图8，根据示例实施方式的着落垫172的第一设置窗口RLP_E1和第二设置窗口RLP_E2可以大于根据比较示例的着落垫的第三设置窗口RLP_X。第二设置窗口RLP_E2代表着落垫172可以布置为防止参照图8至11描述的半导体器件106中的桥现象或颈现象的区域沿着X方向的位置。例如，因为着落垫172具有中央宽度W5大于下部宽度W4的形状，并且通过执行导电阻挡层174的选择性蚀刻工艺的制造方法被形成，所以第二设置窗口RLP_E2可以最大。
另一方面，第一设置窗口RLP_E1对应于根据一示例实施方式的其中着落垫172具有中央宽度W5大于下部宽度W4的形状并且导电阻挡层174的选择性蚀刻工艺不被执行的半导体器件。在这种情况下，第一设置窗口RLP_E1可以比第二设置窗口RLP_E2小与导电阻挡层174的宽度t2(参见图10)的两倍对应的长度。
第三设置窗口RLP_X对应于根据比较示例的其中绝缘间隔物结构具有相同的上部宽度和下部宽度的半导体器件。在这种情况下，因为着落垫的下部宽度和中央宽度两者可以具有与图9中所示的着落垫172的下部宽度W4基本相似的值，所以其中可以设置着落垫的区域最小。
因此，根据示例实施方式的半导体器件106可以具有相对大的着落垫172的设置窗口，因此，形成着落垫172的工艺中的掩模图案的未对准余量可以相对较大。
根据上述半导体器件106，可以防止着落垫172的颈现象，同时即使在形成着落垫172的工艺中发生着落垫172的未对准也可以防止相邻着落垫172之间的桥故障。
图12是根据本发明构思的示例实施方式的半导体器件108的剖视图。在图12中，图1至11的同样的附图标记指同样的构件。除了阻挡底切区域174U形成在导电阻挡层174和着落垫绝缘图案160彼此接触的部分中之外，半导体器件108与参照图2描述的半导体器件100基本相同。
图13至23是基于用于描述制造根据本发明构思的示例实施方式的半导体器件100、102、104和106的方法的工艺顺序的剖视图。
图13至23中所示的半导体器件100、102、104和106的单元阵列区域可以具有图1的布局。图13至23是示出与沿图1的线A-A'截取的剖面对应的制造一些元件的工艺的各阶段的剖视图。在图13至23中，图2的同样的附图标记指同样的构件。这里，为了描述的简洁，不提供以上已经给出的重复描述。
参照图13，隔离沟槽112在衬底110上形成，隔离层114在隔离沟槽112中形成。多个有源区域116被隔离层114限定在衬底110上。所述多个有源区域116可以如图1的有源区域AC那样具有拥有短轴和长轴的相对长的岛形状。
隔离层114可以由单层形成、由一种绝缘层或通过至少三种绝缘层的组合形成的多层形成。隔离层114可以由从硅氧化物、硅氮化物或其组合中选择的至少一种材料形成。
绝缘层146在衬底110上形成。平行延伸的多个导电线结构140在绝缘层146上形成。所述多个导电线结构140包括多个导电线142以及覆盖所述多个导电线142的各顶部的多个绝缘盖线144。在示例实施方式中，导电线142可以包括从多晶硅、杂质掺杂半导体、金属、导电的金属氮化物和金属硅化物当中选择的至少一种材料。在图13中，所述多个导电线142由单层示出，但不限于此。在示例实施方式中，所述多个导电线142可以形成为其中顺序地堆叠金属硅化物层、金属阻挡层和由金属或金属氮化物形成的电极层的多层结构。例如，所述多个导电线142可以具有其中顺序地堆叠掺杂多晶硅、TiN和钨的堆叠结构。
在示例实施方式中，所述多个绝缘盖线144由硅氮化物形成。所述多个绝缘盖线144的厚度可以大于所述多个导电线142的厚度。
在示例实施方式中，导电线形成导电层以及覆盖导电线形成导电层的绝缘层首先在绝缘层146上形成，用于形成所述多个导电线结构140。绝缘层的厚度可以大于导电线形成导电层的厚度。所述多个绝缘盖线144可以通过图案化绝缘层而形成，然后，所述多个导电线142通过经由使用所述多个绝缘盖线144作为蚀刻掩模蚀刻导电线形成导电层而形成。
所述多个导电线结构140的每个的顶部和两个侧壁被绝缘材料覆盖，从而形成绝缘间隔物结构150。第一绝缘间隔物至第三绝缘间隔物152、154和156顺序地形成为共形地覆盖导电线结构140。绝缘间隔物结构150由三层示出，但可以是单层结构、双层结构或四层或者更多的多层结构而不限于此。绝缘间隔物结构150可以由从硅氧化物、硅氮化物和其组合中选择的至少一种材料形成。
随后，接触孔170H在由形成于所述多个导电线结构140当中的一对相邻导电线结构140的侧壁的每个处的绝缘间隔物结构150限制的空间中形成，并填充以接触形成导电层。接触形成导电层可以使用从化学气相沉积法、物理气相沉积法和硅外延生长法中选择的一种形成。在本发明构思的示例实施方式中，接触形成导电层可以由掺杂多晶硅形成。在接触形成导电层形成之后，接触形成导电层的一部分通过使用具有蚀刻选择性的蚀刻工艺被选择性地去除，从而形成接触插塞170。在本发明构思的示例实施方式中，接触形成导电层可以由多晶硅形成，因而高度可以通过在使用硅烷气体的回蚀刻工艺或干蚀刻法中仅选择性地去除接触形成导电层而被降低。在上述工艺中，接触插塞170的顶部高度可以低于所述多个导电线结构140和绝缘间隔物结构150地形成。
参照图14，绝缘间隔物结构150的顶部高度通过部分地去除绝缘间隔物结构150的上部而被降低，因而变得与接触插塞170的顶部高度相同。在本发明构思的示例实施方式中，绝缘间隔物结构150由例如硅氧化物或硅氮化物的绝缘材料形成，因而绝缘间隔物结构150的一定的上部可以通过使用仅选择性地去除绝缘材料的蚀刻方法而被去除。
在本发明构思的示例实施方式中，绝缘间隔物结构150可以包括第一绝缘间隔物至第三绝缘间隔物152、154和156，并且仅第二绝缘间隔物154和第三绝缘间隔物156通过上述蚀刻方法被选择性地去除。第二绝缘间隔物154和第三绝缘间隔物156的顶部高度与接触插塞170的顶部高度相同地形成。通过去除第二绝缘间隔物154和第三绝缘间隔物156的每个的一定的上部，即通过从接触孔170H的空间(其为由所述多个导电线结构140当中的一对相邻导电线结构140上的绝缘间隔物结构150限定的空间)去除第二绝缘间隔物154和第三绝缘间隔物156，第二接触孔171H可以被形成。接触孔170H可以在平行于衬底110的主平面延伸的方向上具有第一尺寸W1的宽度，第二接触孔171H可以在平行于衬底110的主平面延伸的方向上具有第四尺寸W7的宽度。第四尺寸W7的宽度可以大于第一尺寸W1的宽度。因此，在后续工艺中，在形成连接到接触插塞170的着落垫中防止或抑制了着落垫(参见图16)的颈现象，从而提供具有更高可靠性的半导体器件。
参照图15，金属硅化物层176在接触插塞170上形成，覆盖金属硅化物层176的顶部、第一绝缘间隔物152的侧面、以及第二绝缘间隔物154和第三绝缘间隔物156的顶部的导电阻挡层174被形成。随后，着落垫形成材料层172F被形成。
金属硅化物层176在接触插塞170的顶部在此暴露的表面处形成。金属硅化物层176可以由从钴硅化物(CoSix)、镍硅化物(NiSix)和锰硅化物(MnSix)当中选择的至少一种形成。在本发明构思的示例实施方式中，金属硅化物层176可以由钴硅化物(CoSix)形成。然而，根据本发明构思的示例实施方式，金属硅化物层176不限于此，并且可以由从各种金属硅化物当中选择的材料形成。在示例实施方式中，金属硅化物层176可以不被形成。
在本发明构思的示例实施方式中，以下工艺可以被执行用于形成金属硅化物层176。首先，金属层沉积在暴露于所述多个接触插塞170的每个的顶部的表面上，然后，金属层通过执行第一快速热处理(RTP)工艺被硅化。第一RTP工艺可以在约450℃到约550℃的温度下被执行。不与硅原子反应的金属层在第一RTP工艺中被去除，然后，第二RTP工艺在比第一RTP工艺的温度更高的温度(例如约800℃到约950℃的温度)下被执行，从而形成金属硅化物层176。随后，金属层的未反应部分被去除。在示例实施方式中，钴(Co)金属层可以形成作为金属层，因而由钴硅化物形成的金属硅化物层176可以被提供。
在金属硅化物层176形成之后，覆盖金属硅化物层176的顶部、第一绝缘间隔物152的侧面、以及第二绝缘间隔物154和第三绝缘间隔物156的顶部的导电阻挡层174被形成，并且着落垫形成材料层172F在导电阻挡层174上形成。
导电阻挡层174可以由从钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)及其堆叠结构中选择的一种材料形成。在本发明构思的示例实施方式中，导电阻挡层174可以由TiN形成。
着落垫形成材料层172F可以通过沉积从包含钨(W)的金属材料和包含掺杂多晶硅的导电材料中选择的至少一种材料而形成。着落垫形成材料层172F可以在后续工艺中被图案化，并且通过导电阻挡层174连接到接触插塞170。
参照图16，在单元阵列区域中，将所述多个着落垫172分开的着落垫凹陷区域172R通过经由使用蚀刻掩模180(参见图4)去除所述多个导电线结构140的绝缘盖线144的顶部的一部分以及第一绝缘间隔物152和导电阻挡层174的每个的顶部的一部分而形成。
蚀刻掩模180(参见图4)可以具有多个岛形状的掩模图案。当通过蚀刻掩模180(参见图4)蚀刻单元阵列区域中的多个暴露部分时，着落垫凹陷区域172R可以在单元阵列区域中形成，并且多个岛形状的着落垫172可以从着落垫形成材料层172F(参见图15)留下。所述多个着落垫172的每个连接到接触插塞170，并形成为垂直地重叠从所述多个导电线结构140当中选择的一个导电线结构140。
当执行上述蚀刻工艺时，所述多个导电线结构140中的一些可以不被着落垫凹陷区域172R暴露，而是可以保持被导电阻挡层174覆盖而没有被去除。具体地，所述多个导电线结构140的所述多个绝缘盖线144中的一些可以保持原状而没有被蚀刻或者去除。此外，形成在绝缘盖线144的侧面处的第一绝缘间隔物152和导电阻挡层174可以保持原状而没有被去除。这是因为其中接触插塞170连接到着落垫172的空间通过如以上参照图14所述地去除绝缘间隔物结构150的一部分而被扩大，因而未对准区域182(参见图4)被形成。因此，着落垫凹陷区域172R可以不对称地形成。导电阻挡层174可以留在第一绝缘间隔物152的侧面处而没有被去除，因而后续工艺中发生着落垫172的桥现象。
参照图17，去除留下的导电阻挡层174的额外工艺被执行。
留下的导电阻挡层174可以通过使用仅选择性地去除导电材料的湿蚀刻法或干蚀刻法而被蚀刻。通过额外地执行去除留下的导电阻挡层174的工艺，防止或抑制了所述多个着落垫172短路而没有分离的桥现象。在示例实施方式中，去除导电阻挡层174的工艺可以是各向同性蚀刻工艺。在这种情况下，如图8至12中所示，阻挡底切区域174U可以在导电阻挡层174和着落垫绝缘图案160彼此接触的部分中形成。
此后，绝缘层在着落垫凹陷区域172R中形成，绝缘层的上部被平坦化直到着落垫172的上表面被暴露，因而围绕着落垫172的着落垫绝缘图案160可以被形成。在这方面，着落垫绝缘图案160的一部分可以形成为在阻挡底切区域174U中与导电阻挡层174接触。具有向外凸出的形状的部分可以被称为着落垫绝缘图案160的凸起160P(参见图11)。
图18是用于描述将绝缘间隔物结构150的第二绝缘间隔物154形成为空气间隔物的工艺的剖视图。
参照图18，在图14的半导体器件中，第二绝缘间隔物154(参见图17)被去除，并且其中设置第二绝缘间隔物154的空间处于空的状态。第二绝缘间隔物154可以由绝缘材料即从硅氧化物、硅氮化物和其组合中选择的至少一种形成，并且空气间隔物可以通过使用仅选择性地去除绝缘材料并具有蚀刻选择性的材料而形成。例如，空气间隔物可以通过以使用包含LAL溶液或SC-1溶液的选择性地去除硅氧化物的清洁溶液的湿蚀刻法仅选择性地去除第二绝缘间隔物154而形成。
空气间隔物可以沿着所述多个导电线结构140的长度方向延伸。在高度地按比例缩放的高集成半导体器件的有限空间中，空气间隔物可以形成在所述多个导电线142与所述多个接触插塞170之间，因而所述多个导电线142与所述多个接触插塞170之间的相对电容率减小，从而减小相邻导电线之间的电容。
图19是用于描述制造图6的半导体器件102的方法的视图。
参照图19，在以上参照图14描述的制造工艺中，接触导电层170B在接触插塞170A的顶部处形成。接触导电层170B填充由形成在所述多个导电线结构140当中的一对相邻导电线结构140的侧壁的每个处的第一绝缘间隔物152限定的第二接触孔171H，并在接触插塞170A、第二绝缘间隔物154和第三绝缘间隔物156的每个的顶部处形成。
接触导电层170B形成为电接触且物理接触接触插塞170A。接触导电层170B可以由与接触插塞170A的材料相同的材料形成。例如，接触导电层170B可以由多晶硅形成。
接触导电层170B可以通过在第二接触孔171H的内壁上形成多晶硅层并且使用具有蚀刻选择性的蚀刻条件仅回蚀刻多晶硅层的一部分、或者通过仅选择性地生长硅的硅选择性外延生长(Si-SEG)工艺而形成。在本发明构思的示例实施方式中，接触导电层170B可以通过使用Si-SEG工艺在接触插塞170A的顶部处形成。接触导电层170B形成为覆盖第二绝缘间隔物154和第三绝缘间隔物156的顶部，因而可以确保连接到着落垫172(参见图6)的更宽的宽度。因此，提高了接触插塞170A与着落垫172之间的导电性，并且提高了半导体器件102的可靠性。
在上述工艺之后，通过执行以上参照图15至17描述的工艺，图6的半导体器件102可以被制造。
图20至22是用于描述制造图7的半导体器件104的方法的剖视图。
参照图20，多个导电线结构140、绝缘间隔物结构150和接触插塞形成导电层170F在衬底110上形成。对图13的制造工艺的描述适用于所述多个导电线结构140和绝缘间隔物结构150，因而不重复相同的描述。
接触孔170H可以在由形成于所述多个导电线结构140当中的一对相邻导电线结构140的侧壁的每个处的绝缘间隔物结构150限定的空间中形成，并且接触插塞形成导电层170F可以通过用导电材料填充接触孔170H而形成。接触插塞形成导电层170F可以使用从化学气相沉积法、物理气相沉积法和硅外延生长法当中选择的一种形成。接触插塞形成导电层170F的顶部高度可以与上述制造工艺中的导电线结构140和绝缘间隔物结构150的顶部高度相同地形成。
参照图21，所述多个导电线结构140、绝缘间隔物结构150和接触插塞170形成为具有不同的顶部高度。具体地，所述多个导电线结构140和绝缘间隔物结构150的第一绝缘间隔物152形成为具有相同的顶部高度，即第一顶部高度L1。此外，绝缘间隔物结构150的第二绝缘间隔物154和第三绝缘间隔物156形成为具有相同的顶部高度，即第二顶部高度L2。接触插塞170形成为具有第三顶部高度L3。第一顶部高度L1可以高于第二顶部高度L2和第三顶部高度L3形成，并且第二顶部高度L2可以高于第三顶部高度L3形成。第一顶部高度L1和第二顶部高度L2可以形成第一台阶高度H12，第二顶部高度L2和第三顶部高度L3可以形成第二台阶高度H23。第一顶部高度L1和第三顶部高度L3可以形成第三台阶高度H13。
第二绝缘间隔物154和第三绝缘间隔物156的上部通过使用仅选择性地去除第二绝缘间隔物154和第三绝缘间隔物156的蚀刻方法而被去除第一台阶高度H12，然后，接触插塞170的上部通过使用仅选择性地去除接触插塞170的蚀刻方法而被去除第三台阶高度H13。所述多个导电线结构140、绝缘间隔物结构150和接触插塞170通过使用上述方法而形成为具有不同的顶部高度。然而，工艺顺序可以被改变。就是说，所述多个导电线结构140、绝缘间隔物结构150和接触插塞170通过使用按以下顺序执行的工艺而形成为具有不同的顶部高度：接触插塞170的上部被去除第三台阶高度H13、然后第二绝缘间隔物154和第三绝缘间隔物156的上部被去除第一台阶高度H12。
参照图22，覆盖所述多个导电线结构140、绝缘间隔物结构150和接触插塞170的导电阻挡层174被形成，并且多个着落垫172以及将所述多个着落垫172分开的着落垫绝缘图案160被形成。
覆盖所述多个导电线结构140的顶部、第一绝缘间隔物152的顶部和一个侧面、第二绝缘间隔物154的顶部的一部分、第三绝缘间隔物156的顶部和侧面、以及接触插塞170的顶部的导电阻挡层174被形成。除了在此形成导电阻挡层174的位置之外，对导电阻挡层174的详细描述与以上参照图15作出的描述相同。因此，不重复相同的描述。
着落垫形成材料层被形成，着落垫172通过经由使用蚀刻掩模形成着落垫凹陷区域172R而形成，并且着落垫绝缘图案160在着落垫凹陷区域172R中形成(参见图16的描述)。在图22的制造方法中，第一绝缘间隔物152在绝缘间隔物结构150的两个侧壁的每个处形成。就是说，第一绝缘间隔物152可以在通过使用利用蚀刻掩模的蚀刻工艺形成着落垫的工艺中留下而没有被蚀刻。如以上参照图21所述，所述多个导电线结构140、绝缘间隔物结构150和接触插塞170形成为具有不同的顶部高度，因而(由覆盖所述多个导电线结构140当中的一对相邻导电线结构140的侧壁的第一绝缘间隔物152限制的)空间被相对地扩大。因此，着落垫凹陷区域172R被形成，然后，第一绝缘间隔物152不被暴露在着落垫凹陷区域172R中。
当着落垫凹陷区域172R被形成然后第一绝缘间隔物152不被暴露在着落垫凹陷区域172R中时，形成在第一绝缘间隔物152的一个侧面处的导电阻挡层174可以留下而没有被去除。就是说，导电阻挡层174可以设置在第一绝缘间隔物152与形成为填充着落垫凹陷区域172R的着落垫绝缘图案160之间。当导电阻挡层174设置在着落垫绝缘图案160与第一绝缘间隔物152之间时，发生所述多个着落垫172短路而没有分离的桥现象。
通过额外地执行去除设置在着落垫绝缘图案160与第一绝缘间隔物152之间的导电阻挡层174的工艺，防止或抑制了桥现象。留下的导电阻挡层174可以通过使用仅选择性地去除导电材料的湿蚀刻法或干蚀刻法而被蚀刻。
图23是用于描述制造图11的半导体器件106的方法的剖视图。
参照图23，在用于形成第四绝缘间隔物的绝缘层在参照图14形成的结构上形成之后，可以对用于形成第四绝缘间隔物的绝缘层执行各向异性蚀刻工艺，以在所述多个导电线结构140的侧壁上形成第四绝缘间隔物158。此后，接触插塞170的部分厚度可以被去除，使得接触插塞170的上表面在比第二绝缘间隔物154和第三绝缘间隔物156的上表面的高度更低的高度处。此后，半导体器件106可以通过执行以上参照图15至17描述的工艺而完成。
虽然已经参照本发明构思的实施方式具体显示和描述了本发明构思，但是将理解，可以在其中作出形式和细节上的各种改变而不背离所附权利要求的精神和范围。

Claims (20)

1.一种半导体器件，包括：
包括有源区域的衬底；
沿着平行于所述衬底的上表面的第一方向在所述衬底上延伸的多个导电线结构；
在所述衬底上形成于所述多个导电线结构之间并连接到所述有源区域的多个接触插塞；
分别连接到所述多个接触插塞的多个着落垫；
着落垫绝缘图案，其围绕所述多个着落垫的至少一部分并将所述多个着落垫当中的第一着落垫与邻近于所述第一着落垫的第二着落垫电分离；以及
导电阻挡层，其在所述多个导电线结构与所述多个着落垫之间，
其中阻挡底切区域形成在所述着落垫绝缘图案和所述导电阻挡层彼此接触的部分中。
2.根据权利要求1所述的半导体器件，其中所述着落垫绝缘图案包括填充所述阻挡底切区域并向外凸出的凸起。
3.根据权利要求1所述的半导体器件，其中
所述第一着落垫垂直地重叠所述多个导电线结构的在平行于所述衬底的所述上表面且垂直于所述第一方向的第二方向上的第一宽度的一部分，以及
所述第二着落垫垂直地重叠所述多个导电线结构的在所述第二方向上的整个第一宽度。
4.根据权利要求3所述的半导体器件，其中，当从垂直于所述衬底的所述上表面的第三方向上被观察时，所述第二着落垫的最上表面重叠导电阻挡层的与邻近于所述第二着落垫的所述第一着落垫接触的部分。
5.根据权利要求3所述的半导体器件，还包括：绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上以及在所述多个导电线结构与所述导电阻挡层之间，
其中所述着落垫绝缘图案包括围绕所述第一着落垫的第一着落垫绝缘区域以及围绕所述第二着落垫的第二着落垫绝缘区域，以及
其中所述导电阻挡层不设置在所述第二着落垫绝缘区域与所述绝缘间隔物结构之间。
6.根据权利要求5所述的半导体器件，其中所述第二着落垫绝缘区域和所述绝缘间隔物结构彼此接触。
7.根据权利要求5所述的半导体器件，其中所述绝缘间隔物结构包括顺序地设置在所述多个导电线结构的下侧壁上的第一绝缘间隔物至第三绝缘间隔物以及设置在所述多个导电线结构的上侧壁上的第四绝缘间隔物。
8.根据权利要求7所述的半导体器件，其中所述第四绝缘间隔物的一部分与所述第二着落垫绝缘区域接触。
9.根据权利要求7所述的半导体器件，
其中所述着落垫绝缘图案的底表面在比所述第二绝缘间隔物的上表面的高度更高的高度处，以及
其中所述多个着落垫在与所述第二绝缘间隔物的所述上表面的高度相同的高度处的在所述第二方向上的第三宽度小于所述多个着落垫在比所述第二绝缘间隔物的所述上表面的高度更高的高度处且在比所述着落垫绝缘图案的所述底表面的高度更低的高度处的在所述第二方向上的第二宽度。
10.一种半导体器件，包括：
包括有源区域的衬底；
沿着平行于所述衬底的上表面的第一方向在所述衬底上延伸的多个导电线结构；
在所述衬底上形成于所述多个导电线结构之间并连接到所述有源区域的多个接触插塞；
分别连接到所述多个接触插塞的多个着落垫；
围绕所述多个着落垫的着落垫绝缘图案；
导电阻挡层，其在所述多个导电线结构与所述多个着落垫之间；以及
绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上、在所述多个导电线结构与所述导电阻挡层之间，并具有在平行于所述衬底的所述上表面且垂直于所述第一方向的第二方向上的小于所述第二方向上的下部宽度的上部宽度，
其中阻挡底切区域形成在所述着落垫绝缘图案和所述导电阻挡层彼此接触的部分中。
11.根据权利要求10所述的半导体器件，其中所述绝缘间隔物结构包括顺序地设置在所述多个导电线结构的下侧壁上的第一绝缘间隔物至第三绝缘间隔物以及设置在所述多个导电线结构的上侧壁上的第四绝缘间隔物。
12.根据权利要求11所述的半导体器件，其中所述着落垫绝缘图案包括填充所述阻挡底切区域并向外凸出的凸起，并与所述第四绝缘间隔物的侧壁的一部分接触。
13.根据权利要求11所述的半导体器件，其中
所述多个着落垫包括第一着落垫和第二着落垫，
所述第一着落垫垂直地重叠所述多个导电线结构的在所述第二方向上的第一宽度的一部分，以及
所述第二着落垫垂直地重叠所述多个导电线结构的在所述第二方向上的整个第一宽度。
14.根据权利要求13所述的半导体器件，其中，当从垂直于所述衬底的所述上表面的第三方向被观察时，所述第二着落垫的最上表面重叠导电阻挡层的与邻近于所述第二着落垫的所述第一着落垫接触的部分。
15.根据权利要求13所述的半导体器件，
其中所述着落垫绝缘图案包括围绕所述第一着落垫的第一着落垫绝缘区域以及围绕所述第二着落垫的第二着落垫绝缘区域，
其中所述第二着落垫绝缘区域与所述第四绝缘间隔物的侧壁的一部分接触，以及
其中所述第一着落垫绝缘区域与所述多个导电线结构的一部分接触。
16.一种半导体器件，包括：
包括有源区域的衬底；
沿着平行于所述衬底的上表面的第一方向在所述衬底上延伸的多个导电线结构；
绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上并具有大于上部宽度的下部宽度；
多个接触插塞，所述多个接触插塞在所述多个导电线结构之间形成在所述衬底上、连接到所述有源区域、并具有第一宽度；以及
分别连接到所述多个接触插塞并包括具有第二宽度的下部区域的多个着落垫，所述第二宽度大于所述第一宽度。
17.根据权利要求16所述的半导体器件，其中所述多个着落垫包括具有第三宽度的上部区域，所述第三宽度小于所述第二宽度。
18.根据权利要求16所述的半导体器件，还包括：导电阻挡层，其覆盖所述多个导电线结构的上表面、所述多个接触插塞的每个的上表面以及所述绝缘间隔物结构的侧壁，
其中所述导电阻挡层被所述多个着落垫覆盖。
19.根据权利要求18所述的半导体器件，还包括：围绕所述多个着落垫的着落垫绝缘图案，
其中所述着落垫绝缘图案包括在所述着落垫绝缘图案和所述导电阻挡层彼此接触的部分中向外凸出的凸起。
20.根据权利要求19所述的半导体器件，
其中阻挡底切区域形成在所述导电阻挡层和所述着落垫绝缘图案彼此接触的部分中，以及
其中所述凸起符合所述阻挡底切区域的形状。
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