CN111326517B - 包括间隔物的半导体器件和制造该半导体器件的方法 - Google Patents

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Abstract

本发明涉及包括间隔物的半导体器件和制造该半导体器件的方法。该半导体器件包括：衬底；第一杂质注入区域和第二杂质注入区域，在衬底上并彼此间隔开；存储节点接触，与第一杂质注入区域接触，存储节点接触包括具有第一宽度的上接触和在上接触的下部处的具有大于第一宽度的第二宽度的下接触；位线，电连接到第二杂质注入区域并配置为跨过衬底；位线节点接触，在位线和第二杂质注入区域之间；以及间隔物，在存储节点接触和位线之间以及存储节点接触和位线节点接触之间。

Description

包括间隔物的半导体器件和制造该半导体器件的方法
技术领域
与示例性实施方式一致的器件和方法涉及包括间隔物的半导体器件和制造该半导体器件的方法。
背景技术
伴随着半导体器件的越来越高的集成，各电路图案已经变得小型化以在相同面积中实现更多的半导体器件。随着半导体器件的集成增大，对半导体器件的部件的设计规则减小。在半导体器件中，绝缘材料形成在相邻的导电结构之间。由于半导体器件的高度集成，相邻导电结构之间的距离正变小。结果，寄生电容增大。随着寄生电容增大，半导体器件的性能会劣化。
发明内容
根据示例性实施方式，提供了一种半导体器件，其包括：衬底；第一杂质注入区域和第二杂质注入区域，设置在衬底上并彼此间隔开；存储节点接触，与第一杂质注入区域接触；位线，电连接到第二杂质注入区域并配置为跨过衬底；位线节点接触，设置在位线和第二杂质注入区域之间；以及间隔物，设置在存储节点接触和位线之间以及存储节点接触和位线节点接触之间，其中存储节点接触可以包括具有第一宽度的上接触和在上接触的下部处的具有大于第一宽度的第二宽度的下接触。
根据示例性实施方式，提供了一种半导体器件，其包括：衬底；第一杂质注入区域和第二杂质注入区域，设置在衬底上并彼此间隔开；存储节点接触，与第一杂质注入区域接触；位线，电连接到第二杂质注入区域并配置为跨过衬底；位线节点接触，设置在位线和第二杂质注入区域之间；以及间隔物，设置在存储节点接触和位线之间以及存储节点接触和位线节点接触之间，其中间隔物可以包括第一接触间隔物并包括第一位线间隔物，第一接触间隔物接触存储节点接触和位线节点接触并包括氧化物，第一位线间隔物与位线和第一接触间隔物接触并包括氮化物。
根据示例性实施方式，提供了一种制造半导体器件的方法，该方法包括：在衬底中形成第一杂质注入区域和第二杂质注入区域，其中第一杂质注入区域与第二杂质注入区域间隔开；在衬底上形成绝缘膜，使得第一杂质注入区域被覆盖并且第二杂质注入区域被暴露；使用绝缘膜作为蚀刻掩模去除衬底的一部分，以形成位线节点接触孔；在绝缘膜上形成位线，并且在位线节点接触孔中形成位线节点接触；形成覆盖位线和位线节点接触的侧壁的间隔物；以及形成与间隔物和第一杂质注入区域接触的存储节点接触，其中间隔物可以形成为包括与位线节点接触的侧壁接触的第一子间隔物以及与位线的侧壁接触的第一位线间隔物，第一子间隔物可以形成为包括具有比第一位线间隔物的介电常数低的介电常数的材料。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
图1示出了根据一示例性实施方式的半导体器件的示意性布局。
图2示出了半导体器件的局部透视图及沿图1的线A-A'和B-B'截取的剖面。
图3示出了沿图1的线A-A'截取的剖视图。
图4A示出了根据一示例性实施方式的图3的区域P1的放大视图。
图4B示出了根据另一示例性实施方式的图3的区域P1的放大视图。
图5示出了根据另一示例实施方式的图3的区域P1的放大视图。
图6A示出了根据另一示例实施方式的图3的区域P1的放大视图。
图6B示出了根据另一示例实施方式的图3的区域P1的放大视图。
图7至29示出了根据一示例实施方式的制造半导体器件的方法中的阶段的图。
具体实施方式
图1是根据一示例性实施方式的半导体器件的示意性布局。图2示出了半导体器件的透视图及沿图1的线A-A'和B-B'截取的剖面。图3是沿图1的线A-A'截取的剖视图。图4A是图3的根据一示例性实施方式的区域P1的放大视图。图4B是图3的根据一示例性实施方式的区域P1的放大视图。
参照图1至3，半导体器件可以包括衬底1、器件隔离层3、字线WL、位线BL、位线节点接触DC、存储节点接触BC、间隔物SS、着落垫LP、绝缘垫36和数据存储部DSP。
用于限定有源区域AR的器件隔离层3可以设置在衬底1上。有源区域AR在其俯视图中可以具有在第一方向D1上的细长条形。多个有源区域AR可以平行设置。一个有源区域AR的中心可以与另一有源区域AR的端部相邻设置。
多个字线WL可以设置为交叉衬底1中的有源区域AR和器件隔离层3并沿第二方向D2延伸。每个字线WL可以包括例如多晶硅膜、金属硅化物膜和金属膜中的至少一个膜。第二方向D2与第一方向D1相交。在与第一方向D1至第三方向D3垂直的第四方向D4上，字线WL的上表面可以低于衬底1的上表面设置。
栅极绝缘膜5可以插置在衬底1和每个字线WL之间。第一杂质注入区域6s可以设置在字线WL一侧的衬底1中，并且第二杂质注入区域6d可以设置在字线WL另一侧的衬底1中，例如，第二杂质注入区域6d可以在每个有源区域AR中的两个第一杂质注入区域6s之间并由字线WL分开(图10-12B)。第一盖膜图案7可以设置在每个字线WL上。例如，第一盖膜图案7可以由硅氮化物膜和/或硅氮氧化物膜形成。
第一绝缘膜9可以设置在衬底1上。第一绝缘膜9可以由例如硅氧化物膜、硅氮化物膜和硅氮氧化物膜当中的至少一个膜形成。第一绝缘膜9可以形成为具有多个孔，所述多个孔形成在覆盖衬底1上的有源区域AR和器件隔离层3的绝缘层中。或者，第一绝缘膜9在其俯视图中可以形成为彼此间隔开的岛的形式。第一绝缘膜9可以形成为同时覆盖两个相邻的有源区域AR的端部。
位线节点接触孔DH可以通过穿过第一绝缘膜9而形成在衬底1和器件隔离层3的部分中。位线节点接触DC可以设置在位线节点接触孔DH中。位线节点接触孔DH(或位线节点接触DC)的下表面可以例如相对于衬底1的底部低于衬底1的上表面。位线节点接触孔DH的平行于第二方向D2的宽度可以大于位线节点接触DC的平行于位线节点接触孔DH的宽度。位线节点接触DC可以与第二杂质注入区域6d接触。位线节点接触DC可以由导电材料制成。例如，位线节点接触DC可以包括金属硅化物膜、多晶硅膜、金属氮化物膜和金属膜中的至少一个膜。
位线结构BLS可以设置在位线节点接触DC上。位线结构BLS可以设置在第一绝缘膜9上，以沿同时交叉第一方向D1和第二方向D2的第三方向D3延伸。位线结构BLS可以包括位线BL和第二盖膜图案14。第二盖膜图案14可以设置在位线BL上。位线BL可以包括含金属膜。第二盖膜图案14可以由与第一盖膜图案7的材料相同的材料形成。位线BL可以经由穿过第一绝缘膜9的位线节点接触DC电连接到第二杂质注入区域6d。
间隔物SS可以设置在位线结构BLS和存储节点接触BC之间。间隔物SS的下部可以插置在位线节点接触DC和存储节点接触BC之间，并且间隔物SS的上部可以插置在位线结构BLS和存储节点接触BC之间。间隔物SS可以由单个膜或多个膜形成，例如，硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一个。
存储节点接触BC可以设置在一对相邻的位线结构BLS之间。存储节点接触BC可以例如经由间隔物SS的上部与位线结构BLS的外壁接触。存储节点接触BC可以彼此间隔开。存储节点接触BC可以由例如用杂质掺杂的多晶硅图案形成。第二绝缘膜可以设置在存储节点接触BC之间。第二绝缘膜可以在第三方向D3上将存储节点接触BC彼此分开。欧姆层可以设置在存储节点接触BC上。欧姆层可以包括金属硅化物。
防扩散图案34可以共形地覆盖欧姆层、间隔物SS和第二盖膜图案14的上表面。例如，防扩散图案34可以包括金属氮化物。
着落垫LP可以设置在防扩散图案34上。着落垫LP可以由含金属材料形成。着落垫LP可以覆盖第二盖膜图案14的上表面，并且着落垫LP的上表面例如在第二方向D2上可以具有比存储节点接触BC的上表面的宽度大的宽度。
绝缘垫36可以设置在相邻的着落垫LP之间，以使着落垫LP在第二方向D2和第三方向D3上彼此分开。例如，绝缘垫36可以由硅氮化物、硅氧化物和硅氮化物氧化物中的至少一种形成。
数据存储部DSP可以设置在着落垫LP上。数据存储部DSP可以经由着落垫LP和存储节点接触BC电连接到第一杂质注入区域6s。数据存储部DSP和位线BL的每个可以电连接到每个晶体管TR的第一杂质注入区域6s和第二杂质注入区域6d。数据存储部DSP可以实现为各种形式以存储逻辑数据。数据存储部DSP可以是包括下电极、电介质膜和上电极的电容器。或者，数据存储部DSP可以包括磁隧道结图案。或者，数据存储部DSP可以包括相变材料或可变电阻材料。
参照图3和4A，位线结构BLS可以包括位线BL和第二盖膜图案14。位线BL可以设置在位线节点接触DC和第一绝缘膜9上，第二盖膜图案14可以设置在位线BL上。
位线BL可以包括第一位线BLa和第二位线BLb。第一位线BLa可以设置在位线节点接触DC和第一绝缘膜9上，第二位线BLb可以设置在第一位线BLa上，例如，第一位线BLa可以在位线节点接触DC和第二位线BLb之间。
第一位线BLa的平行于第二方向D2的宽度可以等于位线节点接触DC的平行于第二方向D2的宽度。第一位线BLa的侧壁可以与位线节点接触DC的侧壁对准，例如共面。第一位线BLa可以由与位线节点接触DC的材料相同的材料形成。在一示例性实施方式中，第二位线BLb的平行于第二方向D2的宽度可以大于第一位线BLa的平行于第二方向D2的宽度。台阶可以形成在第一位线BLa和第二位线BLb的侧壁之间的位线BL处。
结果，当用于形成存储节点接触BC的存储节点接触孔BH被形成时，可以由于形成在位线BL处的台阶而确保存储节点接触孔BH的宽的宽度，例如，存储节点接触孔BH的增大的宽的宽度可以形成在第一位线BLa的减小的宽度的区域中(图4A)。存储节点接触孔BH的宽度可以沿第二方向D2延伸。设置在存储节点接触孔BH中的存储节点接触BC的宽度也可以延伸。
间隔物SS可以包括位于与位线BL对应的水平处的上间隔物SSh和位于与位线节点接触DC对应的水平处的下间隔物SSl。也就是，上间隔物SSh可以沿着位线BL的侧壁延伸，而下间隔物SSl可以沿着位线节点接触DC的侧壁延伸。下间隔物SSl可以插置在位线节点接触DC和存储节点接触BC之间，以覆盖位线节点接触DC的侧壁。下间隔物SSl的外壁可以与器件隔离层3和存储节点接触BC接触。上间隔物SSh可以连接到下间隔物SSl的上端。上间隔物SSh可以插置在位线BL和存储节点接触BC之间，以覆盖位线BL的侧壁。
下间隔物SSl可以包括第一接触间隔物10和第二接触间隔物20。第二接触间隔物20可以插置在第一接触间隔物10之间。第一接触间隔物10可以围绕第二接触间隔物20的下表面和两侧。第一接触间隔物10可以由具有比第二接触间隔物20的介电常数低的介电常数的材料制成。或者，第一接触间隔物10可以由相对于第二接触间隔物20具有蚀刻选择性的材料制成。例如，第一接触间隔物10可以包括氧化物诸如硅氧化物，并且第二接触间隔物20可以包括氮化物诸如硅氮化物。
第一接触间隔物10可以包括插置在位线节点接触DC和第二接触间隔物20之间的第一部分10a、以及插置在器件隔离层3和第二接触间隔物20之间的第二部分10b。第一部分10a的一个侧表面可以与位线节点接触DC接触，并且其另一侧表面可以与第二接触间隔物20接触。第一部分10a的下表面可以与第二杂质注入区域6d接触。第二部分10b的内表面可以与第二接触间隔物20接触，并且其外表面可以与器件隔离层3接触。第二部分10b的一端可以与第一部分10a接触，并且其另一端可以与存储节点接触BC接触。例如，如图4A所示，第二部分10b可以沿着第二接触间隔物20的底部和侧面从第一部分10a的底部延伸，以接触存储节点接触BC的底部，例如，第一部分10a和第二部分10b的最底表面可以彼此齐平。
在一示例性实施方式中，第一部分10a的例如沿第二方向D2的厚度W1可以大于第二部分10b的例如沿第二方向D2的厚度W2。例如，第一部分10a的厚度W1可以在第二部分10b的厚度W2的大约1.5至2.5倍的范围内。由低k电介质氧化物制成的第一部分10a设置在位线节点接触DC的侧壁例如整个侧壁上，使得位线节点接触DC(或位线BL)和存储节点接触BC之间的干扰(BL至BC干扰(BBD))可以减小。随着第一部分10a的厚度W1变大，BBD的减小效果可以增加。
当BBD由于第一部分10a而减小并且用于形成存储节点接触BC的存储节点接触孔BH被形成时，间隔物SS的厚度减小从而可以增大存储节点接触孔BH的宽度。第一部分10a的厚度W1增加至大于第二部分10b的厚度W2，并且第二部分10b的厚度以小的厚度被保持。因此，即使当存储节点接触孔BH被扩大从而形成存储节点接触BC时，也可以保持存储节点接触BC和位线节点接触DC之间的BBD不能发生的分离距离。换言之，当存储节点接触孔BH的宽度在第二方向D2上例如朝向位线节点接触DC增大时，即使间隔物SS的部分被去除，第一部分10a的沿着位线节点接触DC的厚度仍被保持不变，并且足够地厚从而在存储节点接触BC和位线节点接触DC之间提供具有减小的BBD的分离距离。
第二接触间隔物20可以设置在第一接触间隔物10的第一部分10a和第二部分10b之间。第二接触间隔物20的上端的水平可以等于或高于第一部分10a的上端的水平，例如第二接触间隔物20和第一部分10a的最上表面可以彼此齐平。第二接触间隔物20的第一侧壁可以与第一部分10a的侧壁接触，并且第二接触间隔物20的第二侧壁的一部分和下表面可以与第二部分10b接触。第二接触间隔物20的第二侧壁的不与第二部分10b接触的部分可以与存储节点接触BC接触。
上间隔物SSh可以包括第一位线间隔物23、第二位线间隔物26和第三位线间隔物30。上间隔物SSh还可以包括第四位线间隔物32。
第一位线间隔物23可以覆盖位线结构BLS的侧壁。第一位线间隔物23的下端可以与第一接触间隔物10的上端接触，例如直接接触。例如，沿第二方向D2，第一位线间隔物23的厚度可以小于或等于第一接触间隔物10的厚度。或者，第一位线间隔物23的厚度可以大于第一接触间隔物10的厚度。第一位线间隔物23可以具有沿着位线结构BLS的侧壁的台阶。例如，如图4A所示，第一位线间隔物23可以具有沿第二方向D2的均匀厚度，因此台阶可以形成在第一位线BLa和第二位线BLb彼此连接的区域处的第一位线间隔物23中。第一位线间隔物23可以包括相对于第一接触间隔物10具有蚀刻选择性的材料。例如，第一位线间隔物23可以包括氮化物诸如硅氮化物。
第一位线间隔物23不形成在比位线BL的水平低的水平处。第一位线间隔物23不形成在位线节点接触孔DH中。结果，在下间隔物SSl的形成期间，可以充分确保在位线节点接触孔DH中形成第二接触间隔物20的空间。
第二位线间隔物26可以覆盖第一位线间隔物23的侧表面。台阶可以沿着形成在第一位线间隔物23的侧壁上的台阶形成在第二位线间隔物26的内壁上。在一示例实施方式中，台阶还可以形成在第二位线间隔物26的外壁上。第二位线间隔物26的下端可以与第二接触间隔物20的上端和第一部分10a的上端接触，例如直接接触。第二位线间隔物26的上端可以低于第一位线间隔物23。第二位线间隔物26可以由相对于第一位线间隔物23具有蚀刻选择性的材料制成。例如，第二位线间隔物26可以包括氧化物诸如硅氧化物。
第三位线间隔物30可以覆盖第二位线间隔物26的侧壁。当台阶形成在第二位线间隔物26的外壁上时，第三位线间隔物30可以具有台阶ST。第三位线间隔物30的下端可以与第二接触间隔物20的上端接触，例如直接接触。第三位线间隔物30可以与存储节点接触BC的侧壁接触，例如直接接触。例如，第三位线间隔物30可以包括硅氮化物。
第四位线间隔物32可以覆盖第一位线间隔物23的未被第二位线间隔物26覆盖的暴露侧壁。第四位线间隔物32可以覆盖第二位线间隔物26和第三位线间隔物30的上表面。例如，第四位线间隔物32可以包括硅氮化物。
存储节点接触BC可以包括上接触BCa和下接触BCb。上接触BCa可以具有第一宽度R1，第一宽度R1对应于相邻的上间隔物SSh之间在第二方向D2上的最短距离。下接触BCb可以设置在上接触BCa下方，并且可以在第二方向D2上具有大于第一宽度R1的第二宽度R2。下接触BCb可以在比位线节点接触DC的上表面的水平高的水平处具有第二宽度R2，例如，下接触BCb的顶部可以相对于衬底1的底部在位线节点接触DC的上表面上方延伸。下接触BCb的两个侧壁，例如剖面中的相反两侧壁可以例如沿第二方向D2比上接触BCa的相应两个侧壁更多地向外延伸，例如与上接触BCa的相应两个侧壁水平地远离隔开，使得下接触BCb可以具有大于第一宽度R1的第二宽度R2。
参照图4B，第一接触间隔物10'可以包括第一子间隔物16和第二子间隔物18。第一子间隔物16可以覆盖位线节点接触DC的侧壁。例如，第一子间隔物16可以通过氧化位线节点接触DC的两个侧壁而形成。
第二子间隔物18可以共形地覆盖位线节点接触孔DH的侧壁和下表面以及位线节点接触孔DH中的第一子间隔物16的侧壁。例如，第二子间隔物18的厚度可以基本上等于第一子间隔物16的厚度。然而，实施方式不限于此，第二子间隔物18的厚度可以不同于第一子间隔物16的厚度。例如，第二子间隔物18可以包括硅氧化物。
图5是图3的根据一示例实施方式的区域P1的放大视图。与图1至4B中的附图标记相同的附图标记表示相同的部件。为了简化描述，下面将省略与图1至4B中描述的内容基本相同的内容。
参照图5，第一接触间隔物10”可以包括第一子间隔物16、第二子间隔物18和从第一子间隔物16延伸的延伸部16a。延伸部16a可以位于比位线节点接触DC的下端的水平低的水平处。延伸部16a可以被形成使得第一子间隔物16的下端向下延伸到位线节点接触DC之外。延伸部16a可以与第二子间隔物18的下表面的一部分接触。延伸部16a可以与器件隔离层3接触。在通过氧化位线节点接触DC形成第一子间隔物16期间，延伸部16a可以通过氧化衬底1的第二杂质注入区域6d而形成。
图6A是图3的根据一示例实施方式的区域P1的放大视图。图6B是图3的根据一示例性实施方式的区域P1的放大视图。与图1至5中的附图标记相同的附图标记表示相同的部件。为了简化描述，下面将省略与图1至5中描述的内容基本相同的内容。
参照图6A，台阶可以不形成在第二位线间隔物26'和第三位线间隔物30'的每个的外壁上。例如，在存储节点接触孔BH的形成期间，第二位线间隔物26'和第三位线间隔物30'的外壁被蚀刻，从而可以不形成台阶。在这种情况下，从位线节点接触DC(或第一位线BLa)的一个侧壁到存储节点接触BC的另一侧壁的最短距离L1可以大于从第二位线BLb的一个侧壁到存储节点接触BC的所述另一侧壁的最短距离L2。
参照图6B，第二接触间隔物20'的上表面可以是弯曲表面。在图中，第二接触间隔物20'的上端已被示出为具有与位线节点接触DC的上端对应的水平，但实施方式不限于此。第二接触间隔物20'的上端可以位于比位线节点接触DC的上端的水平高或低的水平处。第一接触间隔物10的第一部分10a的上表面已被示出为平坦表面，但是第一部分10a的上表面也可以是弯曲表面。
图7至29是示出制造图2所示的半导体器件的过程的图。在图1至29中，相同的附图标记表示相同的部件。为了简化描述，下面将省略与图1至29中描述的内容基本相同的内容。
参照图7和图8，器件隔离层3可以形成在衬底1上，以限定有源区域AR。例如，衬底1可以是硅晶片衬底或绝缘体上硅(SOI)衬底。器件隔离层3可以通过例如浅沟槽隔离(STI)方法形成。例如，器件隔离层3可以包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜当中的至少一个。
参照图9和10，多个线形第一掩模图案可以沿第二方向D2形成在衬底1上，并且与器件隔离层3和有源区域AR对应的衬底1可以被蚀刻，以形成第一凹陷区域R。通过控制蚀刻配方，器件隔离层3的蚀刻速率可以高于衬底1的蚀刻速率，因而第一凹陷区域R的下表面可以弯曲。
栅极绝缘膜5可以形成在第一凹陷区域R中，例如共形地形成。栅极绝缘膜5可以由热氧化物膜形成。例如，栅极绝缘膜5可以由至少一种绝缘材料制成，例如硅氧化物和硅氮氧化物，或例如铪氧化物、铝氧化物和锆氧化物的金属氧化物。导电膜可以在其中形成栅极绝缘膜5的第一凹陷区域R中堆叠，并且堆叠的导电膜可以被凹入以形成字线WL。
第一盖膜图案7可以形成在其中形成字线WL的第一凹陷区域R中，例如，第一盖膜图案7可以在字线WL上方填充第一凹陷区域R。例如，第一盖膜图案7可以由硅氮化物膜、硅氮氧化物膜或其组合形成。
第一掩模图案可以被去除，并且第一杂质注入区域6s和第二杂质注入区域6d可以通过离子注入形成在有源区域AR中。第一杂质注入区域6s和第二杂质注入区域6d可以用相同导电类型杂质例如n型杂质掺杂。第一杂质注入区域6s和第二杂质注入区域6d可以具有不同的深度。为此，离子注入可以被执行多次。
例如，参照图11A和12A，第一绝缘膜9可以形成在衬底1上，例如，作为覆盖该结构的整个顶表面的连续膜。第一绝缘膜9可以包括例如硅氧化物、硅氮化物和硅氮氧化物当中的至少一种材料。在图中，第一绝缘膜9已被示出为单层，但是第一绝缘膜9可以包括由不同材料制成的多个层。
第二掩模图案可以形成在第一绝缘膜9上，并且开口H1可以通过其中第二掩模图案用作蚀刻掩模的蚀刻而形成在第一绝缘膜9中。例如当第一杂质注入区域6s保持被第一绝缘膜9覆盖时，开口H1可以暴露第二杂质注入区域6d。每个开口H1可以具有比第二杂质注入区域6d的宽度大的直径，以暴露处于每个开口H1附近的器件隔离层3和第一盖膜图案7。
在另一示例中，参照图11B和12B，与图11A和12A不同，第一绝缘膜9可以形成为多个图案，即，以矩阵图案彼此间隔开的岛形图案，同时覆盖相邻有源区域AR的端部，即第一杂质注入区域6s。例如，第一绝缘膜9可以形成为岛形状。绝缘膜可以在衬底1上形成并图案化，以形成第一绝缘膜9。当形成岛形的第一绝缘膜9时，多晶硅膜可以在绝缘膜上同时形成并且被图案化，以在第一绝缘膜9上形成多晶硅图案。随着第一绝缘膜9和多晶硅图案被图案化，衬底1附近的器件隔离层3和第一盖膜图案7可以被部分地蚀刻，以形成位线节点接触孔DH。
参照图13至15，在执行图11A和12A的工艺的情况下，衬底1可以通过其中第二掩模图案用作蚀刻掩模的蚀刻由开口H1暴露，并且衬底1附近的器件隔离层3和第一盖膜图案7可以被部分地蚀刻，从而可以形成位线节点接触孔DH。位线节点接触孔DH的下表面可以形成为高于第二杂质注入区域6d的下表面和第一盖膜图案7的下表面。在形成位线节点接触孔DH之后，第二掩模图案可以被去除。导电膜11和第二盖膜13可以在去除了第二掩模图案的第一绝缘膜9上顺序地堆叠。位线节点接触孔DH可以用导电膜11填充。导电膜11可以通过顺序地堆叠第一导电膜11a和第二导电膜11b而形成。例如，第一导电膜11a可以包括用杂质掺杂的多晶硅。第二导电膜11b可以包括例如钨、钛或钽的金属，或者例如钨氮化物、钛氮化物或钽氮化物的导电金属氮化物。在图中，第二导电膜11b已被示出为单层，但是第二导电膜11可以形成为双层、或者三层或更多层的堆叠结构。
参照图16，通过图案化及顺序地堆叠导电膜11和第二盖膜13而形成的位线节点接触DC、位线BL和第二盖膜图案14可以形成为多个线。位线BL可以包括第一位线BLa和第二位线BLb。第一导电膜11a可以被图案化，以在位线节点接触孔DH中形成位线节点接触DC并在位线节点接触DC上形成第一位线BLa，即，位线节点接触DC和第一位线BLa可以都通过图案化第一导电膜11a而同时形成。第二导电膜11b可以被图案化，以在第一位线BLa上形成第二位线BLb。第二盖膜13可以被图案化，以在第二位线BLb上形成第二盖膜图案14。在导电膜11和第二盖膜13的图案化期间，位于位线节点接触孔DH的入口处的第一绝缘膜9和器件隔离层3被部分地蚀刻，使得位线节点接触孔DH的入口可以被圆化并加宽。
参照图17，位线节点接触DC和第一位线BLa的侧表面通过选择性氧化被氧化，从而可以形成第一子间隔物膜15。通过选择性氧化经由位线节点接触孔DH暴露的第二杂质注入区域6d也可以被部分地氧化。例如，选择性氧化可以是热等离子体氧化。在选择性氧化期间，例如包括钨的第二位线BLb可以不被氧化，并且仅包括多晶硅的位线节点接触DC和仅第一位线BLa可以被选择性地氧化。
参照图18，第二子间隔物膜17可以共形地形成在衬底1上。第二子间隔物膜17可以共形地覆盖位线节点接触孔DH的未被位线节点接触DC覆盖的下表面和侧表面。第二子间隔物膜17可以覆盖第一子间隔物膜15、第二位线BLb和第二盖膜图案14。例如，第二子间隔物膜17可以包括硅氧化物。如图17所示，位线节点接触DC的侧壁被氧化，位线节点接触孔DH的侧壁被暴露，然后第二子间隔物膜17被沉积，使得位线节点接触孔DH的临界尺寸(CD)可以被充分固定，从而允许位线节点接触孔DH即使在设置于位线节点接触DC的侧壁上的氧化物的厚度增加时也容易用第三子间隔物膜19填充。
参照图19，第三子间隔物膜19可以共形地形成在第二子间隔物膜17上。第三子间隔物膜19可以形成为具有足以填充位线节点接触孔DH中的剩余空间的厚度。第三子间隔物膜19可以由相对于第一子间隔物膜15、第二子间隔物膜17和自然氧化物膜具有蚀刻选择性的材料形成。例如，第三子间隔物膜19可以包括硅氮化物。
参照图20，第三子间隔物膜19可以通过各向同性蚀刻被去除，从而在位线节点接触孔DH中形成第三子间隔物20。第三子间隔物20与图4A至6B中描述的第二接触间隔物20相同。第二子间隔物膜17的一部分可以在去除第三子间隔物膜19时暴露于外部。第三子间隔物20的上表面可以形成为弯曲的。例如，各向同性蚀刻可以使用磷酸来执行。在各向同性蚀刻期间，第二子间隔物膜17可以用作蚀刻停止层。
参照图21，第二子间隔物膜17的暴露部分和第一子间隔物膜15的一部分可以通过湿清洁被去除，以形成第一子间隔物16和第二子间隔物18。第一子间隔物16上的第二盖膜图案14和位线BL可以暴露于外部。位线BL和第二盖膜图案14可以在第一子间隔物16和第二子间隔物18上方暴露。
参照图22，第一位线间隔物膜21可以共形地形成在衬底1上。第一位线间隔物膜21可以通过等离子体氮化物处理被沉积。第一位线间隔物膜21可以覆盖暴露的位线BL和暴露的第二盖膜图案14。第一位线间隔物膜21可以由相对于自然氧化物膜具有蚀刻选择性的材料形成。例如，第一位线间隔物膜21可以包括硅氮化物。
如果第一位线间隔物膜21在形成第三子间隔物膜19之前形成，即，如果在位线节点接触孔DH中的第二子间隔物膜17上直接形成，则位线节点接触孔DH的CD会减小使得难以用第一位线间隔物膜21完全填充位线节点接触孔DH。而且，这样的第一位线间隔物膜21上方用于位线节点接触孔DH的所得空间(因为归因于减小的空间而不会被第一位线间隔物膜21填充)将不足以在其中形成第三子间隔物20。
相反，根据示例性实施方式，第一位线间隔物膜21在形成第三子间隔物20之后形成，例如，因此第一位线间隔物膜21覆盖完全填充位线节点接触孔DH的第三子间隔物20的顶部。因此，可以充分确保用于形成第三子间隔物20的位线节点接触孔DH的CD。
参照图23，第一位线间隔物膜21可以通过各向异性蚀刻被部分地去除，从而形成第一位线间隔物图案22。在各向异性蚀刻期间可以使用掩模图案和光致抗蚀剂图案。第一位线间隔物图案22可以覆盖位线BL和第二盖膜图案14。第一绝缘膜9、第二子间隔物18和第三子间隔物20的上表面可以被暴露。第一子间隔物16的上表面的至少一部分可以被暴露。
参照图24，第二位线间隔物膜25可以共形地形成在衬底1上。第二位线间隔物膜25可以通过原子层沉积(ALD)形成。第二位线间隔物膜25可以包括相对于第一位线间隔物图案22具有蚀刻选择性的材料。例如，第二位线间隔物膜25可以包括硅氧化物。
参照图25，第二位线间隔物膜25可以通过各向异性蚀刻而被蚀刻，以暴露第一位线间隔物图案22的上部，并形成覆盖第一位线间隔物图案22的侧壁的第二位线间隔物26。第二位线间隔物26被形成，使得第一绝缘膜9和第三子间隔物20的上表面可以被部分地暴露。
参照图26，第三位线间隔物膜29可以共形地形成在衬底1上。第三位线间隔物膜29可以包括相对于自然氧化物膜具有蚀刻选择性的材料。例如，第三位线间隔物膜29可以包括硅氮化物。
参照图27，第一位线间隔物图案22和第三位线间隔物膜29可以通过各向异性蚀刻被部分地去除，以形成第一位线间隔物23和第三位线间隔物30。包括第一至第三位线间隔物23、26和30的上间隔物可以被形成。在各向异性蚀刻期间，第二盖膜图案14和第二位线间隔物26也可以被部分地蚀刻。
上间隔物之间的空间可以用第二绝缘膜填充。第二绝缘膜的上表面可以位于与第二盖膜图案14的上表面的高度相等的水平处。例如，第二绝缘膜可以包括硅氮化物膜。第二绝缘膜、第一绝缘膜9、衬底1和器件隔离层3从此处将形成存储节点接触BC的位置被部分地去除，从而可以形成存储节点接触孔BH。第二子间隔物18和第三子间隔物20也可以被部分地去除。在形成填充存储节点接触孔BH的存储节点接触BC之前，清洁工艺可以使用含氟的蚀刻剂来执行以去除可在存储节点接触孔BH中形成的自然氧化物膜。
参照图28和29，存储节点接触孔BH可以用导电膜填充。例如，导电膜可以通过堆叠用杂质掺杂的多晶硅膜而形成。导电膜可以被凹入以形成存储节点接触BC，该存储节点接触BC具有比第二盖膜图案14的上表面低的上表面。此后，防扩散图案34可以被形成。
作为总结和回顾，示例性实施方式针对具有提高的可靠性的半导体器件和制造该半导体器件的方法。也就是，根据示例性实施方式，具有相对低k电介质的材料可提供给设置在位线节点接触的侧壁上的间隔物。可以减小位线节点接触和存储节点接触之间的干扰。可以减小位线节点接触和存储节点接触之间的负载电容。可以提高小型化的半导体器件的可靠性。可以减小存储节点接触和位线之间的距离，从而能实现针对高集成而优化的半导体器件。
这里已经公开了示例实施方式，虽然采用了特定术语，但是它们仅在一般性和描述性的意义上被使用和解释，而不是出于限制的目的。在某些情形下，如在提交本申请时对本领域普通技术人员将明显地，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，可以进行在形式和细节上的各种改变而不背离本发明的在所附权利要求中阐明的精神和范围。
2018年12月14日在韩国知识产权局提交的题为“包括间隔物的半导体器件和制造该半导体器件的方法”的韩国专利申请第10-2018-0162425号通过引用全文在此合并。

Claims (14)

1.一种半导体器件，包括：
衬底；
第一杂质注入区域和第二杂质注入区域，在所述衬底上并且彼此间隔开；
存储节点接触，与所述第一杂质注入区域接触，所述存储节点接触包括：
具有第一宽度的上接触，和
下接触，在所述上接触的下部处并具有大于所述第一宽度的第二宽度；
位线，电连接到所述第二杂质注入区域并且配置为跨过所述衬底；
位线节点接触，在所述位线和所述第二杂质注入区域之间；以及
间隔物，在所述存储节点接触和所述位线之间以及所述存储节点接触和所述位线节点接触之间，
所述间隔物包括第一子间隔物，与所述位线节点接触的侧壁接触并且与所述存储节点接触间隔开。
2.如权利要求1所述的半导体器件，其中所述存储节点接触的所述下接触在比所述位线节点接触的上表面的水平高的水平处具有所述第二宽度。
3.如权利要求1所述的半导体器件，其中所述下接触的相反两侧壁与所述上接触的相应侧壁向外远离地隔开。
4.如权利要求1所述的半导体器件，其中所述间隔物还包括：
第二子间隔物，与所述存储节点接触和所述第一子间隔物接触，所述第一子间隔物和所述第二子间隔物的每个包括氧化物。
5.如权利要求4所述的半导体器件，其中所述间隔物还包括第三子间隔物，所述第三子间隔物接触所述存储节点接触并且具有被所述第二子间隔物围绕的至少一部分。
6.如权利要求5所述的半导体器件，其中所述第三子间隔物包括氮化物。
7.如权利要求1所述的半导体器件，其中所述位线包括：
第一位线，具有与所述位线节点接触的宽度相等的第三宽度；以及
第二位线，在所述第一位线上并且具有大于所述第三宽度的第四宽度。
8.一种半导体器件，包括：
衬底；
第一杂质注入区域和第二杂质注入区域，在所述衬底上并且彼此间隔开；
存储节点接触，与所述第一杂质注入区域接触；
位线，电连接到所述第二杂质注入区域，所述位线跨过所述衬底；
位线节点接触，在所述位线和所述第二杂质注入区域之间；以及
间隔物，在所述存储节点接触和所述位线之间以及所述存储节点接触和所述位线节点接触之间，所述间隔物包括：
第一接触间隔物，接触所述存储节点接触和所述位线节点接触并且包括氧化物，和
第一位线间隔物，与所述位线和所述第一接触间隔物接触并且包括氮化物，
其中所述第一位线间隔物的下表面设置在所述第一接触间隔物的上表面上，
其中所述第一接触间隔物的接触所述位线节点接触的第一部分的厚度大于所述第一接触间隔物的接触所述存储节点接触的第二部分的厚度。
9.如权利要求8所述的半导体器件，其中所述间隔物还包括第二接触间隔物，所述第二接触间隔物接触所述存储节点接触并且插置在所述第一接触间隔物之间。
10.如权利要求9所述的半导体器件，其中所述间隔物还包括：
第二位线间隔物，在所述位线和所述存储节点接触之间并且与所述第一位线间隔物、所述第一接触间隔物和所述第二接触间隔物接触；以及
第三位线间隔物，与所述第二接触间隔物和所述第二位线间隔物接触。
11.如权利要求10所述的半导体器件，其中所述第一位线间隔物、所述第二位线间隔物和所述第三位线间隔物的每个包括沿其侧壁的台阶。
12.如权利要求10所述的半导体器件，其中所述第二接触间隔物包括氮化物，并且所述第二位线间隔物包括氧化物。
13.如权利要求8所述的半导体器件，其中所述第一接触间隔物的下端在比所述位线节点接触的下端的水平低的水平处。
14.如权利要求8所述的半导体器件，其中所述存储节点接触在其侧壁上具有台阶，并且所述存储节点接触的下部的宽度大于其上部的宽度。
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