KR102180050B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 비트라인뿐만 아니라 비트라인콘택에도 NON(Nitride/Oxide/Nitride) 구조의 스페이서를 형성함으로써 비트라인 및 비트라인콘택과 스토리지노드콘택플러그 사이의 커플링 캐패시턴스를 보다 효과적으로 감소시킬 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 비트라인 및 비트라인콘택과 스토리지노드콘택플러그 사이의 커플링 캐패시턴스를 감소시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작하도록 설계된다. 반도체 소자는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고 받는다.
반도체 소자의 제조 기술이 발전하면서 반도체 소자의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭(minimum feature size)은 점점 작아지고 있다.
단위 셀의 크기가 6F2(F:minimum feature size)인 반도체 소자의 활성영역은 그 장축이 비트라인의 진행 방향과 소정각도로 기울어진 상태로 타원형의 형태를 가지며, 워드라인은 반도체 기판 내에 매립되는 매립형 게이트(Buried Gate)의 구조를 갖는다.
이러한 6F2구조의 반도체 소자에서 비트라인콘택은 매립형 게이트들 사이의 활성영역과 접속되고, 비트라인은 비트라인콘택의 상부와 접속되며 적층된다. 그리고, 스토리지노드콘택은 활성영역의 양단부에 접속된다.
그런데, 반도체 소자의 고집적화로 단위셀의 크기가 감소하게 되면서 비트라인과 스토리지노드콘택 플러그 사이의 거리뿐만 아니라 비트라인콘택과 스토리지노드콘택 플러그 사이의 거리도 가까워지도 있다.
따라서, 비트라인 및 비트라인콘택과 스토리지노드콘택 플러그 사이의 커플링 캐패시턴스(Coupling Capacitance)가 점점 증가하고 있는 실정이다.
본 발명의 실시예는 반도체 소자에서 비트라인 및 비트라인콘택과 스토리지노드콘택 플러그 사이의 커플링 캐패시턴스를 감소시키고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자는 비트라인콘택, 상기 비트라인 콘택과 연결되게 상기 비트라인콘택의 상부에 위치하는 비트라인 및 상기 비트라인콘택 및 상기 비트라인의 측벽에 위치하는 스페이서를 포함하되, 상기 스페이서는 제 1 스페이서, 상기 제 1 스페이서와 유전상수가 상이한 제 2 스페이서 및 상기 제 2 스페이서와 상이한 유전상수를 갖는 제 3 스페이서가 적층된 구조를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자는 제 1 활성영역과 연결되게 상기 제 1 활성영역의 상부에 위치하는 비트라인콘택, 상기 비트라인콘택과 연결되게 상기 비트라인콘택의 상부에 위치하는 비트라인, 상기 제 1 활성영역에 인접한 제 2 활성영역과 연결되게 상기 제 2 활성영역의 상부에 위치하는 스토리지노드콘택 및 상기 비트라인콘택과 상기 스토리지노드콘택 사이에 위치하는 절연막을 포함하되, 상기 절연막은 제 1 절연막, 상기 제 1 절연막과 유전상수가 상이한 제 2 절연막 및 상기 제 2 절연막과 상이한 유전상수를 갖는 제 3 절연막이 적층된 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 활성영역의 상부에 비트라인콘택을 형성하는 단계, 상기 비트라인콘택의 상부에 비트라인을 형성하는 단계 및 상기 비트라인콘택 및 상기 비트라인의 측벽에 서로 다른 유전상수를 갖는 절연막들이 적층된 스페이서를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예는 매립 게이트를 갖는 반도체 소자에서 비트라인 및 비트라인콘택과 스토리지노드콘택 플러그 사이의 커플링 캐패시턴스를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 어레이 구조를 나타내는 평면도.
도 2는 도 1을 X-X' 방향으로 절단한 단면 모습을 보여주는 단면도.
도 3 내지 도 9는 본 발명의 일 실시예에 따라 도 2의 구조를 갖는 반도체 소자를 제조하는 과정을 설명하기 위한 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명에 따른 반도체 소자의 셀 어레이 구조를 나타내는 평면도이며, 도 2는 도 1을 X-X' 방향으로 절단한 단면 모습을 보여주는 단면도이다.
반도체 기판(100) 상에는 소자분리막(110)에 의해 정의된 활성영역(120)이 형성된다. 각 활성영역(120)은 두 개의 게이트(130)와 교차되게 형성되며, 두 게이트(130)에 의해 3개의 영역으로 분리된다. 즉, 활성영역(120)은 두 게이트(130) 사이의 비트라인콘택 영역과 두 게이트(130)의 외측에 위치하는 스토리지노드콘택 영역으로 구분된다. 이때, 게이트(130)는 활성영역(120) 및 소자분리막(110) 내에 매립되는 매립게이트 형태로 형성될 수 있으며, 매립게이트(130) 상부에는 게이트를 소자분리시키기 위한 절연막(실링막)이 형성된다. 활성영역(120)의 비트라인콘택 영역 및 스토리지노드콘택 영역에는 불순물이 주입된 접합영역이 형성될 수 있다.
비트라인콘택 영역의 활성영역 상에는 비트라인콘택(140)이 형성되며, 비트라인콘택(140) 상에는 매립게이트(130)와 교차하는 방향으로 비트라인(150)이 형성된다. 비트라인(150)은 비트라인용 도전막(152) 및 하드마스크막(154)을 포함한다. 비트라인(150)은 일정한 폭의 라인 타입으로 형성되며, 활성영역(120)의 장축 방향과 사선 방향으로 기울어지게 교차되도록 배치된다. 비트라인콘택(140)은 비트라인(150)이 패터닝될 때 함께 패터닝된다. 따라서, 비트라인콘택(140)은 비트라인(150)과 실질적으로 동일한 폭을 갖는다.
비트라인(150) 및 비트라인콘택(140)의 양측벽에는 스페이서(160)가 형성된다. 이때, 스페이서(160)는 질화막(162), 산화막(164) 및 질화막(166, 168)이 순차적으로 적층된 NON(Nitride/Oxide/Nitride) 구조를 포함한다. 즉, 본 실시예에서는 비트라인(150)뿐만 아니라 비트라인콘택(140)의 측벽에 서로 다른 유전상수를 갖는 절연막들(질화막과 산화막)이 적층된 NON 구조의 스페이서가 형성된다. 따라서, 비트라인콘택(140)의 측벽에 단일 절연막의 스페이서가 형성되는 경우 보다 비트라인콘택(140)과 스토리지노드콘택 플러그(170) 사이의 커플링 캐패시턴스를 보다 효과적으로 감소시킬 수 있다.
도 3 내지 도 10은 본 발명의 일 실시예에 따라 도 2의 구조를 갖는 반도체 소자를 제조하는 과정을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 공지된 STI(Shallow Trench Isolation) 공정을 이용하여 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(110)을 형성한다.
예컨대, 반도체 기판(100) 상에 패드질화막(미도시)을 형성한 후, 그 상부에 소자분리영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각마스크로 패드질화막 및 반도체 기판(100)을 식각하여 소자분리용 트렌치(미도시)를 형성한다. 이때, 소자분리용 트렌치의 형성을 용이하게 하기 위하여, 반도체 기판(100)과 패드질화막 사이에는 패드산화막이 더 형성될 수 있다. 다음에, 소자분리용 트렌치의 내측면에 산화막(wall oxidation, 미도시) 및 라이너 질화막(liner nitride, 미도시)을 형성한다. 이어서, 소자분리용 트렌치가 매립되도록 소자분리용 절연막(미도시)을 형성한다. 소자분리용 절연막은 SOD(Spin On Dielectric), HDP(High Density Plasma oxide) 및 이들의 조합 중 어느 하나로 형성될 수 있다. 이어서, 활성영역(120)이 노출될 때까지 절연막을 평탄화(CMP;Chemical Mechanical Polishing)함으로써 소자분리막(110)이 형성된다.
다음에, 게이트 영역을 정의하는 하드마스크 패턴(182)를 이용하여 소자분리막(110) 및 활성영역(120)을 식각하여 일정 깊이의 게이트용 리세스를 형성한다. 이어서, 게이트용 리세스의 내측면에 게이트 절연막을 형성한 후 게이트용 리세스의 하부가 매립되도록 게이트 절연막 상에 매립게이트(130)를 형성한다. 도 1을 X-X' 방향으로 절단한 단면에서는 매립게이트(130)가 도시되지 않으므로, 도 3에서는 설명의 편의를 위해 매립게이트(130)를 점선으로 표시하였다.
이어서, 게이트용 리세스가 매립되도록 매립게이트(130) 상부 및 하드마스크 패턴(182) 상부에 실링막(184)을 형성한 후 이를 평탄화한다. 이때, 실링막(184)은 질화막을 포함한다. 본 실시예에서는 하드마스크 패턴(182) 및 실링막(184)이 층간절연막으로 사용된다. 이하에서는 설명의 편의를 위해 하드마스크 패턴(182) 및 실링막(184)을 층간절연막(180)으로 칭한다.
다음에 도 4를 참조하면, 층간절연막(180) 상부에 비트라인콘택 마스크를 형성한 후 이를 식각 마스크로 층간절연막(180), 소자분리막(110) 및 활성영역(120)을 식각하여 비트라인 콘택홀(192)을 형성한다. 이때, 비트라인 콘택홀(192)은 수평 단면이 원형인 형태로 형성될 수 있으며, 원형 단면의 지름 길이는 후속 공정에서 형성될 비트라인의 폭 보다 넓게 형성된다.
다음에, 비트라인 콘택홀(192)이 매립되도록 도전막(미도시)을 형성한 후 층간절연막(180)이 노출될 때까지 도전막을 평탄화하여 콘택층(194)을 형성한다. 이때, 도전막은 폴리실리콘 또는 베리어 메탈과 금속막(W)의 적층 구조로 형성될 수 있다.
다음에 도 5를 참조하면, 콘택층(194)을 포함하는 층간 절연막(180)의 상부에 비트라인용 도전막(미도시) 및 하드마스트층(미도시)을 형성한다. 이때, 비트라인용 도전막은 베리어 메탈과 금속막(W)의 적층 구조로 형성될 수 있다.
다음에, 비트라인 영역을 정의하는 비트라인 마스크를 이용하여 하드마스크층, 비트라인용 도전막 및 콘택층(194)을 식각함으로써 도전막(152)과 하드마스크막(154)이 적층된 비트라인(150) 및 그 하부에 위치하는 비트라인콘택(140)이 형성된다. 즉, 비트라인(150)을 패터닝하면서 콘택층(194)도 함께 식각함으로써 한번의 식각 공정을 통해 비트라인콘택(140)과 비트라인(150)을 함께 형성한다.
다음에 도 6을 참조하면, 비트라인콘택(140) 및 비트라인(150)의 측면에 제 1 스페이서(162)를 형성한다. 이때, 제 1 스페이서(162)는 콘택층(194)이 제거된 비트라인 콘택홀(192)의 내면에도 형성된다.
이러한, 제 1 스페이서(162)는 질화막을 포함하며, 20 ∼ 50 Å 수준으로 증착될 수 있다.
다음에 도 7을 참조하면, 제 1 스페이서(162)의 상부에 제 2 스페이서(164)를 형성한다. 즉, 비트라인콘택(140) 및 비트라인(150)의 측면에 제 2 스페이서(164)를 추가로 형성한다. 이러한, 제 2 스페이서(164)는 산화막을 포함하며, 30 ∼ 60 Å 수준으로 증착될 수 있다.
이때, 산화막(164)은 증착 공정을 이용하지 않고 제 1 스페이서(162)의 일부를 산화막으로 변환시킴으로써 형성할 수 있다. 예컨대, 제 1 스페이서(162)를 50 ∼ 110 Å 수준으로 형성한 후 제 1 스페이서(162)에 라디칼 산화 공정을 적용하여 제 1 스페이서(162)의 상부를 30 ∼ 60 Å 정도 산화막으로 변환시킬 수도 있다.
이어서, 제 2 스페이서(164)의 상부에 제 3 스페이서(166)를 형성한다. 이때, 제 3 스페이서(166)는 제 1 스페이서(162)와 제 2 스페이서(164)가 증착된 비트라인 콘택홀(192)이 매립되도록 형성됨으로써 비트라인콘택(140)의 측면에도 제 3 스페이서(166)가 형성되도록 한다. 이러한, 제 3 스페이서(166)는 질화막을 포함하며 40 ∼ 80 Å 수준으로 증착될 수 있다.
따라서, 비트라인콘택(140) 및 비트라인(150)의 측면에는 질화막인 제 1 스페이서(162), 산화막인 제 2 스페이서(164) 및 질화막인 제 3 스페이서(166)가 순차적으로 증착된 NON 구조의 스페이서가 형성된다.
다음에 도 8을 참조하면, 비트라인(150) 사이의 트렌치(196)의 하부면에 형성된 제 3 스페이서(166) 및 제 2 스페이서(164)를 선택적으로 제거한다.
다음에 도 9를 참조하면, 제 2 스페이서(164) 및 제 3 스페이서(166)가 제거된 부분이 매립되도록 트렌치(196)의 내면에 제 4 스페이서(168)를 형성한다. 즉, 본 실시예에서는 트렌치(196)의 하부면에 있는 산화막(164)을 선택적으로 제거한 후 그 자리에 질화막(168)을 다시 형성한다. 이때, 제 4 스페이서(168)는 질화막을 포함하며, 40 ∼ 80 Å 수준으로 증착될 수 있다
이처럼 트렌치(180) 하부의 산화막(164)을 질화막(168)으로 대체하는 이유는 후속의 스토리지노드콘택 형성 과정에서 비트라인(150) 및 비트라인콘택(140)의 측면에 형성된 산화막(164)이 제거되는 것을 방지하기 위함이다. 즉, 비트라인콘택(140)의 측면에 형성된 산화막(164)의 상부에 산화막(164)을 보호하기 위한 질화막(168)을 형성함으로써 스토리지노드콘택 형성 과정에서 비트라인콘택(140)의 측면에 형성된 산화막(164)이 제거되는 것을 방지한다.
다음에 도 10을 참조하면, 트렌치(196)가 매립되도록 절연막(미도시)을 형성한 후 활성영역(120)이 노출될 때까지 절연막, 스페이서(160) 및 층간절연막(180)을 식각하여 스토리지노드 콘택홀을 형성한다.
이어서, 스토리지노드 콘택홀이 매립되도록 스토리지노드콘택용 도전물을 형성한 후 이를 평탄화함으로써 스토리지노드콘택플러그(170)를 형성한다.
이후 스토리지노드콘택플러그(170) 상부에 캐패시터와 같은 데이터 저장수단을 형성한다. 이러한 저장수단의 형성 공정은 종래의 공정과 동일하게 이루어질 수 있으므로 본 실시 예에서는 이러한 후속 공정에 대한 설명은 생략한다. 이때, 데이터 저장수단은 반도체 소자의 종류에 따라 달라질 수 있다. 예컨대, 상술한 비트라인콘택 구조가 DRAM(Dynamic Random Access Memory)에 적용되는 경우에는 데이터 저장수단으로서 캐패시터가 될 수 있으며, FeRAM(Ferroelectric RAM)에 적용되는 경우에는 캐패시터 물질로서 강유전체 물질이 사용될 수 있다. 그리고, 상술한 비트라인콘택 구조가 MRAM(Magnetic RAM)에 적용되는 경우에는 데이터 저장수단으로서 MTJ(Magnetic Tunnel Junction)가 될 수 있으며, PRAM(Phase Change RAM) 또는 ReRAM(Resistance RAM)에 적용되는 경우에는 데이터 저장수단으로 상변환 물질이 사용될 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 110 : 소자분리막
120 : 활성영역 130 : 매립게이트
140 : 비트라인콘택 150 : 비트라인
160 : 스페이서 170 : 비트라인콘택플러그

Claims (17)

  1. 비트라인 콘택홀;
    상기 비트라인 콘택홀 내에 위치하며 상기 비트라인 콘택홀의 폭보다 좁게 형성된 비트라인콘택;
    상기 비트라인콘택과 연결되게 상기 비트라인콘택의 상부에 위치하는 비트라인; 및
    상기 비트라인 콘택홀의 내면을 포함한 상기 비트라인콘택의 측벽 및 상기 비트라인의 측벽에 위치하는 스페이서를 포함하되,
    상기 스페이서는 제 1 스페이서, 상기 제 1 스페이서와 유전상수가 상이한 제 2 스페이서 및 상기 제 2 스페이서와 상이한 유전상수를 갖는 제 3 스페이서가 적층된 구조를 포함하며,
    상기 제 3 스페이서는 동일한 물질막들이 적층된 이중막 구조로 형성되는 반도체 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1 스페이서는
    질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제 2 스페이서는
    산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 제 2 스페이서는
    상기 제 1 스페이서의 일부분이 산화막으로 변환된 것을 특징으로 하는 반도체 소자.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 3 스페이서는
    상기 제 1 스페이서와 동일한 유전상수를 갖는 것을 특징으로 하는 반도체 소자.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 스페이서는
    제 1 질화막, 상기 제 1 질화막 상에 위치하는 산화막, 상기 산화막 상에 위치하는 제 2 질화막 및 상기 제 2 질화막 상에 위치하는 제 3 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 비트라인콘택은
    상기 비트라인과 동일한 폭을 갖는 것을 특징으로 하는 반도체 소자.
  8. 제 1 활성영역과 제 2 활성영역을 정의하는 소자분리막;
    상기 제 1 활성영역 및 상기 소자분리막이 식각되어 형성된 비트라인 콘택홀;
    상기 비트라인 콘택홀의 폭보다 좁은 폭으로 상기 비트라인 콘택홀 내에 위치하며, 제 1 활성영역과 연결되게 상기 제 1 활성영역의 상부에 위치하는 비트라인콘택;
    상기 비트라인콘택과 연결되게 상기 비트라인콘택의 상부에 위치하는 비트라인;
    상기 제 1 활성영역에 인접한 제 2 활성영역과 연결되게 상기 제 2 활성영역의 상부에 위치하는 스토리지노드콘택; 및
    상기 비트라인 콘택홀의 내면을 포함한 상기 비트라인콘택과 상기 스토리지노드콘택 사이에 위치하는 절연막을 포함하되,
    상기 절연막은 제 1 절연막, 상기 제 1 절연막과 유전상수가 상이한 제 2 절연막 및 상기 제 2 절연막과 상이한 유전상수를 갖는 제 3 절연막이 적층된 구조를 포함하며,
    상기 제 3 절연막은 동일한 물질막들이 적층된 이중막 구조로 형성되는 반도체 소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 제 1 절연막은
    질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 제 2 절연막은
    산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 제 2 절연막은
    상기 제 1 절연막의 일부분이 산화막으로 변환된 것을 특징으로 하는 반도체 소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 제 3 절연막은
    제 1 절연막과 동일한 유전상수를 갖는 것을 특징으로 하는 반도체 소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 절연막은
    제 1 질화막, 상기 제 1 질화막 상에 위치하는 산화막, 상기 산화막 상에 위치하는 제 2 질화막 및 상기 제 2 질화막 상에 위치하는 제 3 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역 및 상기 소자분리막을 식각하여 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀 내에 상기 비트라인 콘택홀의 폭보다 좁은 폭으로 비트라인콘택 및 비트라인을 형성하는 단계; 및
    상기 비트라인 콘택홀의 내면을 포함한 상기 비트라인콘택의 측벽 및 상기 비트라인의 측벽에 서로 다른 유전상수를 갖는 절연막들이 적층된 스페이서를 형성하는 단계를 포함하며,
    상기 스페이서를 형성하는 단계는
    상기 비트라인콘택 및 상기 비트라인의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서 상부에 상기 제 1 스페이서와 유전상수가 상이한 제 2 스페이서를 형성하는 단계; 및
    상기 제 2 스페이서 상부에 상기 제 2 스페이서와 상이한 유전상수를 갖는 제 3 스페이서를 형성하는 단계를 포함하되,
    상기 제 3 스페이서는 동일한 물질막들이 적층된 이중막 구조를 포함하는 반도체 소자의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 비트라인콘택의 측벽 및 상기 비트라인의 측벽에 제 1 질화막을 형성하는 단계;
    상기 제 1 질화막의 상부에 산화막을 형성하는 단계;
    상기 비트라인 콘택홀이 매립되도록 상기 산화막의 상부에 제 2 질화막을 형성하는 단계;
    인접한 비트라인들 사이에 위치하는 상기 제 2 질화막 및 상기 산화막을 선택적으로 제거하는 단계; 및
    상기 제 2 질화막 및 상기 산화막이 제거된 영역에 제 3 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 산화막을 형성하는 단계는
    상기 제 1 질화막에 라디칼 산화 공정을 적용하여 상기 제 1 질화막의 상부를 산화막으로 변환시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 삭제
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