KR102589300B1 - 게이트 스페이서 구조체를 포함하는 집적 회로 소자 - Google Patents

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Abstract

본 발명의 집적 회로 소자는 베이스층 상에 형성된 제1 비유전율의 제1 유전층을 포함하는 게이트 절연층 및 상기 게이트 절연층 상에 형성된 게이트 구조체를 포함하는 게이트 적층 구조체; 및 상기 베이스층 상에서 상기 게이트 적층 구조체의 양측벽에 형성된 게이트 스페이서 구조체를 포함한다. 상기 게이트 스페이서 구조체는 상기 베이스층 상의 상기 게이트 스페이서 구조체의 하부에 상기 게이트 절연층의 내측으로 리세스된 리세스홀에 매립되고 상기 제1 유전층과 동일 물질로 구성된 매립 유전층을 포함하되, 상기 게이트 절연층은 상기 리세스홀에 위치하는 상기 매립 유전층과 상기 게이트 구조체 사이를 분리한다.

Description

게이트 스페이서 구조체를 포함하는 집적 회로 소자{Integrated circuit device including gate spacer structure}
본 발명의 기술적 사상은 집적 회로 소자에 관한 것으로서, 보다 상세하게는 게이트 스페이서 구조체(gate spacer structure)를 포함하는 집적 회로 소자에 관한 것이다.
집적 회로 소자는 게이트 적층 구조체의 양측벽에 게이트 스페이서 구조체가 형성될 수 있다. 집적 회로 소자가 고집적화됨에 따라, 집적 회로 소자는 게이트 스페이서 구조체의 구성 요소들로 인하여 게이트 절연층의 신뢰성이 떨어질 수 있다. 또한, 집적 회로 소자는 게이트 스페이서 구조체의 구성 요소들로 인하여 기생 커패시턴스도 증가될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 게이트 스페이서 구조체의 구성 요소들을 최적화하여 게이트 절연층의 신뢰성을 향상시키고 기생 커패시턴스도 줄일 수 있는 집적 회로 소자를 제공하는데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자는 베이스층 상에 형성된 제1 비유전율의 제1 유전층을 포함하는 게이트 절연층 및 상기 게이트 절연층 상에 형성된 게이트 구조체를 포함하는 게이트 적층 구조체; 및 상기 베이스층 상에서 상기 게이트 적층 구조체의 양측벽에 형성된 게이트 스페이서 구조체를 포함한다. 상기 게이트 스페이서 구조체는 상기 베이스층 상의 상기 게이트 스페이서 구조체의 하부에 상기 게이트 절연층의 내측으로 리세스된 리세스홀에 매립되고 상기 제1 유전층과 동일 물질로 구성된 매립 유전층을 포함하되, 상기 게이트 절연층은 상기 리세스홀에 위치하는 상기 매립 유전층과 상기 게이트 구조체 사이를 분리한다.
본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자는 베이스층 상에 형성된 제1 비유전율의 제1 유전층과 제1 비유전율보다 높은 제2 비유전율을 갖는 제2 유전층을 포함하는 게이트 절연층, 및 상기 게이트 절연층 상에 형성되고 금속층을 포함하는 게이트 구조체를 포함하는 게이트 적층 구조체; 상기 베이스층 상에서 상기 게이트 적층 구조체의 양측벽에 형성된 게이트 스페이서 구조체를 포함한다.
상기 게이트 스페이서 구조체는, 상기 게이트 구조체의 양측벽에 형성되고 상기 제1 비유전율보다 비유전율이 높은 제3 비유전율의 제3 유전층으로 구성된 I자형의 제1 스페이서; 상기 제1 스페이서의 하부에 상기 제1 유전층의 내측으로 리세스된 리세스홀에 매립되고 상기 제1 유전층과 동일 물질의 매립 유전층을 포함하고, 상기 제1 스페이서 및 매립 유전층의 일측벽에 형성되고 상기 매립 유전층과 동일 물질로써 한 몸체로 구성된 제2 스페이서; 상기 제2 스페이서의 일측벽에 형성되고 상기 제1 스페이서와 동일 물질로 형성된 L자형의 제3 스페이서; 및 상기 제3 스페이서의 일측벽 및 상부에 형성되고 상기 제2 스페이서와 동일 물질로 형성된 제4 스페이서를 포함하되, 상기 제1 스페이서의 바닥은 상기 게이트 절연층 및 상기 리세스홀 내의 상기 매립 유전층과 오버랩되고, 상기 게이트 절연층은 상기 리세스홀에 위치하는 상기 매립 유전층과 상기 게이트 구조체 사이를 분리한다.
본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자는 베이스층 상에 형성된 제1 비유전율의 제1 유전층과 제1 비유전율보다 높은 제2 비유전율을 갖는 제2 유전층을 포함하는 게이트 절연층, 및 상기 게이트 절연층 상에 형성되고 금속층을 포함하는 게이트 구조체를 포함하는 게이트 적층 구조체; 상기 베이스층 상에서 상기 게이트 적층 구조체의 양측벽에 형성된 게이트 스페이서 구조체를 포함한다.
상기 게이트 스페이서 구조체는, 상기 게이트 구조체의 양측벽에 형성되고 상기 제1 비유전율보다 비유전율이 높은 제3 비유전율의 제3 유전층으로 구성된 I자형의 제1 스페이서; 상기 제1 스페이서의 하부에 상기 제1 유전층의 내측으로 리세스된 리세스홀에 매립되고 상기 제1 유전층과 동일 물질의 매립 유전층; 상기 제1 스페이서 및 매립 유전층의 일측벽과, 상기 베이스층 상에 형성되고 상기 제1 스페이서와 동일 물질 형성된 제2 스페이서; 및 상기 제2 스페이서의 일측벽 및 상부에 형성되고 상기 매립 유전층과 동일 물질로 형성된 제3 스페이서를 포함하되, 상기 게이트 절연층은 상기 리세스홀에 위치하는 상기 매립 유전층과 상기 게이트 구조체 사이를 분리한다.
본 발명의 본 발명의 집적 회로 소자는 게이트 스페이서 구조체의 구성 요소들을 최적화하여 게이트 절연층의 신뢰성을 향상시킬 수 있고 동작시 전기적 특성, 예컨대 임계 전압 증가를 줄일 수 있다. 또한, 본 발명의 집적 회로 소자는 게이트 스페이서 구조체의 구성 요소들을 최적화하여 기생 커패시턴스를 줄일 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 평면도이다.
도 2는 도 1의 II-II'에 따른 단면도이다.
도 3은 도 2의 일부 확대도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 단면도이다.
도 5는 도 4의 일부 확대도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 단면도이다.
도 7은 도 6의 일부 확대도이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 집적 회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 집적 회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 집적 회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 개략적인 구성을 예시한 평면도이다.
도 12는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 13은 본 발명의 기술적 사상에 의한 일실시예에 따른 메모리 소자의 개략적인 구성을 예시한 평면도이다.
도 14는 도 13에 예시한 메모리 셀 어레이 영역(MCA)의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 15a 내지 도 15q는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다.
따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시G들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 평면도이다.
구체적으로, 집적 회로 소자(1)는 도 1에 도시한 바와 같이 반도체 기판(12) 상에 X 방향(제1 방향)으로 활성 영역(AR)이 위치할 수 있다. 집적 회로 소자(1)는 활성 영역(AR)을 가로지르는 Y 방향(제2 방향)으로 게이트 라인(GL)이 위치할 수 있다. 게이트 라인(GL)은 게이트 적층 구조체(GS) 및 게이트 스페이서 구조체(SPG1)를 포함할 수 있다. X 방향과 Y 방향은 서로 직각일 수 있다. 게이트 라인(GL)은 워드 라인일 수 있다.
도 1에서 활성 영역(AR)은 X 방향과 평행한 방향으로 도시하였으나. 필요에 따라 X 방향으로부터 소정의 각도, 예컨대 45도 경사지게 대각선 방향으로 배치될 수 있다. 게이트 라인(GL) 양측의 활성 영역(AR)에는 각각 소오스 영역(44) 및 드레인 영역(46)이 위치할 수 있다.
집적 회로 소자(1)는 게이트 라인(GL), 소오스 영역(44) 및 드레인 영역(46)을 구비하여 트랜지스터를 포함할 수 있다. 도 1에서는 하나의 트랜지스터만을 도시하였으나, 집적 회로 소자(1)는 복수개의 트랜지스터를 포함할 수 있다. 집적 회로 소자(1)는 셀 어레이 영역 및 주변 회로 영역을 포함하는 메모리 소자일 수 있다. 일 실시예에서, 도 1의 집적 회로 소자(1)는 주변 회로 영역에 형성될 수 있다.
도 2는 도 1의 II-II'에 따른 단면도이고, 도 3은 도 2의 일부 확대도이다.
구체적으로, 도 2의 단면도는 X 방향 및 Y 방향에 따른 평면에서 수직한 Z 방향(제3 방향)으로 구성 요소들이 적층된 상태를 도시한 것이다. 도 2에서, 하나의 게이트 적층 구조체(GS)만을 도시하나 베이스층(12, 14) 상에 서로 떨어져서 복수개의 게이트 적층 구조체(GS)가 형성될 수 있다. 도 3은 베이스층(12, 14) 상의 게이트 적층 구조체(GS) 및 게이트 스페이서 구조체(SPG1)의 하부 부분을 보다 자세히 설명하기 위한 확대도일 수 있다.
집적 회로 소자(1)는 게이트 적층 구조체(GS)의 양측부 및 게이트 스페이서 구조체(SPG1)의 하부에 소오스 영역(44) 및 드레인 영역(46)을 포함할 수 있다. 소오스 영역(44) 및 드레인 영역(46)은 반도체 기판(12) 및 반도체층(14)을 포함하는 베이스층(12, 14)에 형성될 수 있다. 반도체 기판(12)은 활성 영역(AR)을 포함할 수 있다. 집적 회로 소자(1)는 게이트 절연층(DES) 및 게이트 구조체(MGS)를 갖는 게이트 적층 구조체(GS)를 포함할 수 있다. 게이트 절연층(DES)은 반도체 기판(12) 및 반도체층(14)을 포함하는 베이스층(12, 14) 상에 형성될 수 있다.
반도체 기판(12)은 실리콘(Si), 예컨대 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 일 실시예에서, 반도체 기판(12)은 저마늄(Ge), 또는 SiGe, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일 실시예에서, 반도체 기판(12)은 도전 영역, 예컨대 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 일 실시예에서, 반도체 기판(12)은 실리콘 기판일 수 있다.
반도체층(14)은 캐리어 이동도를 향상시킬 수 있는 물질층일 수 있다. 반도체층(14)은 SiGe층일 수 있다. 반도체층(14)은 필요에 따라 선택적으로 형성될 수 있다. 도 3에 도시한 바와 같이 반도체 기판(12) 및 반도체층(14)을 포함하는 베이스층(12, 14)은 Z 방향으로 기판 레벨(SUBL)이라 칭할 수 있다.
게이트 절연층(DES)은 게이트 유전층이라 칭할 수 있다. 게이트 절연층(DES)은 제1 비유전율(제1 상대 유전율 또는 제1 유전상수)을 갖는 제1 유전층(19) 및 제1 비유전율보다 높은 제2 비유전율(제2 상대 유전율, 제2 유전상수)을 갖는 제2 유전층(20)을 포함할 수 있다. 제1 유전층(19)은 서브 유전층(16) 및 계면층(18)을 포함할 수 있다. 서브 유전층(16)은 계면층(18)보다 두께가 두꺼울 수 있다.
서브 유전층(16) 및 계면층(18)은 실리콘 산화층으로 구성될 수 있다. 서브 유전층(16) 및 계면층(18)을 실리콘 산화층으로 구성할 경우, 제1 비유전율은 약 3.9일 수 있다. 계면층(18)은 서브 유전층(16)과 제2 유전층(20) 사이의 계면 특성을 향상시키기 위한 것으로 필요에 따라 형성하지 않을 수 있다.
제1 유전층(19) 상에는 제2 유전층(20)이 형성될 수 있다. 제2 유전층(20)은 제1 유전층(19)보다 두께가 얇게 구성될 수 있다. 제2 유전층(20)은 제1 비유전율을 갖는 실리콘 산화층보다 높은 제2 비유전율을 갖는 고유전층(high-k dielectric layer)으로 형성될 수 있다. 제2 유전층(20)은 약 10 내지 25의 제2 비유전율(제2 상대 유전율, 제2 유전 상수)을 가질 수 있다.
일 실시예에서, 제2 유전층(20)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
도 3에 도시한 바와 같이 기판 레벨(SUBL) 상에 Z 방향으로 제1 유전층 레벨(DESL1) 및 제2 유전층 레벨(DESL2)이 위치할 수 있다. 제1 유전층 레벨(DESL1)은 서브 유전층(16) 및 계면층(18)을 포함할 수 있다. 제2 유전층 레벨(DESL2)은 제2 유전층(20)을 포함할 수 있다. 게이트 구조체(MGS)를 포함하는 게이트 구조체 레벨(MGSL)은 Z 방향으로 제2 유전층 레벨(DESL2) 상에 위치할 수 있다.
게이트 구조체(MGS)는 금속층을 포함하는 금속 게이트 구조체일 수 있다. 게이트 구조체(MGS)는 일함수 조절층(25), 제1 게이트층(26), 제2 게이트층(33), 캡핑층(34)을 포함할 수 있다. 일함수 조절층(25)은 금속 함유 일함수 조절층일 수 있다. 일함수 조절층(25)은 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 원자를 포함하는 도전체, 또는 이들의 조합으로 이루어질 수 있다. 일함수 조절층(25)은 단일층 또는 다중층 구조를 가질 수 있다.
일 실시예에서, 일함수 조절층(25)은 제1 일함수 조절층(22) 및 제2 일함수 조절층(24)을 포함할 수 있다. 제1 일함수 조절층(22)는 단일 금속층일 수 있다. 제1 일함수 조절층(22)는 Ti, Ta, Al, Ni, Co, La, Pd, Nb, Mo, Hf, Ir, Ru, Pt, Yb, Dy, Er 또는 Pd일 수 있다. 제2 일함수 조절층(24)은 도전성 금속 질화물이나 도전성 금속 탄화물일 수 있다. 제2 일함수 조절층(24)은 HfSiMo, TiN, WN, TaN, RuN, MoN, TiAlN, TaC, TiC, 및 TaC 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다
일 실시예에서, 일함수 조절층(25)은 단일층 또는 다중층 구조를 가질 수 있다. 일 실시예서, 일함수 조절층(25)은 TiN/TaN, Al2O3/TiN, Al/TiN, TiN/Al/TiN, TiN/TiON, Ta/TiN, TaN/TiN, La/TiN, Mg/TiN, 및 Sr/TiN 중에서 선택되는 적어도 하나의 적층 구조를 포함할 수 있다. 여기서, TiN은 TaN, TaCN, TiCN, CoN, CoCN으로 대체 가능하고, La은 LaO 또는 LaON으로 대체 가능하다.
제1 게이트층(26)은 도핑된 폴리실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속으로 이루어질 수 있다. 제1 게이트층(26)은 상기 예시된 물질들 중에서 선택되는 하나의 물질로 이루어지는 단일층, 또는 적어도 2 종류의 물질로 이루어지는 다중층으로 이루어질 수 있다.
제2 게이트층(33)은 배리어 금속층(28, 30) 및 금속층(32)을 포함할 수 있다. 배리어 금속층(28, 30)은 금속 및 금속 질화물의 복합층일 수 있다. 배리어 금속층(28, 30)은 Ta/TiN, Ti/TiN, Mg/TiN, 및 Sr/TiN 중에서 선택되는 적어도 하나의 적층 구조를 포함할 수 있다. 금속층(32)은 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다. 캡핑층(34)은 실리콘 질화층으로 이루어질 수 있다.
집적 회로 소자(1)는 베이스층(12, 14) 상에서 게이트 적층 구조체(GS)의 양측벽에 형성된 게이트 스페이서 구조체(SPG1)를 포함할 수 있다. 게이트 스페이서 구조체(SPG1)는 후술하는 바와 같이 복수의 구성 요소들을 포함할 수 있다. 본 발명의 기술적 사상의 게이트 스페이서 구조체(SPG1)는 구성 요소들을 최적화하여 게이트 절연층(DES)의 신뢰성을 향상시키고 기생 커패시턴스도 줄일 수 있다.
보다 상세하게 설명하면, 게이트 스페이서 구조체(SPG1)는 게이트 절연층(DES), 즉 제1 유전층(19)의 내측으로 리세스된 리세스홀(RH1)에 매립되고 제1 유전층(19)과 동일 물질로 구성된 매립 유전층(FL1)을 포함할 수 있다.
매립 유전층(FL1)은 소오스 영역(44) 및 드레인 영역(46) 형성을 위한 불순물 주입할 때 제1 유전층(19)의 하부 모서리 부분이 손상되는 것을 억제하여 제1 유전층(19)의 신뢰성을 향상시킬 수 있다. 다시 말해, 매립 유전층(FL1)은 제1 유전층(19)을 보호하여 게이트 절연층(DES)의 전기적 특성, 즉 TDDB(time dependent dielectric breakdown) 특성을 적정한 값으로 유지시킬 수 있다.
더하여, 매립 유전층(FL1)은 제1 유전층(19)과 동일한 물질, 예컨대 실리콘 산화층으로 형성하기 때문에 다른 물질, 예컨대 실리콘 질화층으로 형성하는 경우보다 게이트 절연층(DES)의 전기적 특성, 즉 TDDB(time dependent dielectric breakdown) 특성을 향상시킬 수 있다.
게이트 스페이서 구조체(SPG1)는 제1 스페이서(36), 제2 스페이서(38), 제3 스페이서(40) 및 제4 스페이서(42)를 포함할 수 있다. 제1 스페이서(36)는 게이트 구조체(MGS)의 양측벽에 I자형으로 형성될 수 있다. 제1 스페이서(36)는 실리콘 산화층의 제1 비유전율보다 비유전율이 높은 제3 비유전율(제3 상대 유전율 또는 제3 유전 상수)의 제3 유전층으로 구성될 수 있다. 제1 스페이서(36)는 실리콘 질화층으로 구성될 수 있다. 실리콘 질화층의 비유전율을 약 6.9일 수 있다.
제2 스페이서(38)는 제1 스페이서(36) 및 매립 유전층(FL1)의 일측벽과 베이스층(12, 14), 즉 반도체층(14) 상에 L자형으로 형성될 수 있다. 제2 스페이서(38)는 매립 유전층(FL1)과 동일 물질로써 한 몸체로 구성될 수 있다. 제2 스페이서(38)는 실리콘 산화층으로 형성될 수 있다.
제3 스페이서(40)는 제2 스페이서(38)의 일측벽 및 상부에 L자형으로 형성될 수 있다. 제3 스페이서(40)는 제1 스페이서(36)와 동일 물질로 형성될 수 있다. 제3 스페이서(40)는 실리콘 질화층으로 형성될 수 있다. 제4 스페이서(42)는 제3 스페이서(40)의 일측벽 및 상부에 형성될 수 있다. 제4 스페이서(42)는 제2 스페이서(38)와 동일 물질로 형성될 수 있다. 제4 스페이서(42)는 실리콘 산화층으로 형성될 수 있다. 제4 스페이서(42)의 가로폭(X 방향의 폭)은 제1 스페이서(36) 및 제3 스페이서(40)의 가로폭보다 크게 구성한다.
제3 스페이서(40) 및 제4 스페이서(42)를 각각 실리콘 질화층 및 실리콘 산화층으로 구성할 경우, 제3 스페이서(40)는 집적 회로 소자(1)의 제조시 제4 스페이서(42)에 포함된 산소 원자가 제1 유전층(19)으로 유입되는 것을 방지할 수 있다. 이에 따라, 집적 회로 소자(1)는 동작시 임계 전압(threshold voltage)이 증가하는 것을 방지할 수 있다.
게이트 스페이서 구조체(SPG1)는 비유전율이 낮은 실리콘 산화층으로 구성된 제4 스페이서(42)의 가로폭이 비유전율이 높은 제1 스페이서(36) 및 제3 스페이서(40)보다 크게 구성한다. 아울러서, 게이트 스페이서 구조체(SPG1)는 비유전율이 낮은 실리콘 산화층으로 구성된 제2 스페이서(38)를 구성한다. 이에 따라, 집적 회로 소자(1)의 게이트 스페이서 구조체(SPG1)는 인접하는 다른 도전층, 예컨대 인접한 게이트 적층 구조체(미도시)와의 기생 커패시턴값도 줄일 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 단면도이고, 도 5는 도 4의 일부 확대도이다.
구체적으로, 집적 회로 소자(2)는 도 1, 도 2 및 도 3의 집적 회로 소자(1)와 비교할 때 게이트 스페이서 구조체(SPG2)의 구조가 다른 것을 제외하고는 동일할 수 있다. 도 4 및 도 5에서, 도 1, 도 2 및 도 3과 동일한 내용은 간단히 설명하거나 생략한다. 도 5는 베이스층(12, 14) 상의 게이트 적층 구조체(GS) 및 게이트 스페이서 구조체(SPG2)의 하부 부분을 보다 자세히 설명하기 위한 확대도일 수 있다.
집적 회로 소자(2)는 게이트 절연층(DES) 및 게이트 구조체(MGS)를 갖는 게이트 적층 구조체(GS) 및 게이트 스페이서 구조체(SPG2)를 포함할 수 있다. 본 발명의 기술적 사상의 게이트 스페이서 구조체(SPG2)는 구성 요소들을 최적화하여 게이트 절연층(DES)의 신뢰성을 향상시키고 기생 커패시턴스도 줄일 수 있다.
게이트 스페이서 구조체(SPG2)는 게이트 절연층, 즉 제1 유전층(19)의 내측으로 리세스된 리세스홀(RH2)에 매립되고 제1 유전층(19)과 동일 물질로 구성된 매립 유전층(FL2)을 포함할 수 있다. 매립 유전층(FL2)은 도 2 및 도 3에서 설명된 바와 같이 소오스 영역(44) 및 드레인 영역(46) 형성을 위한 불순물 주입할 때 제1 유전층(19)의 하부 모서리 부분이 손상되는 것을 억제하여 게이트 절연층(DES)의 전기적 특성, 즉 TDDB(time dependent dielectric breakdown) 특성을 적정한 값으로 유지시킬 수 있다. 더하여, 매립 유전층(FL2)은 제1 유전층(19)과 동일한 물질, 예컨대 실리콘 산화층으로 형성하기 때문에 다른 물질, 예컨대 실리콘 질화층으로 형성하는 경우보다 게이트 절연층(DES)의 전기적 특성, 즉 TDDB(time dependent dielectric breakdown) 특성을 향상시킬 수 있다
게이트 스페이서 구조체(SPG2)는 제1 스페이서(36), 제2 스페이서(38a), 제3 스페이서(40) 및 제4 스페이서(42)를 포함할 수 있다. 제1 스페이서(36)는 게이트 구조체(MGS)의 양측벽에 I자형으로 형성될 수 있다. 제1 스페이서(36)는 실리콘 산화층의 제1 비유전율보다 비유전율이 높은 제3 비유전율(제3 상대 유전율 또는 제3 유전 상수)의 제3 유전층으로 구성될 수 있다. 제1 스페이서(36)는 실리콘 질화층으로 구성될 수 있다. 실리콘 질화층의 비유전율을 약 6.9일 수 있다.
제2 스페이서(38a)는 제1 스페이서(36) 및 매립 유전층(FL2)의 일측벽 상에 I자형으로 형성될 수 있다. 제2 스페이서(38a)는 매립 유전층(FL2)과 동일 물질로써 한 몸체로 구성될 수 있다. 제2 스페이서(38a)는 실리콘 산화층으로 형성될 수 있다.
제3 스페이서(40)는 제2 스페이서(38a)의 일측벽 및 상부에 L자형으로 형성될 수 있다. 제3 스페이서(40)는 제1 스페이서(36)와 동일 물질로 형성될 수 있다. 제3 스페이서(40)는 실리콘 질화층으로 형성될 수 있다. 제4 스페이서(42)는 제3 스페이서(40)의 일측벽 및 상부에 형성될 수 있다. 제4 스페이서(42)는 제2 스페이서(38)와 동일 물질로 형성될 수 있다. 제4 스페이서(42)는 실리콘 산화층으로 형성될 수 있다.
제3 스페이서(40) 및 제4 스페이서(42)를 각각 실리콘 질화층 및 실리콘 산화층으로 구성하고 제3 스페이서(40)가 반도체층(14)과 접하여 형성한다. 이에 따라, 제3 스페이서(40)는 집적 회로 소자(2)의 제조시 제4 스페이서(42)에 포함된 산소 원자가 제1 유전층(19)으로 유입되는 것을 더욱더 방지할 수 있다. 이에 따라, 집적 회로 소자(2)는 동작시 임계 전압(threshold voltage)이 증가하는 것을 방지할 수 있다.
더하여, 게이트 스페이서 구조체(SPG2)는 비유전율이 낮은 실리콘 산화층으로 구성된 제4 스페이서(42)의 가로폭이 비유전율이 높은 제1 스페이서(36) 및 제3 스페이서(40)보다 크게 구성한다. 아울러서, 게이트 스페이서 구조체(SPG2)는 비유전율이 낮은 실리콘 산화층으로 구성된 제2 스페이서(38)를 구성한다. 이에 따라, 집적 회로 소자(2)의 게이트 스페이서 구조체(SPG2)는 인접하는 다른 도전층, 예컨대 인접한 게이트 적층 구조체(미도시)와의 기생 커패시턴값도 줄일 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 단면도이고, 도 7은 도 6의 일부 확대도이다.
구체적으로, 집적 회로 소자(3)는 도 1 내지 도 3의 집적 회로 소자(1) 및 도 4 및 도 5의 집적 회로 소자(2)와 비교할 때 게이트 스페이서 구조체(SPG3)의 구조가 다른 것을 제외하고는 동일할 수 있다. 도 6 및 도 7에서, 도 1 내지 도 5와 동일한 내용은 간단히 설명하거나 생략한다. 도 7은 베이스층(12, 14) 상의 게이트 적층 구조체(GS) 및 게이트 스페이서 구조체(SPG2)의 하부 부분을 보다 자세히 설명하기 위한 확대도일 수 있다.
집적 회로 소자(3)는 게이트 절연층(DES) 및 게이트 구조체(MGS)를 갖는 게이트 적층 구조체(GS) 및 게이트 스페이서 구조체(SPG3)를 포함할 수 있다. 게이트 스페이서 구조체(SPG3)는 구성 요소들을 최적화하여 게이트 절연층(DES)의 신뢰성을 향상시키고 기생 커패시턴스도 줄일 수 있다.
게이트 스페이서 구조체(SPG3)는 게이트 절연층(DES), 즉 제1 유전층(19)의 내측으로 리세스된 리세스홀(RH3)에 매립되고 제1 유전층(19)과 동일 물질로 구성된 매립 유전층(FL3)을 포함할 수 있다. 매립 유전층(FL3)은 앞서 도 2 내지 도 5에 설명한 바와 같이 제1 유전층(19)을 보호하여 게이트 절연층(DES)의 전기적 특성, 즉 TDDB(time dependent dielectric breakdown) 특성을 적정한 값으로 유지시킬 수 있다.
게이트 스페이서 구조체(SPG3)는 제1 스페이서(36), 제2 스페이서(41) 및 제3 스페이서(43)를 포함할 수 있다. 제1 스페이서(36)는 게이트 구조체(MGS)의 양측벽에 I자형으로 형성될 수 있다. 제1 스페이서(36)는 실리콘 산화층의 제1 비유전율보다 비유전율이 높은 제3 비유전율(제3 상대 유전율 또는 제3 유전 상수)의 제3 유전층으로 구성될 수 있다. 제1 스페이서(36)는 실리콘 질화층으로 구성될 수 있다. 실리콘 질화층의 비유전율을 약 6.9일 수 있다.
제2 스페이서(41)는 제1 스페이서(36)의 일측벽 및 매립 유전층(FL3)의 일측벽 및 베이스층(12, 14), 즉 반도체층(14) 상에 L자형으로 형성될 수 있다. 제2 스페이서(41)는 제1 스페이서(36)와 동일 물질로 형성될 수 있다. 제2 스페이서(41)는 실리콘 질화층으로 형성될 수 있다.
제3 스페이서(43)는 제2 스페이서(41)의 일측벽 및 상부에 형성될 수 있다. 제3 스페이서(43)는 매립 유전층(FL3)과 동일 물질로 형성될 수 있다. 제3 스페이서(43)는 실리콘 산화층으로 형성될 수 있다. 제3 스페이서(43)의 가로 폭(X 방향의 폭)은 상기 제1 스페이서(36) 및 제2 스페이서(41)의 가로 폭보다 크게 구성된다.
제2 스페이서(41) 및 제3 스페이서(43)를 각각 실리콘 질화층 및 실리콘 산화층으로 구성할 경우, 제2 스페이서(41)는 집적 회로 소자(3)의 제조시 제3 스페이서(43)에 포함된 산소 원자가 제1 유전층(19)으로 유입되는 것을 방지할 수 있다. 이에 따라, 집적 회로 소자(3)는 동작시 임계 전압(threshold voltage)이 증가하는 것을 방지할 수 있다.
게이트 스페이서 구조체(SPG3)는 비유전율이 낮은 실리콘 산화층으로 구성된 제3 스페이서(43)의 가로폭이 비유전율이 높은 제1 스페이서(36) 및 제2 스페이서(41)보다 크게 구성한다. 이에 따라, 집적 회로 소자(3)의 게이트 스페이서 구조체(SPG3)는 인접하는 다른 도전층, 예컨대 인접한 게이트 적층 구조체(미도시)와의 기생 커패시턴값도 줄일 수 있다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 집적 회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 8a 내지 도 8d는 도 2 및 도 3의 집적 회로 소자(1)의 제조 방법을 설명하기 위하여 제공된다. 도 8a 내지 도 8d에서, 도 2 및 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
도 8a를 참조하면, 반도체 기판(12) 및 반도체층(14)을 포함하는 베이스층(12, 14) 상에 제1 유전 물질층(19') 및 제2 유전층(20)을 포함하는 게이트 절연층(DES) 및 게이트 구조체(MGS)를 순차적으로 형성한다.
반도체층(14)은 반도체 기판(12) 상에 형성될 수 있다. 반도체층(14)은 캐리어 이동도를 향상시킬 수 있는 물질층일 수 있다. 반도체층(14) 상에 제1 유전 물질층(19') 및 제2 유전층(20)을 형성한다. 제1 유전 물질층(19')은 제1 비유전율을 갖는 유전층, 예컨대 실리콘 산화층으로 형성할 수 있다.
제1 유전 물질층(19')는 서브 유전 물질층(16') 상에 계면 물질층(18')을 형성하여 마련될 수 있다. 서브 유전 물질층(16')은 계면 물질층(18')보다 두껍게 형성한다. 제2 유전층(20)은 제1 비유전율보다 비유전율이 높은 제2 비유전율을 갖는 고유전층, 예컨대 하프늄 산화물(HfO)로 형성할 수 있다.
게이트 절연층(DES) 상에 게이트 구조체(MGS)를 형성한다. 게이트 구조체(MGS)는 일함수 조절층(25), 제1 게이트층(26), 제2 게이트층(33), 캡핑층(34)을 포함할 수 있다. 일함수 조절층(25)은 제1 일함수 조절층(22) 및 제2 일함수 조절층(24)을 포함할 수 있다. 제2 게이트층(33)은 배리어 금속층(28, 30) 및 금속층(32)을 포함할 수 있다. 게이트 구조체(MGS)를 형성하기 위한 패터닝 공정에서 제2 유전 물질층은 식각되어 반도체 기판(12)의 양측 부분의 제1 유전 물질층(19') 상에는 제2 유전층(20)이 형성되지 않을 수 있다.
계속하여, 게이트 절연층(DES) 및 게이트 구조체(MGS)가 형성된 베이스층(12, 14)의 전면에 제1 스페이서 물질층(36')을 형성한다. 제1 스페이서 물질층(36')은 제1 유전 물질층(19')의 표면과 게이트 구조체(MGS)의 양측벽 및 표면에 형성한다. 제1 스페이서 물질층(36')은 제1 비유전율보다 비유전율이 높은 제3 비유전율을 갖는 유전층, 예컨대 실리콘 질화층으로 형성한다.
도 8b를 참조하면, 제1 스페이서 물질층(36')을 이방성 식각하여 게이트 구조체(MGS)의 양측벽에 제1 스페이서(36) 및 제2 유전층(20)의 하부에 제1 유전층(19)을 형성한다. 제1 유전층(19)은 서브 유전층(16) 상에 형성된 계면층(18)을 포함할 수 있다. 앞서 게이트 구조체(MGS)의 형성 공정으로 인해 제2 유전층(20)의 양측벽에도 제1 스페이서(36)가 형성될 수도 있다.
계속하여, 게이트 구조체(MGS)에 의해 노출된 제1 유전층(19)의 양단부를 더 식각하여 리세스홀(RH1)을 형성한다. 리세스홀(RH1)은 베이스층(12, 13) 상의 제1 스페이서(36)의 하부에 게이트 절연층(DES), 즉 제1 유전층(19)의 내측으로 리세스될 수 있다. 리세스홀(RH1)은 언더컷 영역일 수 있다.
도 8b에서는 제1 스페이서(36)의 형성 및 리세스홀(RH1)의 형성을 별도의 공정으로 설명하였으나, 리세스홀(RH1)은 제1 스페이서(36)를 형성하는 과정에서 형성될 수도 있다.
도 8c를 참조하면, 게이트 절연층(DES), 게이트 구조체(MGS) 및 제1 스페이서(36)가 형성된 베이스층, 즉 반도체층(14)의 전면에 리세스홀(RH1)을 매립하도록 제2 스페이서 물질층(38') 및 매립 유전 물질층(FL1')을 동시에 형성한다. 매립 유전 물질층(FL1')은 리세스홀(RH1)을 매립하도록 형성한다.
제2 스페이서 물질층(38')은 제1 스페이서(36)의 일측벽, 상기 매립 유전 물질층(FL1')의 일측벽 및 게이트 구조체(MGS)의 표면에 형성된다. 제2 스페이서 물질층(38') 및 매립 유전 물질층(RH')은 동일 물질로 한 몸체로 형성한다. 제2 스페이서 물질층(38') 및 매립 유전 물질층(RH')은 제1 유전층(19)과 동일 물질로 형성한다.
도 8d를 참조하면, 제2 스페이서 물질층(38') 및 매립 유전 물질층(FL1')이 형성된 베이스층(12, 14), 즉 반도체층(14)의 전면에 제3 스페이서 물질층(40'), 및 제4 스페이서 물질층(42')을 순차적으로 형성한다. 제2 스페이서 물질층(38') 상에 제3 스페이서 물질층(40'), 및 제4 스페이서 물질층(42')을 순차적으로 형성한다. 제3 스페이서 물질층(40')은 제1 스페이서(36)와 동일 물질로 형성한다. 제4 스페이서 물질층(42')은 제2 스페이서 물질층(38')과 동일한 물질로 형성한다.
이어서, 제4 스페이서 물질층(42'), 제3 스페이서 물질층(40') 및 제2 스페이서 물질층(38')을 이방성 식각한다. 이렇게 되면, 도 2에 도시한 바와 같이 제1 스페이서(36)의 일측벽에 L자형의 제2 스페이서(38) 및 L자형의 제3 스페이서(40)가 형성된다. 아울러서, 제3 스페이서(40)의 일측벽 및 상부에 제1 스페이서(36), 제2 스페이서(38) 및 제3 스페이서(40)보다 폭이 두꺼운 제4 스페이서(42)가 형성된다. 이에 따라, 게이트 절연층(DES) 및 게이트 구조물(MGS)의 양측벽에 게이트 스페이서 구조체(SPG1)가 형성된다.
계속하여, 게이트 절연층(DES) 및 게이트 구조물(MGS)의 양측벽 및 게이트 스페이서 구조체(SPG1)의 하부의 베이스층(12, 14)에 불순물을 주입하여 소오스 영역(44) 및 드레인 영역(46)을 형성한다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 집적 회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 9a 및 도 9b는 도 4 및 도 5의 집적 회로 소자(2)의 제조 방법을 설명하기 위하여 제공된다. 도 9a 및 도 9b에서, 도 4 및 도 5와 동일한 내용은 간단히 설명하거나 생략한다. 아울러서, 도 9a 및 도 9b에서, 도 8a 내지 도 8d와 동일한 내용은 간단히 설명하거나 생략한다.
앞서 설명한 바와 같이 도 8a 내지 도 8c의 제조 공정을 수행한다. 이렇게 되면, 게이트 구조체(MGS)의 양측벽에 제1 스페이서(36)가 형성된다. 제1 스페이서(36)의 하부 및 제1 유전층(19)의 일측벽에 리세스홀(RH1)이 형성된다. 게이트 절연층(DES), 게이트 구조체(MGS) 및 제1 스페이서(36)가 형성된 베이스층, 즉 반도체층(14)의 전면에 리세스홀(RH1)을 매립하도록 제2 스페이서 물질층(38') 및 매립 유전 물질층(FL1')을 동시에 형성한다. 매립 유전 물질층(FL1')은 리세스홀(RH1)을 매립하도록 형성한다.
도 9a를 참조하면, 제2 스페이서 물질층(38')을 이방성 식각하여 제2 스페이서(38a)를 형성한다. 이렇게 되면, 리세스홀(RH2)에는 매립 유전층(FL2)이 형성된다. 아울러서, 제2 스페이서(38a)는 제1 스페이서(36a)의 일측벽 및 매립 유전층(FL2)의 일측벽에 형성된다. 제2 스페이서(38a)는 I자형으로 형성된다. 도 9a에서는 도 8b와 도 8c와의 비교를 위해 리세스홀(RH1) 및 매립 유전층(FL1)의 참조부호는 각각 RH2 및 FL2로 변경한다.
도 9b를 참조하면, 제1 스페이서(36), 제2 스페이서(38a) 및 매립 유전층(FL2)이 형성된 베이스층(12, 14), 즉 반도체층(14)의 전면에 제3 스페이서 물질층(40'), 및 제4 스페이서 물질층(42')을 순차적으로 형성한다. 제3 스페이서 물질층(40')은 제1 스페이서(36)와 동일 물질로 형성한다. 제4 스페이서 물질층(42')은 제2 스페이서(38a)와 동일한 물질로 형성한다.
이어서, 제4 스페이서 물질층(42') 및 제3 스페이서 물질층(40')을 이방성 식각한다. 이렇게 되면, 도 4에 도시한 바와 같이 제1 스페이서(36)의 일측벽에 I자형의 제2 스페이서(38a) 및 L자형의 제3 스페이서(40)가 형성된다. 아울러서, 제3 스페이서(40)의 일측벽 및 상부에 제1 스페이서(36), 제2 스페이서(38a) 및 제3 스페이서(40)보다 폭이 두꺼운 제4 스페이서(42)가 형성된다. 이에 따라, 게이트 절연층(DES) 및 게이트 구조물(MGS)의 양측벽에 게이트 스페이서 구조체(SPG2)가 형성된다.
계속하여, 게이트 절연층(DES) 및 게이트 구조물(MGS)의 양측벽 및 게이트 스페이서 구조체(SPG2)의 하부의 베이스층(12, 14)에 불순물을 주입하여 소오스 영역(44) 및 드레인 영역(46)을 형성한다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 집적 회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 10a 및 도 10b는 도 6 및 도 7의 집적 회로 소자(3)의 제조 방법을 설명하기 위하여 제공된다. 도 10a 및 도 10b에서, 도 6 및 도 7과 동일한 내용은 간단히 설명하거나 생략한다. 아울러서, 도 10a 및 도 10b에서, 도 8a 내지 도 8d와 동일한 내용은 간단히 설명하거나 생략한다.
앞서 설명한 바와 같이 도 8a 및 도 8b의 제조 공정을 수행한다. 이렇게 되면, 게이트 구조체(MGS)의 양측벽에 제1 스페이서(36)가 형성된다. 아울러서, 제1 스페이서(36)의 하부 및 제1 유전층(19)의 일측벽에 리세스홀(RH1)이 형성된다.
도 10a를 참조하면, 리세스홀(RH3)을 매립하도록 매립 유전층(FL3)을 형성한다. 도 10a에서는 도 8b 및 도 8c와 비교를 위해 리세스홀(RH1) 및 매립 유전층(FL1)의 참조부호는 각각 RH3 및 FL3로 변경한다.
매립 유전층(FL3)은 게이트 절연층(DES), 게이트 구조체(MGS) 및 제1 스페이서(36)가 형성된 베이스층, 즉 반도체층(14)의 전면에 리세스홀(RH3)을 매립하도록 매립 유전 물질층(미도시)을 형성한 후 이방성 식각하여 형성할 수 있다. 매립 유전층(FL3)은 제1 유전층(19)과 동일한 물질로 형성할 수 있다.
도 10b를 참조하면, 제1 스페이서(36) 및 매립 유전층(FL3)이 형성된 베이스층(12, 14), 즉 반도체층(14)의 전면에 제2 스페이서 물질층(41'), 및 제3 스페이서 물질층(43')을 순차적으로 형성한다. 제2 스페이서 물질층(41')은 제1 스페이서(36)와 동일 물질로 형성한다. 제3 스페이서 물질층(43')은 제1 유전층(16)과 동일한 물질로 형성한다.
이어서, 제3 스페이서 물질층(43') 및 제2 스페이서 물질층(41')을 이방성 식각한다. 이렇게 되면, 도 6에 도시한 바와 같이 제1 스페이서(36)의 일측벽에 L자형의 제2 스페이서(41)가 형성된다. 아울러서, 제2 스페이서(41)의 일측벽 및 상부에 제1 스페이서(36) 및 제2 스페이서(41)보다 폭이 두꺼운 제3 스페이서(43)가 형성된다. 이에 따라, 게이트 절연층(DES) 및 게이트 구조물(MGS)의 양측벽에 게이트 스페이서 구조체(SPG3)가 형성된다.
계속하여, 게이트 절연층(DES) 및 게이트 구조물(MGS)의 양측벽 및 게이트 스페이서 구조체(SPG3)의 하부의 베이스층(12, 14)에 불순물을 주입하여 소오스 영역(44) 및 드레인 영역(46)을 형성한다.
이하에서는 앞서 설명한 집적 회로 소자를 응용한 일 예로서 메모리 소자의 구성 및 제조 방법을 설명한다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 개략적인 구성을 예시한 평면도이다.
구체적으로, 메모리 소자(50)는 DRAM(dynamic random access memory) 소자일 수 있다. 메모리 소자(50)는 제1 영역(52)과, 제1 영역(52)을 포위하는 제2 영역(54)을 포함하는 반도체 기판(12)을 가질 수 있다.
제1 영역(52)은 메모리 셀을 복수개 포함하는 메모리 셀 어레이를 갖는 메모리 셀 영역일 수 있다. 제1 영역(52)은 DRAM 소자의 메모리 셀 영역일 수 있다. 메모리 셀은 트랜지스터 및 커패시터를 포함할 수 있다.
제2 영역(54)은 코어 영역 또는 주변 회로 영역(이하, 통칭하여 "주변 회로 영역"이라 약칭함)일 수 있다. 제2 영역(54)에는 제1 영역(52)에 있는 메모리 셀들을 구동하는 데 필요한 주변 회로들이 배치될 수 있다. 제2 영역(54)은 DRAM 소자의 주변 회로 영역일 수 있다.
도 12는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 예시적인 구성을 설명하기 위한 블록도이다.
구체적으로, 도 12의 메모리 소자(50)는 DRAM 소자의 예시적인 구성을 설명하기 위하여 제공된다. 메모리 소자(50)에서, 제1 영역(52)은 DRAM 소자의 메모리 셀 영역이고, 제2 영역(54)은 DRAM 소자의 주변 회로 영역일 수 있다.
제1 영역(52)은 메모리 셀 어레이(52A)를 포함할 수 있다. 메모리 셀 어레이(52A)에서 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열될 수 있다. 상기 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 억세스 트랜지스터의 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인 또는 상보 비트 라인에 연결되며, 다른 하나는 셀 커패시터에 연결될 수 있다.
제2 영역(54)은 로우 디코더(53), 센스 앰프(55), 칼럼 디코더(56), 셀프 리프레쉬 제어 회로(58), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(62), 어드레스 버퍼(64), 및 데이터 입출력 회로(66)를 구비할 수 있다.
센스 앰프(55)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장할 수 있다. 센스 앰프(55)는 메모리 셀 어레이(52A)에 포함되는 비트 라인과 상보 비트 라인 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(66)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(52A)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(52A)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(66)를 통하여 외부로 출력될 수 있다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(64)로 입력될 수 있다. 어드레스 버퍼(64)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장할 수 있다.
로우 디코더(53)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD)중 로우 어드레스(row address)를 디코딩할 수 있다. 즉, 로우 디코더(53)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(64)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 또한, 로우 디코더(53)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다.
칼럼 디코더(56)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩할 수 있다. 메모리 셀 어레이(52A)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입할 수 있다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령 또는 셀프 리프레쉬 종료 명령을 내부적으로 발생할 수 있다. MRS/EMRS 회로(62)는 메모리 소자(50)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정할 수 있다.
도면에 도시되지는 않았지만, 메모리 소자(50)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어 회로(58)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 메모리 소자(50)의 셀프 리프레쉬 동작을 제어할 수 있다. 커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(53)로 인가할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 일실시예에 따른 메모리 소자의 개략적인 구성을 예시한 평면도이다.
구체적으로, 메모리 소자(50)는 DRAM 소자의 예시적인 구성을 설명하기 위하여 제공된다. 메모리 소자(50)는 복수개의 제1 영역(52)을 포함한다. 제1 영역(52)은 제2 영역(54)으로 포위될 수 있다. 제1 영역(52)은 메모리 셀 어레이(MCA)를 포함하는 메모리 셀 영역일 수 있다. 제2 영역(54)은 주변 회로 영역일 수 있다.
제2 영역(54)은 서브 워드 라인 드라이버(sub-word line driver) 블록(SWD), 센스앰프 블록(S/A), 및 컨정션 블록(CJT)을 포함할 수 있다. 제2 영역(54)에서, 메모리 셀 어레이(MCA)의 워드 라인 방향으로 복수의 서브 워드 라인 드라이버 블록(SWD)이 배열되고, 비트 라인 방향으로 복수의 센스앰프 블록(S/A)이 배열될 수 있다. 센스앰프 블록(S/A)에는 복수의 비트 라인 센스 앰프가 배치될 수 있다.
서브 워드 라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)이 교차하는 지점에 컨졍션 블록(CJT)이 배열될 수 있다. 컨정션 블록(CJT)에는 비트 라인 센스앰프를 구동하기 위한 전원 드라이버들 및 접지 드라이버들이 교대로 배치될 수 있다. 도면에 도시하지는 않았으나, 제2 영역(54)에는 인버터 체인(inverter chain), 입출력 회로 등과 같은 주변 회로가 더 형성될 수 있다.
도 14는 도 13에 예시한 메모리 셀 어레이 영역(MCA)의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
구체적으로, 메모리 셀 어레이 영역(MCA)은 복수의 셀 활성 영역(A1)을 포함할 수 있다. 복수의 셀 활성 영역(A1)은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다.
복수의 워드 라인(WL)이 복수의 셀 활성 영역(A1)을 가로질러 제1 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 셀 활성 영역(A1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 셀 활성 영역(A1)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
도 15a 내지 도 15q는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
구체적으로, 도 15a 내지 도 15q를 참조하여 도 11 내지 도 14를 참조하여 설명한 구성을 가지는 메모리 소자(50), 즉 DRAM 소자로 이루어지는 집적 회로 소자의 예시적인 제조 방법에 대하여 설명한다.
도 15a 내지 도 15q에는 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 단면 구성들이 예시되어 있다. 셀 어레이 영역(CELL)은 도 11 내지 도 14를 참조하여 설명한 제1 영역(52)의 일부일 수 있다. 주변 회로 영역(CORE/PERI)은 도 11 내지 도 14를 참조하여 설명한 제2 영역(54)의 일부일 수 있다. 주변 회로 영역(CORE/PERI)은 도 1 내지 도 3을 참조하여 설명한 집적 회로 소자(1)의 일부일 수 있다.
도 15a 내지 도 15q에서, (A)로 표시된 단면 구성은 도 14의 A - A' 선 단면을 따르는 일부 영역에 대응하고, (B)로 표시된 단면 구성은 도 14의 B - B' 선 단면을 따르는 일부 영역에 대응할 수 있다. (C)로 표시된 단면 구성은 메모리 소자의 주변 회로 영역일 수 있다.
도 15a를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)을 가지는 반도체 기판(110)을 준비한다. 반도체 기판(110)은 도 1 내지 도 3의 참조번호 12에 해당할 수 있다. 반도체 기판(110)에 복수의 소자 분리용 트렌치(112T)를 형성한 후 복수의 소자 분리용 트렌치(112T)를 채우는 복수의 소자 분리층(112)을 형성한다. 복수의 소자 분리층(112)에 의해 반도체 기판(110)의 셀 어레이 영역(CELL)에 복수의 셀 활성 영역(A1)이 정의되고, 주변 회로 영역(CORE/PERI)에 주변 회로 활성 영역(A2)이 정의될 수 있다.
복수의 셀 활성 영역(A1)은 각각 도 14에 예시한 바와 같이 단축 및 장축을 가지는 비교적 긴 아일랜드형 평면 형상을 가질 수 있다. 소자 분리층(112)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 소자 분리층(112)은 한 종류의 절연막으로 이루어지는 단일층, 또는 2 종류의 절연막으로 이루어지는 이중층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
주변 회로 영역(CORE/PERI)에서, 소자 분리층(112)은 소자 분리용 트렌치(112T)의 내벽 위에 차례로 형성된 제1 절연 라이너(112A) 및 제2 절연 라이너(112B)와, 제2 절연 라이너(112B) 위에서 소자 분리용 트렌치(112T)를 채우는 매립 절연층(112C)을 포함할 수 있다. 일부 실시예들에서, 제1 절연 라이너(112A)는 산화막으로 이루어지고, 제2 절연 라이너(112B)는 질화막으로 이루어지고, 매립 절연층(112C)은 산화막으로 이루어질 수 있다.
일부 실시예들에서, 제1 절연 라이너(112A)를 구성하는 산화막은 MTO(medium temperature oxidation)막, HDP(high density plasma) 산화막, 열 산화막, TEOS(tetraethylorthosilicate)막, 또는 USG(undoped silicate glass)막일 수 있다. 제2 절연 라이너(112B)는 실리콘 질화막일 수 있다.
일부 실시예들에서, 매립 절연층(112C)을 구성하는 산화막은 TOSZ(tonen silazene), HDP 산화막, 또는 USG 산화막일 수 있다. 다른 일부 실시예들에서, 매립 절연층(112C)을 구성하는 산화막은 실리케이트 (silicate), 실록산(siloxane), MSQ(methyl silsesquioxane), HSQ(hydrogen silsesquioxane), 폴리실라잔(polysilazane), 또는 이들의 조합을 포함하는 SOG(spin-on-glass) 산화막일 수 있다.
셀 어레이 영역(CELL)에서 반도체 기판(110)에 상호 평행하게 연장되는 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T) 각각의 내부에 게이트 유전층(122, 또는 게이트 절연층), 워드 라인(124), 및 매몰 절연층(126)을 차례로 형성할 수 있다. 복수의 워드 라인(124)은 도 14에 예시한 복수의 워드 라인(WL)을 구성할 수 있다.
복수의 셀 활성 영역(A1)중 복수의 워드 라인(124)의 양측 부분들에 불순물 이온을 주입하여 복수의 셀 활성 영역(A1)의 상면에 복수의 소오스 영역 및 드레인 영역을 형성할 수 있다. 일부 실시예들에서, 소스/드레인 영역은 복수의 워드 라인(124)을 형성하기 전에 형성될 수도 있다.
복수의 게이트 유전층(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 비유전율(유전 상수)을 가지는 고유전막 (high-k dielectric film)으로 이루어질 수 있다. 예를 들면, 복수의 게이트 유전층(122)은 약 10∼25의 유전 상수를 가질 수 있다.
일부 실시예들에서, 복수의 게이트 유전층(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있다. 복수의 워드 라인(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 복수의 매몰 절연층(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 15b를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 반도체 기판(110) 상에 절연층(130)을 형성한다. 절연층(130)은 반도체 기판(110) 상에 차례로 형성된 제1 절연층(132) 및 제2 절연층(134)을 포함할 수 있다. 제1 절연층(132) 및 제2 절연층(134)은 서로 다른 종류의 절연 물질로 이루어질 수 있다. 예를 들면, 제1 절연층(132)은 산화막으로 이루어지고, 제2 절연층(134)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 15c를 참조하면, 절연층(130) 중 일부를 제거하여 절연 패턴(130P)을 형성한다. 절연 패턴(130P)을 형성하기 위하여 제1 절연층(132) 및 제2 절연층(134) 중 일부를 제거하여 제1 절연 패턴(132P) 및 제2 절연 패턴(134P)을 형성할 수 있다.
제1 절연 패턴(132P) 및 제2 절연 패턴(134P)을 형성하기 위하여, 제1 절연층(132) 및 제2 절연층(134) 중 주변 회로 영역(CORE/PERI)을 덮는 부분들을 제거할 수 있다. 그 결과, 셀 어레이 영역(CELL)을 덮는 제1 절연 패턴(132P) 및 제2 절연 패턴(134P)이 남게 될 수 있다.
일부 실시예들에서, 제1 절연층(132) 및 제2 절연층(134) 중 일부를 제거하기 위하여, 건식 식각, 습식 식각, 또는 이들의 조합을 이용할 수 있다. 일 예에서, 절연층(130)을 마스크 패턴(도시 생략)으로 덮은 후, 상기 마스크 패턴을 식각 마스크로 이용하여 제2 절연층(134) 및 제1 절연층(132)을 차례로 건식 식각하여 제2 절연 패턴(134P) 및 제1 절연 패턴(132P)을 형성할 수 있다. 제1 절연 패턴(132P) 및 제2 절연 패턴(134P)이 형성된 후, 주변 회로 영역(CORE/PERI)에서 주변 회로 활성 영역(A2)의 상면이 노출될 수 있다.
도 115를 참조하면, 주변 회로 영역(CORE/PERI)에서 주변 회로 활성 영역(A2)의 노출 표면을 세정하여 주변 회로 활성 영역(A2) 상의 원하지 않는 자연 산화막을 제거한다. 일부 실시예들에서, 주변 회로 활성 영역(A2)의 노출 표면을 세정하기 위하여 플라즈마 건식 세정 공정을 이용할 수 있다. 상기 플라즈마 건식 세정시 세정 가스로서 수소 가스를 사용할 수 있다. 수소 가스는 주변 회로 활성 영역(A2) 상의 원하지 않는 자연 산화막을 환원시켜 제거할 수 있다.
예를 들면, 플라즈마 발생장치에 H2 및 SiH2 물질을 포함하는 공정 가스를 유입하여 플라즈마를 발생시킨 후, 발생된 플라즈마에 의해 활성화된 라디칼을 이용하여 주변 회로 활성 영역(A2)의 표면을 세정할 수 있다. 다른 일부 실시예들에서, 주변 회로 활성 영역(A2)의 노출 표면을 세정하기 위하여 습식 세정 공정을 이용할 수 있다. 상기 습식 세정 공정은 HF 용액을 이용하여 수행될 수 있다.
주변 회로 활성 영역(A2)의 노출 표면으로부터 원하지 않는 자연 산화막을 제거하기 위한 세정 공정시, 주변 회로 영역(CORE/PERI)에 있는 소자 분리층(112) 중 산화물을 포함하는 부분들도 상기 세정 분위기에 의해 일부 소모되어, 제1 절연 라이너(112A) 및 매립 절연층(112C) 각각의 상부에 리세스(R)가 형성될 수 있다.
도 15e를 참조하면, 반도체 기판(110) 상에 매립 마스크층(136)을 형성한다. 매립 마스크층(136)은 반도체 기판(110) 상의 원하지 않는 부분에서의 에피택셜 성장을 방지하는 역할을 할 수 있다. 매립 마스크층(136)은 주변 회로 영역(CORE/PERI)의 주변 회로 활성 영역(A2)중 반도체층의 에피택셜 성장 공정이 필요한 영역을 노출시키는 홀(136H)을 가진다. 도 15e에는 1 개의 홀(136H)이 예시되었으나, 매립 마스크층(136)에는 주변 회로 활성 영역(A2) 중 서로 다른 영역을 노출시키는 복수의 홀(136H)이 형성될 수 있다.
매립 마스크층(136)은 금속을 포함하지 않는 절연막으로 이루어질 수 있다. 예를 들면, 매립 마스크층(136)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
매립 마스크층(136)을 형성하기 위하여 CVD (chemical vapor deposition) 공정 또는 ALD (atomic layer deposition) 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 이들 방법에 한정되는 것은 아니다.
도 15f를 참조하면, 매립 마스크층(136)을 에피택셜 성장 방지 마스크로 이용하여, 매립 마스크층(136)의 홀(136H)을 통해 노출된 주변 회로 활성 영역(A2)의 표면으로부터 선택적 에피택셜 성장 공정에 의해 반도체 물질을 성장시켜 반도체층(138)을 형성한다.
반도체층(138)은 반도체층(138)은 SiGe로 이루어질 수 있다. 일부 실시예들에서, 반도체층(138)은 약 20 ∼ 200 Å의 두께를 가지도록 형성될 수 있다. 반도체층(138)이 SiGe로 이루어지는 경우, 반도체층(138) 내에서의 Ge 함량은 약 10 ∼ 50 atom% 일 수 있다.
도 15g 및 도 15h를 참조하면, 도 15g에 도시한 바와 같이 주변 회로 영역(CORE/PERI)의 매립 마스크층(136)을 등방성 식각하여 제거한다. 매립 마스크층(136)의 제거는 필요에 따라 수행하지 않을 수 있다. 도 15h에 도시한 바와 같이, 반도체 기판(110)의 셀 어레이 영역(CELL), 및 주변 회로 영역(CORE/PERI) 상에 제1 유전층(142), 제2 유전층(144), 및 일함수 조절층(146)을 순차적으로 형성한다.
제1 유전층(142)은 실리콘 산화막으로 이루어질 수 있다. 제1 유전층(142)은 주변 회로 영역(CORE/PERI)에 형성된 반도체층(138)보다 더 작은 두께를 가질 수 있다. 제1 유전층(142)은 CVD 또는 ALD 공정에 의해 형성될 수 있다.
제2 유전층(144)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 제2 유전층(144)은 제1 유전층(142)보다 큰 유전 상수를 가질 수 있다. 제2 유전층(144)은 약 10 ∼ 25의 유전 상수를 가지는 금속 함유층으로 이루질 수 있다. 예를 들면, 제2 유전층(144)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다. 제2 유전층(144)은 제1 유전층(142)보다 더 작은 두께를 가질 수 있다.
일함수 조절층(146)은 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 원자를 포함하는 도전체, 또는 이들의 조합으로 이루어질 수 있다. 일함수 조절층(146)은 단일층 또는 다중층 구조를 가질 수 있다. 일함수 조절층(146)은 Ti, Ta, Al, Ni, Co, La, Pd, Nb, Mo, Hf, Ir, Ru, Pt, Yb, Dy, Er, Pd, TiAl, HfSiMo, TiN, WN, TaN, RuN, MoN, TiAlN, TaC, TiC, 및 TaC 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에서, 일함수 조절층(146)은 TiN/TaN, Al2O3/TiN, Al/TiN, TiN/Al/TiN, TiN/TiON, Ta/TiN, TaN/TiN, La/TiN, Mg/TiN, 및 Sr/TiN 중에서 선택되는 적어도 하나의 적층 구조를 포함할 수 있다. 여기서, TiN은 TaN, TaCN, TiCN, CoN, CoCN으로 대체 가능하고, La은 LaO 또는 LaON으로 대체 가능하다.
도 15i를 참조하면, 제2 절연 패턴(134P)이 노출되도록 제1 유전층(142), 제2 유전층(144), 및 일함수 조절층(146) 각각의 일부를 제거한다.
셀 어레이 영역(CELL)에서 제2 절연 패턴(134P)을 노출시키기 위하여, 제1 유전층(142), 제2 유전층(144), 및 일함수 조절층(146) 중 셀 어레이 영역(CELL)을 덮는 부분들을 제거하기 위한 식각 공정을 수행할 수 있다. 그 결과, 제1 유전층(142), 제2 유전층(144), 및 일함수 조절층(146)의 남은 부분들은 주변 회로 영역(CORE/PERI)만을 덮을 수 있다.
도 15j를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 반도체 기판(110) 상에 연장되는 제1 도전층(150)을 형성한 후, 셀 어레이 영역(CELL)에서, 제1 도전층(150), 제2 절연 패턴(134P), 및 제1 절연 패턴(132P) 각각의 일부 영역과 반도체 기판(110)의 일부 영역을 식각하여, 제1 도전층(150), 제2 절연 패턴(134P), 및 제1 절연 패턴(132P)을 관통하여 셀 활성 영역(A1)을 노출시키는 복수의 다이렉트 콘택 홀(DCH)을 형성한다. 그 후, 복수의 다이렉트 콘택 홀(DCH)을 채우는 복수의 다이렉트 콘택(DC)을 형성한다.
제1 도전층(150)은 도핑된 폴리실리콘, 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속으로 이루어질 수 있다. 제1 도전층(150)은 상기 예시된 물질들 중에서 선택되는 하나의 물질로 이루어지는 단일층, 또는 적어도 2 종류의 물질로 이루어지는 다중층으로 이루어질 수 있다.
다이렉트 콘택(DC)은 도핑된 폴리실리콘, 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택(DC)은 제1 도전층(150)의 구성 물질과 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 반도체 기판(110)과 다이렉트 콘택(DC)과의 사이에 금속 실리사이드층(도시 생략)이 더 형성될 수 있다. 예를 들면, 상기 금속 실리사이드층은 텅스텐 실리사이드, 니켈 실리사이드, 또는 코발트 실리사이드로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 15k를 참조하면, 셀 어레이 영역(CELL), 및 주변 회로 영역(CORE/PERI)에서 제1 도전층(150) 상에 연장되는 제2 도전층(152) 및 캡핑층(156)을 차례로 형성한다. 제2 도전층(152)은 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다. 캡핑층(156)은 실리콘 질화막으로 이루어질 수 있다.
도 15l 및 도 15m을 참조하면, 셀 어레이 영역(CELL)이 마스크 패턴(도시 생략)으로 보호되고 있는 상태에서, 주변 회로 영역(CORE/PERI)에서 제1 유전층(142), 제2 유전층(144), 일함수 조절층(146), 제1 도전층(150), 제2 도전층(152), 및 캡핑층(156)으로 이루어지는 주변 회로 적층 구조물을 식각하여 주변 회로 영역(CORE/PERI)에 주변 회로 게이트 적층 구조체(PGS)를 형성한다.
주변 회로 게이트 적층 구조체(PGS)는 도 2의 게이트 적층 구조체(GS)에 해당할 수 있다. 주변 회로 게이트 적층 구조체(PGS)에서, 제1 유전층(142)은 도 2의 제1 유전층(19)에 해당할 수 있다. 제2 유전층(144)은 도 2의 제2 유전층(20)에 해당할 수 있다. 일함수 조절층(146)은 도 2의 일함수 조절층(25)에 해당할 수 있다. 제1 도전층(150)은 도 2의 제1 게이트층(26)에 해당할 수 있다. 제2 도전층(152)은 도 2의 제2 게이트층(33)에 해당할 수 있다. 캡핑층(156)은 도 2의 캡핑층(34)에 해당할 수 있다.
주변 회로 게이트 적층 구조체(PGS)의 하부에 제1 유전층(142)의 내측으로 리세스홀(RH1)을 형성한 후, 리세스홀(RH1) 내에 매립 유전층(FL1)을 형성한다. 계속하여, 주변 회로 게이트 적층 구조체(PGS)의 양측벽 및 매립 유전층(FL1)을 덮는 스페이서 구조체(162)를 형성한다. 스페이서 구조체(162)는 도 2의 게이트 스페이서 구조체(SPG1)에 해당할 수 있다.
스페이서 구조체(162)는 제1 스페이서(162a), 제2 스페이서(162b), 제3 스페이서(162c) 및 제4 스페이서(162d)를 포함한다. 제1 스페이서(162a), 제2 스페이서(162b), 제3 스페이서(162c) 및 제4 스페이서(162d)는 각각 도 2의 제1 스페이서(36), 제2 스페이서(38), 제3 스페이서(40) 및 제4 스페이서(42)에 해당할 수 있다.
스페이서 구조체(162)의 형성 방법에 대하여는 도 8a 내지 도 8d에서 설명하였으므로 여기서는 생략한다. 매립 유전층(FL1) 및 스페이서 구조체(162)는 앞서 도 4 내지 도 7의 매립 유전층(FL2, FL3) 및 스페이서 구조체(SPG2, SPG3)가 채용될 수 있다.
주변 회로 영역(CORE/PERI)에서 주변 회로 게이트 적층 구조체(PGS) 및 스페이서 구조체(162)가 형성된 반도체 기판(110)에 불순물을 주입하여 소오스 영역(163) 및 드레인 영역(165)을 형성한다. 일 실시예에서, 소오스 영역(163) 및 드레인 영역(165)은 주변 회로 게이트 적층 구조체(PGS)의 형성후에 반도체 기판에 불순물을 주입하고, 스페이서 구조체(162)를 형성한 후 불순물을 더 주입하여 형성할 수 도 있다.
계속하여, 주변 회로 게이트 적층 구조체(PGS) 및 스페이서 구조체(162)를 덮는 층간 절연층(166)을 형성할 수 있다. 층간 절연층(166)은 HDP 산화막, 또는 FCVD(flowable CVD) 방법으로 형성된 실리콘 산화막으로 이루어질 수 있다.
도 15n 및 도 15o을 참조하면, 도 15n에 도시한 바와 같이 반도체 기판(110) 상에 마스크 패턴(170)을 형성한다. 마스크 패턴(170)에 의해 주변 회로 영역(CORE/PERI)이 보호되고, 셀 어레이 영역(CELL)에서는 캡핑층(156)의 상면이 일부 노출될 수 있다. 마스크 패턴(170)은 실리콘 질화막으로 이루어질 수 있다.
도 15o에 도시한 바와 같이 마스크 패턴(170)을 식각 마스크로 이용하여, 셀 어레이 영역(CELL)에서 다이렉트 콘택(DC), 제1 도전층(150), 제2 도전층(152), 및 캡핑층(156)으로 이루어지는 셀 적층 구조물을 식각하여 셀 어레이 영역(CELL)에 상호 평행하게 연장되는 복수의 비트 라인 구조체(BLS)를 형성한다. 복수의 비트 라인 구조체(BLS)에 포함된 제1 도전층(150) 및 제2 도전층(152)은 도 14에 예시한 비트 라인(BL)을 구성할 수 있다.
도 15p를 참조하면, 셀 어레이 영역(CELL)에서 복수의 비트 라인 구조체(BLS) 각각의 양 측벽을 덮는 복수의 절연 스페이서(172)를 형성하고, 복수의 절연 스페이서(172)를 통해 노출되는 반도체 기판(110)의 일부와 소자 분리층(112)의 일부를 식각하여 복수의 셀 활성 영역(A1)을 노출시키는 복수의 리세스(RC)를 형성한다. 복수의 리세스(RC)는 각각 이웃하는 2 개의 비트 라인 구조체(BLS) 사이에서 한 쌍의 절연 스페이서(172)에 의해 폭이 한정되는 베리드 콘택홀(BCH)과 연통된다.
복수의 절연 스페이서(172) 및 복수의 리세스(RC)를 형성하기 위하여 복수의 비트 라인 구조체(BLS)를 덮는 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 에치백하는 공정과, 반도체 기판(110)의 일부 및 소자 분리층(112)의 일부를 식각하는 공정을 거칠 수 있다.
도 15q를 참조하면, 복수의 비트 라인 구조체(BLS) 각각의 사이에서 복수의 리세스(RC)를 채우면서 복수의 베리드 콘택홀(BCH) 내에 차례로 적층되는 매립 도전층(182), 금속 실리사이드층(184), 도전성 배리어층(186), 및 도전층(188)을 형성한다. 매립 도전층(182), 금속 실리사이드층(184), 도전성 배리어층(186), 및 도전층(188)은 베리드 콘택(BC)을 구성할 수 있다.
또한, 복수의 도전층(188) 중 복수의 비트 라인 구조체(BLS)의 상면 위에서 연장되는 부분들은 후속 공정에서 형성되는 커패시터의 하부 전극이 연결될 수 있는 복수의 랜딩 패드로 사용될 수 있으며, 도 14를 참조하여 설명한 복수의 랜딩 패드(LP)에 대응할 수 있다.
복수의 매립 도전층(182)은 CVD, PVD, 또는 에피택셜 성장 공정에 의해 형성될 수 있다. 복수의 매립 도전층(182)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다.
복수의 금속 실리사이드층(184)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다. 일부 실시예들에서, 금속 실리사이드층(184)은 생략 가능하다. 복수의 도전성 배리어층(186)은 Ti/TiN 적층 구조로 이루어질 수 있다.
복수의 도전층(188)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 도전층(188)은 텅스텐(W)을 포함할 수 있다. 셀 어레이 영역(CELL)에서 복수의 도전성 배리어막(186) 및 복수의 도전층(188)을 형성하는 동안, 주변 회로 영역(CORE/PERI)에서도 주변 회로 활성 영역(A2)에 전기적으로 연결 가능한 콘택 플러그들(도시 생략)을 형성할 수 있다.
상기 복수의 도전층(188)은 이들 주위의 공간을 채우는 절연막(190)에 의해 상호 전기적으로 절연될 수 있다. 그 후, 셀 어레이 영역(CELL)에서, 절연층(190) 위에 복수의 도전층(188)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성할 수 있다.
12: 반도체 기판, 14: 반도체층, DES: 게이트 절연층, MGS: 게이트 구조체, GS: 게이트 적층 구조체, SPG1-SPG3: 스페이서 구조체, FL1-FL3: 매립 유전층

Claims (10)

  1. 베이스층 상에 형성된 제1 비유전율의 제1 유전층을 포함하는 게이트 절연층 및 상기 게이트 절연층 상에 형성된 게이트 구조체를 포함하는 게이트 적층 구조체; 및
    상기 베이스층 상에서 상기 게이트 적층 구조체의 양측벽에 형성된 게이트 스페이서 구조체를 포함하고,
    상기 게이트 스페이서 구조체는 상기 베이스층 상의 상기 게이트 스페이서 구조체의 하부에 상기 게이트 절연층의 내측으로 리세스된 리세스홀에 매립되고 상기 제1 유전층과 동일 물질로 구성된 매립 유전층을 포함하되,
    상기 게이트 절연층은 상기 리세스홀에 위치하는 상기 매립 유전층과 상기 게이트 구조체 사이를 분리하는 것을 특징으로 하는 집적 회로 소자.
  2. 제1항에 있어서, 상기 베이스층은 반도체 기판 또는 반도체층으로 구성되고, 상기 베이스층은 메모리 셀 영역 및 주변 회로 영역을 포함하고, 상기 게이트 절연층, 상기 게이트 구조체, 및 상기 게이트 스페이서 구조체는 상기 주변 회로 영역에 형성되어 있는 것을 특징으로 하는 집적 회로 소자.
  3. 제1항에 있어서, 상기 게이트 절연층은 상기 제1 유전층 상에 형성되고 상기 제1 비유전율보다 비유전율이 높은 제2 비유전율의 제2 유전층을 더 포함하고, 상기 게이트 구조체는 금속층을 포함하는 금속 게이트 구조체인 것을 특징으로 하는 집적 회로 소자.
  4. 제1항에 있어서, 상기 제1 유전층 및 상기 매립 유전층은 실리콘 산화층으로 구성되는 것을 특징으로 하는 집적 회로 소자.
  5. 베이스층 상에 형성된 제1 비유전율의 제1 유전층과 제1 비유전율보다 높은 제2 비유전율을 갖는 제2 유전층을 포함하는 게이트 절연층, 및 상기 게이트 절연층 상에 형성되고 금속층을 포함하는 게이트 구조체를 포함하는 게이트 적층 구조체; 및
    상기 베이스층 상에서 상기 게이트 적층 구조체의 양측벽에 형성된 게이트 스페이서 구조체를 포함하고,
    상기 게이트 스페이서 구조체는
    상기 게이트 구조체의 양측벽에 형성되고 상기 제1 비유전율보다 비유전율이 높은 제3 비유전율의 제3 유전층으로 구성된 I자형의 제1 스페이서;
    상기 제1 스페이서의 하부에 상기 제1 유전층의 내측으로 리세스된 리세스홀에 매립되고 상기 제1 유전층과 동일 물질의 매립 유전층을 포함하고, 상기 제1 스페이서 및 매립 유전층의 일측벽에 형성되고 상기 매립 유전층과 동일 물질로써 한 몸체로 구성된 제2 스페이서;
    상기 제2 스페이서의 일측벽에 형성되고 상기 제1 스페이서와 동일 물질로 형성된 L자형의 제3 스페이서; 및
    상기 제3 스페이서의 일측벽 및 상부에 형성되고 상기 제2 스페이서와 동일 물질로 형성된 제4 스페이서를 포함하되,
    상기 제1 스페이서의 바닥은 상기 게이트 절연층 및 상기 리세스홀 내의 상기 매립 유전층과 오버랩되고, 상기 게이트 절연층은 상기 리세스홀에 위치하는 상기 매립 유전층과 상기 게이트 구조체 사이를 분리하는 것을 특징으로 하는 집적 회로 소자.
  6. 제5항에 있어서, 상기 제2 스페이서는 상기 매립 유전층과 연결되면서 상기 베이스층 상에 더 형성되어 L자형으로 구성되고, 상기 제3 스페이서는 상기 베이스층 상의 상기 제2 스페이서 상에 형성되는 것을 특징으로 하는 집적 회로 소자.
  7. 제5항에 있어서, 상기 제2 스페이서는 상기 제1 스페이서 및 상기 매립 유전층의 일측벽에 형성되어 I자형으로 구성되고, 상기 제3 스페이서는 상기 I자형의 제2 스페이서의 일측벽 및 상기 베이스층 상에 형성되는 것을 특징으로 하는 집적 회로 소자.
  8. 제5항에 있어서, 상기 제1 스페이서 및 상기 제3 스페이서는 실리콘 질화층으로 구성되고, 상기 제1 유전층, 상기 매립 유전층, 상기 제2 스페이서 및 상기 제4 스페이서는 실리콘 산화층으로 구성되고, 상기 제4 스페이서의 폭은 상기 제1 스페이서 및 상기 제3 스페이서의 폭보다 크게 구성되는 것을 특징으로 하는 집적 회로 소자.
  9. 베이스층 상에 형성된 제1 비유전율의 제1 유전층과 제1 비유전율보다 높은 제2 비유전율을 갖는 제2 유전층을 포함하는 게이트 절연층, 및 상기 게이트 절연층 상에 형성되고 금속층을 포함하는 게이트 구조체를 포함하는 게이트 적층 구조체; 및
    상기 베이스층 상에서 상기 게이트 적층 구조체의 양측벽에 형성된 게이트 스페이서 구조체를 포함하고,
    상기 게이트 스페이서 구조체는
    상기 게이트 구조체의 양측벽에 형성되고 상기 제1 비유전율보다 비유전율이 높은 제3 비유전율의 제3 유전층으로 구성된 I자형의 제1 스페이서;
    상기 제1 스페이서의 하부에 상기 제1 유전층의 내측으로 리세스된 리세스홀에 매립되고 상기 제1 유전층과 동일 물질의 매립 유전층;
    상기 제1 스페이서 및 매립 유전층의 일측벽과, 상기 베이스층 상에 형성되고 상기 제1 스페이서와 동일 물질로 형성된 제2 스페이서; 및
    상기 제2 스페이서의 일측벽 및 상부에 형성되고 상기 매립 유전층과 동일 물질로 형성된 제3 스페이서를 포함하되,
    상기 게이트 절연층은 상기 리세스홀에 위치하는 상기 매립 유전층과 상기 게이트 구조체 사이를 분리하는 것을 특징으로 하는 집적 회로 소자.
  10. 제9항에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서는 실리콘 질화층으로 구성되고, 상기 제1 유전층, 상기 매립 유전층 및 상기 제3 스페이서는 실리콘 산화층으로 구성되고, 상기 제3 스페이서의 폭은 상기 제1 스페이서 및 상기 제2 스페이서의 폭보다 크게 구성되는 것을 특징으로 하는 집적 회로 소자.
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