KR20140130594A - 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20140130594A
KR20140130594A KR1020130049049A KR20130049049A KR20140130594A KR 20140130594 A KR20140130594 A KR 20140130594A KR 1020130049049 A KR1020130049049 A KR 1020130049049A KR 20130049049 A KR20130049049 A KR 20130049049A KR 20140130594 A KR20140130594 A KR 20140130594A
Authority
KR
South Korea
Prior art keywords
contact plug
substrate
contact
gate electrode
insulating film
Prior art date
Application number
KR1020130049049A
Other languages
English (en)
Inventor
박정환
박제민
조태희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130049049A priority Critical patent/KR20140130594A/ko
Priority to US14/261,822 priority patent/US20140327056A1/en
Publication of KR20140130594A publication Critical patent/KR20140130594A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법이 제공된다. 콘택 플러그를 포함하는 반도체 소자, 기판 상의 게이트 전극, 상기 기판 상의 층간 절연막, 상기 층간 절연막을 관통하고 상기 게이트 전극에 인접하는 기판을 노출하는 콘택홀, 상기 콘택홀 하부의 기판과 전기적으로 접속하고 상기 층간 절연막의 상면보다 일정 깊이 리세스된 상면을 갖는 콘택 플러그, 상기 콘택 플러그 상의 상기 콘택홀 내부 측벽을 덮고 상기 콘택 플러그의 상면의 일부를 노출하는 스페이서, 상기 스페이서 상에 형성되고 상기 콘택 플러그의 상면과 전기적으로 접속하는 제1 도전 라인, 그리고 상기 제1 도전 라인과 인접하고 상기 층간 절연막 상의 제2 도전 라인을 포함할 수 있다.

Description

콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING CONTACT PLUG AND METHOD OF MANUFACTURING THE SAME}
본 발명은 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화 요구에 따라 배선들의 폭, 배선들의 피치, 다층 배선간의 수직 간격 등이 더욱 미세화되면서 반도체 소자 형성 시 유발되는 문제들, 예컨대 인접 배선들 사이의 브릿지(bridge), 배선과 그 하부의 콘택 플러그(contact plug) 사이의 정합불량(misalignment)으로 인한 언더컷(undercut) 발생 등 반도체 소자의 안정적인 동작 성능 및 높은 신뢰성을 확보하기가 더욱 어려워 지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 반도체 소자의 동작 성능 및 신뢰성을 향상시킬 수 있도록 개선된 배선 구조를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상의 게이트 전극; 상기 기판 상의 층간 절연막; 상기 층간 절연막을 관통하고 상기 게이트 전극에 인접하는 기판을 노출하는 콘택홀; 상기 콘택홀 하부의 기판과 전기적으로 접속하고 상기 층간 절연막의 상면보다 일정 깊이 리세스된 상면을 갖는 콘택 플러그; 상기 콘택 플러그 상의 상기 콘택홀 내부 측벽을 덮고 상기 콘택 플러그의 상면의 일부를 노출하는 스페이서; 상기 스페이서 상에 형성되고 상기 콘택 플러그의 상면과 전기적으로 접속하는 제1 도전 라인; 그리고 상기 제1 도전 라인과 인접하고 상기 층간 절연막 상의 제2 도전 라인을 포함할 수 있다.
일 실시예에서, 상기 게이트 전극은 주변영역(peripheral area)에 형성된 게이트 전극 일 수 있다.
일 실시예에서, 상기 게이트 전극은 폴리실리콘층, 텅스텐층, 텅스텐 실리사이드층, 그리고 티타늄 실리콘 나이트라이드층을 포함할 수 있다.
일 실시예에서, 상기 반도체 소자는 상기 게이트 전극 상의 게이트 하드마스크 패턴을 더 포함할 수 있고, 상기 게이트 전극과 상기 기판 사이에 게이트 절연막을 더 포함할 수 있다.
일 실시예에서, 상기 제2 도전라인의 일부는 상기 게이트 하드마스크 패턴 상에 형성되는 것을 포함할 수 있다.
일 실시예에서, 상기 반도체 소자의 제1 및 제2 도전 라인들은 각각 제1 및 제2 비트 라인 역할을 하는 배선일 수 있다.
일 실시예에서, 상기 제1 및 제2 도전 라인들은 텅스텐(W)을 포함할 수 있다.
일 실시예에서, 상기 반도체 소자는 상기 콘택플러그와 상기 기판 사이에 제1 장벽 금속층을 더 포함할 수 있다.
일 실시예에서, 상기 제1 장벽 금속층은 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 티타늄 실리콘 나이트라이드 (TiSiN) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 상기 반도체 소자는 상기 콘택 플러그의 상면과 상기 제1 도전라인 사이에 제2 장벽 금속층을 더 포함할 수 있다.
일 실시예에서, 상기 제2 장벽 금속층은 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 티타늄 실리콘 나이트라이드 (TiSiN) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 상기 스페이서는 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 또는 실리콘 산화막(SiO2) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 상기 스페이서는 상기 콘택 플러그와 맞닿은 부위의 두께보다 상기 콘택홀의 측면 최상부에 인접한 부위의 두께가 더 클 수 있다.
일 실시예에서, 상기 스페이서에 의해 노출된 상기 콘택 플러그의 상면의 단면의 폭은 상기 콘택홀 바닥의 단면의 폭보다 같거나 작을 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는, 셀 어레이 영역과, 상기 셀 어레이 영역의 주위에 배치되는 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 기판 상에 형성된 복수의 비트 라인 적층 구조; 상기 주변 회로 영역에서 상기 기판 상에 형성된 게이트 구조; 상기 비트 라인 적층 구조 및 상기 게이트 구조의 각 측벽 상에 형성된 절연 스페이서들; 상기 주변 회로 영역에서 상기 게이트 구조에 인접하여 형성되며, 상기 기판을 노출시키는 콘택홀이 형성된 층간 절연막; 상기 셀 어레이 영역의 인접한 상기 비트 라인 적층 구조 사이에서 상기 절연 스페이서들과 접하며, 상기 비트 라인 적층 구조의 상면으로부터 일정한 깊이의 제1 리세스 영역을 남기며 형성된 베리드 콘택 플러그; 상기 주변 회로 영역에서 상기 게이트 구조의 상면으로부터 일정한 깊이의 제2 리세스 영역을 남기며 상기 콘택홀 하부에 형성된 콘택 플러그; 상기 셀 어레이 영역의 상기 베리드 콘택 플러그의 상면 가장자리를 따라 상기 절연스페이서들에 접하며 형성된 제1 스페이서들; 상기 주변 회로 영역의 상기 콘택 플러그의 상면 가장자리를 따라 상기 콘택홀의 측벽을 따라 형성된 제2 스페이서들; 상기 제1 스페이서들과 접하며 상기 베리드 콘택 플러그와 전기적으로 연결된 도전패드들; 및 상기 주변 회로 영역의 상기 제2 스페이서들과 접하며 상기 콘택 플러그와 전기적으로 연결된 도전 라인을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 게이트 전극을 형성하고; 상기 게이트 전극과 상기 기판 상에 층간 절연막을 형성하고; 상기 층간 절연막을 관통하고 상기 금속 게이트 전극에 인접하는 기판을 노출하는 콘택홀을 형성하고; 상기 기판과 전기적으로 접속하고 상기 층간 절연막의 상면보다 일정 깊이 리세스된 상면을 갖는 콘택 플러그를 상기 콘택홀 내에 형성하고; 상기 콘택 플러그 상에 상기 콘택홀 내부 측벽을 덮고 상기 콘택 플러그의 상면의 일부를 노출하는 스페이서를 형성하고; 그리고 상기 스페이서 상에 상기 콘택 플러그의 상면 중앙부위와 전기적으로 접속하는 도전 라인을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 게이트 전극의 형성은 주변영역(peripheral area)에 형성할 수 있다
일 실시예에서, 상기 스페이서의 형성은, 상기 콘택 플러그와 맞닿은 부위의 두께보다 상기 콘택홀의 측면 최상부에 인접한 부위의 두께를 더 두껍게 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 본 발명의 기술적 사상에 의한 반도체 소자는, 상기 콘택 플러그 상면 가장자리에 일정 두께의 스페이서를 형성함으로써, 상기 콘택 플러그와 전기적으로 접속하는 상부 도전 라인을 형성할 때 정합 불량(misalignment)이 발생하더라도 상기 콘택 플러그의 상부에 언더컷(undercut)이 발생하는 것을 방지 할 수 있다. 또한, 상기 스페이서의 두께만큼 상기 도전 라인의 폭을 기존 보다 작게 형성할 수 있기 때문에 인접 도전 라인간의 간격을 넓혀 도전 라인간의 브릿지(bridge)에 의한 단락(short)을 방지할 수 있다.
따라서, 본 발명의 기술적 사상에 의한 반도체 소자는 성능을 향상시키고, 신뢰성을 확보할 수 있다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도들이다.
도 1 내지 6 및 도 11 내지 13은 본 발명의 다른 실시예에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 또다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 15a 내지 도 22d는 본 발명의 또다른 실시예에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 23은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시스템도이다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
< 제1 실시예 >
도 1 내지 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 도면들에서는 편의를 위해서, 기판 내에 형성되는 소오스/드레인 영역과 도전 라인 형성 이후의 공정 등의 도시는 생략한다.
도 1을 참조하여, 기판(100)이 제공된다. 기판(100)은 반도체 기판, 예를 들어 실리콘 기판, 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator) 기판일 수 있다. 기판(100)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
소자 분리 영역(110)이 기판 내에 형성될 수 있다. 소자 분리 영역(110)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다.
게이트 전극(130)이 기판 상에 형성 될 수 있다. 게이트 전극(130)은 단일 또는 복수의 도전층으로 이루어질 수 있으며, 예를 들어 폴리실리콘층(131), 텅스텐층(132), 텅스텐 실리사이드층(133), 그리고 티타늄 실리콘 나이트라이드층(134)을 포함 할 수 있다. 상기 게이트 전극(130)은 셀 어레이 영역(cell array area) 뿐만 아니라 셀 어레이 영역의 주위에 배치되는 주변영역 (peripheral area)에 형성 될 수 있다.
게이트 절연막(120)이 게이트 전극(130)과 기판(100) 사이에 더 포함될 수 있다. 게이트 절연막(120)은 예를 들어, 실리콘 산화막으로 형성 될 수 있고 고유전(high-k) 물질이 포함될 수 있다.
게이트 하드마스크 패턴(140)이 상기 게이트 전극(130) 상에 형성될 수 있고, 게이트 스페이서(150)가 상기 게이트 전극(130) 측벽에 형성될 수 있다. 상기 게이트 하드마스크 패턴(140)과 게이트 스페이서(150)는 실리콘 산화막, 실리콘 나이트라이드 또는 실리콘 옥시 나이트라이드 등이 하나 이상 조합되어 형성 될 수 있다.
도 2를 참조하여, 층간 절연막(160)이 상기 기판(100)과 상기 게이트 하드마스크 패턴(140) 상에 형성된다. 층간 절연막(160)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다.
도 3을 참조하여, 상기 층간 절연막(160)은 상기 게이트 하드마스크 패턴(140) 상면이 노출되도록 평탄화 될 수 있다. 상기 층간 절연막(160)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다.
도 4를 참조하여, 콘택홀(170)이 상기 층간 절연막(160) 내에 형성될 수 있다. 콘택홀(170)은 상기 층간 절연막(160)을 관통하면서 상기 게이트 전극(130)에 인접한 기판(100)을 노출하도록 형성될 수 있다.
도 5를 참조하여, 제1 장벽 금속층(180)이 상기 콘택홀(170)의 측벽 및 바닥에 형성될 수 있다. 제1 장벽 금속층(180)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 티타늄 실리콘 나이트라이드(TiSiN) 중 적어도 어느 하나를 포함할 수 있다. 콘택 플러그 물질층(190a)이 상기 제1 장벽 금속층(180) 상에 형성될 수 있다. 상기 콘택 플러그 물질층(190a)은 텅스텐(W)을 포함할 수 있다. 상기 제1 장벽 금속층(180) 및 상기 콘택 플러그 물질층(190a)은 상기 콘택홀(170)을 채우면서 상기 층간 절연막(160) 전면에 형성 될 수 있다.
도 6을 참조하여, 상기 제1 장벽 금속층(180) 및 상기 콘택 플러그 물질층(190a)은 상기 층간 절연막(160)의 상면이 노출 될 때까지 평탄화 공정이 진행될 수 있다. 상기 평탄화 공정은, 예컨대 CMP(Chemical Mechanical Polishing), 또는 에치백(Etch Back) 공정으로 진행될 수 있다. 리세스 영역(200)이 상기 제1 장벽 금속층(180) 및 콘택 플러그 물질층(190a)을 상기 층간 절연막(160) 상면에서 일정 깊이 식각함으로써 형성될 수 있다. 상기 리세스는 에치백(Etch Back) 공정을 통해 진행될 수 있고, 리세스 되는 깊이는 500 내외가 될 수 있으나 이에 제한되지 않는다. 상기 리세스 영역(200) 아래에는 제1 장벽 금속층(180) 및 콘택 플러그 물질층(190a)의 일부가 잔류하여 콘택 플러그(190)를 형성한다.
도 7을 참조하여, 스페이서 물질층(210)이 상기 리세스 영역(200)의 바닥 및 측벽, 그리고 상기 층간 절연막(160) 상에 형성될 수 있다. 상기 스페이서 물질층(210)은 실리콘 나이트라이드막, 실리콘 옥시나이트라이드막, 또는 실리콘 산화막 중 적어도 어느 하나를 포함할 수 있다.
도 8을 참조하여, 스페이서(220)가 상기 리세스 영역(200) 측벽에 형성될 수 있다. 상기 스페이서(220)은 상기 층간 절연막(160)의 상면과 상기 콘택 플러그(190)의 상면의 일부가 노출되도록 상기 스페이서 물질층(210)을 에치백(Etch Back)함으로써 형성될 수 있다. 이때, 노출되는 상기 콘택 플러그(190)의 상면의 단면의 폭(W1)은 상기 콘택홀(170)의 바닥의 단면의 폭(W2)보다 같거나 작게 형성될 수 있다.
도 9를 참조하여, 제2 장벽 금속층(230)과 도전막(240)이 상기 리세스 영역(200)과 상기 층간 절연막(160) 상에 형성될 수 있다. 제2 장벽 금속층(230)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 티타늄 실리콘 나이트라이드(TiSiN) 중 적어도 어느 하나를 포함할 수 있다. 상기 도전막(240)은 텅스텐(W)을 포함할 수 있다.
도 10을 참조하여, 제1 내지 제3 도전라인들(241, 242, 243)이 상기 층간 절연막(160) 상에 형성될 수 있다. 상기 제1 내지 제3 도전라인들(241, 242, 243)은 포토 리지스트를 이용한 사진공정과 식각공정을 이용하여 형성될 수 있고, 각각 제1 내지 제3 비트라인 역할을 할 수 있다. 상기 제1 도전라인(241)은 상기 콘택 플러그(190)와 전기적으로 접속될 수 있고, 상기 제1 도전라인(241)의 측면의 일부는 상기 스페이서(220) 상에 형성될 수 있다. 상기 제2 도전라인(242)의 일부는 상기 게이트 하드마스크 패턴(140) 상에 형성 될 수 있다.
< 제2 실시예 >
도 1 내지 6 및 도 11 내지 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 6 및 도 11 내지 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 다만, 전술한 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 참고로, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 도 1 내지 도 6까지는 전술한 내용과 동일하므로 그에 대한 상세한 설명은 생략한다.
도 11을 참조하여, 스페이서 물질층(211)이 상기 리세스 영역(200) 바닥 및 측벽, 그리고 상기 층간 절연막(160) 상에 형성될 수 있다. 상기 스페이서 물질층(211)은 실리콘 나이트라이드막, 실리콘 옥시나이트라이드막, 또는 실리콘 산화막 중 적어도 어느 하나를 포함할 수 있다. 이때, 원형으로 표시된 부위(A)와 같이 상기 리세스 영역(200) 상부 측벽의 스페이서 물질층(211)의 두께가 하부 측벽의 스페이서 물질층(211)의 두께보다 두껍게 형성될 수 있다. 스페이서 물질층(211)이 상기에서 언급한 실리콘 나이트라이드막, 실리콘 옥시나이트라이드막, 또는 실리콘 산화막일 경우, 이를 증착할 때 실리콘 소오스 가스, 예를 들어, 실란(silane : SiH4) 가스의 주입량을 정상적인 증착 공정 보다 증가시킴으로써 상부 측벽의 스페이서 물질층(211)의 두께를 보다 두껍게 형성할 수 있다.
도 12를 참조하여, 스페이서(221)가 상기 리세스 영역(200) 측벽에 형성될 수 있다. 상기 스페이서(221)은 상기 층간 절연막(160)의 상면과 상기 콘택 플러그(190)의 상면의 일부가 노출되도록 상기 스페이서 물질층(211)을 에치백(Etch Back)함으로써 형성될 수 있다. 이때, 상기 콘택홀(170)의 측면의 최상부에 인접한 부위의 스페이서(221)의 두께(W3)는 상기 콘택 플러그(190)의 상면과 맞닿은 부위의 스페이서(221)의 두께(W4)보다 크게 형성될 수 있다.
도 13을 참조하여, 제1 내지 제3 도전라인들(241, 242, 243)이 상기 층간 절연막(160) 상에 형성될 수 있다. 상기 제1 내지 제3 도전라인들(241, 242, 243)은 각각 제1 내지 제3 비트라인일 수 있다. 상기 제1 도전라인(241)은 상기 콘택 플러그(190)와 전기적으로 접속될 수 있고, 상기 제1 도전라인(241)의 측면의 일부는 상기 스페이서(221) 상에 형성될 수 있다. 상기 제2 도전라인(242)의 일부는 상기 게이트 하드마스크 패턴(140) 상에 형성 될 수 있다.
< 제3 실시예 >
전술한 본 발명의 제1 실시예 및 제2 실시예에 따른 반도체 소자의 제조 방법에서는 게이트 전극이 셀 어레이 영역 또는 주변 회로 영역에 형성되는 경우에 대하여 설명하였지만, 제3 실시예는 게이트 전극이 주변 영역에 형성되는 경우에 셀 어레이 영역에서의 공정과 관련하여 보다 구체적으로 적용한 예이다.
도 14는 본 발명의 제3 실시예에 따른 반도체 소자(300)의 셀 어레이 영역의 개략적인 평면 레이아웃이며, 셀 어레이 영역의 주위로 주변 회로 영역이 형성되지만 도 14에는 도시하지 않았다. 도 14에 예시한 레이아웃은 예를 들면 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 14를 참조하면, 반도체 소자(300)는 X 방향과 Y 방향을 기준으로 일정한 각도로 경사지게 형성된 복수의 활성 영역(AC)을 포함한다. 복수의 워드 라인(WL)이 상기 복수의 활성 영역(AC)을 가로질러 제1 방향 (도 14에서 X 방향)으로 상호 평행하게 연장되어 있으며, 상기 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 상기 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향 (도 14에서 Y 방향)으로 상호 평행하게 연장되어 있다.
상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(Direct Contact ; DC)을 통해 상기 복수의 활성 영역(AC)에 연결되어 있다. 6F2의 단위 셀 사이즈를 가지는 메모리 셀의 실시예들에서, 상기 복수의 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있으며, 상기 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
복수의 베리드 콘택 (buried contact ; BC)은 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이의 영역으로부터 상기 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장되는 콘택 구조물로 구성될 수 있다. 상기 복수의 베리드 콘택(BC)은 커패시터의 하부 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키는 역할을 할 수 있다.
도 15a 내지 도 22d는 본 발명의 제3 실시예들에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 공정 단면도들이다.
상기 반도체 소자(300)의 셀 어레이 영역은 도 14에 예시한 레이아웃을 가질 수 있다. 도 15a, 도 18a, ..., 및 도 22a는 각각 도 14의 A - A' 선을 따라 절단한 단면에 대응하는 일부 구성의 단면도이다. 도 15b, 도 18b, ..., 및 도 22b는 각각 도 14의 B - B' 선을 따라 절단한 단면에 대응하는 일부 구성의 단면도이다. 도 15c, 도 18c, ..., 및 도 22c는 각각 도 14의 C - C' 선을 따라 절단한 단면에 대응하는 일부 구성의 단면도이다. 도 15d, 도 16, 도 17..., 및 도 22d는 각각 상기 반도체 소자(300)의 셀 어레이 영역 주위에 배치되는 주변 영역(또는 주변 회로 영역, 또는 코어/페리(CORE/PERI) 영역)의 일부 구성을 도시한 단면도이다.
도 15a 내지 도 15d를 참조하면, 기판(310)에 소자 분리용 트렌치(312)를 형성하고, 상기 소자 분리용 트렌치(312) 내에 소자분리막(314)을 형성한다. 상기 소자분리막(314)에 의해 기판(310)에 복수의 활성 영역(316)이 정의된다. 상기 복수의 활성 영역(316)은 도 14에 예시한 활성 영역(AC)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 상기 기판(316)은 실리콘, 예를 들면 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있으며, 다른 일부 실시예들에서, 상기 기판(316)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
상기 소자분리막(314)은 도 15b에서와 같이, 제1 절연막(314A) 및 제2 절연막(314B)을 포함할 수 있다. 상기 제1 절연막(314A) 및 제2 절연막(314B)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 절연막(314A)은 산화막으로 이루어지고, 상기 제2 절연막(314B)은 질화막으로 이루어질 수 있다. 또한, 상기 소자분리막(314)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
상기 기판(310)에 복수의 워드 라인 트렌치(118)를 형성한다. 상기 복수의 워드 라인 트렌치(318)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(316)을 가로지르는 라인 형상을 가질 수 있다. 도 15b에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 워드 라인 트렌치(118)를 형성하기 위하여, 소자분리막(314) 및 기판(310)을 각각 별도의 식각 공정으로 식각하여, 소자분리막(314)의 식각 깊이와 기판(310)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
상기 복수의 워드 라인 트렌치(318)의 내부에 복수의 게이트 유전막(320), 복수의 워드 라인(322), 및 복수의 매몰 절연막(324)을 차례로 형성한다. 상기 워드 라인(322)을 형성한 후, 상기 워드 라인(322)의 양측에서 상기 기판(310)에 불순물 이온을 주입하여 복수의 활성 영역(316)의 상면에 소스/드레인 영역을 형성할 수 있다. 상기 소스/드레인 영역은 상기 복수의 워드 라인(322)을 형성하기 전에 형성할 수도 있다.
예를 들어, 상기 복수의 워드 라인(322) 각각의 상면은 기판(310)의 상면보다 낮은 레벨에 위치되며, 상기 복수의 워드 라인(322)의 저면은 요철 형상을 가지며, 복수의 활성 영역(316)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성된다. 일부 실시예들에서, 상기 복수의 워드 라인(322)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
상기 게이트 유전막(320)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
상기 복수의 매몰 절연막(324)의 상면은 기판(310)의 상면과 대략 동일 레벨에 위치될 수 있다. 상기 매몰 절연막(324)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 기판(310)상에 절연막 패턴(330)을 형성한다. 상기 절연막 패턴(330)은 실리콘 산화물을 포함할 수 있으며, 예를 들면, TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다. 또한 상기 절연막 패턴(330)은 게이트 유전막(320)의 재료와 동일한 물질, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 상기 절연막 패턴(330)은 활성 영역(316) 중 소스 영역에 해당하는 부분을 노출시키는 복수의 개구(330H)를 포함할 수 있다. 상기 절연막 패턴(330)에 형성된 복수의 개구(330H) 내에 도전 물질을 채워 상기 활성 영역(316)의 소스 영역에 전기적으로 연결 가능한 복수의 다이렉트 콘택(332)을 형성한다.
상기 절연막 패턴(330) 및 복수의 다이렉트 콘택(332) 위에서 상호 평행하게 연장되는 복수의 비트 라인 적층 구조(340)를 형성한다. 상기 복수의 비트 라인 적층 구조(340)는 복수의 비트 라인(342)과, 상기 복수의 비트 라인(342)의 상면을 덮는 복수의 절연 캡핑 라인(344)을 포함한다. 상기 복수의 비트 라인(342)은 상기 복수의 다이렉트 콘택(332)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 복수의 비트 라인(342)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 다른 일부 실시예들에서, 상기 복수의 비트 라인(342)은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조로 이루어질 수 있다. 예를 들면, 상기 복수의 비트 라인(342)은 도핑된 폴리실리콘, TiN 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다. 상기 복수의 절연 캡핑 라인(344)은 예를 들어, 실리콘 질화막으로 이루어진다.
상기 복수의 비트 라인 적층 구조(340)의 양 측벽은 절연 스페이서(348, 350, 352)로 덮여 있다. 상기 절연 스페이서(348, 350, 352)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 조합으로 이루어질 수 있다. 본 예에서는 상기 절연 스페이서(348, 350, 352)가 3중 층으로 이루어진 경우를 예시하였으나, 단일층 또는 이중층으로 이루어질 수도 있다.
도 15b를 참조하면, 상기 복수의 비트 라인 적층 구조(340) 각각의 사이에는 상기 절연 스페이서(348, 350, 352)에 의해 X 방향의 폭이 한정되는 라인 형상의 공간이 남는다. 상기 라인 형상의 공간 내에는 먼저 도15b에서 보여지듯이 절연물질층(354)이 먼저 형성된다. 상기 절연물질층(354)은 평탄화 공정 등을 통하여 상기 절연 스페이서들 사이의 라인 형상의 공간에 평탄하게 충전된다. 상기 절연물질층(354)은 층간 절연물질로 사용되는 실리콘 산화막 또는 실리콘 질화막 등으로 형성할 수 있다.
상기 절연물질층(354)이 형성된 후에는, 도15a에서 보여지듯이, 상기 활성영역(316)의 적어도 일부를 노출시키는 베리드 콘택홀이 선택적으로 식각되어 형성되며, 상기 베리드 콘택홀 내에는 베리드 콘택 플러그를 형성할 수 있는 도전물질층(355)이 충전된다.
일부 실시예들에서, 상기 도전물질층(355)은 도핑된 폴리실리콘으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 도전물질층(355)은 상기 베리드 콘택홀의 내벽을 덮는 배리어막을 포함할 수 있다. 여기서, 상기 배리어막은 Ti/TiN 적층 구조로 이루어지고, 상기 도전물질층(355)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 15d를 참조하면, 셀 어레이 영역에 대응하는 주변 회로 영역(CORE/PERI)은 다음과 같다. 주변 회로 영역에서는 상기 복수의 비트 라인 적층 구조(340)와 동일한 물질의 적층 구조를 포함하는 게이트 구조(340)가 형성될 수 있다. 상기 게이트 구조(340)는 게이트 절연막(330a)과, 게이트 전극(342)과, 상기 게이트 전극(342)의 상면을 덮는 절연 캡핑층(344)을 포함한다. 일부 실시예들에서, 상기 게이트 전극(342)의 구성 물질은 상기 복수의 비트 라인(342)의 구성 물질과 동일할 수 있다. 하나의 실시예에서, 상기 게이트 전극(342)은 폴리실리콘층, 텅스텐층, 텅스텐 실리사이드층, 티타늄 실리콘나이트라이드층으로 형성될 수 있다. 한편, 상기 셀 어레이 영역의 비트라인 적층 구조(340)와 상기 주변 회로 영역의 게이트 구조(340)은 다른 물질층들로 이루어질 수 있음은 물론이다.
따라서, 상기 복수의 비트 라인 적층 구조(340)와 게이트 구조(340)은 동일한 공정 순서에 따라 형성되거나 별개의 공정 순서에 따라 형성될 수 있다.
한편, 셀 어레이 영역에서 기판(310) 상에는 절연막 패턴(330)이 형성되지만, 주변 회로 영역에서는 기판(310) 상에 게이트 절연막(330a)이 형성된다. 상기 절연막 패턴(330)과 상기 게이트 절연막(330a)은 동일한 공정 단계에서 동일한 물질로 형성될 수 있으며, 또한 다른 공정 단계를 통하여 다른 물질로 형성될 수도 있다. 상기 절연막 패턴(330)과 상기 게이트 절연막(330a)은 동일한 공정 단계에서 동일한 물질로 형성하는 경우에는 상기 게이트 절연막(330a)의 두께를 낮추는 추가 공정이 필요할 수 있다. 한편, 바람직하게는 상기 게이트 절연막(330a)은 상기 셀 어레이 영역의 게이트 유전막(320)과 동일한 물질, 예를 들어 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
한편, 주변 회로 영역의 상기 게이트 구조(340)의 양 측벽은 셀 어레이 영역의 비트라인 적층 구조(340)의 양 측벽에서와 같이 절연 스페이서(348, 350, 352)로 덮여 있다. 상기 절연 스페이서(348, 350, 352)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 절연성 물질로 이루어진다. 본 예에서는 상기 절연 스페이서(348, 350, 352)가 3중 층으로 이루어진 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 단일층 또는 이중층으로 이루어질 수도 있다. 한편, 주변 회로 영역의 상기 게이트 구조(340)의 양 측벽과 셀 어레이 영역의 비트라인 적층 구조(340)의 양 측벽은 서로 다른 절연 스페이서로 형성할 수 있다.
도 15d를 계속 참조하면, 상기 게이트 구조(340)의 주위에는 평탄화된 층간절연막(356)이 형성되어 있다. 상기 층간절연막(356)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 층간절연막(356)은 셀 어레이 영역의 절연물질층(354)과 동일한 공정에 의해 동일한 물질로 형성될 수도 있으며, 별개의 공정에 의해 별개의 물질로 형성될 수도 있다.
전술한 바와 같이, 셀 어레이 영역의 상기 절연물질층(354)과 주변 회로 영역의이 상기 층간절연막(356)이 형성된 후에는, 도 15a에서 보여지듯이, 상기 활성영역(316)의 적어도 일부를 노출시키는 베리드 콘택홀이 선택적으로 식각되어 형성되며, 상기 베리드 콘택홀 내에는 베리드 콘택 플러그를 형성할 수 있는 도전물질층(355)이 충전된다.
계속하여 도 16을 참조하면, 기판(310)의 전면에 포토레지스트층을 형성한 후,주변 회로 영역의 상기 층간절연막(356)에 대하여 포토레지스트를 이용한 사진식각 공정에 의해 복수의 콘택홀(370)을 형성한다. 상기 콘택홀(370)은 게이트 구조(340)의 측벽에 인접하여 형성되며, 기판(310)의 활성영역(316)을 노출시키도록 형성한다. 상기 콘택홀(370)에 의해 노출된 활성영역(316)은 상기 게이트 구조(340)의 측벽 하부에 형성되는 소스/드레인 영역이 형성되는 부분일 수 있다.
계속하여 도 17을 참조하면, 콘택홀(370)이 형성된 기판(310)의 전면에 제1 장벽 금속층(372)과 콘택 플러그 물질층(374)를 형성한다. 상기 제1 장벽 금속층(372)은 상기 콘택홀(370)의 측벽 및 바닥을 포함하여 상기 기판(310)의 노출된 전면에 형성될 수 있다. 일 실시예에서, 상기 제1 장벽 금속층(372)은 예를 들어, 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 티타늄 실리콘 나이트라이드(TiSiN) 중 적어도 어느 하나를 포함할 수 있다. 상기 콘택 플러그 물질층(374)이 상기 제1 장벽 금속층(372)의 전면 상에 형성될 수 있으며, 상기 콘택 플러그 물질층(374)은 텅스텐(W)을 포함할 수 있다.
도 18a 내지 도 18d를 참조하면, 상기 제1 장벽 금속층(372) 및 상기 콘택 플러그 물질층(374)은 상기 층간 절연막(356)의 상면이 노출 될 때까지 평탄화 공정이 진행될 수 있다. 상기 평탄화 공정은, 예컨대 CMP(Chemical Mechanical Polishing), 또는 에치백(Etch Back) 공정으로 진행될 수 있다. 계속하여 상기 제1 장벽 금속층(372) 및 콘택 플러그 물질층(374)을 상기 층간 절연막(356) 상면에서 일정 깊이 선택적으로 식각함으로써 콘택홀(370)의 상측에 리세스 영역(380)이 형성될 수 있다. 상기 리세스 영역(380)은 에치백(Etch Back) 공정을 통해 진행될 수 있다. 상기 리세스 영역(380) 아래의 콘택홀(370) 내에는 제1 장벽 금속층(372) 및 콘택 플러그 물질층(374)의 일부가 잔류하여 콘택 플러그(374a)를 형성한다.
한편, 주변 회로 영역에서 게이트 구조(340)에 인접한 콘택홀(370) 내에 리세스 영역(380)이 형성되는 동안에 셀 어레이 영역에서는 도 18a에서 보여지듯이 베리드 콘택홀 내에 형성된 도전물질층(355)이 복수의 비트 라인 적층 구조(340)의 상부 표면으로부터 일정한 깊이까지 식각되어 리세스 영역(380a)을 형성할 수 있다. 상기 도전물질층(355)과 상기 콘택 플러그 물질층(374)은 동일한 도전 물질 또는 다른 도전 물질로 형성될 수 있으며, 물질의 종류에 따라 식각되는 깊이는 달라질 수 있다. 상기 주변 회로 영역의 콘택 플러그(374a)에 대응하여 상기 셀 어레이 영역에서는 베리드 콘택 플러그(355a)가 형성될 수 있다. 공정 조건에 따라 상기 셀 어레이 영역의 베리드 콘택홀 내의 상기 도전물질층(355)은 식각되지 않고 잔류할 수도 있다.
도 19a 내지 도 19d를 참조하면, 기판(310)의 전면에 스페이서 물질층(376)을형성한다. 상기 스페이서 물질층(376)은 상기 리세스 영역(380,380a)의 바닥 및 측벽, 그리고 상기 층간 절연막(356) 및 절연물질층(354) 상에 형성될 수 있다. 상기 스페이서 물질층(376)은 절연물질층, 예를 들어 실리콘 나이트라이드막, 실리콘 옥시나이트라이드막, 또는 실리콘 산화막 중 적어도 어느 하나를 포함할 수 있다. 만약에 도 18a에서 보여지는 셀 어레이 영역의 리세스 영역(380a)이 형성되지 않는 조건이라면 상기 셀 어레이 영역에서 상기 스페이서 물질층(376)은 셀 어레이 영역의 전체에 걸쳐 상기 기판(310) 상에 평탄하게 형성될 수 있다.
도 20a 내지 도 20d를 참조하면, 스페이서(377)가 상기 리세스 영역(380, 380a)의 측벽에 형성될 수 있다. 상기 스페이서(377)는 상기 층간 절연막(356) 및 상기 절연물질층(354)의 상면과 상기 콘택 플러그(374a) 및 상기 베리드 콘택 플러그(355a)의 상면의 일부가 노출되도록 상기 스페이서 물질층(376)을 에치백함으로써 형성될 수 있다. 이때, 노출되는 상기 콘택 플러그(374a) 및 상기 베리드 콘택 플러그(355a)의 상면의 단면의 폭은 상기 스페이서(377)의 측방향의 두께에 따라 조정될 수 있으며, 상기 기판(310)의 표면을 노출시키는 상기 콘택홀(370)의 바닥의 단면의 폭보다 같거나 작게 형성될 수도 있다.
도 21a 내지 도 21d를 참조하면, 제2 장벽 금속층(382)과 도전물질층(384)이 상기 스페이서(377)가 형성된 상기 기판(310)의 전면 상에 차례로 형성된다. 상기 제2 장벽 금속층(382)은 예를 들어, 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 티타늄 실리콘 나이트라이드(TiSiN) 중 적어도 어느 하나를 포함할 수 있다. 상기 도전물질층(384)은 예를 들어, 도핑된 폴리실리콘, 텅스텐 등의 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 22a 내지 도 22d를 참조하면, 소정의 마스크 패턴을 이용하여 상기 도전물질층(384) 및 상기 제2 장벽 금속층(382)의 일부를 식각하여 제거한다.
도 22d에서 보여지는 바와 같이, 상기 주변 회로 영역에서는 상기 도전물질층(384)이 라인 형상으로 잔류하여 복수의 도전 라인들(384b, 384c)을 형성한다. 상기 복수의 복수의 도전 라인들(384b, 384c)은 주변 회로 영역에 형성되는 비트 라인 역할을 하며, 일부 복수의 도전 라인들(384b)은 상기 콘택 플러그(374a)와 전기적으로 접속될 수 있도록 위치하며, 일부 다른 복수의 도전 라인들(384c)은 상기 게이트 구조(340)의 절연 캡핑층(344) 상에 위치한다.
상기 콘택 플러그(374a) 위의 리세스 영역의 내측벽에 스페이서(377)가 형성되어 있기 때문에 도 22d의 최좌측 도전라인(384b)에서와 같이, 상기 콘택 플러그(374a)와 전기적으로 접속하는 도전 라인(384b)의 패턴을 식각에 의해 형성할 때 정합 불량(misalignment)이 발생하더라도 상기 스페이서(377)가 식각 저지막의 역할을 함에 따라 상기 콘택 플러그(374a)의 상부 가장자리에 언더컷(undercut)이 발생하는 것을 방지 할 수 있다. 또한, 적어도 상기 스페이서(377)의 두께만큼 상기 복수의 도전 라인(384b,384c)의 폭을 상기 스페이서(377)가 존재하지 않을 때 보다 작게 형성할 수 있기 때문에 인접하는 도전 라인들간의 간격을 넓혀 도전 라인들간의 브릿지(bridge)에 의한 단락(short)을 방지할 수 있다.
한편, 도 22a를 참조하면, 상기 셀 어레이 영역에서는 도전물질층(384)이 아일랜드 형상으로 잔류하여 복수의 도전 패드들(384a)을 형성한다. 상기 복수의 도전 패드들(384a)은 셀 어레이 영역에 형성되는 베리드 콘택 플러그(355a)와 커패시터의 스토리지전극을 전기적으로 연결시켜주는 패드 역할을 하거나, 또는 직접 커패시터의 스토리지전극 역할을 할 수 있다.
상기 주변 회로 영역에서와 유사하게, 상기 베리드 콘택 플러그(355a) 위의 리세스 영역의 내측벽에 스페이서(377)가 형성되어 있기 때문에 도 22a의 최좌측 도전 패드(384a)에서와 같이, 상기 베리드 콘택 플러그(355a)와 전기적으로 접속하는 도전 패드(384a)의 패턴을 식각에 의해 형성할 때 정합 불량이 발생하더라도 상기 스페이서(377)가 식각 저지막의 역할을 함에 따라 상기 베리드 콘택 플러그(355a)의 상부 가장자리에 언더컷이 발생하는 것을 방지 할 수 있다. 또한, 적어도 상기 스페이서(377)의 두께만큼 상기 복수의 도전 패드(384a)의 폭을 상기 스페이서(377)가 존재하지 않을 때 보다 작게 형성할 수 있기 때문에 인접하는 도전 패드들간의 간격을 넓혀 도전 패드들간의 브릿지에 의한 단락을 방지할 수 있다.
도 23은 본 발명의 실시예에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 22d에 예시한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 24는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 도 1 내지 도 22d에 예시한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 도 1 내지 도 22d에 예시한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상의 게이트 전극;
    상기 기판 상에 상기 게이트 전극에 인접하여 형성된 층간 절연막;
    상기 층간 절연막을 관통하고 상기 게이트 전극에 인접하는 기판을 노출하는 콘택홀;
    상기 콘택홀 하부의 기판과 전기적으로 접속하고 상기 층간 절연막의 상면보다 일정 깊이 리세스된 상면을 갖는 콘택 플러그;
    상기 콘택 플러그 상의 상기 콘택홀 내부 측벽을 덮고 상기 콘택 플러그의 상면의 일부를 노출하는 스페이서;
    상기 스페이서 상에 형성되고 상기 콘택 플러그의 상면과 전기적으로 접속하는 제1 도전 라인; 그리고
    상기 제1 도전 라인과 인접하고 상기 층간 절연막 상의 제2 도전 라인을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 게이트 전극은 주변영역의 게이트 전극인 반도체 소자.
  3. 제1 항에 있어서,
    상기 게이트 전극은 폴리실리콘, 텅스텐(W), 텅스텐 실리사이드(WSix), 그리고 티타늄 실리콘 나이트라이드(TiSiN)를 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 게이트 전극 상의 게이트 하드마스크 패턴; 그리고
    상기 게이트 전극과 상기 기판 사이에 게이트 절연막을 더 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제2 도전라인의 일부는 상기 게이트 하드마스크 패턴 상에 형성되는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 및 제2 도전 라인들은 각각 제1 및 제2 비트 라인인 반도체 소자.
  7. 제1 항에 있어서,
    상기 스페이서는 상기 콘택 플러그와 맞닿은 부위의 두께보다 상기 콘택홀의 측면 최상부에 인접한 부위의 두께가 더 큰 반도체 소자.
  8. 제1 항에 있어서,
    상기 스페이서에 의해 노출된 상기 콘택 플러그의 상면의 단면의 폭은 상기 콘택홀 바닥의 단면의 폭보다 같거나 작은 반도체 소자.
  9. 셀 어레이 영역과, 상기 셀 어레이 영역의 주위에 배치되는 주변 회로 영역을 포함하는 기판;
    상기 셀 어레이 영역에서 상기 기판 상에 형성된 복수의 비트 라인 적층 구조;
    상기 주변 회로 영역에서 상기 기판 상에 형성된 게이트 구조;
    상기 비트 라인 적층 구조 및 상기 게이트 구조의 각 측벽 상에 형성된 절연 스페이서들;
    상기 주변 회로 영역에서 상기 게이트 구조에 인접하여 형성되며, 상기 기판을 노출시키는 콘택홀이 형성된 층간 절연막;
    상기 셀 어레이 영역의 인접한 상기 비트 라인 적층 구조 사이에서 상기 절연 스페이서들과 접하며, 상기 비트 라인 적층 구조의 상면으로부터 일정한 깊이의 제1 리세스 영역을 남기며 형성된 베리드 콘택 플러그;
    상기 주변 회로 영역에서 상기 게이트 구조의 상면으로부터 일정한 깊이의 제2 리세스 영역을 남기며 상기 콘택홀 하부에 형성된 콘택 플러그;
    상기 셀 어레이 영역의 상기 베리드 콘택 플러그의 상면 가장자리를 따라 상기 절연스페이서들에 접하며 형성된 제1 스페이서들;
    상기 주변 회로 영역의 상기 콘택 플러그의 상면 가장자리를 따라 상기 콘택홀의 측벽을 따라 형성된 제2 스페이서들;
    상기 제1 스페이서들과 접하며 상기 베리드 콘택 플러그와 전기적으로 연결된 도전패드들; 및
    상기 주변 회로 영역의 상기 제2 스페이서들과 접하며 상기 콘택 플러그와 전기적으로 연결된 도전 라인을 포함하는 반도체 소자.
  10. 기판 상에 게이트 전극을 형성하고;
    상기 게이트 전극과 상기 기판 상에 층간 절연막을 형성하고;
    상기 층간 절연막을 관통하고 상기 금속 게이트 전극에 인접하는 기판을 노출하는 콘택홀을 형성하고;
    상기 기판과 전기적으로 접속하고 상기 층간 절연막의 상면보다 일정 깊이 리세스된 상면을 갖는 콘택 플러그를 상기 콘택홀 내에 형성하고;
    상기 콘택 플러그 상에 상기 콘택홀 내부 측벽을 덮고 상기 콘택 플러그의 상면의 일부를 노출하는 스페이서를 형성하고; 그리고
    상기 스페이서 상에 상기 콘택 플러그의 상면 중앙부위와 전기적으로 접속하는 도전 라인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
KR1020130049049A 2013-05-01 2013-05-01 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법 KR20140130594A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130049049A KR20140130594A (ko) 2013-05-01 2013-05-01 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US14/261,822 US20140327056A1 (en) 2013-05-01 2014-04-25 Semiconductor device having contact plug and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130049049A KR20140130594A (ko) 2013-05-01 2013-05-01 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20140130594A true KR20140130594A (ko) 2014-11-11

Family

ID=51841010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130049049A KR20140130594A (ko) 2013-05-01 2013-05-01 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20140327056A1 (ko)
KR (1) KR20140130594A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102432280B1 (ko) * 2015-07-31 2022-08-12 삼성전자주식회사 반도체 소자
US9923070B2 (en) * 2015-11-25 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102482061B1 (ko) * 2016-12-16 2022-12-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102403731B1 (ko) * 2017-11-01 2022-05-30 삼성전자주식회사 가변 저항 메모리 소자
KR102589300B1 (ko) 2018-09-13 2023-10-13 삼성전자주식회사 게이트 스페이서 구조체를 포함하는 집적 회로 소자
KR102396978B1 (ko) * 2018-11-16 2022-05-11 삼성전자주식회사 반도체 장치
KR20200101762A (ko) * 2019-02-20 2020-08-28 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN112951769B (zh) * 2021-03-19 2023-04-07 长鑫存储技术有限公司 半导体存储器及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0132831B1 (ko) * 1994-07-08 1998-04-16 김광호 매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법
US5990004A (en) * 1998-07-15 1999-11-23 United Microelectronics Corp. Method for forming a tungsten plug and a barrier layer in a contact of high aspect ratio
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR20020065795A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 디램 장치 및 그 형성 방법
KR100434511B1 (ko) * 2002-08-12 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법
KR100450686B1 (ko) * 2002-12-12 2004-10-01 삼성전자주식회사 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법
US7772108B2 (en) * 2004-06-25 2010-08-10 Samsung Electronics Co., Ltd. Interconnection structures for semiconductor devices and methods of forming the same
KR100605508B1 (ko) * 2004-11-30 2006-07-28 삼성전자주식회사 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들
KR100653714B1 (ko) * 2005-04-12 2006-12-05 삼성전자주식회사 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
KR100604943B1 (ko) * 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100746226B1 (ko) * 2006-05-30 2007-08-03 삼성전자주식회사 콘택 스페이서를 구비하는 콘택 구조체를 갖는 반도체 소자및 그 제조방법
KR101099958B1 (ko) * 2007-11-20 2011-12-28 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR20120059080A (ko) * 2010-11-30 2012-06-08 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Also Published As

Publication number Publication date
US20140327056A1 (en) 2014-11-06

Similar Documents

Publication Publication Date Title
KR102032369B1 (ko) 랜딩 패드를 구비하는 반도체 소자
US8766356B2 (en) Semiconductor devices having bit line insulating capping patterns and multiple conductive patterns thereon
KR102232766B1 (ko) 반도체 소자 및 이의 제조방법
KR102230194B1 (ko) 반도체 소자
US9202774B2 (en) Semiconductor device with air gap and method for fabricating the same
KR102171267B1 (ko) 랜딩 패드를 구비하는 반도체 소자
KR101758312B1 (ko) 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
KR20140130594A (ko) 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
KR102424964B1 (ko) 반도체 소자 및 그 제조방법
KR100675303B1 (ko) 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법
US8486831B2 (en) Semiconductor device manufacturing method
KR20150055469A (ko) 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
KR20150041266A (ko) 반도체 소자 제조방법
KR20150026116A (ko) 반도체 소자 및 그 제조방법
KR102411401B1 (ko) 반도체 소자 및 이의 제조방법
KR20150024986A (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR20150088635A (ko) 랜딩 패드를 구비하는 반도체 소자
US20120214297A1 (en) Method of fabricating semiconductor device including buried channel array transistor
KR20160049870A (ko) 반도체 소자 및 그 제조 방법
KR20150089839A (ko) 랜딩 패드를 구비하는 반도체 소자
KR20140073161A (ko) 반도체 장치 및 그의 형성방법
KR20150134164A (ko) 반도체 소자
JP2016082182A (ja) 半導体装置及びその製造方法
KR20170082295A (ko) 반도체 장치 및 이의 제조 방법
KR20140086648A (ko) 반도체장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid