KR100675303B1 - 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법 - Google Patents

자기정렬 콘택을 갖는 반도체소자 및 그 형성방법 Download PDF

Info

Publication number
KR100675303B1
KR100675303B1 KR1020060006994A KR20060006994A KR100675303B1 KR 100675303 B1 KR100675303 B1 KR 100675303B1 KR 1020060006994 A KR1020060006994 A KR 1020060006994A KR 20060006994 A KR20060006994 A KR 20060006994A KR 100675303 B1 KR100675303 B1 KR 100675303B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
film
dummy pattern
insulating film
pattern
Prior art date
Application number
KR1020060006994A
Other languages
English (en)
Inventor
박원모
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060006994A priority Critical patent/KR100675303B1/ko
Priority to US11/420,203 priority patent/US7564135B2/en
Priority to CNB2007100044071A priority patent/CN100559579C/zh
Application granted granted Critical
Publication of KR100675303B1 publication Critical patent/KR100675303B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41K—STAMPS; STAMPING OR NUMBERING APPARATUS OR DEVICES
    • B41K1/00—Portable hand-operated devices without means for supporting or locating the articles to be stamped, i.e. hand stamps; Inking devices or other accessories therefor
    • B41K1/02—Portable hand-operated devices without means for supporting or locating the articles to be stamped, i.e. hand stamps; Inking devices or other accessories therefor with one or more flat stamping surfaces having fixed images
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41K—STAMPS; STAMPING OR NUMBERING APPARATUS OR DEVICES
    • B41K1/00—Portable hand-operated devices without means for supporting or locating the articles to be stamped, i.e. hand stamps; Inking devices or other accessories therefor
    • B41K1/36—Details
    • B41K1/38—Inking devices; Stamping surfaces
    • B41K1/40—Inking devices operated by stamping movement
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41K—STAMPS; STAMPING OR NUMBERING APPARATUS OR DEVICES
    • B41K1/00—Portable hand-operated devices without means for supporting or locating the articles to be stamped, i.e. hand stamps; Inking devices or other accessories therefor
    • B41K1/36—Details
    • B41K1/38—Inking devices; Stamping surfaces
    • B41K1/52—Ink reservoirs, e.g. integral with stamp handles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41K—STAMPS; STAMPING OR NUMBERING APPARATUS OR DEVICES
    • B41K1/00—Portable hand-operated devices without means for supporting or locating the articles to be stamped, i.e. hand stamps; Inking devices or other accessories therefor
    • B41K1/36—Details
    • B41K1/56—Handles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

자기정렬 콘택을 갖는 반도체소자를 제공한다. 이 소자는 기판 상에 배치된 도전성패턴을 구비한다. 상기 도전성패턴을 갖는 기판은 제 1 층간절연막으로 덮인다. 상기 제 1 층간절연막 상에 제 1 더미패턴이 배치된다. 상기 제 1 더미패턴은 상기 도전성패턴과 부분적으로 중첩된다. 상기 제 1 더미패턴을 갖는 기판은 제 2 층간절연막으로 덮인다. 상기 제 2 층간절연막 상에 제 2 더미패턴이 배치된다. 상기 제 2 더미패턴은 상기 도전성패턴과 부분적으로 중첩된다. 상기 제 2 더미패턴을 갖는 기판은 제 3 층간절연막으로 덮인다. 상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 관통하여 상기 도전성패턴에 접촉하는 콘택 플러그가 제공된다. 상기 콘택 플러그는 상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이를 관통한다.

Description

자기정렬 콘택을 갖는 반도체소자 및 그 형성방법{Semiconductor device having self-aligned contact and method of forming the same}
도 1은 종래기술에 의한 반도체소자의 콘택 형성방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시 예에 따른 자기정렬 콘택을 갖는 반도체소자의 일부분을 보여주는 평면도이다.
도 3 내지 도 8은 본 발명의 실시 예에 따른 반도체소자의 형성방법을 설명하기 위하여 도 2의 절단선 I-I' 에 따라 취해진 단면도들이다.
도 9 내지 도 13은 본 발명의 다른 실시 예에 따른 자기정렬 콘택을 갖는 디램(dynamic random access memory; DRAM)의 형성방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법에 관한 것이다.
디램(dynamic random access memory; DRAM)과 같은 반도체소자는 트랜지스터 들, 커패시터들, 부하 저항들, 및 상호연결부들(interconnections)을 구비한다. 상기 상호연결부들(interconnections)은 도전성 패턴들을 전기적으로 접속해주는 콘택 플러그를 포함한다. 상기 반도체소자의 고집적화에 따라 구성요소들의 2차원적 크기를 축소하고 복수의 층으로 적층하는 연구가 활발히 진행되고 있다. 이에 따라, 상기 콘택 플러그의 종횡비(aspect ratio)가 증가하고, 패터닝 공정의 정렬여유는 감소한다. 즉, 미세한 크기를 갖는 상기 콘택 플러그를 원하는 위치에 형성하는 것이 점점 어렵게 되고 있다.
도 1은 종래기술에 의한 반도체소자의 콘택 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(11)의 소정영역에 소자분리막(13)을 형성한다. 상기 소자분리막(13)을 갖는 반도체기판(11) 상에 하부도전성 패턴(15)을 형성할 수 있다. 상기 하부도전성 패턴(15)을 갖는 반도체기판(11) 상에 제 1 층간절연막(17)을 형성할 수 있다. 상기 제 1 층간절연막(17) 상에 상부도전성 패턴(19)을 형성할 수 있다. 상기 상부도전성 패턴(19)은 상기 하부도전성 패턴(15)에 부분적으로 중첩될 수 있다. 상기 상부도전성 패턴(19)을 갖는 반도체기판(11) 상에 제 2 층간절연막(21) 및 제 3 층간절연막(23)을 차례로 형성할 수 있다.
이어서, 패터닝 공정을 이용하여 상기 층간절연막들(17, 21, 23)을 관통하는 제 1 콘택홀(26) 및 제 2 콘택홀(27)을 형성한다. 상기 패터닝 공정은 상기 제 3 층간절연막(23) 상에 포토레지스트 패턴과 같은 마스크패턴(도시하지 않음)을 형성하고, 상기 마스크패턴을 식각마스크로 사용하여 상기 층간절연막들(17, 21, 23)을 차례로 이방성 식각하는 것을 포함한다. 상기 제 1 콘택홀(26)은 상기 제 3 층간절연막(23) 및 상기 제 2 층간절연막(21)을 차례로 관통하여 상기 상부도전성 패턴(19)을 부분적으로 노출시키도록 형성한다. 상기 제 2 콘택홀(27)은 상기 제 3 층간절연막(23), 상기 제 2 층간절연막(21) 및 상기 제 1 층간절연막(17)을 차례로 관통하여 상기 반도체기판(11)을 부분적으로 노출시키도록 형성한다.
상기 제 2 콘택홀(27)을 형성하기 위하여 상기 제 1 층간절연막(17)을 이방성 식각하는 동안, 상기 상부도전성 패턴(19)은 식각정지막의 역할을 한다. 그런데 패터닝 공정은 정렬오차를 갖는다. 즉, 상기 제 1 콘택홀(26) 및 상기 제 2 콘택홀(27)은 상기 정렬오차에 의하여 화살표(M) 만큼 어긋나게 형성될 수 있다. 이 경우에, 상기 제 1 콘택홀(26)은 상기 상부도전성 패턴(19)의 한쪽으로 치우칠 수 있다. 이에 따라, 상기 제 2 콘택홀(27)을 형성하기 위하여 상기 제 1 층간절연막(17)을 이방성 식각하는 동안, 상기 상부도전성 패턴(19)의 한쪽에 연장된 홀(26M)이 형성된다. 상기 연장된 홀(26M)은 상기 상부도전성 패턴(19)의 측벽을 노출시키고, 상기 제 1 층간절연막(17)을 관통하여 상기 하부도전성 패턴(15)을 부분적으로 노출시킨다.
이후, 상기 콘택홀들(26, 27)을 매립하는 도전막을 형성할 수 있다. 여기서, 상기 상부도전성 패턴(19) 및 상기 하부도전성 패턴(15)은 상기 제 1 층간절연막(17)에 의하여 절연되어야 한다. 그러나 상기 연장된 홀(26M) 내부 또한 상기 도전막으로 채워진다. 즉, 상기 상부도전성 패턴(19)은 상기 연장된 홀(26M) 내부를 채우는 상기 도전막에 의하여 상기 하부도전성 패턴(15)에 전기적으로 접속된다. 결 과적으로, 상기 연장된 홀(26M)은 콘택 불량을 유발한다.
반도체소자의 배선형성에 관한 다른 방법이 미국특허 제 US6,313,029 B1호에 "반도체소자의 다중 배선 형성방법(Method for forming multi-layer interconnection of a semiconductor device)" 이라는 제목으로 김(Kim)에 의해 개시된 바 있다. 김(Kim)에 따르면, 통상의 마스크 공정을 이용하여 미세 콘택홀을 형성할 수 있는 반도체소자의 배선 형성방법이 제공된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 콘택 불량을 방지할 수 있는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 콘택 불량을 방지할 수 있는 반도체소자의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 자기정렬 콘택을 갖는 반도체소자를 제공한다. 이 소자는 기판 상에 배치된 도전성패턴을 구비한다. 상기 도전성패턴을 갖는 기판은 제 1 층간절연막으로 덮인다. 상기 제 1 층간절연막 상에 제 1 더미패턴이 배치된다. 상기 제 1 더미패턴은 상기 도전성패턴과 부분적으로 중첩된다. 상기 제 1 더미패턴을 갖는 기판은 제 2 층간절연막으로 덮인다. 상기 제 2 층간절연막 상에 제 2 더미패턴이 배치된다. 상기 제 2 더미패턴은 상기 도전성패턴과 부분적으로 중첩된다. 상기 제 2 더미패턴을 갖는 기판은 제 3 층간절연막으로 덮인다. 상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절 연막을 관통하여 상기 도전성패턴에 접촉하는 콘택 플러그가 제공된다. 상기 콘택 플러그는 상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이에 배치된다.
본 발명의 몇몇 실시 예에 있어서, 상기 제 1 더미패턴 및 상기 제 2 더미패턴은 상기 제 1 층간절연막, 상기 제 2 층간절연막 및 상기 제 3 층간절연막에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 제 1 더미패턴은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 제 2 더미패턴 또한 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
다른 실시 예에 있어서, 상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이의 최소 거리는 사진 공정의 한계해상도 보다 작을 수 있다.
또한, 본 발명은, 자기정렬 콘택을 갖는 디램(dynamic random access memory; DRAM)을 제공한다. 상기 디램(DRAM)은 기판 상에 배치된 비트라인을 구비한다. 상기 비트라인을 갖는 기판은 제 1 층간절연막으로 덮인다. 상기 제 1 층간절연막 상에 스토리지 패드가 배치된다. 상기 스토리지 패드는 상기 기판에 전기적으로 접속된다. 상기 제 1 층간절연막 상에 제 1 더미패턴이 제공된다. 상기 제 1 더미패턴은 상기 비트라인과 부분적으로 중첩된다. 상기 스토리지 패드 및 상기 제 1 더미패턴을 갖는 기판은 제 2 층간절연막으로 덮인다. 상기 제 2 층간절연막을 관통하고 상기 스토리지 패드에 접촉되는 스토리지 노드가 제공된다. 상기 스토리지 노드를 덮는 플레이트 전극이 배치된다. 상기 제 2 층간절연막 상에 제 2 더미 패턴이 배치된다. 상기 제 2 더미패턴은 상기 비트라인과 부분적으로 중첩된다. 상기 플레이트 전극 및 상기 제 2 더미패턴을 갖는 기판은 제 3 층간절연막으로 덮인다. 상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 관통하여 상기 비트라인에 접촉하는 콘택 플러그가 제공된다. 상기 콘택 플러그는 상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이에 배치된다.
몇몇 실시 예에 있어서, 상기 스토리지 패드 및 상기 제 1 더미패턴은 동일한 물질막일 수 있다. 또한, 상기 플레이트 전극 및 상기 제 2 더미패턴은 동일한 물질막일 수 있다.
이에 더하여, 본 발명은, 자기정렬 콘택을 갖는 반도체소자의 형성방법을 제공한다. 이 방법은 기판 상에 도전성패턴을 형성하는 것을 포함한다. 상기 도전성패턴을 갖는 기판 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막 상에 제 1 더미패턴을 형성한다. 상기 제 1 더미패턴은 상기 도전성패턴과 부분적으로 중첩된다. 상기 제 1 더미패턴을 갖는 기판 상에 제 2 층간절연막을 형성한다. 상기 제 2 층간절연막 상에 제 2 더미패턴을 형성한다. 상기 제 2 더미패턴은 상기 도전성패턴과 부분적으로 중첩된다. 상기 제 2 더미패턴을 갖는 기판 상에 제 3 층간절연막을 형성한다. 상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 관통하여 상기 도전성패턴에 접촉하는 콘택 플러그를 형성한다. 상기 콘택 플러그는 상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이에 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시 예에 따른 자기정렬 콘택을 갖는 반도체소자의 일부분을 보여주는 평면도이다. 도 3 내지 도 8은 본 발명의 실시 예에 따른 자기정렬 콘택을 갖는 반도체소자의 형성방법을 설명하기 위하여 도 2의 절단선 I-I' 에 따라 취해진 단면도들이다. 도 9 내지 도 13은 본 발명의 다른 실시 예에 따른 자기정렬 콘택을 갖는 디램(dynamic random access memory; DRAM)의 형성방법을 설명하기 위한 단면도들이다.
먼저 도 2 및 도 8을 참조하여 본 발명의 실시 예에 따른 자기정렬 콘택을 갖는 반도체소자를 설명하기로 한다.
도 2 및 도 8을 참조하면, 본 발명의 실시 예에 따른 반도체소자는 기판(51) 상에 배치된 도전성패턴들(55, 56, 57)을 구비한다.
상기 기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판일 수 있다. 통상적으로, 상기 기판(51)에는 소자분리막, 액세스 트랜지스터와 같은 구성요소들이 배치될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 기판(51) 상에 하부 층간절연막(53)이 제공될 수 있다. 상기 하부 층간절연막(53)은 실리콘산화막, 실리콘질화막, 또는 이들의 조합막일 수 있다. 상기 하부 층간절연막(53)은 상기 기판(51)을 덮을 수 있다. 상기 도전성패턴들(55, 56, 57)은 서로 이격된 제 1 도전성패턴(55), 제 2 도전성패턴(56) 및 제 3 도전성패턴(57)을 포함할 수 있다. 상기 도전성패턴들(55, 56, 57)은 상기 하부 층간절연막(53) 상에 배치될 수 있다. 상기 도전성패턴들(55, 56, 57)은 폴리실리콘 막, 텅스텐(W) 막, 또는 금속실리사이드막을 구비할 수 있다. 이와는 달리, 상기 도전성패턴들(55, 56, 57)은 상기 기판(51) 내에 제공될 수도 있다. 이 경우에, 상기 도전성패턴들(55, 56, 57)은 불순물 주입된 활성영역일 수 있다. 또한, 상기 하부 층간절연막(53)은 생략될 수 있다.
상기 도전성패턴들(55, 56, 57)을 갖는 기판(51)은 제 1 층간절연막(63)으로 덮인다. 상기 제 1 층간절연막(63)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
상기 제 1 층간절연막(63) 상에 제 1 더미패턴들(65)이 배치된다. 상기 제 1 더미패턴들(65)은 상기 도전성패턴들(55, 56, 57) 상에 부분적으로 중첩되게 배치될 수 있다. 즉, 상기 제 1 도전성패턴(55) 상에 부분적으로 중첩되는 상기 제 1 더미패턴(65)이 제공될 수 있다. 또한, 상기 제 2 도전성패턴(56) 상에도 부분적으로 중첩되는 상기 제 1 더미패턴(65)이 제공될 수 있다. 이와 마찬가지로, 상기 제 3 도전성패턴(57) 상에도 부분적으로 중첩되는 상기 제 1 더미패턴(65)이 제공될 수 있다. 상기 제 1 더미패턴들(65)은 바형(bar shape), L형(L shape), 또는 C형(C shape)일 수 있다. 상기 제 1 더미패턴들(65)은 상기 제 1 층간절연막(63)에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 제 1 더미패턴들(65)은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 제 1 더미패턴들(65)을 갖는 기판(51)은 제 2 층간절연막(67)으로 덮인다. 상기 제 2 층간절연막(67)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
상기 제 2 층간절연막(67) 상에 제 2 더미패턴들(69)이 배치된다. 상기 제 2 더미패턴들(69)은 상기 제 1 더미패턴들(65)로부터 이격되며 상기 도전성패턴들(55, 56, 57) 상에 부분적으로 중첩되게 배치될 수 있다. 즉, 상기 제 1 도전성패턴(55) 상에 부분적으로 중첩되는 상기 제 2 더미패턴(69)이 제공될 수 있다. 또한, 상기 제 2 도전성패턴(56) 상에도 부분적으로 중첩되는 상기 제 2 더미패턴(69)이 제공될 수 있다. 이와 마찬가지로, 상기 제 3 도전성패턴(57) 상에도 부분적으로 중첩되는 상기 제 2 더미패턴(69)이 제공될 수 있다. 상기 제 2 더미패턴들(69)은 바형(bar shape), L형(L shape), 또는 C형(C shape)일 수 있다. 상기 제 2 더미패턴들(69)은 상기 제 1 층간절연막(63) 및 상기 제 2 층간절연막(67)에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 제 2 더미패턴들(69)은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 제 2 더미패턴들(69)을 갖는 기판(51)은 제 3 층간절연막(71)으로 덮인다. 상기 제 3 층간절연막(71)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
상기 제 3 층간절연막(71), 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)을 차례로 관통하여 상기 제 1 도전성패턴(55)을 노출시키는 콘택홀(74)이 제공된다. 또한, 상기 제 2 도전성패턴(56) 상에는 상기 콘택홀(74) 및 상기 콘택홀(74)에 인접한 다른 콘택홀(75)이 제공될 수 있다. 이에 더하여, 상기 제 3 도전성패턴(57) 상에는 또 다른 콘택홀(76)이 제공될 수 있다. 상기 콘택홀들(74, 75, 76)은 평면도 상에서 보여 질 때 정사각형, 직사각형, 원형, 또는 타원형일 수 있다. 상기 콘택홀들(74, 75, 76)은 서로 마주보는 상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69) 사이에 배치될 수 있다. 즉, 상기 콘택홀들(74, 75, 76)은 상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69)에 의하여 상기 도전성패턴들(55, 56, 57) 상에 자기정렬(self-aligned)될 수 있다. 상기 제 1 더미패턴(65) 및 상기 제 2 더미패턴(69) 사이의 이격거리(D1)는 평면도 상에서 보여 질 때 사진공정의 한계해상도보다 작을 수 있다.
상기 콘택홀들(74, 75, 76) 내에 콘택 플러그들(78)이 제공된다. 상기 콘택 플러그들(78)은 각각 상기 제 3 층간절연막(71), 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)을 차례로 관통하여 상기 도전성패턴들(55, 56, 57)에 접촉 될 수 있다. 또한, 상기 콘택 플러그들(78)은 서로 마주보는 상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69) 사이에 배치될 수 있다. 즉, 상기 콘택 플러그들(78)은 상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69)에 의하여 상기 도전성패턴들(55, 56, 57) 상에 자기정렬(self-aligned)될 수 있다. 상기 콘택 플러그들(78) 및 상기 도전성패턴들(55, 56, 57)의 접촉면은 정사각형, 직사각형, 원형, 또는 타원형일 수 있다.
상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69)은 상기 제 3 층간절연막(71), 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 제 2 더미패턴들(69)은 상기 제 1 더미패턴들(65) 보다 상부레벨에 배치될 수 있다.
이제 도 13을 참조하여 본 발명의 다른 실시 예에 따른 자기정렬 콘택을 갖는 디램(dynamic random access memory; DRAM)을 설명하기로 한다.
도 13을 참조하면, 본 발명의 다른 실시 예에 따른 디램(DRAM)은 기판(81) 상에 배치된 비트라인들(97)을 구비한다.
상기 기판(81)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(81)은 셀 영역(C) 및 주변회로 영역(P)을 구비할 수 있다. 상기 기판(81) 내에 소자분리막(83)이 제공될 수 있다. 상기 소자분리막(83)은 실리콘산화막과 같은 절연막을 구비할 수 있다. 상기 셀 영역(C)의 상기 기판(81) 상에 게이트패턴들(90)이 배치될 수 있다. 상기 게이트패턴들(90)은 게이트유전막(86), 게이트전극(87), 하드마스크(88) 및 스페이서(89)를 구비할 수 있다. 상기 게이트전극(87) 및 상기 하드마스크(88)는 상기 기판(81) 상에 차례로 적층될 수 있다. 상기 게이트유전막(86)은 상기 게이트전극(87) 및 상기 기판(81) 사이에 개재될 수 있다. 상기 스페이서(89)는 상기 게이트전극(87) 및 상기 하드마스크(88)의 측벽에 배치될 수 있다. 상기 게이트패턴(90) 양측의 상기 기판(81) 내에 소스/드레인 영역들(85)이 제공될 수 있다. 상기 소스/드레인 영역들(85) 상에 랜딩패드들(91, 92)이 제공될 수 있다. 상기 랜딩패드들(91, 92)은 비트라인 랜딩패드(91) 및 스토리지 랜딩패드(92)로 분류될 수 있다. 상기 게이트패턴들(90) 및 상기 랜딩패드들(91, 92)을 갖는 기판(81) 상에 하부 층간절연막(93)이 제공될 수 있다. 상기 하부 층간절연막(93)은 실리콘산화막, 실리콘질화막, 또는 이들의 조합막일 수 있다.
상기 하부 층간절연막(93) 상에 상기 비트라인들(97)이 제공될 수 있다. 상기 비트라인들(97)은 상기 셀 영역(C) 및 상기 주변회로 영역(P)에 각각 여러 개씩 배치될 수 있다. 상기 비트라인들(97)은 상기 하부 층간절연막(93)을 관통하는 비트라인 콘택 플러그(95)에 의하여 상기 비트라인 랜딩패드(91)에 전기적으로 접속될 수 있다. 즉, 상기 비트라인(97)은 상기 비트라인 콘택 플러그(95) 및 상기 비트라인 랜딩패드(91)를 통하여 상기 소스/드레인 영역(85)에 전기적으로 접속될 수 있다. 상기 비트라인(97)은 텅스텐(W) 막, 폴리실리콘 막, 또는 금속실리사이드막을 구비할 수 있다.
상기 비트라인들(97)을 갖는 기판(81)은 제 1 층간절연막(99)으로 덮인다. 상기 제 1 층간절연막(99)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
상기 제 1 층간절연막(99) 상에 스토리지 패드(103) 및 제 1 더미패턴(104)이 배치된다. 상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)은 동일한 물질막일 수 있다. 상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)은 상기 제 1 층간절연막(99)에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 스토리지 패드(103)는 상기 셀 영역(C)에 배치될 수 있다. 상기 스토리지 패드(103)는 상기 제 1 층간절연막(99) 및 상기 하부 층간절연막(93)을 관통하는 매립 콘택 플러그(buried contact plug; 101)에 의하여 상기 스토리지 랜딩패드(92)에 전기적으로 접속될 수 있다. 즉, 상기 스토리지 패드(103)는 상기 매립 콘택 플러그(101) 및 상기 스토리지 랜딩패드(92)를 통하여 상기 소스/드레인 영역(85)에 전기적으로 접속될 수 있다. 상기 제 1 더미패턴(104)은 상기 주변회로 영역(P)에 배치될 수 있다. 상기 제 1 더미패턴(104)은 상기 비트라인(97) 상에 부분적으로 중첩될 수 있다.
상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)을 갖는 기판(81)은 제 2 층간절연막(105)으로 덮인다. 상기 제 2 층간절연막(105)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다. 예를 들면, 상기 스토리지 패드(103)가 폴리실리콘 막인 경우, 상기 제 2 층간절연막(105)은 실리콘질화막일 수 있다.
상기 제 2 층간절연막(105)을 관통하고 상기 스토리지 패드(103)에 접촉되는 스토리지 노드(107)가 제공된다. 상기 스토리지 노드(107) 상에 플레이트 전극(109)이 배치된다. 상기 플레이트 전극(109) 및 상기 스토리지 노드(107) 사이에 커패시터유전막(108)이 개재된다. 상기 스토리지 노드(107), 상기 커패시터유전막(108) 및 상기 플레이트 전극(109)은 셀 커패시터(110)를 구성할 수 있다. 상기 플레이트 전극(109)은 상기 셀 영역(C)의 상기 기판(81) 상을 덮도록 배치될 수 있다.
상기 주변회로 영역(P)의 상기 제 2 층간절연막(105) 상에 제 2 더미패턴(114)이 배치된다. 상기 제 2 더미패턴(114)은 상기 비트라인(97) 상에 부분적으로 중첩될 수 있다. 또한, 상기 제 2 더미패턴(114)은 평면도 상에서 보여 질 때 상기 제 1 더미패턴(104)으로부터 이격되도록 배치될 수 있다. 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114) 사이의 이격거리는 평면도 상에서 보여 질 때 사진공정의 한계해상도보다 작을 수 있다. 상기 제 2 더미패턴(114)의 바닥은 상기 제 1 더미패턴(104)의 바닥보다 상부레벨에 배치될 수 있다. 상기 제 2 더미패턴(114) 및 상기 제 2 층간절연막(105) 사이에 상기 커패시터유전막(108)이 잔존될 수 있다.
상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)은 동일한 물질막일 수 있다. 상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)은 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)은 폴리실리콘 막, 텅스 텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 커패시터유전막(108)은 실리콘산화막, 또는 고유전막(high-K dielectrics)일 수 있다.
상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)갖는 기판(81)은 제 3 층간절연막(115)으로 덮인다. 상기 제 3 층간절연막(115)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다. 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114)은 상기 제 3 층간절연막(115), 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)에 대하여 식각선택비를 갖는 물질막일 수 있다.
상기 제 3 층간절연막(115), 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)을 차례로 관통하여 상기 주변회로 영역(P)의 상기 비트라인(97)을 노출시키는 제 1 콘택홀(118)이 제공된다. 또한, 상기 제 3 층간절연막(115)을 관통하여 상기 플레이트 전극(109)을 노출시키는 제 2 콘택홀(119)이 제공될 수 있다. 상기 제 1 콘택홀(118)은 평면도 상에서 보여 질 때 정사각형, 직사각형, 원형, 또는 타원형일 수 있다. 상기 제 1 콘택홀(118)은 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114) 사이에 배치된다. 즉, 상기 제 1 콘택홀(118)은 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114)에 의하여 상기 비트라인(97) 상에 자기정렬(self-aligned)될 수 있다.
상기 제 1 콘택홀(118) 내에 제 1 콘택 플러그(123)가 제공된다. 상기 제 2 콘택홀(119) 내에도 제 2 콘택 플러그(133)가 제공될 수 있다. 상기 제 1 콘택 플 러그(123) 및 상기 제 2 콘택 플러그(133)는 각각 콘택 장벽금속막(121) 및 콘택 금속막(122)을 구비할 수 있다. 상기 콘택 장벽금속막(121)은 상기 콘택 금속막(122)의 측벽 및 바닥을 감싸도록 배치될 수 있다. 그러나 상기 콘택 장벽금속막(121)은 생략될 수 있다.
상기 제 3 층간절연막(115) 상에 제 1 배선(127) 및 제 2 배선(137)이 제공될 수 있다. 상기 제 1 배선(127)은 상기 제 1 콘택 플러그(123)에 접촉하도록 배치될 수 있다. 상기 제 2 배선(137)은 상기 제 2 콘택 플러그(133)에 접촉하도록 배치될 수 있다. 상기 제 1 배선(127) 및 상기 제 2 배선(137)은 각각 차례로 적층된 장벽금속막(125) 및 금속막(126)을 구비할 수 있다. 그러나 상기 장벽금속막(125)은 생략될 수 있다.
결과적으로, 상기 제 1 배선(127)은 상기 제 3 층간절연막(115), 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)을 차례로 관통하는 상기 제 1 콘택 플러그(123)에 의하여 상기 비트라인(97)에 전기적으로 접속될 수 있다. 상기 제 1 콘택 플러그(123)는 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114) 사이에 배치된다. 즉, 상기 제 1 콘택 플러그(123)는 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114)에 의하여 상기 비트라인(97) 상에 자기정렬(self-aligned)될 수 있다. 상기 제 1 콘택 플러그(123) 및 상기 비트라인(97)의 접촉면은 정사각형, 직사각형, 원형, 또는 타원형일 수 있다.
이제 도 2 내지 도 8을 참조하여 본 발명의 실시 예에 따른 반도체소자의 형성방법을 설명하기로 한다.
도 2 및 도 3을 참조하면, 기판(51) 상에 도전성패턴들(55, 56, 57)을 형성한다.
상기 기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판일 수 있다. 통상적으로, 상기 기판(51)에는 소자분리막, 액세스 트랜지스터와 같은 구성요소들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 기판(51) 상에 하부 층간절연막(53)을 형성할 수 있다. 상기 하부 층간절연막(53)은 실리콘산화막, 실리콘질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 하부 층간절연막(53)은 상기 기판(51)을 덮도록 형성할 수 있다. 상기 도전성패턴들(55, 56, 57)은 서로 이격된 제 1 도전성패턴(55), 제 2 도전성패턴(56) 및 제 3 도전성패턴(57)을 구비할 수 있다. 상기 도전성패턴들(55, 56, 57)은 상기 하부 층간절연막(53) 상에 형성될 수 있다. 상기 도전성패턴들(55, 56, 57)은 폴리실리콘 막, 텅스텐(W) 막, 또는 금속실리사이드막으로 형성할 수 있다. 이와는 달리, 상기 도전성패턴들(55, 56, 57)은 상기 기판(51) 내에 형성될 수도 있다. 이 경우에, 상기 도전성패턴들(55, 56, 57)은 불순물 주입된 활성영역으로 형성할 수 있다. 또한, 상기 하부 층간절연막(53)은 생략될 수 있다.
상기 도전성패턴들(55, 56, 57)을 갖는 기판(51) 상에 제 1 층간절연막(63)을 형성한다. 상기 제 1 층간절연막(63)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 이어서, 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정을 이용하여 상기 제 1 층간절연막(63)의 상부표면을 평탄화 할 수 있다.
도 2 및 도 4를 참조하면, 상기 제 1 층간절연막(63) 상에 제 1 더미패턴들(65)을 형성한다. 상기 제 1 더미패턴들(65)은 상기 제 1 층간절연막(63) 상에 제 1 더미 층(도시하지 않음)을 형성한 후, 상기 제 1 더미 층을 패터닝하여 형성할 수 있다. 상기 제 1 더미패턴들(65)은 상기 도전성패턴들(55, 56, 57) 상에 부분적으로 중첩되게 형성할 수 있다. 상기 제 1 더미패턴들(65)은 상기 제 1 층간절연막(63)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 1 더미패턴들(65)은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
도 2 및 도 5를 참조하면, 상기 제 1 더미패턴들(65)을 갖는 기판(51) 상에 제 2 층간절연막(67)을 형성한다. 상기 제 2 층간절연막(67)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 이어서, 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정을 이용하여 상기 제 2 층간절연막(67)의 상부표면을 평탄화 할 수 있다.
상기 제 2 층간절연막(67) 상에 제 2 더미패턴들(69)을 형성한다. 상기 제 2 더미패턴들(69)은 상기 제 2 층간절연막(67) 상에 제 2 더미 층(도시하지 않음)을 형성한 후, 상기 제 2 더미 층을 패터닝하여 형성할 수 있다. 상기 제 2 더미패턴들(69)은 상기 제 1 더미패턴들(65)로부터 이격되며 상기 도전성패턴들(55, 56, 57) 상에 부분적으로 중첩되게 형성할 수 있다. 상기 제 2 더미패턴들(69)은 상기 제 1 층간절연막(63) 및 상기 제 2 층간절연막(67)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 2 더미패턴들(69)은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 제 2 더미패턴들(69)을 갖는 기판(51) 상에 제 3 층간절연막(71)을 형성한다. 상기 제 3 층간절연막(71)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 이어서, 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정을 이용하여 상기 제 3 층간절연막(71)의 상부표면을 평탄화 할 수 있다.
도 2 및 도 6을 참조하면, 패터닝 공정을 이용하여 상기 제 3 층간절연막(71), 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)을 차례로 관통하여 상기 제 1 도전성패턴(55)을 노출시키는 콘택홀(74)을 형성한다. 또한, 상기 제 2 도전성패턴(56) 상에 상기 콘택홀(74) 및 상기 콘택홀(74)에 인접한 다른 콘택홀(75)을 형성할 수 있다. 이에 더하여, 상기 제 3 도전성패턴(57) 상에 또 다른 콘택홀(76)을 형성할 수 있다.
상기 패터닝 공정은 상기 제 3 층간절연막(71) 상에 포토레지스트 패턴과 같은 마스크패턴(도시하지 않음)을 형성하고, 상기 마스크패턴을 식각마스크로 사용하여 상기 제 3 층간절연막(71), 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)을 순차적으로 이방성 식각하는 것을 포함할 수 있다. 상기 제 1 더미패턴들 (65)은 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 또한, 상기 제 2 더미패턴들(69)은 상기 제 3 층간절연막(71), 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 이 경우에, 상기 제 2 더미패턴들(69) 및 상기 제 1 더미패턴들(65)은 식각저지막의 역할을 할 수 있다. 이에 따라, 상기 콘택홀들(74, 75, 76)은 서로 마주보는 상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69) 사이에 형성될 수 있다. 즉, 상기 콘택홀들(74, 75, 76)은 상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69)에 의하여 상기 도전성패턴들(55, 56, 57) 상에 자기정렬(self-aligned)될 수 있다. 결과적으로, 상기 패터닝 공정의 정렬여유를 충분히 확보할 수 있다.
상기 제 1 더미패턴(65) 및 상기 제 2 더미패턴(69) 사이의 이격거리(D1)는 평면도 상에서 보여 질 때 사진공정의 한계해상도보다 작을 수 있다. 상기 콘택홀들(74, 75, 76)은 평면도 상에서 보여 질 때 정사각형, 직사각형, 원형, 또는 타원형으로 형성할 수 있다.
도 2 및 도 7을 참조하면, 등방성 식각 공정을 이용하여 상기 콘택홀들(74, 75, 76)을 확장할 수 있다. 상기 등방성 식각 공정은 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)에 대하여 높은 식각선택비를 갖는 식각조건을 포함할 수 있다. 그 결과, 상기 콘택홀들(74, 75, 76)의 바닥에 상기 도전성패턴들(55, 56, 57)의 상부표면을 상대적으로 크게 노출시킬 수 있다. 그러나 상기 등방성 식각 공정은 생략될 수 있다.
도 2 및 도 8을 참조하면, 상기 콘택홀들(74, 75, 76) 내에 콘택 플러그들(78)을 형성한다. 상기 콘택 플러그들(78)을 형성하는 것은, 상기 콘택홀들(74, 75, 76)을 채우고 상기 제 3 층간절연막(71)을 덮는 콘택 도전막을 형성한 후, 상기 콘택 도전막을 평탄화하는 것을 포함할 수 있다. 상기 콘택 도전막의 평탄화에는 상기 제 3 층간절연막(71)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다.
상기 콘택 플러그들(78)은 각각 상기 제 3 층간절연막(71), 상기 제 2 층간절연막(67) 및 상기 제 1 층간절연막(63)을 차례로 관통하여 상기 도전성패턴들(55, 56, 57)에 접촉될 수 있다. 또한, 상기 콘택 플러그들(78)은 서로 마주보는 상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69) 사이에 형성될 수 있다. 즉, 상기 콘택 플러그들(78)은 상기 제 1 더미패턴들(65) 및 상기 제 2 더미패턴들(69)에 의하여 상기 도전성패턴들(55, 56, 57) 상에 자기정렬(self-aligned)될 수 있다. 상기 콘택 플러그들(78) 및 상기 도전성패턴들(55, 56, 57)의 접촉면은 정사각형, 직사각형, 원형, 또는 타원형일 수 있다.
이제 도 9 내지 도 13을 참조하여 본 발명의 다른 실시 예에 따른 디램(dynamic random access memory; DRAM)의 형성방법을 설명하기로 한다.
도 9를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 갖는 기판(81)을 준비한다.
상기 기판(81)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(81) 내에 소자분리막(83)을 형성 할 수 있다. 상기 소자분리막(83)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 셀 영역(C)의 상기 기판(81) 상에 게이트패턴들(90)을 형성할 수 있다. 상기 게이트패턴들(90)은 게이트유전막(86), 게이트전극(87), 하드마스크(88) 및 스페이서(89)를 구비하도록 형성할 수 있다. 상기 게이트유전막(86), 상기 게이트전극(87) 및 상기 하드마스크(88)는 상기 기판(81) 상에 차례로 적층될 수 있다. 상기 스페이서(89)는 상기 게이트전극(87) 및 상기 하드마스크(88)의 측벽에 형성할 수 있다. 상기 게이트패턴(90) 양측의 상기 기판(81) 내에 소스/드레인 영역들(85)을 형성할 수 있다. 상기 소스/드레인 영역들(85) 상에 랜딩패드들(91, 92)을 형성할 수 있다. 상기 랜딩패드들(91, 92)은 비트라인 랜딩패드(91) 및 스토리지 랜딩패드(92)로 분류될 수 있다. 상기 게이트패턴들(90) 및 상기 랜딩패드들(91, 92)을 갖는 기판(81) 상에 하부 층간절연막(93)을 형성할 수 있다. 상기 하부 층간절연막(93)은 실리콘산화막, 실리콘질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 하부 층간절연막(93) 내에 상기 비트라인 랜딩패드(91)에 접촉하는 비트라인 콘택 플러그(95)를 형성할 수 있다. 상기 하부 층간절연막(93) 상에 비트라인들(97)을 형성한다. 상기 비트라인들(97)은 상기 셀 영역(C) 및 상기 주변회로 영역(P)에 각각 여러 개씩 형성할 수 있다. 상기 비트라인들(97)은 상기 비트라인 콘택 플러그(95)와 접촉될 수 있다. 상기 비트라인들(97)은 상기 비트라인 콘택 플러그(95)에 의하여 상기 비트라인 랜딩패드(91)에 전기적으로 접속될 수 있다. 즉, 상기 비트라인(97)은 상기 비트라인 콘택 플러그(95) 및 상기 비트라인 랜딩패드 (91)를 통하여 상기 소스/드레인 영역(85)에 전기적으로 접속될 수 있다. 상기 비트라인(97)은 텅스텐(W) 막, 폴리실리콘 막, 또는 금속실리사이드막으로 형성할 수 있다.
상기 비트라인들(97)을 갖는 기판(81) 상에 제 1 층간절연막(99)을 형성할 수 있다. 상기 제 1 층간절연막(99)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 제 1 층간절연막(99) 및 상기 하부 층간절연막(93)을 관통하여 상기 스토리지 랜딩패드(92)에 접촉하는 매립 콘택 플러그(101)를 형성할 수 있다.
도 10을 참조하면, 상기 제 1 층간절연막(99) 상에 스토리지 패드(103) 및 제 1 더미패턴(104)을 형성한다.
구체적으로, 상기 제 1 층간절연막(99) 상에 제 1 도전막을 형성할 수 있다. 상기 제 1 도전막은 상기 제 1 층간절연막(99)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 1 도전막은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 제 1 도전막을 패터닝하여 상기 매립 콘택 플러그(101) 상에 상기 스토리지 패드(103)를 형성할 수 있다. 동시에, 상기 주변회로 영역(P)에 상기 제 1 더미패턴(104)을 형성할 수 있다.
그 결과, 상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)은 동일한 물질막으로 형성될 수 있다. 상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)은 상기 제 1 층간절연막(99)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나로 형성될 수 있다. 상기 스토리지 패드(103)는 상기 제 1 층간절연막(99) 및 상기 하부 층간절연막(93)을 관통하는 상기 매립 콘택 플러그(101)에 의하여 상기 스토리지 랜딩패드(92)에 전기적으로 접속될 수 있다. 즉, 상기 스토리지 패드(103)는 상기 매립 콘택 플러그(101) 및 상기 스토리지 랜딩패드(92)를 통하여 상기 소스/드레인 영역(85)에 전기적으로 접속될 수 있다. 상기 제 1 더미패턴(104)은 상기 주변회로 영역(P)에 형성할 수 있다. 여기서, 상기 제 1 더미패턴(104)은 상기 비트라인(97) 상에 부분적으로 중첩되도록 형성할 수 있다.
상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)을 갖는 기판(81) 상에 제 2 층간절연막(105)을 형성한다. 상기 제 2 층간절연막(105)은 상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 2 층간절연막(105)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 스토리지 패드(103) 및 상기 제 1 더미패턴(104)이 폴리실리콘 막인 경우, 상기 제 2 층간절연막(105)은 실리콘질화막으로 형성할 수 있다.
도 11을 참조하면, 상기 제 2 층간절연막(105)을 관통하고 상기 스토리지 패드(103)에 접촉되는 스토리지 노드(107)를 형성할 수 있다. 상기 스토리지 노드 (107)는 폴리실리콘과 같은 도전막으로 형성할 수 있다. 상기 스토리지 노드(107)를 갖는 기판(81) 상에 커패시터유전막(108)을 형성할 수 있다. 상기 커패시터유전막(108)은 실리콘산화막, 또는 고유전막(high-K dielectrics)으로 형성할 수 있다.
상기 커패시터유전막(108)을 갖는 기판(81) 상에 제 2 도전막을 형성할 수 있다. 상기 제 2 도전막은 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 2 도전막은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 제 2 도전막을 패터닝하여 상기 셀 영역(C)에 플레이트 전극(109)을 형성할 수 있다. 동시에, 상기 주변회로 영역(P)에 제 2 더미패턴(114)을 형성할 수 있다. 상기 플레이트 전극(109)은 상기 셀 영역(C)의 상기 기판(81) 상을 덮도록 형성될 수 있다.
상기 제 2 도전막을 패터닝하는 동안, 상기 커패시터유전막(108) 또한 함께 패터닝될 수 있다. 이 경우에, 상기 커패시터유전막(108)은 상기 플레이트 전극(109) 및 상기 스토리지 노드(107) 사이에 잔존할 수 있다. 상기 스토리지 노드(107), 상기 커패시터유전막(108) 및 상기 플레이트 전극(109)은 셀 커패시터(110)를 구성할 수 있다. 또한, 상기 제 2 더미패턴(114) 및 상기 제 2 층간절연막(105) 사이에도 상기 커패시터유전막(108)이 잔존될 수 있다.
그 결과, 상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)은 동일한 물질막으로 형성될 수 있다. 상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)은 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나로 형성될 수 있다.
상기 제 2 더미패턴(114)은 상기 비트라인(97) 상에 부분적으로 중첩되도록 형성할 수 있다. 또한, 상기 제 2 더미패턴(114)은 평면도 상에서 보여 질 때 상기 제 1 더미패턴(104)으로부터 이격되도록 형성할 수 있다. 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114) 사이의 이격거리는 평면도 상에서 보여 질 때 사진공정의 한계해상도보다 작을 수 있다. 상기 제 2 더미패턴(114)의 바닥은 상기 제 1 더미패턴(104)의 바닥보다 상부레벨에 형성될 수 있다.
도 12를 참조하면, 상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)을 갖는 기판(81) 상에 제 3 층간절연막(115)을 형성한다. 상기 제 3 층간절연막(115)은 고밀도플라스마 산화막(HDP oxide), 비피에스지(BPSG) 막, PE-TEOS 막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 제 3 층간절연막(115)은 상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 이어서, 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정을 이용하여 상기 제 3 층간절연막(115)의 상부표면을 평탄화 할 수 있다. 결과적으로, 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114)은 상기 제 3 층간절연막(115), 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다.
패터닝 공정을 이용하여 제 1 콘택홀(118) 및 제 2 콘택홀(119)을 형성한다. 상기 패터닝 공정은 상기 제 3 층간절연막(115) 상에 포토레지스트 패턴과 같은 마스크패턴(도시하지 않음)을 형성하고, 상기 마스크패턴을 식각마스크로 사용하여 상기 제 3 층간절연막(115), 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)을 순차적으로 이방성 식각하는 것을 포함할 수 있다. 이 경우에, 상기 제 1 더미패턴(104), 상기 제 2 더미패턴(114) 및 상기 플레이트 전극(109)은 식각저지막의 역할을 할 수 있다. 이에 따라, 상기 제 3 층간절연막(115), 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)을 차례로 관통하여 상기 주변회로 영역(P)의 상기 비트라인(97)을 노출시키는 제 1 콘택홀(118)이 형성될 수 있다. 또한, 상기 셀 영역(C)에 상기 제 3 층간절연막(115)을 관통하여 상기 플레이트 전극(109)을 노출시키는 제 2 콘택홀(119)이 형성될 수 있다.
상기 제 1 콘택홀(118)은 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114) 사이에 형성할 수 있다. 즉, 상기 제 1 콘택홀(118)은 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114)에 의하여 상기 비트라인(97) 상에 자기정렬(self-aligned)될 수 있다. 결과적으로, 상기 패터닝 공정의 정렬여유를 충분히 확보할 수 있다. 상기 제 1 콘택홀(118)은 평면도 상에서 보여 질 때 정사각형, 직사각형, 원형, 또는 타원형으로 형성할 수 있다.
도 13을 다시 참조하면, 상기 제 1 콘택홀(118) 내에 제 1 콘택 플러그(123)를 형성한다. 동시에, 상기 제 2 콘택홀(119) 내에도 제 2 콘택 플러그(133)를 형성할 수 있다.
구체적으로, 상기 제 1 콘택홀(118) 및 상기 제 2 콘택홀(119)의 내벽들에 콘택 장벽금속막(121)을 형성할 수 있다. 상기 제 1 콘택홀(118) 및 상기 제 2 콘택홀(119)을 완전히 채우는 콘택 금속막(122)을 형성할 수 있다. 상기 콘택 장벽금속막(121) 및 상기 콘택 금속막(122)은 상기 제 3 층간절연막(115) 상에도 적층될 수 있다. 이어서, 상기 콘택 금속막(122) 및 상기 콘택 장벽금속막(121)을 평탄화하여 상기 제 1 콘택 플러그(123) 및 상기 제 2 콘택 플러그(133)를 형성할 수 있다. 상기 콘택 금속막(122) 및 상기 콘택 장벽금속막(121)의 평탄화에는 상기 제 3 층간절연막(115)을 을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 상기 콘택 장벽금속막(121)은 티타늄질화막(TiN)으로 형성할 수 있다. 상기 콘택 금속막(122)은 텅스텐(W) 막으로 형성할 수 있다. 다른 방법으로, 상기 콘택 금속막(122) 및 상기 콘택 장벽금속막(121)의 평탄화에는 에치백(etch back) 공정이 적용될 수도 있다. 그러나 상기 콘택 장벽금속막(121)은 생략될 수 있다.
상기 제 1 콘택 플러그(123) 및 상기 제 2 콘택 플러그(133)를 갖는 기판(81) 상에 장벽금속막(125) 및 금속막(126)을 차례로 적층할 수 있다. 상기 장벽금속막(125)은 티타늄질화막(TiN)으로 형성할 수 있다. 상기 금속막(126)은 텅스텐(W) 막으로 형성할 수 있다. 상기 장벽금속막(125) 및 상기 금속막(126)을 패터닝하여 상기 제 3 층간절연막(115) 상에 제 1 배선(127) 및 제 2 배선(137)을 형성할 수 있다. 상기 제 1 배선(127)은 상기 제 1 콘택 플러그(123)에 접촉하도록 형성될 수 있다. 상기 제 2 배선(137)은 상기 제 2 콘택 플러그(133)에 접촉하도록 형성될 수 있다. 그러나 상기 장벽금속막(125)은 생략될 수 있다.
결과적으로, 상기 제 1 배선(127)은 상기 제 3 층간절연막(115), 상기 제 2 층간절연막(105) 및 상기 제 1 층간절연막(99)을 차례로 관통하는 상기 제 1 콘택 플러그(123)에 의하여 상기 비트라인(97)에 전기적으로 접속될 수 있다. 상기 제 1 콘택 플러그(123)는 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114) 사이에 형성된다. 즉, 상기 제 1 콘택 플러그(123)는 상기 제 1 더미패턴(104) 및 상기 제 2 더미패턴(114)에 의하여 상기 비트라인(97) 상에 자기정렬(self-aligned)될 수 있다. 상기 제 1 콘택 플러그(123) 및 상기 비트라인(97)의 접촉면은 정사각형, 직사각형, 원형, 또는 타원형으로 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 도전성패턴, 제 1 더미패턴, 제 2 더미패턴, 및 콘택 플러그가 제공된다. 상기 제 1 더미패턴은 상기 도전성패턴 상에 부분적으로 중첩된다. 상기 제 2 더미패턴은 상기 제 1 더미패턴 보다 상부레벨에 배치되고, 상기 도전성패턴과 부분적으로 중첩된다. 상기 콘택 플러그는 상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이의 층간절연막을 관통하여 상기 도전성패턴에 접촉한다. 상기 제 1 더미패턴 및 상기 제 2 더미패턴은 상기 콘택 플러그를 형성하는 동안 식각저지막의 역할을 한다. 즉, 패터닝 공정의 정렬여유를 충분히 확보할 수 있다. 이에 따라, 상기 콘택 플러그는 상기 도전성패턴 상에 자기정렬 될 수 있다. 결과적으로, 자기정렬 콘택을 갖는 반도체소자를 구현할 수 있다.

Claims (20)

  1. 기판 상에 배치된 도전성패턴;
    상기 도전성패턴을 갖는 기판을 덮는 제 1 층간절연막;
    상기 제 1 층간절연막 상에 배치되고 상기 도전성패턴과 부분적으로 중첩되는 제 1 더미패턴;
    상기 제 1 더미패턴을 갖는 기판을 덮는 제 2 층간절연막;
    상기 제 2 층간절연막 상에 배치되고 상기 도전성패턴과 부분적으로 중첩되는 제 2 더미패턴;
    상기 제 2 더미패턴을 갖는 기판을 덮는 제 3 층간절연막; 및
    상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이에 배치되고, 상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 관통하여 상기 도전성패턴에 접촉하는 콘택 플러그를 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 제 1 더미패턴 및 상기 제 2 더미패턴은 상기 제 1 층간절연막, 상기 제 2 층간절연막 및 상기 제 3 층간절연막에 대하여 식각선택비를 갖는 물질막인 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 제 1 더미패턴은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 제 2 더미패턴은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이의 최소 거리는 사진 공정의 한계해상도 보다 작은 것을 특징으로 하는 반도체소자.
  6. 기판 상에 배치된 비트라인;
    상기 비트라인을 갖는 기판을 덮는 제 1 층간절연막;
    상기 제 1 층간절연막 상에 배치되고 상기 기판에 전기적으로 접속되는 스토리지 패드;
    상기 제 1 층간절연막 상에 배치되고 상기 비트라인과 부분적으로 중첩되는 제 1 더미패턴;
    상기 스토리지 패드 및 상기 제 1 더미패턴을 갖는 기판을 덮는 제 2 층간절 연막;
    상기 제 2 층간절연막을 관통하고 상기 스토리지 패드에 접촉되는 스토리지 노드;
    상기 스토리지 노드를 덮는 플레이트 전극;
    상기 제 2 층간절연막 상에 배치되고 상기 비트라인과 부분적으로 중첩되는 제 2 더미패턴;
    상기 플레이트 전극 및 상기 제 2 더미패턴을 갖는 기판을 덮는 제 3 층간절연막; 및
    상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이에 배치되고, 상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 관통하여 상기 비트라인에 접촉하는 콘택 플러그를 포함하는 디램(dynamic random access memory; DRAM).
  7. 제 6 항에 있어서,
    상기 스토리지 패드 및 상기 제 1 더미패턴은 동일한 물질막인 것을 특징으로 하는 디램(DRAM).
  8. 제 6 항에 있어서,
    상기 플레이트 전극 및 상기 제 2 더미패턴은 동일한 물질막인 것을 특징으로 하는 디램(DRAM).
  9. 제 6 항에 있어서,
    상기 제 1 더미패턴 및 상기 제 2 더미패턴은 상기 제 1 층간절연막, 상기 제 2 층간절연막 및 상기 제 3 층간절연막에 대하여 식각선택비를 갖는 물질막인 것을 특징으로 하는 디램(DRAM).
  10. 제 6 항에 있어서,
    상기 제 2 층간절연막은 질화막인 것을 특징으로 하는 디램(DRAM).
  11. 제 6 항에 있어서,
    상기 제 1 더미패턴은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 디램(DRAM).
  12. 제 6 항에 있어서,
    상기 제 2 더미패턴은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 디램(DRAM).
  13. 기판 상에 도전성패턴을 형성하고,
    상기 도전성패턴을 갖는 기판 상에 제 1 층간절연막을 형성하고,
    상기 제 1 층간절연막 상에 상기 도전성패턴과 부분적으로 중첩되는 제 1 더미패턴을 형성하고,
    상기 제 1 더미패턴을 갖는 기판 상에 제 2 층간절연막을 형성하고,
    상기 제 2 층간절연막 상에 상기 도전성패턴과 부분적으로 중첩되는 제 2 더미패턴을 형성하고,
    상기 제 2 더미패턴을 갖는 기판 상에 제 3 층간절연막을 형성하고,
    상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 관통하여 상기 도전성패턴에 접촉하는 콘택 플러그를 형성하는 것을 포함하되, 상기 콘택 플러그는 상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이에 형성되는 것을 특징으로 하는 반도체소자의 형성방법.
  14. 제 13 항에 있어서,
    상기 제 1 더미패턴은 상기 제 1 층간절연막 및 상기 제 2 층간절연막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  15. 제 13 항에 있어서,
    상기 제 2 더미패턴은 상기 제 1 층간절연막, 상기 제 2 층간절연막 및 상기 제 3 층간절연막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  16. 제 13 항에 있어서,
    상기 제 1 더미패턴은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  17. 제 13 항에 있어서,
    상기 제 2 더미패턴은 폴리실리콘 막, 텅스텐(W) 막, 알루미늄(Al) 막 및 구리(Cu) 막으로 이루어진 일군에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  18. 제 13 항에 있어서,
    상기 제 1 더미패턴 및 상기 제 2 더미패턴 사이의 거리는 사진 공정의 한계해상도 보다 작게 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  19. 제 13 항에 있어서,
    상기 콘택 플러그를 형성하는 것은
    상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 패터닝하여 상기 도전성패턴을 노출시키는 콘택홀을 형성하고,
    상기 콘택홀을 채우는 도전막을 형성하는 것을 포함하는 반도체소자의 형성방법.
  20. 제 19 항에 있어서,
    상기 도전막을 형성하기 전에
    등방성 식각 공정을 이용하여 상기 콘택홀을 확장하는 것을 더 포함하는 반도체소자의 형성방법.
KR1020060006994A 2006-01-23 2006-01-23 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법 KR100675303B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060006994A KR100675303B1 (ko) 2006-01-23 2006-01-23 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법
US11/420,203 US7564135B2 (en) 2006-01-23 2006-05-24 Semiconductor device having self-aligned contact and method of fabricating the same
CNB2007100044071A CN100559579C (zh) 2006-01-23 2007-01-22 具有自对准接触的半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060006994A KR100675303B1 (ko) 2006-01-23 2006-01-23 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법

Publications (1)

Publication Number Publication Date
KR100675303B1 true KR100675303B1 (ko) 2007-01-29

Family

ID=38015061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060006994A KR100675303B1 (ko) 2006-01-23 2006-01-23 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법

Country Status (3)

Country Link
US (1) US7564135B2 (ko)
KR (1) KR100675303B1 (ko)
CN (1) CN100559579C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100996305B1 (ko) 2008-11-07 2010-11-23 주식회사 동부하이텍 반도체 소자의 제조 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009037115A (ja) * 2007-08-03 2009-02-19 Sony Corp 半導体装置およびその製造方法、並びに表示装置
KR100977716B1 (ko) * 2008-05-21 2010-08-24 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
US7928577B2 (en) 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
US8164190B2 (en) * 2009-06-25 2012-04-24 International Business Machines Corporation Structure of power grid for semiconductor devices and method of making the same
US8373239B2 (en) 2010-06-08 2013-02-12 International Business Machines Corporation Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric
JP2012216643A (ja) * 2011-03-31 2012-11-08 Toshiba Corp 半導体記憶装置及びその製造方法
TWI447858B (zh) * 2012-02-03 2014-08-01 Inotera Memories Inc 隨機存取記憶體的製造方法
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10777510B2 (en) 2016-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including dummy via anchored to dummy metal layer
US10559594B2 (en) * 2017-04-11 2020-02-11 Ahmad Tarakji Approach to the manufacturing of monolithic 3-dimensional high-rise integrated-circuits with vertically-stacked double-sided fully-depleted silicon-on-insulator transistors
CN109411405A (zh) * 2017-08-17 2019-03-01 联华电子股份有限公司 半导体结构及其制作方法
US10276391B1 (en) 2018-06-13 2019-04-30 Globalfoundries Inc. Self-aligned gate caps with an inverted profile
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
CN114188282B (zh) * 2020-09-14 2022-10-28 长鑫存储技术有限公司 半导体器件及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
KR0136684B1 (en) * 1993-06-01 1998-04-29 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
KR0185298B1 (ko) * 1995-12-30 1999-04-15 김주용 반도체 소자의 콘택홀 매립용 플러그 형성방법
JPH10340953A (ja) 1997-06-09 1998-12-22 Nec Kyushu Ltd 半導体装置
US6245664B1 (en) * 1998-01-05 2001-06-12 Texas Instruments Incorporated Method and system of interconnecting conductive elements in an integrated circuit
KR100303366B1 (ko) * 1999-06-29 2001-11-01 박종섭 반도체 소자의 배선 형성방법
KR100385960B1 (ko) * 2001-06-16 2003-06-02 삼성전자주식회사 자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및그 제조 방법
JP2003031657A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7282757B2 (en) * 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100996305B1 (ko) 2008-11-07 2010-11-23 주식회사 동부하이텍 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
CN101009267A (zh) 2007-08-01
US7564135B2 (en) 2009-07-21
US20070170486A1 (en) 2007-07-26
CN100559579C (zh) 2009-11-11

Similar Documents

Publication Publication Date Title
KR100675303B1 (ko) 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법
KR100782488B1 (ko) 매립 배선들을 갖는 반도체소자 및 그 제조방법
KR100503519B1 (ko) 반도체 장치 및 그 제조방법
JP4612616B2 (ja) 半導体装置及びその製造方法
JP3810863B2 (ja) 高集積ｄｒａｍ素子及びその製造方法
US8304824B2 (en) Semiconductor device comprising buried word lines
US9159732B2 (en) Semiconductor device with buried gate and method for fabricating the same
US7511328B2 (en) Semiconductor device having raised cell landing pad and method of fabricating the same
US20060205141A1 (en) Method of fabricating semiconductor devices having buried contact plugs
US7547938B2 (en) Semiconductor devices having elongated contact plugs
JP2008288597A (ja) 半導体素子及びその製造方法並びにｄｒａｍの製造方法
KR100583965B1 (ko) 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
KR20110086338A (ko) 콘택 플러그를 갖는 반도체소자의 형성방법 및 관련된 소자
US20090256237A1 (en) Semiconductor device, manufacturing method thereof, and data processing system
JP5667240B2 (ja) 半導体素子の製造方法
JP2004023098A (ja) 半導体素子の製造方法
KR100434511B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
KR20140082281A (ko) 에어 스페이서를 포함하는 반도체 소자 및 그 제조 방법
US20040077143A1 (en) Semiconductor device and method for fabricating the same using damascene process
US6930341B2 (en) Integrated circuits including insulating spacers that extend beneath a conductive line
US6982199B2 (en) Bitline of semiconductor device having stud type capping layer and method for fabricating the same
US20080067692A1 (en) Semiconductor devices having contact pad protection for reduced electrical failures and methods of fabricating the same
US7084057B2 (en) Bit line contact structure and fabrication method thereof
KR100366620B1 (ko) 자기정합 콘택을 갖는 반도체 메모리장치 및 그 제조방법
US11785763B2 (en) Semiconductor devices having contact plugs

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 14