KR100996305B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법

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Abstract

본 발명은 다마신 공정(damascene) 또는 듀얼 다마신 공정(dual-damascene)시 이용되는 비아홀을 형성함에 있어서, 언더 에치(under etch)의 발생에 따른 비아홀 불량 여부를 공정 중에 용이하게 판단할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
이를 위해 웨이퍼의 상부에 금속 배선을 형성하는 금속 배선 형성 단계; 상기 금속 배선을 덮도록 상기 웨이퍼의 상부에 층간 절연막을 형성하는 층간 절연막 형성 단계; 상기 층간 절연막의 상면으로부터 비아홀을 형성하되, 상기 웨이퍼의 더미 영역에 형성된 상기 금속 배선에는 부분적으로 오정렬(misalign)된 비아홀을 형성하는 비아홀 형성 단계 및 상기 더미 영역에 형성된 비아홀의 패턴을 관찰하여 상기 비아홀의 불량 여부를 확인하는 패턴 확인 단계를 포함하는 반도체 소자의 제조 방법이 개시된다.
다마신, 상감, 비아홀, 더미, 패턴, 단차, 음영

Description

반도체 소자의 제조 방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 다마신 공정 또는 듀얼 다마신 공정시 이용되는 비아홀을 형성함에 있어서, 언더 에치(under etch)의 발생에 따른 비아홀 불량 여부를 공정 중에 용이하게 판단할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
구리는 비저항이 낮기 때문에 다층 금속 시스템에서 일반적으로 많이 사용된다. 그러나 구리를 제거하는 건식 에칭 공법이 아직까지 개발되지 않았기 때문에 구리를 이용한 배선을 형성하기 위해 다마신(damascene) 공정 또는 듀얼 다마신(dual-damascene) 공정이 개발되었다.
다마신 공정 또는 듀얼 다마신 공정은 절연층을 웨이퍼의 상부에 형성하고, 절연층에 포토 에칭 공법 등을 이용하여 비아홀 등의 패턴을 형성한다. 그리고 절연층의 상부에 시드층을 증착한 다음, 표면 전체를 금속을 전기 도금하여 비아홀의 내부에 금속을 채우게 된다. 또한, 그 이후, 패턴 외의 부분에 형성된 금속을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 이용하여 제거함으로써, 절연층의 패턴 사이에만 금속이 채워진 형태를 얻을 수 있다.
그리고 이러한 다마신 또는 듀얼 다마신 공정에서 절연층에 비아홀을 형성함에 있어서, 비아홀이 그 하부의 금속 배선이 드러날 때까지 오버 에치(over etch)되어 형성되는 것이 중요한다. 만약, 비아홀이 언더 에치(under etch)되어 금속 배선이 드러나지 않는다면, 이후 금속을 이용하여 비아홀을 채워도 하부의 금속 배선과 전기적으로 절연되어 반도체 소자의 불량을 야기하는 문제가 발생하기 때문이다.
그리고 이러한 비아홀의 불량 여부를 관찰하기 위해서는 종래 다마신 공정이 이루어진 후, 웨이퍼 샘플을 폴리싱(polishing)하면서 관찰하여 왔다. 그런데 이러한 방법은 반도체 소자 제조 공정의 진행 중에 확인이 어려워 공정 시간이 증가하게 되는 문제점이 있으며, 웨이퍼 샘플을 다시 활용할 수 없게 되어 비용이 많이 들게 되는 문제점이 있다.
또한, 이러한 방법을 이용하면 웨이퍼의 샘플은 비아홀이 올바르게 형성되었더라도, 다른 웨이퍼에서는 비아홀의 불량이 발생할 염려가 존재하기 때문에 신뢰성 및 수율의 확보에 어려움이 존재하는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 다마신 공정 또는 듀얼 다마신 공정시 이용되는 비아홀을 형성함에 있어서, 언더 에치(under etch)의 발생에 따른 비아홀 불량 여부를 공정 중에 용이하게 판단할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 웨이퍼의 상부에 금속 배선을 형성하는 금속 배선 형성 단계; 상기 금속 배선을 덮도록 상기 웨이퍼의 상부에 층간 절연막을 형성하는 층간 절연막 형성 단계; 상기 층간 절연막의 상면으로부터 비아홀을 형성하되, 상기 웨이퍼의 더미 영역에 형성된 상기 금속 배선에는 부분적으로 오정렬(misalign)된 비아홀을 형성하는 비아홀 형성 단계 및 상기 더미 영역에 형성된 비아홀의 패턴을 관찰하여 상기 비아홀의 불량 여부를 확인하는 패턴 확인 단계를 포함할 수 있다.
여기서, 상기 비아홀 형성 단계는 상기 더미 영역에 형성된 비아홀의 직경과 상기 금속 배선의 폭의 중심이 어긋나고, 부분적으로 겹쳐서 오정렬되도록 상기 비아홀을 형성하는 것일 수 있다.
그리고 상기 비아홀 형성 단계는 상기 웨이퍼의 셀 영역에 형성된 비아홀의 크기와 동일하게 상기 더미 영역에 비아홀을 형성하는 것일 수 있다.
또한, 상기 비아홀 형성 단계는 상기 더미 영역에 형성된 금속 배선의 측면이 노출되어 단차가 형성되도록 오버 에치하여 상기 비아홀을 형성하는 것일 수 있다.
또한, 상기 비아홀 형성 단계는 상기 단차가 상기 더미 영역에 형성된 비아홀의 내부에 위치하도록 상기 비아홀을 오정렬하여 형성하는 것일 수 있다.
또한, 상기 패턴 확인 단계는 주사 전자 현미경(SEM)을 이용하여 상기 더미 영역에 형성된 비아홀 내부의 패턴을 확인하는 것일 수 있다.
또한, 상기 패턴 확인 단계는 상기 더미 영역에 형성된 비아홀 내부의 패턴에 대해 명암을 측정하여 상기 웨이퍼 전체에 형성된 비아홀의 불량 여부를 확인하는 것일 수 있다.
또한, 상기 패턴 확인 단계는 상기 더미 영역에 형성된 비아홀의 내부에서 명암의 변화가 있으면, 오버 에치로 판단하고, 명암의 변화가 없으면 언더 에치로 판단하는 것일 수 있다.
또한, 상기 패턴 확인 단계는 상기 오버 에치로 판단시 후속 공정을 진행하고, 상기 언더 에치로 판단시 상기 비아홀 형성 단계의 식각 시간을 증가시키는 것일 수 있다.
또한, 상기 금속 배선 단계 및 층간 절연막 형성 단계의 사이에는 상기 금속 배선을 덮도록 식각 방지막을 형성하는 식각 방지막 형성 단계가 더 이루어질 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 소자의 제조 방법은 웨이퍼의 더미 영역에 더미 금속 배선 및 이에 오정렬(misalign)된 더미 비아홀을 구비하고, 더미 비아홀의 내부를 주사 전자 현미경으로 관찰하여 오버 에치 또는 언더 에치 여부를 판단하여, 웨이퍼를 소모함이 없이 공정 진행 중에 비아홀의 불량 여부를 판단함으로써 공정 시간의 단축 및 공정 비용의 절감을 이룰 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명에 따른 반도체 소자의 제조 방법을 설명하도록 한다.
도 1은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우챠트이다. 도 2는 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 금속 배선 형성 단계를 설명하기 위한 도면이다. 도 3은 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 식각 방지막 형성 단계를 설명하기 위한 도면이다. 도 4는 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 층간 절연막 형성 단계를 설명하기 위한 도면이다. 도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 비아홀 형성 단계를 설명하기 위한 도면이다. 도 6a 및 도 6b는 본 발명에 따 른 반도체 소자의 제조 방법에 이용되는 패턴 확인 단계를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자의 제조 방법은 금속 배선 형성 단계(S1), 층간 절연막 형성 단계(S3), 비아홀 형성 단계(S4), 패턴 확인 단계(S5)를 포함한다. 또한, 상기 금속 배선 형성 단계(S1)과 층간 절연막(S3)의 사이에는 식각 방지막 형성 단계(S2)가 더 이루어질 수도 있다. 이하에서는 도 1의 각 단계들을 도 2 내지 도 6b를 함께 참조하여 상세히 설명하도록 한다.
도 1 및 도 2를 참조하면, 먼저 웨이퍼(10)의 상부에 금속 배선(20, 21)을 형성하는 금속 배선 형성 단계(S1)가 이루어진다.
상기 웨이퍼(wafer, 10)는 반도체 소자가 형성되기 위한 기본을 제공한다. 상기 웨이퍼(10)는 이후 공정을 통해 반도체 다이를 형성한 이후, 소잉(sawing) 공정을 이용하여 각 반도체 다이별로 분리된다. 상기 웨이퍼(10)는 반도체 다이를 형성하는 셀 영역(10a), 상기 반도체 다이를 형성하지 않고 소잉(sawing)되는 더미(dummy) 영역(10b)으로 구분될 수 있다.
상기 금속 배선(20, 21)은 상기 셀 영역(10a)의 상부에 형성되는 셀 금속 배선(20)과 상기 더미 영역(10b)의 상부에 형성되는 더미 금속 배선(21)를 포함하여 형성된다. 즉, 상기 금속 배선(20, 21) 중에서 상기 셀 금속 배선(20)은 실제 반도체 소자를 구성하는 것인 반면, 상기 더미 금속 배선(10b)는 실제 반도체 소자를 구성하지 않으며 하기할 바와 같이, 비아홀의 형성시 언더 에치가 발생했는지 여부를 판단하는데 이용된다.
도 1 및 도 3을 참조하면, 이후 상기 금속 배선(20, 21)의 상부에 식각 방지막(30)을 형성하는 식각 방지막 형성 단계(S2)가 이루어질 수 있다. 상기 식각 방지막(30)은 상기 웨이퍼(10)의 전면에 걸쳐서 상기 금속 배선(20, 21)을 덮도록 형성된다. 상기 식각 방지막(30)은 이후 비아홀을 형성하기 위한 에칭이 이루어지는 공정시, 식각률의 차이에 따라 식각 종료점을 지시하는 역할을 한다. 상기 식각 방지막(30)의 재질로는 일반적으로 실리콘 질화막(SiN) 등이 사용되나, 상기 재질로 본 발명의 내용을 한정하는 것은 아니다.
도 1 및 도 4를 참조하면, 상기 식각 방지막(30)의 상부에 층간 절연막(40)을 형성하는 층간 절연막 형성 단계(S3)가 이루어진다. 상기 층간 절연막(Inter Metal Dielectric, IMD, 40)은 상기 식각 방지막(30)을 덮도록 상기 웨이퍼(10)의 상면에 형성된다. 상기 층간 절연막(40)은 다마신 공정(또는 듀얼 다마신 공정)에 따라 상기 금속 배선(20, 21)과 그 상부에 형성될 금속 배선을 전기적으로 분리시킨다. 따라서, 상기 금속 배선(20, 21)에 형성된 비아홀을 따라서만, 그 상부의 금속 배선이 전기적으로 연결될 수 있다. 상기 층간 절연막(40)은 이를 위해 실리콘 산화막(SiO2) 등의 재질이 사용될 수 있으나, 상기 재질로서 본 발명의 내용을 한정하는 것은 아니다.
도 1 및 도 5a를 참조하면, 상기 층간 절연막(40)의 상면으로부터 하부 방향으로 비아홀(50, 51)을 형성하는 비아홀 형성 단계(S4)가 이루어진다. 여기서, 도 5a는 비아홀에 오버 에치(over etch)가 수행된 것을 도시한 것이다. 상기 비아홀(50, 51)은 상기 셀 영역(10a)에 형성된 셀 비아홀(50)과 상기 더미 영역(51)에 형성된 더미 비아홀(51)을 포함하여 이루어진다.
상기 셀 비아홀(50)은 상기 셀 금속 배선(20)의 상면에 닿도록 정렬(align)되어 형성된다. 따라서, 상기 셀 비아홀(50)을 따라서 상기 셀 금속 배선(20)이 노출되므로 다마신 공정이 수행되면, 상기 셀 금속 배선(20)이 상부층과 전기적으로 연결될 수 있다.
상기 더미 비아홀(51)은 상기 더미 금속 배선(21)의 상면에 닿도록 형성된다. 그런데 상기 더미 비아홀(51)은 상기 더미 금속 배선(21)과 오정렬(misalign)되어 형성된다. 즉, 상기 더미 비아홀(51)의 직경은 상기 더미 금속 배선(21)의 폭과 중심이 다소 어긋나 있으며, 다만 부분적으로 겹쳐지도록 형성된다. 그 결과, 상기 더미 금속 배선(21)은 상기 더미 비아홀(51)을 통해 부분적으로 노출된다.
또한, 상기 식각 방지막(30) 및 더미 영역(10b)에서의 식각률은 더미 금속 배선(21)의 식각률보다 높다. 따라서, 이러한 식각률의 차이에 의해, 상기 비아홀(50, 51) 형성을 위한 에칭 이후 상기 더미 금속 배선(21)의 측면은 더미 비아홀(51)을 통해 외부로 노출된다. 결국, 상기 금속 배선(21)의 노출된 측면에 의해 상기 비아홀(51)의 하부면에는 단차(51a)가 형성된다.
또한, 상기 더미 비아홀(51)은 상기 셀 영역(10a)에 형성된 셀 비아홀(50)의 크기와 동일하게 상기 더미 영역(10b)에 형성될 수 있다. 비아홀(50, 51)의 형성을 위한 에칭 공정시 비아홀(50, 51)의 직경에 따라서 그 식각률이 달라질 수 있다. 따라서, 상기 더미 비아홀(51)을 상기 셀 비아홀(50)과 동일한 직경을 갖도록 설계함으로써, 하기할 바와 같이 상기 더미 비아홀(51)에 대한 측정을 통해 상기 셀 비아홀(50)의 적정성 여부를 보다 정확하게 판단할 수 있다.
한편, 도 5b는 식각시 언더 에치(under etch)가 발생된 것을 도시한 것이다. 도 5b를 참조하면, 상기 식각 정지막(30)의 에칭이 끝까지 이루어지지 않아서, 상기 금속 배선(20, 21)이 상기 비아홀(50', 51')을 통해 노출되지 않는다. 따라서, 이후 다마신 공정이 진행되어도 상기 금속 배선(20, 20')이 상부층과 전기적으로 연결되지 않기 때문에 반도체 소자의 불량이 발생하게 된다.
도 1 및 도 6a를 참조하면, 상기 더미 비아홀(51)의 내부를 주사 전자 현미경(Scanning Electron Microscope, SEM)으로 관찰하여 패턴을 확인하는 패턴 확인 단계(S5)가 이루어진다. 도 6a는 오버 에치(over etch)가 발생된 경우에 더미 비아홀(51) 내부를 주사 현미경으로 관찰한 결과를 도시한 것이다. 상기 더미 비아홀(51)의 내부에서는 상기 단차(51a)를 경계로 상기 웨이퍼의 더미 영역(10b)과 상기 더미 금속 배선(21)이 노출된다. 따라서, 상기 주사 전자 현미경으로 관찰할 경우, 상기 단차(51a)를 경계로 상기 더미 영역(10b)과 금속 배선(21)이 모두 관찰되 며, 재질상의 차이로 명암이 상이하게 관찰된다. 이 때, 상기 더미 영역(10b)에 비해 상기 더미 금속 배선(21)이 더 어둡게 관찰된다. 그리고 상기 명암의 차이에 의해 상기 더미 영역(10b)과 더미 금속 배선(21)이 상기 비아홀(51)을 통해 노출된 것을 확인할 수 있다. 따라서, 상기 더미 비아홀(51)을 포함한 비아홀(50, 51)은 제대로 형성되어 있으므로, 시드층(seed layer)을 형성하고 전기도금을 수행하는 등 상기 다마신 공정의 추후 단계를 진행하게 된다.
한편, 도 6b은 언더 에치(under etch)가 발생된 경우에 더미 비아홀(51') 내부를 주사 현미경으로 관찰한 결과를 도시한 것이다. 오버 에치의 발생시 상기 식각 방지막(30)이 완전히 식각되지 않으므로, 상기 더미 비아홀(51')을 통해서 상기 식각 방지막(30)이 노출된다. 따라서, 상기 더미 비아홀(51')을 주사 전자 현미경으로 관찰했을 때, 더미 비아홀(51') 내부에 단차가 형성되지 않으므로, 명암의 차이가 발생하지 않는다. 결국, 언더 에치 발생시 더미 비아홀(51') 내부를 주사 전자 현미경으로 관찰하면, 단일한 하나의 층으로 관찰된다. 따라서, 상기 더미 비아홀(51')을 포함한 비아홀(50', 51')이 제대로 형성되지 않았으므로, 불량으로 판단하게 되며, 이후 다른 웨이퍼(10)를 이용한 공정에서 불량을 방지하기 위해 에칭 시간 마진을 증가시키는 등의 보정 작업을 수행하게 된다.
상기와 같이 하여, 본 발명에 따른 반도체 소자의 제조 방법은 더미 영역(10b)에 더미 금속 배선(21) 및 이에 오정렬(misalign)된 더미 비아홀(51)을 구 비하고, 더미 비아홀(51)의 내부를 주사 전자 현미경으로 관찰하여 오버 에치 또는 언더 에치 여부를 판단하여, 웨이퍼(10)를 소모함이 없이 공정 진행 중에 비아홀의 불량 여부를 판단함으로써 공정 시간의 단축 및 공정 비용의 절감을 이룰 수 있다.
도 1은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우챠트이다.
도 2는 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 금속 배선 형성 단계를 설명하기 위한 도면이다.
도 3은 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 식각 방지막 형성 단계를 설명하기 위한 도면이다.
도 4는 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 층간 절연막 형성 단계를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 비아홀 형성 단계를 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 패턴 확인 단계를 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10; 웨이퍼 10a; 셀 영역
10b; 더미 영역 20; 셀 금속 배선
21; 더미 금속 배선 30; 식각 방지막
40; 층간 절연막 50, 50'; 셀 비아홀
51, 51'; 더미 비아홀 51a; 단차

Claims (10)

  1. 웨이퍼의 상부에 금속 배선을 형성하는 금속 배선 형성 단계;
    상기 금속 배선을 덮도록 상기 웨이퍼의 상부에 층간 절연막을 형성하는 층간 절연막 형성 단계;
    상기 층간 절연막의 상면으로부터 비아홀을 형성하되, 상기 웨이퍼의 더미 영역에 형성된 상기 금속 배선에는 부분적으로 오정렬(misalign)된 비아홀을 형성하는 비아홀 형성 단계; 및
    상기 더미 영역에 형성된 비아홀의 패턴을 관찰하여 상기 비아홀의 불량 여부를 확인하는 패턴 확인 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 비아홀 형성 단계는 상기 더미 영역에 형성된 비아홀의 직경과 상기 금속 배선의 폭의 중심이 어긋나고, 부분적으로 겹쳐서 오정렬되도록 상기 비아홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 비아홀 형성 단계는 상기 웨이퍼의 셀 영역에 형성된 비아홀의 크기와 동일하게 상기 더미 영역에 비아홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 비아홀 형성 단계는 상기 더미 영역에 형성된 금속 배선의 측면이 노출되어 단차가 형성되도록 오버 에치하여 상기 비아홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 비아홀 형성 단계는 상기 단차가 상기 더미 영역에 형성된 비아홀의 내부에 위치하도록 상기 비아홀을 오정렬하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 패턴 확인 단계는 주사 전자 현미경(SEM)을 이용하여 상기 더미 영역에 형성된 비아홀 내부의 패턴을 확인하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 패턴 확인 단계는 상기 더미 영역에 형성된 비아홀 내부의 패턴에 대해 명암을 측정하여 상기 웨이퍼 전체에 형성된 비아홀의 불량 여부를 확인하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 패턴 확인 단계는 상기 더미 영역에 형성된 비아홀의 내부에서 명암의 변화가 있으면, 오버 에치로 판단하고, 명암의 변화가 없으면 언더 에치로 판단하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 패턴 확인 단계는 상기 오버 에치로 판단시 후속 공정을 진행하고, 상기 언더 에치로 판단시 상기 비아홀 형성 단계의 식각 시간을 증가시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1항에 있어서,
    상기 금속 배선 단계 및 층간 절연막 형성 단계의 사이에는 상기 금속 배선을 덮도록 식각 방지막을 형성하는 식각 방지막 형성 단계가 더 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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