JP4873517B2 - 半導体装置及びその製造方法 - Google Patents

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    • H01L2924/04941—TiN

Description

本発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してパッド電極と接続された貫通電極を有する。また、当該半導体装置は、当該裏面上に半田等の金属部材から成るボール状の導電端子が格子状に複数配列されたものである。
そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板（例えばプリント基板）上の配線パターンに接続している。このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。
次に、従来例に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法の概略を説明する。最初に、半導体基板の表面に、第１の絶縁膜を介してパッド電極を形成する。次に、半導体基板の裏面からパッド電極に到達するビアホールを、当該半導体基板のエッチングにより形成する。さらに、ビアホール内を含む半導体基板の裏面上に、当該ビアホールの底部でパッド電極を露出する第２の絶縁膜を形成する。
さらに、ビアホール内の第２の絶縁膜上に、当該底部で露出されたパッド電極と電気的に接続された貫通電極を形成する。また、同時に、上記貫通電極と接続した配線層を半導体基板の裏面の第２の絶縁膜上に形成する。次に、上記配線層上を含む半導体基板の裏面上に保護層を形成し、上記保護層の一部を開口して上記配線層の一部を露出する。さらに、その配線層上に導電端子を形成してもよい。その後、半導体基板をダイシングにより複数の半導体チップに切断分離する。
なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
特開２００３−３０９２２１号公報
次に、上述した従来例に係る半導体装置の製造方法の一部の工程を、図面を参照して説明する。図１９は、従来例に係る半導体装置の製造方法を示す断面図である。図１９は、従来例に係る半導体装置の製造方法を示す断面図である。
図１９に示すように、いわゆる前工程において、不図示の電子デバイスが形成された半導体基板５０の表面に第１の絶縁膜５１を介して第１のパッド電極層５２が形成されている。さらに、第１のパッド電極層５２上には、第２のパッド電極層５５が形成されている。第２のパッド電極層５５の一部上、及び第１の絶縁膜５１上には、第２のパッド電極層５５を露出する開口部５３Ｗを有した第２の絶縁膜５３が形成されている。
ここで、不図示の電子デバイス等の回路テストにおいて、半導体装置の表面の開口部５３Ｗを通して、上述した第２のパッド電極層５５上にプローブピン７０を接触させる。しかしながら、プローブピン７０を第２のパッド電極層５５に接触させる際には、プローブピン７０が第２のパッド電極層５５に接触する際に、第２のパッド電極層５５に削れ等の損傷が生じ、当該損傷が第１のパッド電極層にまで影響を与えていた。例えば、第２のパッド電極層５５から第１のパッド電極層５２に到達するような削れ等の損傷が生じていた。
そのため、その後の工程において、半導体基板５０の裏面から第１のパッド電極層５２上の第１の絶縁膜５１に到達するビアホールを例えばドライエッチング、ウェットエッチング、もしくはプラズマエッチングにより形成する際、第１のパッド電極層５２に生じた上記損傷に対して当該エッチングが集中して、第１のパッド電極５２もしくは第２のパッド電極５５の破損を招いていた。
また、上記損傷による破損が生じた第１のパッド電極層５２上を含むビアホール内に、例えば銅（Ｃｕ）から成る不図示の貫通電極が形成された後では、当該貫通電極と第１のパッド電極層５２との間に、接続不良が生じる場合があった。即ち、貫通電極を有する半導体装置の信頼性が低下するという問題が生じていた。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりが低下していた。
そこで本発明は、貫通電極を有する半導体装置及びその製造方法において、当該半導体装置の信頼性及び歩留まりの向上を図る。
本発明の半導体装置及びその製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有するものである。即ち、本発明の半導体装置は、半導体チップと、前記半導体チップの表面上に第１の絶縁膜を介して形成された第１のパッド電極層と、前記第１のパッド電極層上に形成された第２の絶縁膜と、前記第２の絶縁膜に開口された第１のビアホール内に形成された金属プラグと、前記第２の絶縁膜上に形成され、前記金属プラグを介して前記第１のパッド電極層と電気的に接続された第２のパッド電極層と、前記半導体チップの裏面から前記第１のパッド電極層に到達する第２のビアホールと、前記第２のビアホール内に形成され、かつ当該第２のビアホールを通して前記第１のパッド電極層と電気的に接続された貫通電極と、を備え、前記金属プラグが前記第１及び第２のパッド電極層の中央もしくは中央近傍を除いた領域に形成されていることを特徴とする。
また、本発明の半導体装置は、上記構成に加えて、前記第２のパッド電極層の一部上及び前記第２の絶縁膜上に形成され、かつ当該第２のパッド電極層を露出する開口部を有した第１の保護層と、前記貫通電極と電気的に接続されて前記半導体チップの裏面上に延びる配線層と、前記配線層を含む前記半導体チップ上に、当該配線層の一部上を露出するように形成された第２の保護層と、を備えることを特徴とする。さらに、本発明の半導体装置は、上記構成に加えて、前記貫通電極は、前記第２のビアホール内に不完全に埋め込まれるような厚さで形成されていることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板の表面上に第１の絶縁膜を介して第１のパッド電極層を形成する工程と、前記第１のパッド電極層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、第１のパッド電極層を露出する第１のビアホールを形成する工程と、前記第１のビアホール内に、金属プラグを形成する工程と、前記第２の絶縁膜上に、前記金属プラグを介して前記第１のパッド電極層と電気的に接続された第２のパッド電極層を形成する工程と、前記半導体基板の裏面から前記第１のパッド電極層に到達する第２のビアホールを形成する工程と、前記第２のビアホールを通して前記第１のパッド電極層と電気的に接続された貫通電極を形成する工程と、前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、前記金属プラグを形成する工程が、当該金属プラグを前記第１及び第２のパッド電極層の中央もしくは中央近傍を除いた領域に形成することを特徴とする。
また、本発明の半導体装置の製造方法は、上記工程に加えて、第２のパッド電極層上を含む前記第２の絶縁膜上に、前記第２のパッド電極層を露出する開口部を有した第１の保護層を形成する工程と、前記貫通電極と電気的に接続されて前記半導体基板の裏面上に延びる配線層を形成する工程と、前記配線層を含む前記半導体基板上に、当該配線層の一部上を露出するようにして第２の保護層を形成する工程と、を有することを特徴とする。さらに、本発明の製造方法は、上記工程に加えて、前記貫通電極を形成する工程は、当該貫通電極を前記第２のビアホール内に不完全に埋め込むような厚さで形成することを特徴とする。
本発明によれば、第１のパッド電極層と第２のパッド電極層とが、それらに挟まれる第２の絶縁膜に形成された第１のビアホール内の金属プラグによって接続されている。そのため、回路テスト時等のプローブピンが第２のパッド電極層に接触する際に、当該第２のパッド電極層に削れ等の損傷が生じた場合においても、第２の絶縁膜もしくは金属プラグが保護層もしくは緩衝層の機能を果たし、当該損傷は第１のパッド電極層に影響されにくくなる。即ち、第１のパッド電極層に上記損傷が生じて当該第１のパッド電極層が破損することを極力抑止することができる。
また、第２の絶縁膜の存在により、第１及び第２のパッド電極層の残留応力に対して、いわゆる応力コントロールを行うことができる。即ち、半導体基板にビアホールを形成する際に、それまで第１及び第２のパッド電極層に蓄積されていた残留応力がビアホールの空間の方向に向かって開放されるようとする際に、第１及び第２のパッド電極層がビアホールの空間に押し出されて湾曲するように変形しようとする動きを、第２の絶縁膜の存在によって第１の及び第２のパッド電極層の接着性が向上することにより、極力抑止することができる。
また、第１のパッド電極層の破損もしくは変形を極力抑止することができるため、ビアホールの底部で当該第１のパッド電極層と接続される貫通電極との接続不良が抑止され、貫通電極と第１のパッド電極層との接続に係る信頼性が向上する。
このように、第１のパッド電極層を貫通電極との接続用として、また第２のパッド電極層をプローブピンとの接続用として、それぞれのパッド電極層の機能を低下させずに使い分けることが可能となる。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりを向上することができる。
次に、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１乃至図１６は、本実施形態に係る半導体装置の製造方法を示す断面図である。なお、図１乃至図１６は、半導体基板のうち、不図示のダイシングラインの近傍を示している。
最初に、図１に示すように、表面に不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。また、半導体基板１０は、好ましくは約１３０μｍの膜厚を有している。
次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば、Ｐ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。また、第１の絶縁膜１１は、好ましくはＣＶＤ法により、約０．８μｍの膜厚を有して形成される。
次に、半導体基板１０の表面の第１の絶縁膜１１上に、不図示の電子デバイスと接続された外部接続用電極である第１のパッド電極層１２を形成する。第１のパッド電極層１２は、例えばアルミニウム（Ａｌ）から成り、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。
次に、図２に示すように、半導体基板１０の表面上、即ち、第１のパッド電極層１２上及び第１の絶縁膜１１上に、当該第１のパッド電極層１２を覆うようにして、第２の絶縁膜１３を形成する。第２の絶縁膜１３は、例えば、シリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第２の絶縁膜１３は、好ましくは約０．２μｍ〜１μｍの膜厚を有して形成される。
次に、図３に示すように、第２の絶縁膜１３上の所定の領域に、第１のレジスト層４１を選択的に形成する。第１のレジスト層４１を形成する上記第２の絶縁膜１３上の所定の領域とは、後述する第１のパッド電極層１２の一部上に局所的に形成される第１のビアホールの形成領域を除く領域である。
次に、第１のレジスト層４１をマスクとして、好ましくはドライエッチングにより第２の絶縁膜１３を選択的にエッチングし、局所的に第２の絶縁膜１３の一部を開口して第１のパッド電極層１２を露出する第１のビアホール１０１を形成する。第１のビアホール１０１の底部では、第１のパッド電極層１２が露出される。
ここで、第１のビアホール１０１は、所定の間隔を有して、第１のパッド電極層５２の両端部、もしくはその近傍上に形成されることが好ましい。もしくは、第１のビアホール１０１は、第１のパッド電極層１２の一部上であれば、上記以外の位置に形成されてもよい。また、第１のビアホール１０１は、約０．５μｍの径を有して形成されることが好ましい。上記エッチングの完了後、第１のレジスト層４１を除去する。
次に、図４に示すように、前記第１のビアホール１０１内に、金属から成るプラグ１４を形成する。ここで、プラグ１４は、第２の絶縁膜１３の表面と同一面上に至るまで第１のビアホールに埋め込まれるようにして形成される。プラグ１４は、タングステン（Ｗ）もしくはタングステン合金から成る金属プラグであることが好ましい。もしくは、プラグ１４は、上記以外の金属から成るものであってもよい。例えば、プラグ１４は、高温アルミニウム（Ａｌ）のようなものでもよい。
また、プラグ１４の形成方法は、特に限定されないが、例えば次に示すようなダマシン法であってもよい。即ち、図示しないが、第１のビアホール１０１内を含む第２の絶縁膜１３の全面上に例えばタングステン（Ｗ）から成る金属層を形成した後、当該金属層を、いわゆるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって第２の絶縁膜１３の表面が露出するまで研磨する。これにより、上記構成を有するプラグ１４が形成される。もしくは、プラグ１４は、上記以外の方法により形成されてもよい。
次に、図５に示すように、プラグ１４上を含む第２の絶縁膜１３の全面上に、第２のパッド電極層１５を形成する。ここで、第２のパッド電極層１５は、第１のビアホール１０１のプラグ１４を介して、第１のパッド電極層１２と電気的及び機械的に接続される。また、第２のパッド電極層１５は、例えばアルミニウム（Ａｌ）から成り、好ましくは約０．３μｍ〜２μｍの膜厚を有して形成される。
次に、図６に示すように、第２のパッド電極層１５上の所定の領域に、第２のレジスト層４２を選択的に形成する。第２のレジスト層４２を形成する第２のパッド電極１５上の所定の領域とは、全ての第１のビアホール１０１の開口部を包含する領域である。本実施形態では、その一例として、第１のパッド電極層１２の形成領域と重畳する領域に、第２のレジスト層４２が形成されている。
次に、第２のレジスト層４２をマスクとして、好ましくはドライエッチングにより、第２のパッド電極層１５を選択的にエッチングする。このエッチングにより、第２のパッド電極層１５は、不要な部分が除去されるようにパターニングされる。上記エッチングの完了後、第２のレジスト層４２を除去する。
次に、図７に示すように、第２のパッド電極層１５を覆うようにして、第２のパッド電極層１５上及び第２の絶縁膜１３上に、第１の保護層１６をする。第１の保護層１６は、いわゆるパッシベーション膜として機能するものであり、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成ることが好ましい。
次に、図８に示すように、第１の保護層１６上の所定の領域に、第３のレジスト層４３を選択的に形成する。第３のレジスト層４３を形成する第１の保護層１６上の所定の領域とは、後述する開口部１６Ｗを形成しない領域、即ち、第２のパッド電極１５の一部上及び第２のパッド電極１５の形成領域以外の領域である。
次に、第３のレジスト層４３をマスクとして、第１の保護層を好ましくはドライエッチングによりエッチングして、第２のパッド電極層１５を露出する開口部１６Ｗを形成する。上記エッチングの完了後、第３のレジスト層４３を除去する。この開口部１６Ｗを通して、第２のパッド電極層１５は、半導体装置の回路テスト等を行う際の不図示のプローブピンを接触させるための電極としても用いられる。
上述したように、第１のパッド電極層１２と第２のパッド電極層１５とは、それらに挟まれる第２の絶縁膜１３に形成された第１のビアホール１０１内のプラグ１４によって接続されている。このように、第１のパッド電極層１２と第２のパッド電極層１５を離間させたため、回路テスト時等のプローブピンが第２のパッド電極層１５に接触する際に、当該第２のパッド電極層１５に削れ等の損傷が生じた場合においても、第２の絶縁膜１３もしくはプラグ１４が保護層もしくは緩衝層の機能を果たし、当該損傷は第１のパッド電極層１２に影響されにくくなる。即ち、第１のパッド電極層１２に上記損傷が生じることを極力抑止することができる。
なお、本実施形態の説明では、従来構造が、２つのパッド電極層が積層されたものについて、それぞれのパッド電極層を絶縁膜を介して離間させるものとして説明したが、従来構造のパッド電極層が１つのものを２つのパッド電極層に分断し、それらを同様に離間配置する技術も、本発明に含まれる。
次に、図９に示すように、半導体基板１０の裏面上に、第４のレジスト層４４を選択的に形成する。即ち、第４のレジスト層４４は、半導体基板１０の裏面上のうち、第１のパッド電極層１２に対応する位置に開口部を有するようにして形成される。
次に、この第４のレジスト層４４をマスクとして、好ましくはドライエッチング法により、半導体基板１０をエッチングする。このとき、例えば、エッチングガスとしては、ＳＦ６やＯ２やＣ４Ｆ８等を含むガスを用いる。そして、エッチングガスとしてＳＦ６やＯ２を用いた場合には、そのエッチング条件として、例えば、そのパワーは約１．５ＫＷのパワーで、ガス流量は３００／３０ｓｃｃｍで、圧力は２５Ｐａであることが好ましい。
こうして、上記エッチングにより、第１のパッド電極層１２上で半導体基板１０の裏面から当該表面に貫通する第２のビアホール１０２が形成される。第２のビアホール１０２の底部では、第１の絶縁膜１１が露出されている。
ここで、上記エッチングの際、第１のパッド電極層１２には、回路テスト時等のプローブピンの接触による損傷が生じていない。そのため、従来例にみられたように、第１のパッド電極層１２の損傷部位にドライエッチングやウェットエッチングに用いるエッチングガスやエッチング溶液が侵入することで第１のパッド電極層１２が破損することを、極力抑止することができる。
また、第２のビアホール１０２の形成前の上記回路テスト時等において、不図示のプローブピンの接触の際に、第２のパッド電極層１５が変形しても、当該変形は、第２の絶縁膜１３もしくはプラグ１４により緩和され、第１のパッド電極層１２に影響されにくくなる。即ち、第１のパッド電極層１２が、ビアホールの空間に押し出されて湾曲するように変形することを極力抑止することができる。
次に、図１０に示すように、第４のレジスト層４４をマスクとして、好ましくはドライエッチングにより、第２のビアホール１０２の底部で露出する第１の絶縁膜１１の一部を選択的に除去する。これにより、第２のビアホール１０２の底部で第１のパッド電極層１２の一部が露出される。上記エッチングの完了後、第４のレジスト層４４を除去する。
次に、図１１に示すように、第２のビアホール１０２内を含む半導体基板１０の裏面上に、第３の絶縁膜１８を形成する。第３の絶縁膜１８は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第３の絶縁膜１８は、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。
次に、図１２に示すように、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより、第３の絶縁膜１８のエッチングを行う。ここで、第２のビアホール１０２の底部の第３の絶縁膜１８は、当該第２のビアホール１０２の深さに応じて、半導体基板１０の裏面上の第３の絶縁膜１８よりも薄く形成される。そのため、上記エッチングにより、第２のビアホール１０２の底部では、第３の絶縁膜１８が除去されて第１のパッド電極層１２の一部が露出されるが、半導体基板１０の裏面上及び第２のビアホール１０２の側壁では、第３の絶縁膜１８が残存する。
次に、図１３に示すように、第２のビアホール１０２内及び半導体基板１０の裏面の第３の絶縁膜１８上に、バリアメタル層１９を形成する。バリアメタル層１９は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層から成る。
バリアメタル層１９は、例えば、スパッタ法、ＣＶＤ法、無電解メッキ法、もしくはその他の成膜方法によって形成される。このバリアメタル層１９上には不図示のシード層が形成される。このシード層は、後述する配線形成層２０Ａをメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。
なお、第２のビアホール１０２の側壁の第３の絶縁膜１８がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリアメタル層１９は省略してもよい。
次に、半導体基板１０の裏面上に形成されたバリアメタル層１９及びシード層を被覆するように配線形成層２０Ａを形成する。ここで、前記配線形成層２０Ａは、例えば電解メッキ法により、例えば銅（Ｃｕ）から成る金属層である。
そして、図１４に示すように、前記配線形成層２０Ａ上の所定の領域に第５のレジスト層４５を形成する。そして、前記第５のレジスト層４５をマスクとして、前記配線形成層２０Ａをパターニングして貫通電極２０、及びこの貫通電極２０と連続し、電気的に接続された配線層２１を形成する。メッキ膜厚は、貫通電極２０が第２のビアホール１０２内に不完全に埋め込まれるような厚さに調整される。もしくは、貫通電極２０は、第２のビアホール１０２内に完全に埋め込まれるように形成されてもよい。なお、前記第５のレジスト層４５を形成する上記所定の領域とは、第２のビアホール１０２の形成領域を除く領域であり、かつ後述する所定のパターンを有した配線層２１を形成しない半導体基板１０の裏面上の領域である。
ここで、貫通電極２０は、シード層及びバリアメタル層１９を介して、第２のビアホール１０２の底部で露出するパッド電極１２と電気的に接続されて形成される。また、貫通電極２０と連続する配線層２１は、シード層及びバリアメタル層１９を介して、半導体基板１０の裏面上に所定のパターンを有して形成される。続いて、前記第５のレジスト層４５を除去した後に、前記配線層２１及びシード層をマスクとして、前記バリアメタル層１９をパターニング除去する。
なお、上述した貫通電極２０と配線層２１は、それぞれ別工程によって形成されてもよい。また、貫通電極２０及び配線層２１の形成は、上述したような銅（Ｃｕ）を用いた電解メッキ法によらず、その他の金属及び成膜方法によって形成されてもよい。例えば、貫通電極２０及び配線層２１は、アルミニウム（Ａｌ）もしくはアルミニウム合金等から成り、例えば、スパッタ法により形成されてもよい。この場合、第２のビアホール１０２を含む半導体基板１０の裏面上に不図示のバリアメタル層を形成した後、当該バリアメタル層上に上記金属から成る貫通電極及び配線層をスパッタ法により形成する。そして、第２のビアホール１０２の形成領域を除く当該配線層上の所定の領域に不図示のレジスト層を形成し、当該レジスト層をマスクとして配線層をパターニングすればよい。もしくは、貫通電極２０及び配線層２１は、ＣＶＤ法により形成されてもよい。
次に、図１５に示すように、第２のビアホール１０２内を含む半導体基板１０の裏面上、即ち、バリアシード層１９上、貫通電極２０上及び配線層２１上に、これらを覆うようにして、保護層２２を形成する。保護層２２は、例えばレジスト材料等から成る。第２の保護層２２のうち配線層２１に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層２１上に、例えばハンダ等の金属から成るボール状の導電端子２３が形成される。
次に、図１６に示すように、不図示のダイシングラインに沿って当該半導体基板１０をダイシングする。これにより、貫通電極２０を有した半導体置チップ１０Ａから成る複数の半導体装置が完成する。
上述したように、本実施形態の半導体装置及びその製造方法によれば、回路テスト時等にプローブピンが第２のパッド電極層１５に接触する際に、当該第２のパッド電極層１５に削れ等の損傷が生じた場合においても、第２の絶縁膜１３もしくはプラグ１４が保護層もしくは緩衝層の機能を果たし、当該損傷は第１のパッド電極層１２に影響されにくくなる。即ち、第１のパッド電極層１２に上記損傷を起因とする破損が生じることを極力抑止することができる。
また、上記プローブピンの接触の際に、第２のパッド電極層１５が半導体チップ１０Ａ（半導体基板１０）の裏面の方向に向けて湾曲するように変形した場合においても、上記変形は、第２の絶縁膜１３もしくはプラグ１４により緩和され、第１のパッド電極層１２に影響されにくくなる。即ち、第１のパッド電極層１２が、ビアホールの空間に押し出されて湾曲するように変形することを極力抑止することができる。
また、第１のパッド電極層１２と第２のパッド電極層１５は、第２の絶縁膜１３にそれぞれ接続されているため、第２のパッド電極層１５の変形が極力抑止される。そのため、第２のビアホール１０２の底部で当該第１のパッド電極層１２と接続される貫通電極２０との接続不良が抑止され、貫通電極２０と第１のパッド電極層１２との接続に係る信頼性が向上する。
このように、第１のパッド電極層１２を貫通電極２０との接続用として、また第２のパッド電極層１５をプローブピンとの接続用として、それぞれのパッド電極層の機能を低下させずに使い分けることが可能となる。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりを向上することができる。
なお、上述した実施形態では、開口部１６Ｗで露出する第２のパッド電極層１５は、半導体装置の回路テスト等を行う際の不図示のプローブピンを接続するための電極としたが、本発明はこれに限定されない。例えば、本発明は、開口部１６Ｗで露出する第２のパッド電極層１５に、不図示の導電端子を形成するものであってもよい。この場合、当該導電端子が形成された半導体装置に表面上に、さらに他の半導体装置を積層して、両者の電気的な接続を確立してもよい。
また、上述した実施形態は、導電端子２３の形成に制限されない。即ち、貫通電極２０及び配線層２１と、不図示の回路基板との電気的な接続が可能であれば、導電端子２３は必ずしも形成される必要は無い。例えば、半導体装置がＬＧＡ（Ｌａｎｄ Ｇｒｉｐ Ａｒｒａｙ）型の半導体装置である場合、保護層２２から局所的に露出する配線層２１の一部上に、導電端子２３を形成する必要はない。
また、上述した実施形態は、配線層２１の形成に制限されない。即ち、貫通電極２０が第２のビアホール１０２に完全に埋め込まれて形成される場合、配線層２１は必ずしも形成される必要は無い。例えば、当該貫通電極２０は、配線層２１及び導電端子２３を介さずに不図示の回路基板と直接接続されてもよい。もしくは、貫通電極２０は、第２のビアホール１０２の開口部で露出する当該貫通電極２０上に導電端子２３を備え、配線層２１を介さずに、当該導電端子２３を介して不図示の回路基板と接続されてもよい。
また、上述した実施形態では、第１のパッド電極層１２と第２のパッド電極層１５との間に形成された第２の絶縁膜１３に、所定の間隔を有して３つ以上のプラグ１４が形成されているが、本発明はこれに限定されず、以下に示す図１７もしくは図１８のように形成されてもよい。図１７及び図１８は、本実施形態に係る半導体装置を示す断面図である。
即ち、本発明の半導体装置は、図１７に示すように、第１のパッド電極層１２と第２のパッド電極層１５との一方の端部をコンタクトする１つのプラグ１４Ａが、第２の絶縁膜１３に形成されるものであってもよい。もしくは、本発明の半導体装置は、図１８に示すように、第１のパッド電極層１２と第２のパッド電極層１５との両端部をコンタクトする２つのプラグ１４Ｂが、第２の絶縁膜１３に形成されるものであってもよい。ここで、上記プラグ１４Ａ,１４Ｂのいずれも、プローブピンの接触頻度の高い第１及び第２のパッド電極層１２,１５の中央もしくは中央近傍の領域に重畳しないようにして形成されている。
そのため、プローブピンの接触頻度の高い上記領域では、第２の絶縁膜１３と接する第１のパッド電極層１２及び第２のパッド電極層１５の面積が広がって、第２のパッド電極層１５の損傷や変形が第１のパッド電極層１２に影響することをより確実に抑止することが可能になる。また、両パッド電極層間の接着性が増すため、パッド電極層の変形が抑止される。
本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 従来例に係る半導体装置の製造方法を示す断面図である。

Claims (6)

  1. 半導体チップと、
    前記半導体チップの表面上に第１の絶縁膜を介して形成された第１のパッド電極層と、
    前記第１のパッド電極層上に形成された第２の絶縁膜と、
    前記第２の絶縁膜に開口された第１のビアホール内に形成された金属プラグと、
    前記第２の絶縁膜上に形成され、前記金属プラグを介して前記第１のパッド電極層と電気的に接続された第２のパッド電極層と、
    前記半導体チップの裏面から前記第１のパッド電極層に到達する第２のビアホールと、
    前記第２のビアホール内に形成され、かつ当該第２のビアホールを通して前記第１のパッド電極層と電気的に接続された貫通電極と、を備え、
    前記金属プラグが前記第１及び第２のパッド電極層の中央もしくは中央近傍を除いた領域に形成されていることを特徴とする半導体装置。
  2. 前記第２のパッド電極層の一部上及び前記第２の絶縁膜上に形成され、かつ当該第２のパッド電極層を露出する開口部を有した第１の保護層と、
    前記貫通電極と電気的に接続されて前記半導体チップの裏面上に延びる配線層と、
    前記配線層を含む前記半導体チップ上に、当該配線層の一部上を露出するように形成された第２の保護層と、を備えることを特徴とする請求項１記載の半導体装置。
  3. 前記貫通電極は、前記第２のビアホール内に不完全に埋め込まれるような厚さで形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 半導体基板の表面上に第１の絶縁膜を介して第１のパッド電極層を形成する工程と、
    前記第１のパッド電極層上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜に、第１のパッド電極層を露出する第１のビアホールを形成する工程と、
    前記第１のビアホール内に、金属プラグを形成する工程と、
    前記第２の絶縁膜上に、前記金属プラグを介して前記第１のパッド電極層と電気的に接続された第２のパッド電極層を形成する工程と、
    前記半導体基板の裏面から前記第１のパッド電極層に到達する第２のビアホールを形成する工程と、
    前記第２のビアホールを通して前記第１のパッド電極層と電気的に接続された貫通電極を形成する工程と、
    前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、
    前記金属プラグを形成する工程が、当該金属プラグを前記第１及び第２のパッド電極層の中央もしくは中央近傍を除いた領域に形成することを特徴とする半導体装置の製造方法。
  5. 前記第２のパッド電極層上を含む前記第２の絶縁膜上に、前記第２のパッド電極層を露出する開口部を有した第１の保護層を形成する工程と、
    前記貫通電極と電気的に接続されて前記半導体基板の裏面上に延びる配線層を形成する工程と、
    前記配線層を含む前記半導体基板上に、当該配線層の一部上を露出するようにして第２の保護層を形成する工程と、を有することを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記貫通電極を形成する工程は、当該貫通電極を前記第２のビアホール内に不完全に埋め込むような厚さで形成することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
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Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
US7772116B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
JP5242063B2 (ja) * 2006-03-22 2013-07-24 株式会社フジクラ 配線基板の製造方法
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP5143382B2 (ja) * 2006-07-27 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
JP5103861B2 (ja) * 2006-10-13 2012-12-19 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板および電子機器
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
JP5584474B2 (ja) * 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
JP5010948B2 (ja) * 2007-03-06 2012-08-29 オリンパス株式会社 半導体装置
JP5154819B2 (ja) 2007-04-03 2013-02-27 新光電気工業株式会社 基板及びその製造方法
KR100881199B1 (ko) 2007-07-02 2009-02-05 삼성전자주식회사 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
KR100906065B1 (ko) 2007-07-12 2009-07-03 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8193615B2 (en) 2007-07-31 2012-06-05 DigitalOptics Corporation Europe Limited Semiconductor packaging process using through silicon vias
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
TW200913090A (en) * 2007-09-07 2009-03-16 Azurewave Technologies Inc Metal conductive structure applied to module IC and method for manufacturing the same
JP4799542B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2009224492A (ja) * 2008-03-14 2009-10-01 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
JP2009283503A (ja) * 2008-05-19 2009-12-03 Panasonic Corp 半導体装置及びその製造方法
WO2009140798A1 (zh) * 2008-05-21 2009-11-26 精材科技股份有限公司 电子元件封装体及其制作方法
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
JP5683961B2 (ja) * 2008-10-28 2015-03-11 株式会社アドバンテスト 試験装置および回路モジュール
CN101740421B (zh) * 2008-11-17 2011-08-17 中芯国际集成电路制造(上海)有限公司 晶圆及制作方法、系统级封装结构及封装方法
WO2010061551A1 (ja) * 2008-11-25 2010-06-03 パナソニック株式会社 半導体装置および電子機器
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
DE102009004725A1 (de) * 2009-01-15 2010-07-29 Austriamicrosystems Ag Halbleiterschaltung mit Durchkontaktierung und Verfahren zur Herstellung vertikal integrierter Schaltungen
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
CN101562162B (zh) * 2009-05-12 2013-01-09 南通华科知识产权服务有限公司 一种平板显示装置焊盘结构
US8173536B2 (en) * 2009-11-02 2012-05-08 Stats Chippac, Ltd. Semiconductor device and method of forming column interconnect structure to reduce wafer stress
US8471367B2 (en) 2009-11-12 2013-06-25 Panasonic Corporation Semiconductor device and method for manufacturing semiconductor device
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8580682B2 (en) * 2010-09-30 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective TSV formation
US9190325B2 (en) 2010-09-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation
TWI422001B (zh) * 2010-11-05 2014-01-01 Unimicron Technology Corp 半導體裝置及其製法
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8466559B2 (en) * 2010-12-17 2013-06-18 Intel Corporation Forming die backside coating structures with coreless packages
FR2970119B1 (fr) 2010-12-30 2013-12-13 St Microelectronics Crolles 2 Sas Puce de circuits integres et procede de fabrication.
FR2970118B1 (fr) 2010-12-30 2013-12-13 St Microelectronics Crolles 2 Puce de circuits integres et procede de fabrication.
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
JP5754239B2 (ja) * 2011-05-24 2015-07-29 ソニー株式会社 半導体装置
JP5984134B2 (ja) 2012-05-15 2016-09-06 ローム株式会社 半導体装置およびその製造方法、電子部品
DE102012210480A1 (de) * 2012-06-21 2013-12-24 Robert Bosch Gmbh Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
JP2014013810A (ja) 2012-07-04 2014-01-23 Seiko Epson Corp 基板、基板の製造方法、半導体装置、及び電子機器
KR102031908B1 (ko) 2013-02-06 2019-10-14 삼성전자주식회사 관통 전극을 갖는 반도체 소자 및 그 형성 방법
US10115579B2 (en) * 2016-11-30 2018-10-30 Asm Technology Singapore Pte Ltd Method for manufacturing wafer-level semiconductor packages
EP3460835B1 (en) * 2017-09-20 2020-04-01 ams AG Method for manufacturing a semiconductor device and semiconductor device

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4097890A (en) 1976-06-23 1978-06-27 Hewlett-Packard Company Low parasitic capacitance and resistance beamlead semiconductor component and method of manufacture
DE3850855T2 (de) * 1987-11-13 1994-11-10 Nissan Motor Halbleitervorrichtung.
FR2637151A1 (fr) * 1988-09-29 1990-03-30 Commissariat Energie Atomique Procede de realisation de connexions electriques a travers un substrat
US5056216A (en) 1990-01-26 1991-10-15 Sri International Method of forming a plurality of solder connections
US5229647A (en) 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5149674A (en) * 1991-06-17 1992-09-22 Motorola, Inc. Method for making a planar multi-layer metal bonding pad
US5336626A (en) 1992-03-18 1994-08-09 Samsung Electronics Co., Ltd. Method of manufacturing a MESFET with an epitaxial void
US5248903A (en) 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
US5432119A (en) 1994-01-31 1995-07-11 Hughes Aircraft Company High yield electron-beam gate fabrication method for sub-micron gate FETS
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
WO1996013062A1 (en) 1994-10-19 1996-05-02 Ceram Incorporated Apparatus and method of manufacturing stacked wafer array
US6204074B1 (en) * 1995-01-09 2001-03-20 International Business Machines Corporation Chip design process for wire bond and flip-chip package
JPH08293523A (ja) 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
JPH09321175A (ja) * 1996-05-30 1997-12-12 Oki Electric Ind Co Ltd マイクロ波回路及びチップ
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
EP0851724B1 (en) 1996-12-26 2003-10-22 Matsushita Electric Industrial Co., Ltd. Printed circuit board and electric components
US5910687A (en) 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
EP0860876A3 (de) 1997-02-21 1999-09-22 DaimlerChrysler AG Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP3724110B2 (ja) * 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
US5985749A (en) 1997-06-25 1999-11-16 Vlsi Technology, Inc. Method of forming a via hole structure including CVD tungsten silicide barrier layer
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
US6137129A (en) * 1998-01-05 2000-10-24 International Business Machines Corporation High performance direct coupled FET memory cell
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
JP3382549B2 (ja) * 1998-11-02 2003-03-04 キヤノン株式会社 半導体装置及びアクティブマトリクス基板
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
US6110816A (en) * 1999-03-05 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for improving bondability for deep-submicron integrated circuit package
US6031293A (en) 1999-04-26 2000-02-29 United Microelectronics Corporation Package-free bonding pad structure
US6300670B1 (en) 1999-07-26 2001-10-09 Stmicroelectronics, Inc. Backside bus vias
JP3468188B2 (ja) * 2000-01-24 2003-11-17 ヤマハ株式会社 半導体装置とその製法
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
JP3778256B2 (ja) 2000-02-28 2006-05-24 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP4329235B2 (ja) 2000-06-27 2009-09-09 セイコーエプソン株式会社 半導体装置及びその製造方法
US6562709B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6512292B1 (en) * 2000-09-12 2003-01-28 International Business Machines Corporation Semiconductor chip structures with embedded thermal conductors and a thermal sink disposed over opposing substrate surfaces
KR100366635B1 (ko) 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
JP4771607B2 (ja) 2001-03-30 2011-09-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP3530149B2 (ja) 2001-05-21 2004-05-24 新光電気工業株式会社 配線基板の製造方法及び半導体装置
JP2003045877A (ja) 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
US6734568B2 (en) * 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP4703061B2 (ja) 2001-08-30 2011-06-15 富士通株式会社 薄膜回路基板の製造方法およびビア形成基板の形成方法
JP2003168818A (ja) 2001-09-18 2003-06-13 Anritsu Corp 順メサ型アバランシェフォトダイオード及びその製造方法
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
US6960837B2 (en) 2002-02-26 2005-11-01 International Business Machines Corporation Method of connecting core I/O pins to backside chip I/O pads
EP2560199B1 (en) * 2002-04-05 2016-08-03 STMicroelectronics S.r.l. Process for manufacturing a through insulated interconnection in a body of semiconductor material
JP4212293B2 (ja) * 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6716737B2 (en) * 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6902872B2 (en) 2002-07-29 2005-06-07 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
JP2004103761A (ja) 2002-09-09 2004-04-02 Renesas Technology Corp 半導体装置製造ライン
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
JP3970150B2 (ja) * 2002-10-16 2007-09-05 三洋電機株式会社 ボンディングパッド及びその形成方法
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP2004186422A (ja) * 2002-12-03 2004-07-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP4322508B2 (ja) 2003-01-15 2009-09-02 新光電気工業株式会社 半導体装置の製造方法
JP4145301B2 (ja) * 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
TWI239629B (en) * 2003-03-17 2005-09-11 Seiko Epson Corp Method of manufacturing semiconductor device, semiconductor device, circuit substrate and electronic apparatus
JP3972846B2 (ja) 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP2004311948A (ja) 2003-03-27 2004-11-04 Seiko Epson Corp 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法
US7247939B2 (en) 2003-04-01 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metal filled semiconductor features with improved structural stability
JP4130158B2 (ja) 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
US7453158B2 (en) * 2003-07-31 2008-11-18 Nvidia Corporation Pad over active circuit system and method with meshed support structure
JP4323303B2 (ja) 2003-12-17 2009-09-02 株式会社フジクラ 基板の製造方法
TWI249767B (en) 2004-02-17 2006-02-21 Sanyo Electric Co Method for making a semiconductor device
JP4850392B2 (ja) 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4803964B2 (ja) 2004-03-17 2011-10-26 三洋電機株式会社 電極構造
JP4373866B2 (ja) 2004-07-16 2009-11-25 三洋電機株式会社 半導体装置の製造方法
JP4376715B2 (ja) 2004-07-16 2009-12-02 三洋電機株式会社 半導体装置の製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4443379B2 (ja) 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
US7485967B2 (en) 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection

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