JP2010205921A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2010205921A
JP2010205921A JP2009049664A JP2009049664A JP2010205921A JP 2010205921 A JP2010205921 A JP 2010205921A JP 2009049664 A JP2009049664 A JP 2009049664A JP 2009049664 A JP2009049664 A JP 2009049664A JP 2010205921 A JP2010205921 A JP 2010205921A
Authority
JP
Japan
Prior art keywords
hole
main surface
etching
insulating layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009049664A
Other languages
English (en)
Inventor
Narutoshi Igarashi
考俊 五十嵐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Priority to JP2009049664A priority Critical patent/JP2010205921A/ja
Priority to US12/714,849 priority patent/US8890322B2/en
Publication of JP2010205921A publication Critical patent/JP2010205921A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】貫通配線が断線しにくい信頼性の高い半導体装置１および前記半導体装置１の製造方法を提供する。
【解決手段】電気回路１１が形成された第１の主面１０Ａと第１の主面１０Ａと対向する第２の主面１０Ｂとを有し第１の主面１０Ａと第２の主面１０Ｂとを貫通する貫通孔１０Ｃのある半導体基板１０と、電気回路１１と接続された複数の導体配線層１２と、貫通孔１０Ｃの第１の主面１０Ａの開口部である貫通孔開口部と同じ位置に同じ大きさの絶縁層開口部のある複数の層間絶縁層１３と、を有する多層配線層１４と、導体配線層１２と接続され絶縁層開口部を覆う電極パッド１６と、貫通孔内に形成され電極パッド１６と接続した貫通配線層１９Ａと、貫通配線層１９Ａと一体に形成された接続用配線層１９Ｂと、有する引き出し配線層１９と、を具備する。
【選択図】図３

Description

本発明は、半導体基板を貫通する貫通配線を有する半導体装置および前記半導体装置の製造方法に関する。
近年、半導体装置の小型化および薄型化等の要求が高まっている。そこで、半導体基板を貫通する貫通配線を有するチップサイズパッケージ（ＣＳＰ）型および積層型マルチチップパッケージ（ＭＣＰ）型の半導体装置が開発された。すなわち、半導体基板のデバイス等の電気回路が形成された面上の電極パッドを、基板を貫通した配線を介して他面側に電気接続する半導体装置である。例えば、特開２００５−１０１２６８号公報には、表面側に形成されたデバイスの電極パッドから貫通配線を介して裏面側に信号等の入出力端子であるバンプまで電気的に接続した半導体装置が開示されている。
また、出願人は、特開２００８−２１８８３１号公報において、異方性エッチング法によるテーパ形状貫通孔を有する半導体装置を開示している。
しかし、電気回路から電極パッドまでの配線は複雑に多層配線化されており、多層配線層の最上層の配線層により電極パッドが形成されている場合には、電極パッドと半導体基板との間に存在する層間絶縁層の総厚が厚くなる。このため半導体基板に貫通孔を形成しさらに層間絶縁層にも開口を形成すると、貫通孔開口部と層間絶縁層の絶縁層開口部とが接する部分に、貫通配線層の断線等の不具合の原因となる段差が発生する。
また、厚い層間絶縁層をエッチングにより除去し開口を形成するには長時間を要する。このためエッチマスクであるフォトレジストが変質し除去困難となることがある。一方、半導体基板の貫通孔内部に半導体絶縁層を形成後に、貫通孔、正確には半導体絶縁層をエッチマスクとして層間絶縁層をエッチングする場合には、半導体絶縁層の膜減りによる加工精度の低下等が発生することがある。
特開２００５−１０１２６８号公報 特開２００８−２１８８３１号公報
本発明は、貫通配線の断線が発生しにくい信頼性の高い半導体装置および前記半導体装置の製造方法を提供することを目的とする。
本発明の一態様によれば、電気回路が形成された第１の主面と前記第１の主面と対向する第２の主面とを有し前記第１の主面と前記第２の主面とを貫通する貫通孔のある半導体基板と、
前記電気回路と接続された複数の導体配線層と、前記貫通孔の前記第１の主面の開口部である貫通孔開口部と同じ位置に同じ大きさの絶縁層開口部のある複数の層間絶縁層と、を有する前記第１の主面に形成された多層配線層と、
前記導体配線層と接続され前記絶縁層開口部を覆う電極パッドと、
貫通孔内に形成され前記電極パッドと接続した貫通配線層と、前記貫通配線層と一体に、第２の主面側に形成された接続用配線層と、有する引き出し配線層と、を具備する半導体装置が提供される。
また、本発明の別の一態様によれば、電気回路が形成された第１の主面と前記第１の主面と対向する第２の主面とを有する半導体基板と、前記電気回路と接続された複数の導体配線層と複数の層間絶縁層とを有する第１の主面上の多層配線層と、前記導体配線層と接続された前記層間絶縁層上の電極パッドと、を有する素子基板を準備する素子基板準備工程と、
第２の主面側から、前記半導体基板をエッチングし、前記電極パッドと対向する位置に前記電極パッドよりも小さな貫通孔開口部を有する貫通孔を形成する貫通孔形成工程と、
前記貫通孔が形成された前記半導体基板をエッチマスクとして、前記第２の主面側から前記層間絶縁層をエッチングし、前記貫通孔開口部と同じ位置に絶縁層開口部を形成する層間絶縁層エッチング工程と、を具備することを特徴とする半導体装置の製造方法が提供される。
本発明は、貫通配線の断線が発生しにくい信頼性の高い半導体装置および前記半導体装置の製造方法を提供する。
第１実施形態の半導体装置を第１の主面側から観察した平面図である。 第１実施形態の半導体装置を第２の主面側から観察した平面図である。 第１実施形態の半導体装置の断面構造を説明するための模式図である。 第１実施形態の半導体装置の製造方法を説明するための部分断面構造を示す模式図である。 第１実施形態の半導体装置の製造方法を説明するための部分断面構造を示す模式図である。 第２実施形態の半導体装置の製造方法を説明するための部分断面構造を示す模式図である。
＜第１の実施の形態＞
以下、図面を参照して本発明の第１の実施の形態を説明する。図１は第１実施形態の半導体装置を第１の主面側から観察した平面図であり、図２は第１実施形態の半導体装置を第２の主面側から観察した平面図であり、図３は第１実施形態の半導体装置の断面構造を説明するための模式図である。
図１に示すように、本実施形態の半導体装置１は、略矩形の半導体基板１０を有し、半導体基板１０の第１の主面１０Ａには、例えば半導体素子、光学素子またはマイクロマシン等の電気回路１１を有するデバイスが形成されている。そして、デバイスの電気回路１１と電気的に導体配線層１２を介して接続された入出力信号用の電極パッド１６が、半導体基板１０の縁辺部に沿って複数形成されている。
電極パッド１６は、例えば、アルミニウム等の導電層からなり、半導体基板１０の第１の主面１０Ａに形成された、導体配線層１２を絶縁する層間絶縁層１３の上層に形成されている。また、電極パッド１６の上層にはシリコン酸化膜等の絶縁膜からなる保護膜１５が形成され、この保護膜１５には、電極パッド１６の一部を外部に露呈するための開口が形成されている。
なお、導体配線層１２は、図１では簡略化して表示しているが、複数の導体が複数の層間絶縁層１３を介して立体的に配線された多層配線層である。
そして、図２に示すように、半導体基板１０の第２の主面１０Ｂには、それぞれの電極パッド１６と接続された複数のバンプ２１が形成されている。すなわち、後述するように、貫通配線層１９Ａ（図３参照）および接続用配線層１９Ｂ（図３）を介して、電極パッド１６とバンプ２１とは電気的に接続されている。また、半導体基板１０の第２の主面１０Ｂは、バンプ２１の領域に開口を有する保護膜２０で覆われている。
第２の主面１０Ｂにバンプ２１を有する半導体装置１はワイヤボンディング等を用いることなく各種装置等への直接的な実装が可能となっている。
次に、図３を用いて本実施形態の半導体装置１の貫通配線構造等について説明する。図３は、図１または図２のＩＩＩ線−ＩＩＩ線における部分断面図である。なお、図３は図示を容易にするために各層の層厚比率等が実際とは異なっている模式図である。
図３に示すように、半導体基板１０は、電気回路１１が形成された第１の主面１０Ａと第１の主面１０Ａと対向する第２の主面１０Ｂとを有する平板である。そして半導体基板１０には、第１の主面１０Ａと第２の主面１０Ｂとを貫通する貫通孔１０Ｃがある。
第１の主面１０Ａの多層配線層１４は、複数の導体配線層１２Ａ〜１２Ｅと複数の層間絶縁層１３Ａ〜１３Ｅとを有する。なお、複数の導体配線層１２Ａ〜１２Ｅ等の全体をいうときは、末尾のアルファベットを削除して導体配線層１２等という。導体配線層１２は電気回路１１と電極パッド１６とを接続している。そして、層間絶縁層１３には、貫通孔１０Ｃの第１の主面１０Ａの開口部である貫通孔開口部と同じ位置に同じ大きさの絶縁層開口１３Ａの絶縁層開口部がある。なお電極パッド１６は絶縁層開口部を覆っている、すなわち、絶縁層開口部が露出するところがないように全体にかぶさっている。そして、電極パッド１６の第２の主面１０Ｂ側と接続した貫通配線層１９Ａと貫通配線層１９Ａと一体に形成された接続用配線層１９Ｂからなる引き出し配線層１９の上部にバンプ２１が形成されている。
本実施の形態の半導体装置１においては、絶縁層開口部と貫通孔開口部とが同じ大きさである、言い換えれば、貫通孔開口部と絶縁層開口部とが接する部分に、貫通配線層の断線等の不具合の原因となる段差がない。このため、半導体装置１は貫通配線層１９Ａの断線が発生しにくく、信頼性が高い。
また、貫通孔１０Ｃは、第２の主面１０Ｂの開口部が、第１の主面１０Ａの貫通孔開口部よりも大きいテーパ形状である。このため、半導体装置１は貫通配線層１９Ａの断線が発生しにくく、信頼性が高い。
次に、図４および図５を用いて、本実施形態の半導体装置１の製造方法について説明する。図４および図５は本実施形態の半導体装置の製造方法を説明するための、図３と同じ部分を示す断面構造模式図である。
＜素子基板準備工程＞ 図４（Ａ）〜図４（Ｂ）
電気回路１１が形成された第１の主面１０Ａと第１の主面１０Ａと対向する第２の主面１０Ｂとを有する平板の単結晶シリコン（１００）基板である半導体基板１０が準備される。
なお、図４（Ａ）においては半導体基板１０の内部に半導体回路である電気回路１１が形成されている例を示しているが、半導体基板１０上に半導体基板１０とは別の部材により電気回路１１等が形成されていてもよい。
次に、図４（Ｂ）に示すように、半導体基板１０上に多層配線層１４が形成される。多層配線層１４は、例えば、アルミニウム等からなる導体層形成、導体層パターニング、シリコン酸化膜等からなる層間絶縁層形成、ＣＭＰ（ケミカルメカニカルポリシング）による平坦化処理、を順に繰り返し行うこと等により形成され、複数の層間絶縁層１３により絶縁された複数の導体配線層１２からなる立体配線層である。図４（Ｂ）では３層構造の多層配線層１４を例示しているが、複雑な立体配線を有する多層配線層１４は多くの層を積層しているため、膜厚が厚い。多層配線層１４の膜厚、すなわち層間絶縁層１３の膜厚は、１μｍ超、例えば、３μｍ以上５０μｍ未満である。また、層間絶縁層はシリコン窒化物、ポリイミド、または公知の各種Ｌｏｗ−ｋ材料を用いることができる。
なお、多層配線層１４の電極パッド１６が形成される領域は、電気的接続のために一部分のみに導体配線層１２を有している複数の層間絶縁層１３から構成されている。
多層配線層１４の上に、銅またはアルミニウム等からなる電極パッド１６が形成され、さらに、電極パッド１６部分に開口を有するシリコン酸化膜等の絶縁膜からなる保護膜１５が形成される。なお、保護膜１５の電極パッド１６部分の開口は評価のためのものであり形成しなくともよい。また多層配線層１４の一部を電極パッド１６として用いてもよい。
以上の工程により、電気回路１１と接続された複数の導体配線層１２と複数の層間絶縁層１３とを有する多層配線層１４と、導体配線層１２と接続された層間絶縁層１３上の電極パッド１６と、を有する素子基板３が準備される。
＜貫通孔形成工程＞ 図４（Ｃ）〜図４（Ｄ）
次に、図４（Ｃ）に示すように、第２の主面１０Ｂの電極パッド１６と対向する位置に開口１７Ａを有するエッチマスク層１７が形成される。エッチマスク層１７は、例えばシリコン酸化膜のようなハードマスク、またはフォトレジストのようなソフトマスクを用いて形成される。
そして、図４（Ｄ）に示すように、第２の主面側から半導体基板１０をエッチングし、電極パッド１６と対向する位置に電極パッド１６よりも小さな貫通孔開口部を有するテーパ形状の貫通孔１０Ｃが形成される。ここで、貫通孔開口部は第１の主面１０Ａにおける貫通孔１０Ｃの開口部である。なお、層間絶縁層１３に対してエッチング選択比の極めて大きなエッチング方法、例えばＴＭＡＨ溶液によるウエットエッチング処理を用いて単結晶シリコンをエッチングすると、層間絶縁層１３は事実上エッチングされないため、層間絶縁層１３がエッチングストップ層となる。すなわち、図４（Ｄ）に示すように、貫通孔１０Ｃは半導体基板１０を貫通しているが、素子基板３は貫通していないビアホールとして形成される。
テーパ状の貫通孔１０Ｃは、例えば、半導体基板１０として単結晶シリコン（１００）基板を用い、ＫＯＨまたはＴＭＡＨ等のアルカリ溶液でウエットエッチング処理を行うことにより、＜１００＞方向のエッチング速度が＜１１１＞方向のエッチング速度より相対的に早い、異方性エッチングとなるため、容易に形成することができる。なお、異方性ウエットエッチングでは電極パッド１６よりも小さな貫通孔開口部を形成するためには、貫通孔１０Ｃのテーパ形状を考慮してエッチマスク層１７の開口１７Ａの大きさを設定しておく。
また、テーパ形状の貫通孔１０Ｃ形成には、ＩＣＰ−ＲＩＥ等のドライエッチング処理を用いてもよく、例えば、ＳＦ６およびＣ４Ｆ８のガス流量比を適宜調整することにより、所望の壁面傾斜角度を有するテーパ形状の貫通孔１０Ｃを形成できる。異方性ウエットエッチングを用いた場合には傾斜角度は５４．７度と一義的に決まってしまう。これに対してドライエッチング処理を用いた場合には、５４．７度より急勾配のテーパ形状の貫通孔が形成できるため、電極パッドのピッチ（配置間隔）が狭い場合にも対応が可能である。
＜層間絶縁層エッチング工程＞ 図５（Ｄ）〜図５（Ｅ）
次に、図５（Ｄ）に示すように、貫通孔１０Ｃ形成後に、エッチマスク層１７は剥離される。なお、エッチマスク層１７として層間絶縁層と同系材料のシリコン酸化膜を用いた場合には、層間絶縁層のエッチング処理と同時に除去することができる。
そして、図５（Ｅ）に示すように、貫通孔１０Ｃが形成された半導体基板１０をエッチマスクとして、第２の主面１０Ｂ側から層間絶縁層１３がエッチングされ、貫通孔開口部と同じ位置に同じ大きさの絶縁層開口部が形成される。なお、例えば、ＣＦ系ガスを使用したドライエッチングを用いる場合、層間絶縁層１３は電極パッド１６に対してエッチング選択比が極めて大きく、電極パッド１６は事実上エッチングされないため、電極パッド１６がエッチングストップ層となる。
すなわち、本実施形態の半導体装置１の製造方法では、公知の半導体装置の製造方法と異なり、フォトレジストまたは貫通孔内に絶縁層が形成された半導体基板をエッチマスクとして使用しない。
なお、本実施の形態の、層間絶縁層エッチング工程においては、異方性エッチング、特に、ドライエッチングであるＩＣＰ−ＲＩＥ等によりエッチングすることにより、貫通孔開口部と同じ大きさの絶縁層開口部を形成することができる。
＜第２の絶縁層形成工程＞ 図５（Ｆ）
図５（Ｆ）に示すように、第２の主面１０Ｂ側から、貫通孔１０Ｃの内壁および第２の主面１０Ｂに酸化シリコン等の半導体絶縁膜である第２の絶縁層１８が、形成される。
＜引き出し配線層形成工程＞ 図５（Ｇ）
図５（Ｆ）に示すように、電極パッド１６の上の第２の絶縁層１８を除去した後に、アルミニウムまたは銅等からなる引き出し配線層１９が形成される。なお説明のために、引き出し配線層１９は、貫通孔１０Ｃ内の第２の絶縁層１８上に電極パッド１６と接続した貫通配線層１９Ａと、第２の主面１０Ｂの第２の絶縁層１８上の貫通配線層１９Ａと接続した接続用配線層１９Ｂとを有していることとしたが、貫通配線層１９Ａと接続用配線層１９Ｂとは同時に一体に形成される。
そして、第２の主面１０Ｂ側を、接続用配線層１９Ｂのバンプ２１形成領域に開口を有する保護膜２０で覆う保護層形成工程と、銅、はんだ等からなるバンプ２１を形成するバンプ形成工程とが行われる。
すでに説明したように、１μm超と比較的厚い層間絶縁層１３のエッチングには長時間を要する。しかし、本実施の形態の半導体装置１の製造方法では、フォトレジスト膜または半導体絶縁層等と異なりエッチングによる変質の殆どない半導体基板１０そのものをエッチマスクとして用いる。このため、本実施の形態の半導体装置１の製造方法では、変質したフォトレジスト膜残渣の悪影響はない。また、シリコン基板の貫通孔に形成した半導体絶縁層の膜減りによる加工精度の低下等が発生しない。このため、本実施の形態の半導体装置１の製造方法では、信頼性の高い半導体装置を製造できる。なお、本実施の形態の半導体装置１の製造方法は、層間絶縁層１３が１μｍ超の場合に効果が顕著であり、３μｍ以上５０μｍ未満の場合にさらに効果が顕著である。
さらに、本実施の形態の半導体装置１の製造方法では、絶縁層開口部と貫通孔開口部とが同じ大きさの貫通孔１０Ｃが形成される。言い換えれば、貫通孔開口部と絶縁層開口部とが接する部分に、貫通配線層１９Ａの断線等の不具合の原因となる段差がない。このため、本実施の形態の半導体装置の製造方法により製造された半導体装置１は貫通配線層１９Ａの断線が発生しにくいため、歩留まりがよく、さらに信頼性が高い。
また、第２の主面１０Ｂの開口部が、第１の主面１０Ａの貫通孔開口部よりも大きいテーパ形状の貫通孔１０Ｃを形成するため、本実施の形態の半導体装置の製造方法により製造された半導体装置１は貫通配線層１９Ａが断線しにくく、信頼性が高い。
＜第２の実施の形態＞
以下、図面を用いて本発明の第２実施形態の半導体装置２および半導体装置２の製造方法について説明する。なお、第２実施形態の半導体装置２および半導体装置２の製造方法は、第１実施形態の半導体装置１および半導体装置１の製造方法と類似しているため、同じ構成要素には同じ符号を付し説明は省略する。
図６は、第２実施形態の半導体装置の製造方法を説明するための部分断面構造模式図である。
図６（Ｄ）に示すように、第２実施形態の半導体装置２の製造方法は、貫通孔形成工程までは半導体装置１の製造方法と同じである。
＜層間絶縁層エッチング工程＞ 図６（Ｅ）
図６（Ｅ）に示すように、半導体装置２の製造方法では、層間絶縁層エッチング工程のエッチングが、等方性エッチングである。等方性エッチングはＩＣＰ−ＲＩＥ等による異方性エッチングと異なり、プラズマによるダメージ発生のなく、かつ安価なウエットエッチングにより行ったり、ＩＣＰ−ＲＩＥと比較するとエッチング速度が早く、かつ装置の安いドライエッチングにより行ったりすることができるため、半導体装置２の製造方法は生産性が高い。
しかし、層間絶縁層１３が厚いために等方性エッチングするために、半導体基板１０の貫通孔１３Ｂの貫通孔開口部近傍の層間絶縁層１３がサイドエッチングされて、貫通孔開口部と絶縁層開口部とが接する部分に、半導体基板１０のオーバーハング部による段差が形成される。
＜貫通孔拡張工程＞ 図６（Ｆ）
図６（Ｆ）に示すように、半導体基板１０はエッチバック処理によりオーバーハング部が除去されて、貫通孔開口部と絶縁層開口部とが接する部分の貫通孔開口部の大きさと絶縁層開口部の大きさが同じとなる。エッチバック処理は、化学的な方法で穴の側壁から非金属の材質を一定の深さまで調節しながら除去する処理である。エッチバック処理は等方性エッチングでありウエットエッチングにより行ったり、エッチング速度が早く、かつ装置の安いドライエッチングにより行ったりすることができる。
＜引き出し配線層形成工程＞ 図６（Ｇ）
図６（Ｇ）に示すように、引き出し配線層形成工程、保護層形成工程、およびバンプ形成工程は、半導体装置１の製造方法と同じである。
本実施の形態の半導体装置２は半導体装置１と同様の効果を有する。そして本実施の形態の半導体装置２の製造方法は、半導体装置１の製造方法と同様の効果を有し、さらに生産性が高いという効果を有する。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
例えば、デバイス等が多数形成されたウエハの状態で半導体装置を形成した後に分離工程により個々の半導体装置に分離することにより、一括して多数の半導体装置を製造することができる。
１、２…半導体装置
３…素子基板
１０…半導体基板
１０Ａ…第１の主面
１０Ｂ…第２の主面
１０Ｃ…貫通孔
１１…電気回路
１２…導体配線層
１３…層間絶縁層
１３Ａ、１３Ｂ…絶縁層開口
１４…多層配線層
１５…保護膜
１６…電極パッド
１７…エッチマスク層
１７Ａ…開口
１８…第２の絶縁層
１９…引き出し配線層
１９Ａ…貫通配線層
１９Ｂ…接続用配線層
２０…保護膜
２１…バンプ

Claims (11)

  1. 電気回路が形成された第１の主面と前記第１の主面と対向する第２の主面とを有し前記第１の主面と前記第２の主面とを貫通する貫通孔のある半導体基板と、
    前記電気回路と接続された複数の導体配線層と、前記貫通孔の前記第１の主面の開口部である貫通孔開口部と同じ位置に同じ大きさの絶縁層開口部のある複数の層間絶縁層と、を有する前記第１の主面に形成された多層配線層と、
    前記導体配線層と接続され前記絶縁層開口部を覆う電極パッドと、
    貫通孔内に形成され前記電極パッドと接続した貫通配線層と、前記貫通配線層と一体に、第２の主面側に形成された接続用配線層と、有する引き出し配線層と、を具備することを特徴とする半導体装置。
  2. 前記貫通孔が、前記第２の主面の開口部が、前記第１の主面の前記貫通孔開口部よりも大きいテーパ形状であることを特徴とする請求項１に記載の半導体装置。
  3. 電気回路が形成された第１の主面と前記第１の主面と対向する第２の主面とを有する半導体基板と、前記電気回路と接続された複数の導体配線層と複数の層間絶縁層とを有する第１の主面上の多層配線層と、前記導体配線層と接続された前記層間絶縁層上の電極パッドと、を有する素子基板を準備する素子基板準備工程と、
    第２の主面側から、前記半導体基板をエッチングし、前記電極パッドと対向する位置に前記電極パッドよりも小さな貫通孔開口部を有する貫通孔を形成する貫通孔形成工程と、
    前記貫通孔が形成された前記半導体基板をエッチマスクとして、前記第２の主面側から前記層間絶縁層をエッチングし、前記貫通孔開口部と同じ位置に絶縁層開口部を形成する層間絶縁層エッチング工程と、を具備することを特徴とする半導体装置の製造方法。
  4. 前記層間絶縁層エッチング工程の後に、前記貫通孔の内壁および前記第２の主面に第２の絶縁層を形成する第２の絶縁層形成工程と、
    貫通孔内の第２の絶縁層上に前記電極パッドと接続した貫通配線層と、前記第２の主面の前記第２の絶縁層上に前記貫通配線層と接続した接続用配線層と、を一体に形成する引き出し配線層形成工程とをさらに具備することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記半導体基板が単結晶シリコン基板であり、
    前記貫通孔形成工程の前記エッチングが、前記半導体基板の前記第２の主面の開口部が、前記第１の主面の前記貫通孔開口部よりも大きいテーパ形状の前記貫通孔を形成することを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
  6. 前記貫通孔形成工程の前記エッチングが、異方性ウエットエッチングであることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記貫通孔形成工程の前記エッチングが、ドライエッチングであることを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記層間絶縁層エッチング工程の前記エッチングが、前記貫通孔開口部と同じ大きさの前記絶縁層開口部を形成する異方性エッチングであることを特徴とする請求項３から請求項７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記層間絶縁層エッチング工程の前記エッチングが、ドライエッチングであることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記層間絶縁層エッチング工程の前記エッチングが、等方性エッチングであり、
    前記層間絶縁層エッチング工程の後に、前記半導体基板を等方性エッチングして、前記貫通孔開口部の大きさと前記絶縁層開口部の大きさとを同じにする貫通孔拡張工程を、さらに具備することを特徴とする請求項３から請求項７のいずれか１項に記載の半導体装置の製造方法。
  11. 前記層間絶縁層エッチング工程の前記エッチングおよび、前記貫通孔拡張工程のエッチングが、ウエットエッチングであることを特徴とする請求項１０に記載の半導体装置の製造方法。
JP2009049664A 2009-03-03 2009-03-03 半導体装置および半導体装置の製造方法 Pending JP2010205921A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009049664A JP2010205921A (ja) 2009-03-03 2009-03-03 半導体装置および半導体装置の製造方法
US12/714,849 US8890322B2 (en) 2009-03-03 2010-03-01 Semiconductor apparatus and method of manufacturing semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009049664A JP2010205921A (ja) 2009-03-03 2009-03-03 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010205921A true JP2010205921A (ja) 2010-09-16

Family

ID=42677504

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009049664A Pending JP2010205921A (ja) 2009-03-03 2009-03-03 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8890322B2 (ja)
JP (1) JP2010205921A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146754A (ja) * 2011-01-07 2012-08-02 Japan Science & Technology Agency 異方性エッチング方法、三次元構造体、及び、デバイス
JP2014013810A (ja) * 2012-07-04 2014-01-23 Seiko Epson Corp 基板、基板の製造方法、半導体装置、及び電子機器
KR20140053912A (ko) * 2011-05-23 2014-05-08 알쉬메 적층 반도체 구조 내에 수직적 전기 연결을 형성하는 방법
US10665538B2 (en) 2015-10-28 2020-05-26 Olympus Corporation Semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101977413B1 (ko) * 2012-06-14 2019-05-10 리쿠아비스타 비.브이. 전기 습윤 표시 장치 및 이의 제조 방법
CN105552054B (zh) * 2016-02-03 2018-02-27 美新半导体（无锡）有限公司 一种晶圆级封装结构及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004057507A (ja) * 2002-07-29 2004-02-26 Toshiba Corp Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置
JP2005268765A (ja) * 2004-02-17 2005-09-29 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2006093227A (ja) * 2004-09-21 2006-04-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2007012854A (ja) * 2005-06-30 2007-01-18 Shinko Electric Ind Co Ltd 半導体チップ及びその製造方法
WO2008035270A2 (en) * 2006-09-18 2008-03-27 Nxp B.V. Method of manufacturing a vertical contact in a semiconductor substrate
JP2008288595A (ja) * 2007-05-18 2008-11-27 Samsung Electronics Co Ltd 半導体パッケージ、その製造方法、半導体パッケージを利用したパッケージモジュール及び電子製品
JP2009021433A (ja) * 2007-07-12 2009-01-29 Fujikura Ltd 配線基板及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10315461A (ja) * 1997-05-14 1998-12-02 Seiko Epson Corp インクジェットヘッドおよびその製造方法
KR100635685B1 (ko) * 1998-05-25 2006-10-17 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
JP4397511B2 (ja) * 1999-07-16 2010-01-13 Ｈｏｙａ株式会社 低抵抗ｉｔｏ薄膜及びその製造方法
JP2005101268A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4707533B2 (ja) * 2005-10-27 2011-06-22 太陽誘電株式会社 圧電薄膜共振器およびフィルタ
JP5010948B2 (ja) 2007-03-06 2012-08-29 オリンパス株式会社 半導体装置
JP5259197B2 (ja) * 2008-01-09 2013-08-07 ソニー株式会社 半導体装置及びその製造方法
CN101499480B (zh) * 2008-01-30 2013-03-20 松下电器产业株式会社 半导体芯片及半导体装置
US7671355B2 (en) * 2008-03-24 2010-03-02 United Microelectronics Corp. Method of fabricating a phase change memory and phase change memory
JP2009295676A (ja) * 2008-06-03 2009-12-17 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
JP5356742B2 (ja) * 2008-07-10 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置、半導体装置の製造方法および半導体パッケージの製造方法
JP5438980B2 (ja) * 2009-01-23 2014-03-12 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP5330065B2 (ja) * 2009-04-13 2013-10-30 新光電気工業株式会社 電子装置及びその製造方法
JP5442394B2 (ja) * 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004057507A (ja) * 2002-07-29 2004-02-26 Toshiba Corp Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置
JP2005268765A (ja) * 2004-02-17 2005-09-29 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2006093227A (ja) * 2004-09-21 2006-04-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2007012854A (ja) * 2005-06-30 2007-01-18 Shinko Electric Ind Co Ltd 半導体チップ及びその製造方法
WO2008035270A2 (en) * 2006-09-18 2008-03-27 Nxp B.V. Method of manufacturing a vertical contact in a semiconductor substrate
JP2010503986A (ja) * 2006-09-18 2010-02-04 エヌエックスピー ビー ヴィ 半導体基板に垂直方向接点を製造する方法
JP2008288595A (ja) * 2007-05-18 2008-11-27 Samsung Electronics Co Ltd 半導体パッケージ、その製造方法、半導体パッケージを利用したパッケージモジュール及び電子製品
JP2009021433A (ja) * 2007-07-12 2009-01-29 Fujikura Ltd 配線基板及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146754A (ja) * 2011-01-07 2012-08-02 Japan Science & Technology Agency 異方性エッチング方法、三次元構造体、及び、デバイス
KR20140053912A (ko) * 2011-05-23 2014-05-08 알쉬메 적층 반도체 구조 내에 수직적 전기 연결을 형성하는 방법
JP2014519201A (ja) * 2011-05-23 2014-08-07 アルキミア 積層半導体構造における縦方向の電気接続の形成方法
TWI594387B (zh) * 2011-05-23 2017-08-01 阿奇默公司 於層狀半導體結構形成垂直電氣連接的方法
KR102014891B1 (ko) * 2011-05-23 2019-10-21 아베니 적층 반도체 구조 내에 수직적 전기 연결을 형성하는 방법
JP2014013810A (ja) * 2012-07-04 2014-01-23 Seiko Epson Corp 基板、基板の製造方法、半導体装置、及び電子機器
US10665538B2 (en) 2015-10-28 2020-05-26 Olympus Corporation Semiconductor device

Also Published As

Publication number Publication date
US8890322B2 (en) 2014-11-18
US20100225004A1 (en) 2010-09-09

Similar Documents

Publication Publication Date Title
JP4873517B2 (ja) 半導体装置及びその製造方法
JP4787559B2 (ja) 半導体装置およびその製造方法
JP4775007B2 (ja) 半導体装置及びその製造方法
TWI551199B (zh) 具電性連接結構之基板及其製法
JP2008311599A (ja) モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法
JP2009147218A (ja) 半導体装置とその製造方法
JP5352534B2 (ja) 半導体装置及びその製造方法
WO2010035375A1 (ja) 半導体装置及びその製造方法
US8906781B2 (en) Method for electrically connecting wafers using butting contact structure and semiconductor device fabricated through the same
JP2010103433A (ja) 半導体装置および半導体装置の製造方法
JP2011527512A (ja) 半導体素子の製造方法および半導体素子
US9478509B2 (en) Mechanically anchored backside C4 pad
JP2010205921A (ja) 半導体装置および半導体装置の製造方法
JPWO2012107971A1 (ja) 半導体装置
JP4851163B2 (ja) 半導体装置の製造方法
JP2008210952A (ja) 半導体装置の製造方法、シリコンインターポーザの製造方法および半導体モジュールの製造方法
JP2010263130A (ja) 半導体装置および半導体装置の製造方法
JP2007012896A (ja) 回路基板、回路基板の製造方法および半導体装置
JP2010232400A (ja) 半導体基板と半導体基板の製造方法および半導体パッケージ
JP3897036B2 (ja) 半導体集積回路装置およびその製造方法
JP2013247139A (ja) 半導体装置及びその製造方法
JP4322181B2 (ja) 半導体装置の製造方法
US9515034B2 (en) Bond pad having a trench and method for forming
US20150194395A1 (en) Bond pad having a trench and method for forming
JP2005101144A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130910

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140408