KR100635685B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100635685B1
KR100635685B1 KR1019990018878A KR19990018878A KR100635685B1 KR 100635685 B1 KR100635685 B1 KR 100635685B1 KR 1019990018878 A KR1019990018878 A KR 1019990018878A KR 19990018878 A KR19990018878 A KR 19990018878A KR 100635685 B1 KR100635685 B1 KR 100635685B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
layer
electroless plating
substrate
plating
Prior art date
Application number
KR1019990018878A
Other languages
English (en)
Other versions
KR19990088541A (ko
Inventor
이타바시타케유키
하바토시오
아카호시하루오
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR19990088541A publication Critical patent/KR19990088541A/ko
Application granted granted Critical
Publication of KR100635685B1 publication Critical patent/KR100635685B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/54—Contact plating, i.e. electroless electrochemical plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 신규의 도금방법에 관련된 것으로, 특히 LSI 등의 반도체장치내의 기판상의 배선형성에 이용되는 도금방법에 관한 것이다.
본 발명은, 반도체기판상에 비어 스터드를 갖는 절연층을 구비하고, 상기 비어 스터드는 비어 홀의 내부표면에 형성된 무기화합물 또는 고융점 금속층으로 이루어지는 배리어층을 사이에 두고 동일금속에 의해 형성되어 있는 것을 특징으로 하는 반도체장치에 관한 것으로, 상기 비어홀 내부표면에 상기 배리어층을 형성한 후, 착형성제(錯形成劑)를 포함하는 처리액에 의해 처리하고, 이어 상기 기판을 무전해 도금액에 침적시킴과 동시에 상기 무전해 도금에 의해 형성되는 금속과 동일한 금속으로 이루어지는 부재를 상기 무전해 도금액에 접촉시키고 상기 배리어층에 전기적으로 접속하여 무전해 도금함으로써 얻어진다.
본 발명에 의하면, 반도체기판상에 배선용 도체(道體)를 형성할 시, 절연층의 비어홀 또는 홈의 미소 요홈부를 포함하는 배리어층 상에, 드라이 메털라이즈법이나 배리어층의 용출을 동반하는 치환 도금을 이용하지 않고 무전해 도금에 의해 비어홀 또는 홈을 형성한 반도체장치와 그 도금방법과 이를 이용한 모듈 및 대형계산기를 구현할 수 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR EQUIPMENT AND FABRICATION METHOD THEREOF}
도 1은 본 발명의 제 1 실시예에 관련된 기판의 도금방법의 단면모식도이다.
도 2는 본 발명의 실시예에 관련된 기판의 도금방법의 단면모식도이다.
도 3은 본 발명의 실시예에 관련된 기판의 도금방법의 단면모식도이다.
도 4는 본 발명에 관련된 다층배선층을 형성한 반도체장치의 단면도이다.
도 5는 본 발명에 관련된 면을 갖는 실장형 수지몰드 반도체장치의 사시도이다.
도 6은 실시예 1의 박막다층 배선기판의 제조공정도이다.
도 7은 본 발명의 박막다층 배선기판을 이용한 실장(實裝)구조체의 모식단면도이다.
도 8은 본 발명에 의한 대형전자계산기용 기판의 실장예를 나타내는 모식단면도이다.
도 9는 본 발명에 관련된 다층배선층을 형성한 반도체장치의 단면도이다.
도 10은 본 발명에 관련된 플립 칩 실장의 단면도이다.
도 11은 본 발명에 관련된 볼 그리드 어레이형 반도체장치의 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 기판 2, 22 : 절연층
3, 27 : 비어홀 4 : 질화 티타늄
5 : 무전해(無電解) 구리 도금액 7 : 구리판
8 : 도선(導線) 9 : 구리박막
10 : 도체(導體) 11 : 배선형성용 홈
12, 23 : 비어 스터드(stud) 13, 24 : 배선층
15 : Au선 16 : 다이본딩
17 : 아우터 리더 18 : 서포트 바
19 : 에폭시 수지 20 : 반도체장치(LSI)
21 : 기판 25 : 접속용 스루홀
26 : 땜납 범프 28 : 마스크
29 : 제 1 금속배선층 30 : 제 2 금속배선층
32 : Al막 33 : 랜드
34 : 박막다층 배선기판 34 : W 비어
35 : 세라믹 기판 36 : Al-Si 합금층
37 : 보호막 38 : 땜납 볼
40, 48 : 전극 41 : 대형프린트 배선기판
42 : 모듈 기판 43 : 접속핀
45 : 접착제 46 : 인너 리드
47 : 기체(基體)
본 발명은 신규의 도금방법에 관련된 것으로, 특히 LSI 등의 반도체장치내의 기판상의 배선형성에 이용되는 도금방법에 관한 것이다.
종래, 반도체장치내의 배선이 되는 금속막의 퇴적에는 알루미늄의 스퍼터법이나, 텅스텐의 CVD법 등이 이용되어 왔다. 그러나, LSI의 고집적화에 따라 앞으로 더욱 배선의 미세화가 진전되리라 예상되며, 알루미늄이나 텅스텐 등의 배선재료로는 저항치의 높음에 의한 신호전달속도의 지연이나, 일렉트로 마이그레이션(electro migration : 고밀도의 전류에 의해 배선중의 알루미늄 원자가 국소적으로 이동하여 배선이 단선되는 현상) 내성의 저하에 의한 신뢰성의 저하가 문제가 된다. 이에 대해, 구리는 저(低) 저항, 고(高) 일렉트로 마이그레이션 내성을 실현시킬 수 있기 때문에 종래 재료를 대신한 배선재료로서 기대되고 있으나, 해결해야 할 문제도 많다.
일반적으로 배선재료로서 구리를 이용하는 경우에는, 배선형성수단으로서, 알루미늄의 경우와 같은 드라이 에칭법을 이용하는 것이 곤란하다. 따라서, 미리 절연층을 형성하고, 그 후 배선 또는 층간 접속 도체에 상당하는 개소의 절연층을 요홈(凹)형상으로 가공하고, 이 요홈부를 구리로 충전(充塡)하는 방법이 이용된다.
충전하는 방법에는, 요홈부만을 선택적으로 충전하는 방법도 있으나, 요홈부를 포함한 기판 전면을 금속화하고, 그 후, 화학기계연마(CMP연마)하는 방법이 일 반적이다. 이 요홈부 충전의 메털라이즈법에는 스퍼터법이나 화학적 기층성장법(CVD법) 등의 드라이(dry) 메털라이즈법과, 무전해 도금이나 전기 도금과 같은 웨트(wet) 메털라이즈법이 있다.
고밀도 배선을 위한 미세 요홈부로의 매립성에서는, 웨트 메털라이즈법 쪽이 유리하기 때문에, 웨트 메털라이즈법과 CMP연마를 조합한 공정이 최근 주목받고 있다. 일본국 특개평 8-83796호 공보에서는, 은, 동, 금, 니켈, 코발트, 팔라듐(palladium)의 무전해 도금에 의해 배선용 홈을 매립하는 방법이 기재되어 있다.
알루미늄 배선의 저저항화가 목적이라고 한다면, 이들 중에 사용할 수 있는 금속은 은, 동, 금 정도라 생각되나, 이들은 모두 팔라듐의 시드(seed)층을 콜리메이터(collimator) 스퍼터로 형성하고, 그 위에 각종 무전해 도금을 형성하고 있다. 그러나, 이와 같은 방법에서는, 팔라듐의 시드층을 콜리메이터 스퍼터로 형성하는 공정이 애로가 되어, 배선의 미세화가 충분히 달성될 수 없다. 또, 팔라듐은 이들 무전해 도금 금속과 반응하기 쉬워 용이하게 배선금속내에 들어가나, 이것은 저항의 증대를 초래하여, 알루미늄을 대신한 저저항금속의 도입에는 모순되는 결과를 초래한다.
또, 일본국 특개평 6-29246호 공보에서는, 웨트 처리에 의해 홈, 구멍 내부에 무전해 도금 반응의 촉매가 되는 물질을 부여하고, 무전해 도금에 의해 구멍내를 금속충전하는 방법이 개시되어 있다. 이 경우 촉매에는 팔라듐이 이용되고 있으나, 알루미늄으로부터의 저저항화를 목적으로 한 경우, 무전해 구리 도금이 가장 유력해지나, 팔라듐과 구리는 반응하기 쉬워 저항의 증대를 초래하여, 본래의 목적이었던 저저항화를 달성할 수 없다.
또, 미세한 요홈부를 형성한 산화 규소막(절연막)에 산화 아연층을 스프레이 파이롤리시스에 의해 형성하고, 산화 아연층을 용해시키면서 팔라듐 등을 치환 도금하고, 이 팔라듐을 시드층으로 하여 전기 도금 또는 무전해 도금에 의해 구리, 금 등을 형성하는 방법이 알려져 있다. 그러나, 이 방법에서는, 상술한 바와 같이 팔라듐을 이용하기 때문에, 배선 금속의 저항 증대를 초래하는 문제가 있다. 또, 아연의 혼입에 의해 소자 특성을 열화시킬 위험성도 고려된다.
또, 일본국 특개평7-283219, 동7-122556 및 동8-83796호 공보에서는, 요홈부를 형성한 절연층 표면에 티타늄, 질화 티타늄, 탄탈을 순차 스퍼터로 형성하고, 그 위에 구리의 전기 도금을 실시하여 배선을 형성하는 방법 등이 개시되어 있다. 이 경우, 상술한 방법과는 달리, 팔라듐 등 이종(異種) 원소에 의한 구리 배선의 저항 증대는 없다고 생각되나, 티타늄, 질화 티타늄, 탄탈의 다층 박막의 전기 저항이 크기 때문에, 이들을 캐소드(cathod)로 한 전기 도금에서는 요홈부의 매립성이 나쁘다고 하는 결점을 갖는다.
전기 도금에서는 전계가 균일하게 가해지는 것이 균일한 석출(析出)을 위해 필요하지만, 상술한 바와 같은 저항이 높은 캐소드에서는 요홈부의 저부 부근에까지는 전계가 가해지기 어렵기 때문에, 특히 요홈부가 미세하고 깊어질수록(종횡비 (aspect ratio)가 높아질수록) 구멍 매립성이 저하하는 것이 예상된다. 이것은 미세 배선형성에서는 치명적인 결점이다.
상술한 바와 같이, 미세한 요홈부를 매립성에서 유리한 웨트 메털라이즈법으로 매립하는 방법은 여러가지 검토되고 있으나, 각각 문제점을 갖는다. 알루미늄 배선의 저저항화가 목적이기 때문에, 그 대체가 되는 금속재료는 구리, 은, 금 정도에 한정된다.
그러나, 이들 금속은 절연층이나 Si와 반응하는 것이 우려되기 때문에, 도전체인 배리어(barrier)층으로 사면을 보호할 필요가 있다. 이들 금속의 배리어층으로서 그 기능을 발휘하는 재료로서는, 질화 티타늄, 질화 텅스텐, 질화 탄탈 등의 질화 금속, 탄탈, 텅스텐 등의 고융점 금속과 그 합금이다.
그러나, 이들 질화물 금속 및 고융점 금속과 그 합금은, 무전해 도금 반응에 대해 불활성이기 때문에, 이들 질화물 금속 및 고융점 금속과 그 합금 상에 직접 무전해 도금을 실시하는 것은 불가능하였다.
또, 이들 질화물 금속 및 고융점 금속과 그 합금은 전기 저항이 크기 때문에, 이들 질화물 금속 및 고융점 금속과 그 합금 상에 직접 전기 도금하는 것이 곤란하였다.
여기서, 도금에 의한 미소 요홈부의 도금에 의한 충전을 가능하게 하기 위해, 팔라듐 등의 무전해 도금에 의한 촉매가 되는 시드층을 형성할 필요가 있다. 드라이 메털라이즈법으로 형성하는 시드층은 미세한 홈 저부나 측벽으로의 균일 석출성이 나빠, 미세화의 장애가 되었다.
따라서, 시드층의 형성방법에 대해서는, 드라이 메털라이즈에 대신하는, 균 일 석출성이 뛰어난 형성방법의 발명이 절실히 요구되어 왔다. 시드층의 형성에 팔라듐의 치환 도금법을 검토한 예도 있으나, 상술한 바와 같이, 팔라듐은 배선 저항의 증대를 초래하여, 보다 미세한 배선형성에는 문제가 있다.
또, 구리의 치환 도금법에 대해 검토한 예도 있으나, 밀착성이 나쁜 문제가 있다. 또한, 이들 치환 도금법에서는, 도금 금속의 석출에 동반하여 배리어층의 용출이 일어나기 때문에, 충분한 신뢰성을 확보할 수 없다고 하는 치명적인 문제도 발생한다.
본 발명은 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 드라이 메털라이즈법에 의한 고저항이 되는 시드층을 형성시키지 않고, 반도체 기판상의 비어 홀 또는 홈의 미소 요홈부에 금속을 직접 충전한 반도체장치와 그것을 이용한 모듈 및 대형 계산기를 제공하는 데 있다.
또, 본 발명의 다른 목적은, 반도체기판상의 비어 홀 또는 홈의 미소 요홈부에 대해 균일석출성이 뛰어나고, 도금반응의 진행에 따른 배리어층의 용출(溶出)을 동반하지 않고 비어 홀 또는 홈 내로 금속을 충전하는 반도체장치의 제조방법을 제공하는 데 있다.
상기의 목적을 달성하기 위해, 본 발명은, LSI 반도체기판상의 유전체(誘電體)층의 표면을 덮는 무기 화합물 또는 고융점(高融点) 금속으로 이루어지는 배리어층인 도전체(導電體) 표면을, 착형성제(錯形成劑)를 포함하는 처리액에 의해 처리한 후, 도전체와, 무전해(無電解) 도금반응이 진행하고 있는 물질 또는 무전해 도금반응이 진행하는 물질을 전기적으로 접속하고, 도전체 표면에 무전해 도금을 실시하여 도금 금속을 형성하는 것으로, 절연층에 형성된 비어홀 또는 홈 내에 구리도금에 의해 전체를 매립하는 것을 특징으로 한다.
본 발명은, 바람직하게는 LSI 반도체기판상에 비어 스터드를 갖는 절연층을 구비하고, 상기 비어 스터드는 비어홀의 내부표면에 형성된 무기화합물층 또는 고융점 금속층으로 이루어지는 배리어층을 사이에 두고 동일 금속에 의해 형성되어 있는 것을 특징으로 하는 반도체장치에 관한 것이다.
또한, 본 발명은, 바람직하게는 LSI 반도체기판상에 비어 스터드를 갖는 절연층과 배선을 갖는 절연층을 교대로 형성한 반도체장치에 관한 것이다. 그리고, 본 발명의 비어 스터드는 전체가 무전해 도금 후 전기도금에 의한 동일 금속 또는 무전해 도금에 의해 형성되어 있는 것을 특징으로 한다.
본 발명은, 상술한 반도체장치가 에폭시 수지, 구형(球形) 석영분(石英紛) 및 실리콘 중합체를 포함하는 또는 실리콘 중합체를 포함하지 않는 조성물에 의해 몰드된 것을 특징으로 하는 면(面) 실장형 또는 비면(非面) 실장형의 수지몰드 반도체장치에 관한 것이다. 구형 석영분은 조성물 전체의 70중량%이상, 보다 바람직하게는 80 ~ 95중량%이다.
특히, 본 발명은 로직 또는 메모리 반도체장치로서, 두께 1.5㎜이하의 박형(薄形)에 대해 석영분을 82 ~ 90중량%를 갖고, 실리콘 중합체를 포함하지 않으며, 석영분의 90%이상이 용융(熔融)구형 석영분으로 이루어지고, 3 ~ 10%가 비구형(각형 : 角形)의 석영분이 이용된다.
또, 본 발명은, 로직 또는 메모리 반도체장치로서, 두께 1.5㎜이상의 로직에 있어서는 보통의 면 실장형의 QFP, 비면 실장형의 DILP, 메모리에 있어서는 SOJ, TSOP의 면 실장형, 비면 실장형의 DILP에 대해 충전제, 바람직하게는 석영분 75 ~ 81% 및 실리콘을 갖는 에폭시 수지 조성물에 의해 몰드된다. 충전제 중 입경(粒徑) 5㎛ ~ 100㎛ 것의 60 ~ 80%은 용융 구형 석영분이 이용되고, 나머지는 입경 5㎛미만, 바람직하게는 3㎛이하의 구형 석영분(분쇄 석영분)을 이용하는 것이 바람직하다. 구형 석영분은 65 ~ 75%로 하는 것이 바람직하다.
본 발명은, 표면에 배선층을 갖는 절연층이 복수 적층된 다층박막 배선기판과 이 배선기판에 탑재된 반도체장치를 갖는 모듈에 있어서, 상기 반도체장치가 상술한 반도체장치로 이루어지는 것을 특징으로 하는 모듈에 관한 것이다.
본 발명은, 프린트 배선기판상에 접속핀을 매개로 하여 접속된 모듈기판이 탑재되고, 이 모듈기판상에 배선층을 갖는 절연층이 복수 적층된 다층박막 배선기판이 탑재되고, 이 배선기판상에 상술한 반도체장치가 탑재되어 있는 것을 특징으로 하는 대형계산기에 관한 것이다.
본 발명은, 반도체기판상에 비어 스터드를 갖는 절연층을 구비하고, 상기 비어 스터드는 그 외부표면에 형성된 무기화합물 또는 고융점 금속으로 이루어지는 배리어층을 사이에 두고 형성되고, 그 직경이 0.3㎛이하인 것을 특징으로 하는 반도체장치에 관한 것이다.
본 발명은, 반도체기판상에 형성되고 홈 또는 비어홀을 갖는 유전체(誘電體)로 이루어지는 절연층과, 상기 홈 또는 비어홀의 측면 및 저면을 포함하고 상기 절연층의 표면을 덮는 무기화합물 또는 고융점 금속으로 이루어지는 배리어층인 도전 체를 갖는 반도체기판의 상기 도전체 표면에 무전해 도금액에 의해 도금금속을 형성하는 반도체기판의 도금방법에 있어서, 상기 반도체 표면을 상기 무전해 도금액 중의 착형성제를 포함하는 처리액에 의해 처리한 후, 상기 도전체와, 무전해 도금반응이 진행하고 있는 물질 또는 상기 무전해 도금반응이 진행하는 물질을 전기적으로 접속하고, 상기 반도체 표면에 상기 무전해 도금에 의해 상기 홈 또는 비어홀을 금속에 의해 매립함과 동시에 그 위에 금속을 더 퇴적시키는 것을 특징으로 한다.
또, 본 발명은, 상기 도전체 표면에 상기 무전해 도금을 실시한 후, 전기도금에 의해 상술한 바와 동일하게 상기 비어홀 또는 홈에 금속을 매립함과 동시에 그 위에 금속을 퇴적시키는 것을 특징으로 한다.
상기 무전해 도금은 바람직하게는 구리 도금이고, 그 두께는 1 ~ 100㎚가 바람직하다.
상기 전기도금은 전기 구리도금이 바람직하다.
상기 무기화합물 또는 고융점 금속은 도전체로 이루어지고, 특히 후자는 융점이 1,490℃이상의 티타늄, 탄탈, 텅스텐, 코발트, 혹은 그 질화물(窒化物), 혹은 티타늄, 탄탈, 텅스텐, 코발트의 합금 중, 어느 1종류를 포함하는 도전체가 바람직하다.
상기 착형성제(錯形成劑)는, 바람직하게는 에틸렌디아민 4산소이고, 상기 무전해(無電解) 도금이 무전해 구리도금이고, 상기 무전해 구리도금을 행하기 전의 상기 처리액은 적어도 상기 에틸렌디아민 4산소 0.001 ~ 1㏖/1, 과산화수소 0 ~ 1 ㏖/1을 포함하는 수용액이 바람직하다.
도전체에 대해 전기적으로 접속하는 물질은, 무전해 도금에 의해 도금 금속이 퇴적하는 금속으로 이루어지고, 구리, 백금, 팔라듐이 바람직하다.
즉, 본 발명에서, 상기 도전층은 상술한 바와 같이 상기 무전해 도금에 의해 도금 금속이 형성되지 않는 물질이나, 상기 기체(基體)를 착형성제를 포함하는 처리액에 의해 처리함과 동시에, 상기 무전해 도금액에 무전해 도금에 의해 도금 금속이 형성되는 금속 부재를 침적하고, 상기 금속부재와 상기 도전층을 전기적으로 접속함으로써 상기 도금금속을 형성하는 것이 가능하다.
상술한 바와 같이, 본 발명을 적용할 수 있는 배리어층과 무전해 도금과의 조합은 여러가지 있으나, 여기서는 배리어층으로서 질화 티타늄을 이용하고, 시드층 형성의 도금으로서 무전해 구리도금을 이용한 경우에 대해 설명한다.
실리콘기판상에 유전체층인 절연층을 형성하고, 그 절연층에 홈을 형성한 후, 도전체인 질화티타늄의 배리어층을 형성한다. 배리어층의 형성은 스퍼터법 또는 CVD법이 이용된다. 홈 내로의 균일 석출성(析出性)을 고려하면 CVD법 쪽이 유리하나, 배리어층은 시드층과는 달리, 표면과 홈 내에서 균일할 필요는 없어, 최저한의 배리어(barrier)성을 발휘할 수 있는 두께가 확보가능하면 된다. 따라서, 스퍼터법도 충분히 적용가능하다.
그후, 배리어층 표면에 시드층을 형성하나, 시드층은 표면 및 홈내에서 균일한 막두께를 갖는 것이 바람직하다. 이것은, 표면과 홈 내에서 균일한 시드층이 형성되어 있지 않은 경우, 홈을 충전(充塡)하는 전기도금 시, 표면과 홈 내에서 시 드층의 저항이 달라, 시드층의 얇은 홈 내의 저항이 시드층의 두꺼운 표면의 저항보다도 높아져, 홈 내로 전계가 가해지기 어렵고, 도금에 의한 충전이 불가능해지기 때문이다.
이 표면 및 홈 내를 균일한 시드층으로 형성하는 것은, 종래의 스퍼터법에서는 불가능하다. 본 발명을 적용하지 않는 현상(現狀)의 방법에서는, 스퍼터막을 두껍게 하고 표면과 홈 내의 저항의 차를 외관상 작게 하고 있으나, 스퍼터막을 너무 두껍게 하면, 홈이나 구멍의 개구부가 막혀, 보이드(void)가 되어 버린다.
본 발명은 복잡한 형태라도 균일하게 성막하는 것이 가능한 무전해 구리도금에 의해, 시드층을 형성하는 획기적인 방법이다. 무전해 구리도금 반응은 이하와 같은 반응식(화학식 1)으로 나타낼 수 있다.
Cu2+(L) + 2HCHO + 4OH- → Cu + 2HCOO- + 2H2O + H2 + L … (화학식 1)
여기서, L은 구리와 착체(錯體)를 형성하는 착형성제로, 에틸렌디아민 4산소(EDTA)가 이용되는 경우가 많다.
이 반응은 구리나 팔라듐(palladium) 등의 금속상에서 선택적으로 진행하나, 그것은 이들 금속이 포름알데히드(formaldehyd)의 산화반응에 대해 촉매 활성을 나타내기 때문이다. 포름알데히드는 산화될 때, 전자를 방출하고 그 전자를 구리 이온이 수취하여, 금속 구리로 환원되어 석출된다.
그러나, 배리어층의 질화티타늄은 무전해 구리도금 반응에 대해 불활성이고, 표면에 질화티타늄을 형성한 실리콘 기판을 무전해 구리도금액 중에 침적해도, 도 금 반응은 진행하지 않고, 구리는 석출되지 않는다.
그러나, 우리들은, 질화티타늄 표면을 EDTA를 포함하는 표면처리액으로 처리하고, 그 후, 구리판과 전기적으로 접속하여 무전해 구리도금액 중에 구리판과 함께 침적함으로써, 질화티타늄 표면에 직접 무전해 구리도금이 가능하다는 것을 알아냈다.
이 때, EDTA 수용액에서의 표면처리 후, 수세(水洗) 공정을 거치지 않고, 직접 무전해 구리도금액 중에 침적하는 것이 바람직하다. 또, 전기적으로 결선(結線)하는 구리판은 피도금기판인 웨이퍼보다도 큰 표면적을 갖고 있는 것이 바람직하고, 1.5배이상이면 더욱 좋다.
이상과 같이, 무전해 도금의 하지(下地)가 되는 배리어층 표면을, 차기 공정의 무전해 도금액으로 도금금속과 착체를 형성하고 있는 착형성제를 포함하는 표면 처리액으로 처리하고, 그 후, 피도금기판의 배리어층과 도금반응이 진행하고 있는 물질을 전기적으로 접속시키고, 무전해 도금액 중에 침적함으로써, 배리어층 표면에 직접 무전해 도금에 의한 시드층을 형성하는 것이 가능해진다. 무전해 도금에 의해 형성된 시드층은, 표면부 및 홈 내부에 있어서도 그 막두께 분포는 ±5%정도이내로, 막두께의 균일성에 대해서는 아주 양호하다.
반도체기판의 배선형성용 시드층의 형성에는, 상술한 무전해 구리도금 외에, 무전해 니켈 도금, 무전해 금도금, 무전해 코발트도금 등도 적용가능하다.
본 발명에 관련된 절연층으로서는, 예를 들어 열CVD법 등에 의해 형성되는 SiO2, BPSG, PSG, BSG, AsSG, NSG, SOG, LTO, SiN, SiON, SiOF 등의 Si 함유 화합물 막, 비정질 Teflon (poly-tetra-fluoro-ethylene), BCB (benzo-cyclo-butene), Parylene, Flare (fluorinated-arylene-ether) 등 유기계 저유전률 재료막, 또는 그들의 적층막을 이용할 수 있다.
이하, 구체적으로 절연층의 형성방법의 예를 나타낸다.
(1) 「열CVD - SiO2성막조건」
·가스 : SiH4/N2 = 250/250/100sccm
·압력 : 13.3㎩ 기판가열온도 420℃
(2) 「프라즈마CVD SiN성막조건」
·가스 : SiH4/N2O = 50/10sccm
·압력 : 330㎩
·RF : Power 190W
·기판가열온도 400℃
(3) 「프라즈마CVD TEOS-SiO2성막조건」
·가스 : TEOS = 50sccm
·압력 : 333㎩
·RF : Power 190W
·기판가열온도 400℃
(4) 「ECR프라즈마CVD SiON성막조건」
·가스 : SiH4/N2O = 50/25sccm
·압력 : 330㎩
·RF : Power 800W
·기판가열온도 360℃
(5) 「마그네트론스퍼터 SiO2성막조건」
·가스 : Ar = 100sccm
·압력 : 0.4㎩
·RF : Power 5㎾
·기판가열온도 150℃
콘택트 홀이 되는 비어홀 형성기술로서는, 리소그래피기술구(具)와 에칭 기술을 이용하고, 바람직하게는, 이하의 조건으로 절연층에 홀 지름 0.3㎛이하, 바람직하게는 0.15 ~ 0.25㎛의 콘택트 홀을 개공(開孔)할 수 있다.
·가스 : C4F8/CO/Ar = 10/100/200sccm
·압력 : 6㎩
·RF : Power 1600W
·기판온도 : 20℃
또, 구리 화학기계연마(CMP)조건은 바람직하게는 이하와 같다.
「Cu (+Tin/T) CMP조건」
·연마압력 : 100g/㎠
·회전수 : 정반(定盤) 30rpm
·연마head : 30rpm
·연마 패드 : IC-1000 (상품명)
·스라리 : H2O2베이스 (알루미나 함유)
·유량 : 100cc/min
·온도 : 25 ~ 30℃
이하, 본 발명의 실시예에 관련된 기판의 도금방법을 도면을 이용하여 설명하기로 한다.
[실시예 1]
도 1은 본 발명에 관련된 LSI 실리콘기판의 도금방법을 나타내는 도면이다.
먼저, 도 1(a)에서 도시하듯이, LSI 실리콘기판(1)상에 열CVD에 의한 SiO2에 의한 절연막(2)를 0.9㎛퇴적하고, 이 절연막(2)에 실리콘기판(1)에 이르는 비어홀(3)을 형성하였다. 이 때의 비어홀(3)은 0.3㎛이다. 그 후, 배리어층으로서 질화 티타늄(4)를 퇴적하여, 비어홀(3)에서 표면까지 전면을 덮었다. 통상의 방법에서는 질화 티타늄 표면에는 무전해 도금에 의해 직접 도금금속은 형성되지 않는다.
이어, 기판을 DETA O.1㏖/1, 과산화수소0.08㏖/1을 포함하는 수용액 중에 65℃의 조건에서 2분간 침적하여, 표면 처리를 행하였다.
그 후, 도 1(b)에서 도시하듯이, 수세(水洗)를 하지 않고, 이하에서 나타내 는 무전해 구리 도금액(5) 중에 침적하였다. 이 때, 실리콘기판 표면의 질화 티타늄(4)와 구리판(銅版)(7)을 도선(導線)(8)로 결선하였다. 구리판(7)의 표면에는 무전해 도금에 의해 도금 금속이 형성된다. 이 때의 실리콘기판 표면의 질화 티타늄(4)의 표면적은 약 30㎠이고, 결선한 구리판(7)의 표면적은 표리로 약 50㎠였다. 약 2분간의 무전해 구리 도금에 의해 질화 티타늄(4) 표면에는, 도 1(c)에서 도시하듯이, 시드층으로서 비어홀(3) 내 및 표면 모두 약 70㎚의 구리 박막(9)가 균일하게 형성되었다.
·[무전해 구리 도금액]
황산구리 ··· 0.04㏖/l
에틸렌지아민 4산화 니나트륨 ··· 0.1㏖/l
포름알데히드 ··· 0.03㏖/l
수산화나트륨 ··· 0.1㏖/l
2, 2'-비피리질 ··· 0.0002㏖/l
폴리에틸렌 글리콜(평균분자량 600) ··· 0.03㏖/l
pH=12.8
액온 70℃
이어, 구리 박막(9)가 형성된 기판을 무전해 구리 도금액(5)안에서 꺼내, 순수로 수세하였다. 그 후, 10%희석 황산 수용액으로 2분간 처리하고, 전기 도금액에 침적하여 전기 도금을행하였다. 도 1(d)는, 이하에서 나타내는 액을 이용하여 전기도금에 의해 구리의 도체(10)을 비어홀(3)에 매립함과 동시에 절연막(2)상에도 구리의 박막을 형성한 단면도이다.
·[전기 구리 도금액]
황산구리 ··· 0.3㏖/l
황산 ··· 1.9㏖/l
액온 25℃
이어, 도체(10)을 분리하기 위해, 화학기계(CMP)연마를 행하였다. 도 1(e)는 CMP연마에 의해 비어 스터드(stud)(12)를 독립시킨 후의 단면도이다.
이상과 같이, 본 실시예의 도금방법을 이용함으로써, 스퍼터법과 같은 드라이법을 이용하지 않고 시드층의 형성이 가능하고, 전기 도금에 의한 구리의 미소 구멍으로의 충전을 용이하게 행할 수 있음을 알게 되어, 본 발명의 효과를 확신할 수 있었다.
[실시예 2]
도 2는 층간접속용의 홀과 배선형성용의 홈을 충전하는 도금에 적용한 예를 나나태는 도면이다.
먼저, 도 2(a)에서 도시하듯이, LSI 실리콘기판(1)상에 SiO2 절연막(2)를 퇴적하고, 이 절연막(2)에 LSI 실리콘기판(1)에 이르는 비어홀(3)과 배선형성용의 홈(11)을 형성하였다.
그 후, 배리어층으로서 질화 티타늄(4)를 퇴적하여, 비어홀(3)에서 배선형성용 홈(11) 및 표면까지 전면을 덮었다.
이어, 기판을 EDTA 0.1㏖/1, 과산화수소 0.08㏖/1을 포함하는 수용액 중에 65℃의 조건에서 2분간 침적하여, 표면처리를 행하였다.
그 후, 도 2(b)에서 도시하듯이, 수세를 하지 않고, 실시예 1과 동일한 무전해 구리(銅) 도금액(5) 중에 침적하였다. 이 때, 실리콘기판 표면의 질화 티타늄(4)와 구리판(7)을 도선(8)로 결선하였다. 이 때의 실리콘기판 표면의 질화 티타늄(4)의 표면적은 약 30㎠이고, 결선한 구리판(7)의 표면적은 표리로 약 50㎠였다.
약 2분간의 무전해 구리 도금에 의해 질화 티타늄(4) 표면에는, 도 2(c)에서 도시하듯이, 시드층으로서 비어홀(3) 내 및 배선형성용 홈(11)의 표면 모두 약 70㎚의 구리 박막(9)가 균일하게 형성되었다.
이어, 구리 박막(9)가 형성된 기판을 무전해 구리 도금액(5)안에서 꺼내, 순수로 수세하였다. 그 후, 10%희석 황산 수용액으로 2분간 처리하고, 전기 도금액에 침적하여 전기 도금을 행하였다. 도 2(d)는 실시예 1과 동일한 액을 이용하여 전기도금에 의해 도체(10)을 비어홀(3)에 매립한 후의 단면도이다.
이어, 도 2(e)에서 도시하는 바와 같이, CMP연마에 의해 비어 스터드(12)를 형성시킨 후의 단면도이다.
이상과 같이, 본 실시예의 도금법을 이용함으로써, 스퍼터법과 같은 드라이법을 이용하지 않고 시드층의 형성이 가능하고, 전기 도금에 의한 구리(銅)의 미소 구멍이나 미소 홈으로의 충전을 용이하게 행할 수 있음을 알게 되어, 본 발명의 효과를 확신할 수 있었다.
[실시예 3]
배리어층이 질화 티타늄(4)대신 탄탈, 질화 탄탈, 텅스텐, 질화 텅스텐을 각각 이용한 이외는, 전부 실시예 1과 같은 방법으로 실시하였다. 그 결과, 실시예 1과 같은 단면구조를 갖는 기판이 얻어졌고, 본 실시예의 도금법을 이용함으로써, 스퍼터법과 같은 드라이법을 이용하지 않고 시드층의 형성이 가능하고, 전기 도금에 의한 구리의 미소 구멍으로의 충전을 용이하게 행할 수 있음을 알 수 있어, 본 발명의 효과를 확신할 수 있었다.
[실시예 4]
본 실시예의 개략을 도 3에서 나타낸다. 도 3(a)에서 도시하듯이, 실시예 1과 같이, LSI 실리콘기판(1)상에 SiO2 절연막(2)를 형성하고, 이 절연막(2)에 비어홀(3)을 형성하였다. 그 후, 배리어층으로서 질화 티타늄(4)를 퇴적하여, 비어홀(3)에서 표면까지 전면을 덮었다.
이어, 기판을 EDTA 0.1㏖/1에 대해, 과산화수소 0.08㏖/1을 포함하는 수용액과 그것을 포함하지 않는 수용액 중에 65℃의 조건에서 전자를 2분간, 및 후자를 30분간 침적하여, 표면처리를 행하였다.
그 후, 도 3(b)에서 도시하듯이, 수세를 하지 않고, 실시예 1과 동일한 무전해 구리 도금액(5) 중에 침적하였다. 이 때, 실리콘기판 표면의 질화 티타늄(4)와 구리판(7)을 도선(8)로 결선하였다. 이 때의 실리콘기판 표면의 질화 티타늄(4)의 표면적은 약 30㎠이고, 결선한 구리판(7)의 표면적은 표리로 약 50㎠였다. 약 30분간의 도금으로, 두께 약 1㎛의 무전해 구리 도금을 행하였다.
그 결과, 도 3(c)에서 도시하듯이, 비어홀(3)은 모두 구리의 도체(10)으로 완전히 충전되었다.
이어, 도 3(d)에서 도시하듯이, CMP연마를 행하여 비어 스터드(12)를 형성시켰다.
이상과 같이, 어느 처리에 대해서도 본 실시예의 도금법을 이용함으로써, 스퍼터법과 같은 드라이법을 이용하지 않고 무전해 도금에 의한 구리의 미소 구멍으로의 충전을 용이하게 행할 수 있음을 알 수 있어, 본 발명의 효과를 확신할 수 있었다.
[비교예 1]
비교를 위해, 본 발명을 실시하지 않은 경우의 예를 나타낸다.
실시예 1과 동일하게 비어홀을 형성하고, 질화 티타늄에 의한 배리어층을 형성하였다. 그 후, 기판을 무전해 도금액 중에 침적하였다. 이 때, 도금 전에 EDTA계 처리액에 의한 기판의 표면처리를 행하지 않았다. 그 결과, 질화 티타늄 표면에서 무전해 구리 도금반응이 일어나지 않아, 무전해 구리 도금막의 형성을 행할 수 없었다. 따라서, 다음 공정에서의 전기 구리도금에 의해서도 비어홀 내부에는 거의 구리가 석출되지 않아, 비어홀을 금속 충전하는 것이 불가능하였다.
또, 실시예 1과 같이 EDTA계 수용액에 의한 도금전 처리까지를 행하고, 그 후, 기판을 무전해 도금액 중에 침적하였다. 이 때, 질화 티타늄과 구리판을 도선으로 결선하지 않고, 실리콘 기판을 단독으로 무전해 구리 도금액 중에 침적하였다. 그 결과, 질화 티타늄 표면에서 무전해 구리 도금반응이 일어나지 않아, 무전해 구리 도금막의 형성을 행할 수 없었다. 따라서, 차기 공정에서의 전기 도금에 의해서도 비어홀 내부에는 거의 구리가 석출되지 않아, 비어홀을 금속 충전할 수 없었다.
이상의 본 발명을 실시하지 않을 경우에 대해서는, 어느 쪽으로든 본 발명의 목적을 달성할 수 없었음을 알 수 있다. 이로써, 본 발명의 유효성이 실증되었다.
[실시예 5]
도 4는 LSI 실리콘기판(1)에 대해 실시예 1 ~ 4의 비어 스터드(12)의 형성, 배선층(13) 및 절연층(2)의 교대 반복에 의한 제조에 의해 다층배선층을 형성한 반도체장치의 단면도이다. 도면에서 나타내듯이, LSI 실리콘기판(1)에는 W 비어(34)가 절연층(2) 중에 형성되고, 그 위에 절연층(2)와 배선층(13)이 형성되고, 비어 스터드(12)와 배선층(13)이 교대로 형성되어 있다. 가장 위에 형성된 배선층(13)의 위에는 스퍼터링에 의해 형성된 질화 티타늄(4)와 그 위에 형성된 Al-Si 합금층(36)이 형성된다. 최상의 SiO2의 절연층(2)의 표면은 폴리이미드 수지로 이루어지는 보호막(37)이 형성된다. W 비어(34)는 CVD에 의해 형성된다. 본 실시예에서는 배선층(13)을 5층으로 하였다.
[실시예 6]
도 5는 실시예 5에서 얻어진 LSI 실리콘기판상에 다층배선을 형성한 반도체장치(20)을 에폭시 수지(樹脂)에 의해 수지 몰드한 면부(面付) 실장형 수지몰드 반도체장치의 사시도이다. 에폭시 수지(19)는 이하에서 설명하는 충전재를 갖는 수지를 이용한 것이다.
도면부호(15)는 Au선, 도면부호(16)은 그것의 다이 본딩(die bonding), 도면 부호(17)은 아우터 리드, 도면부호(18)은 써포트 바이다. 리드 프레임에는 구리 또는 42합금이 이용된다.
표 1에서 나타내는 각종 충전재 및 에폭시 수지 조성물을 80℃로 가열한 2축롤로 10분간 혼합 연마하였다.
얻어진 구(球)형상 충전재(充塡材)를 이용한 조성물은, 각(角)형상의 충전재를 이용한 조성물과 겔화 시간은 거의 같더라도, 용융점도(熔融粘度)가 극히 낮고, 유동성도 크다. 게다가, RRS입도선도(粒度線圖)에서 표시한 구배(n)이 작은 값의 충전재를 배합한 조성물만큼 용융점도가 낮고 유동성이 크다. n값이 0.6이하에서는 용융점도(180℃)가 상승하기 때문에 바람직하지 않다.
(조성비 : 중량부)
No. 1 2 3 4 5
0-크레졸 노보락형 에폭시 수지 90 90 90 90 90
브롬화 페놀 노보락형 에폭시 수지 10 10 10 10 10
페놀 노보락 수지 52 52 52 52 52
트리페닐 호스핀 1 1 1 1 1
3산화 안티몬 4 4 4 4 4
에폭시 실란 2 2 2 2 2
헥스트 왁스 1 1 1 1 1
카본 블랙 1 1 1 1 1
에폭시 변성 폴리디메틸 시로키산 (변성제) 10 10 10 10 10
충전재(구(球)-1) n=0.95 643 - - - -
〃 (구 - 2) n=0.65 - 643 - - -
〃 (구 - 3) n-25 - - 643 - -
〃 (각(角)-1) n=1.5 - - - 643 -
〃 (각 - 2) n=0.75 - - - - 643
최저 용융점도 (포이즈) 220 280 300 3310 2630
스파이랄 후로 (인치) 34 27 17 2 9
또, 충전재로서 구(球)형 충전재(구-1)를 이용하고, 그 추가량으로서 70, 75, 80 및 85중량%의 수지조성물을 각각 작성하였다.
이들 수지 조성물을 이용하여 트랜스퍼 형성하고, 180℃/6시간후 경화(硬化)를 행하여 실온의 선 팽창계수, 굴곡 탄성률, 열응력을 측정하였다.
또한, 표면에 알루미늄의 지그재그 배선을 형성한 반도체 소자를 트랜스퍼 프레스 몰드하여, -55℃/30분 ⇔ +150℃/30분의 2000사이클의 냉열 사이클 시험을 행하고, 몰드 수지층의 내(耐)크래크(crack)성, 리드·금 와이어 본딩, 알루미늄 배선의 접속 신뢰성(저항치가 50%이상 변화한 경우를 불량이라고 판정)을 평가하였다. 이들의 결과를 표 2에서 나타낸다.
표 2에서, 실리콘 중합체를 포함하고 충전재가 80중량%이상인 조성물은, 선 팽창 계수가 1.3×10-5/℃이하로 작고, 탄성률의 증가도 적다. 따라서 인서트(insert)에 발생하는 열응력도 작다는 것을 알 수 있다.
본 실시예와 같은 수지 조성물을 이용한 수지 몰드형 반도체장치는, 냉열 사이클 시험과 같은 열 충격이 가해져도 내크래크성이나 배선의 접속 신뢰성이 매우 우수하다.
본 실시예에 있어서는, 시로키산을 포함하지 않는 수지 조성물에 대해 입경(粒徑) 100㎛이하의 구(球)형 석영분(石英粉)을 충전재의 95%로 하고, 나머지를 입경 10㎛이하의 각(角)형 석영분을 이용하여, 전체로 85중량%로 하였다. 또, 시로키산을 포함하는 수지 조성물에 대해 입경 100㎛이하의 구형 석영분을 충전재의 70%로 하고, 나머지를 입경 5㎛이하의 각형 석영분을 이용하여, 전체로 80.5중량%로 하였다. 어느 쪽의 수지몰드형 반도체장치라도 상술한 실시예와 동일한 특성을 갖고 있었다.
(조성비 : 중량부)
No. 6 7 8 9 10
0-크레졸 노보락형 에폭시 수지 90 90 90 90 90
브롬화 페놀 노보락형 에폭시 수지 10 10 10 10 10
에폭시 변성 폴리디메틸 시로키산 (변성제) 10 10 10 10 10
충전재의 첨가량 (중량%) 80 85 70 75 80
선 팽창 계수 (×10-5/℃) 1.3 1.1 2.0 1.8 1.3
굴곡 탄성률 (㎏/㎟) 2060 2170 1720 1790 2320
열응력 (㎏/㎟) 0.2 ≒0 0.8 0.6 0.4
내(耐) 크래크성 0/45 0/45 30/45 25/45 2/45
접속신뢰성 0/150 0/150 70/150 45/150 5/150
RRS 입도선도(粒度線圖)란, Rosin-Rammler의 식에 따른 입도(粒度) 분포를 나타내는 입도선도(일본 분체(粉體) 공업협회 반포(頒布) : 분체공학 핸드북 51 ~ 53페이지)이다.
R(Dp) = 100exp(-b·Dpn) …(1)
(단, R(Dp) : 최대 입경(粒徑)에서 입경 Dp까지의 누적중량%, Dp : 입경, b 및 n : 정수)
RRS 입도선도에 있어서의 구배(句配)란, RRS입도선도의 최대 입경으로부터의 누적중량%가 25%와 75%의 두개를 이은 직선으로 대표되는 Rosin-Rammler식의 n의 값을 말한다.
충전재의 원석을 미분쇄(微粉碎)한 경우의 입도분포는, Rosin-Rammler의 식과 일치하고, 이 식에 기초한 입도분포를 나타내는 RRS 입도선도에서는 거의 직선 을 나타낸다.
본 발명자들은, 각종 충전재의 입도분포를 측정한 결과, 특별한 분류를 하지 않는 한, 어떠한 충전재도 그 90중량%이상이 RRS 입도선도에서 거의 직선성을 나타내며, 상기의 식에 적합함을 확인하였다.
본 발명에서 이용하는 구형상의 용융 석영분은, 미리 소정의 입도분포로 분쇄한 용융 석영분을 프로판, 부탄, 아세틸렌, 수소 등의 가연성 가스를 연료로 하는 용사(溶射)장치로부터 발생시킨 고온 화염 안에 일정량씩 공급하여 용융한 후 냉각한 구형의 것이 가장 바람직하다. 상기의 용융 석영은 그 자신의 선 팽창 계수가 비교적 작고, 이온성 불순물도 극히 적기 때문에, 반도체소자 몰드용 수지조성물 재료로서 적합하다.
충전재의 90중량%이상을 입경 0.5 ~ 100㎛의 범위로 하는 것이 바람직하다. 그 이유는, 0.5㎛미만의 미립자가 많아지면, 수지조성물의 치크스트로빅성(性)이 커져 점도가 상승하거나 유동성이 저하한다. 또, 100㎛를 넘는 입자가 많아지면 몰드할 때, 반도체소자의 Au선을 변형, 절단하거나, 성긴 입자가 금형 안에서 구멍을 막아 수지의 충전불량 등이 발생하기 쉬워지기 때문이다.
이어, RRS 입도선도에서 나타내는 구배(n)을 0.6 ~ 0.95로 하는 것이 가장 바람직하며, n이 0.95보다 커지면 충전재의 부피가 커지고, 수지조성물의 점도 상승이나 유동성의 저하가 일어난다. 여기서, n은 가능한 한 작은 값이 바람직하나, 본 발명에서 충전재의 90%이상이 0.5 ~ 100㎛의 입경범위에 있는 것이 바람직하고, n값 0.6라고 하는 것은 이 조건내에서 취할 수 있는 최소의 값이다.
본 발명에서 이용하는 실리콘 중합체(重合體)는 아미노기(基), 카르복실기, 에폭시기, 수산기(水酸基), 피리미진기 등의 관능기(官能基)를 말단 또는 측쇄(側鎖)에 갖는 폴리디메틸 시로키산이다.
상온에서 고체인 에폭시 수지는, 반도체 몰드용 재료로서 크레졸 노보락형 에폭시 수지, 페놀 노보락형 에폭시 수지, 비스페놀 A형 에폭시 수지 등을 가리키며, 경화제로서 페놀 노보락이나 크레졸 노보락 등의 노보락 수지, 무수(無水) 피로메리트 산(酸)이나 무수 벤조 페논 등의 산무수물(酸無水物) 등을 이용하고, 또한, 경화 촉진제, 가요화제(可撓化劑), 커플링제, 착색제, 난연화제(難燃化劑), 이형제(離型劑) 등을 필요에 따라 배합할 수 있다.
상기 에폭시 수지 조성물은, 각 소재를 70 ~ 100℃로 가열한 2축롤이나 압출기(押出機)로 혼합 연마하고, 트랜스퍼 프레스로 금형 온도 160 ~ 190℃, 성형(成形) 압력 30 ~ 100㎏/㎠, 경화 시간 1 ~ 3분으로 성형할 수 있다.
경화물의 선 팽창 계수는 상술한 바와 같이 1.3×10-5/℃이하로 작게 함으로써 탄성률도 작게 할 수 있다. 따라서, 몰드 시의 반도체소자의 Au 본딩 와이어의 변형, 단선이 적고, 선 팽창 계수의 차에 기초한 열응력이 작기 때문에, 내(耐) 온도 사이클성, 내열성, 내습성 등이 양호하다.
충전재로서 석영분을 용융하여 구(球)형화함으로써, 부피가 작아져 고(高)충전화하기 쉽다. 또한, 반도체소자의 몰드 시, 충전재의 모서리부가 소자를 손상시켜 소자 특성에 악영향을 미치는 것을 방지할 수 있다. 또, 실리콘 중합체를 배합함으로써 탄성률을 작게 할 수 있고, 선 팽창 계수의 차이에 의해 발생하는 열응력 을 보다 작게 할 수 있다.
[실시예 7]
도 6은 구리/폴리이미드 박막다층 배선기판의 본 발명의 제조공정의 일예를 나타내는 각 공정에 있어서의 기판의 모식단면도에 의한 순서도이다.
공정(a) : 두께 6㎜의 유리 세라믹의 기판(21)상에 제 1 금속배선층이 되는 Cr/Cu/Cr (Cr : 500Å두께, Cu : 5㎛두께)로 이루어지는 도체막(導體膜)을 Ar중 스퍼터링에 의해 형성하였다. 도면부호(25)는 접속용 스루홀이다.
공정(b) : 상기 Cr/Cu/Cr 도체막 상에 레지스트 패턴(포지티브(positive)형 레지스트)을 형성하고, 웨트 에칭법에 의해 제 1 금속배선층(29)를 형성하였다.
공정(c) : 제 1 금속배선층(29)상에 절연층(22)로서 두께 20㎛의 반경화(半硬化)상태의 폴리이미드계 접착시트를 250℃, 15㎏/㎠로 가압 접착하여, 경화 처리하였다.
공정(d) : 이어, 드라이 에칭용 마스크로서, 두께 2000Å의 Al막(32)를 진공증착법(蒸着法)에 의해 형성하였다.
공정(e) : 포토 에칭법에 의해 비어홀 형성용의 드라이에칭용 마스크(28)을 형성하고, 이어, 가스압 3㎩, RF 출력 500Ｗ의 산소가스 프라즈마에 의한 평행 평판형 드라이에칭 장치(도시하지 않음)에 의해 비어홀(27)을 형성하였다.
이 비어홀(27)의 형성에 요하는 드라이에칭 시간은 80분이나, 게다가, 그대로 20 ~ 25분 에칭을 속행하면, 비어홀 바닥의 랜드(33) 면의 Cr층(500Å)이 제거되어 Cu면이 노출된다. 또한, 상기 폴리이미드의 드라이에칭 속도는 0.2 ~ 0.3㎛/ 분이었다.
공정(f) : 비어홀 바닥의 랜드(13)의 면을 Cu면으로 하였다. 또, 전(前)처리로서, 실시예 1과 동일하게 EDTA를 갖는 수용액 중에서 처리한 후, 도 3(b)에서 나타내듯이 무전해 구리도금에 의해 Cu로 이루어지는 비어 스터드(23)을 형성하였다.
또한, 직경 30㎛ø×높이 25㎛의 Cu 비어 스터드 형성에 요하는 무전해 화학 구리도금 시간은 약 5시간이었다.
공정(g) : 상기 절연층(22)상에, 상기 공정(a) 및 공정 (b)와 동일하게 하여 Cr/Cu/Cr (Cr : 500Å 두께, Cu : 5㎛ 두께)로 이루어지는 도체막을 형성하여 스퍼터링법에 의해 제 2 금속배선층(30)을 형성하였다.
이와 같이 하여 상기 공정을 반복함으로써 3층 이상의 박막다층 배선기판을 제조할 수 있다.
[실시예 8]
도 7은 본 실시예에서 얻은 박막다층 배선기판(34)에, 실시예 5에서 표면에 다층배선을 형성시킨 LSI(20)을 탑재한 실장기판의 모식단면도이다. 세라믹 기판(35) 상에 폴리이미드/구리로 이루어지는 박막 배선층을 형성하고, 비어 스터드(23)으로 접속한 박막다층 배선기판(34)에, 땜납 범프(26)에 의해 다층배선을 형성한 LSI(20)을 탑재, 접속하였다. 배선층(24), 비어 스터드(23), 절연층(22)는 실시예 7과 동일하게 제조한 것이다.
[실시예 9]
도 8은 상술한 LSI를 탑재한 박막다층 배선기판을 대형계산기용 기판에 이용한 실장예를 나타내는 모식단면도로, 대형프린트 배선기판(41)상에 핀 삽입형의 모듈 기판(42)를 탑재한 일예이다.
모듈 기판(42)는 유리 세라믹과 구리층과의 다층 소결체(燒結體)로 이루어지고, 하면에 접속핀(43)이 설치되어 있다. 이 모듈 기판(42)상에 본 발명이 되는 박막다층 배선기판(34)를 형성하고, 땜납 범프(26)에 의해 LSI(20)이 접속 탑재되어 있다.
본 실시예의 실장기판에 의하면, 배선 총수도 약 1/4로 줄일 수 있어, 배선 밀도를 높일 수 있었다. 또, 신호전송 속도를 종래의 것에 비해 약 1.5배 빠르게 할 수 있다.
본 실시예에 의한 박막다층 배선기판은, 실장(實裝)의 고밀도화와 배선길이의 단축에 의한 신호전송의 고속화를 도모할 수 있다. 또, 시트형상의 절연층(예를 들어, 상기 폴리이미드계 복합시트)을 채용함으로써 제조공정을 대폭으로 단축할 수 있다.
본 발명에 의한 박막다층 배선기판은, 대형전자계산기용 기판, 워크스테이션용 실장기판, 비디오카메라 등의 소형전자기기용 실장기판으로서 우수하다.
[실시예 10]
도 9는 도 4에서 형성한 다층배선층을 갖는 반도체장치의 다층배선층상에 땜납 볼(38)을 형성한 반도체장치의 단면도이다. 땜납 볼(38)은 Au이다.
도 10은 도 9의 반도체장치를 대형프린트 배선기판(41)에 상술한 땜납 볼(38)에 의해 접합한 플립 칩(flip-chip) 실장의 단면도이다. 도면에서 나타내듯이 땜납 볼(38)에 의해 접합한 후, 에폭시 수지로 이루어지는 언더 필 재에 의해 충전되어 있다. 본 실시예에 있어서도, 도 9에서 도시하듯이 실시예 1 ~ 4에 기재되어 있는 직경 0.3㎛의 비어 스터드(12) 및 배선층(13)이 교대로 형성된다.
[실시예 11]
도 11은 볼 그리트 어레이형 반도체장치의 단면도이다. 본 실시예에 있어서도, 실시예 5에 의해 얻은 다층배선층을 갖는 반도체장치(1)을 이용하였다. 세라믹 등으로 이루어지는 기체(基體)(47)에 수지 등의 접착제(45)로 상술한 반도체장치(1)을 접합하고, 인너 리드(46)에 Au선(15)에 의해 본딩한 것이다. 전극(48)은, Cu 배선상에 질화 티타늄 및 Al-Si합금층이 순차 스퍼터링에 의해 형성되고, 반도체소자상에서는 볼 본딩되고, 인너 리드(46)에 대해서는 웨지(wedge)본딩된다. 또, 전극(40)은 Cu배선상에 Sn 도금을 형성한 것이다.
본 발명에 의하면, 종래의 스퍼터법 등 드라이 메털라이즈법에 의한 시드층 형성을 행하지 않고, 무전해 도금으로 기판상의 미소 요홈부를 직접 충전할 수 있기 때문에, 고밀도 배선이 가능해진다.
또, 무전해 도금에 의해, 기판상의 미소 요홈부에 대해 균일 석출성이 뛰어나고, 도금반응의 진행에 따른 배리어층의 용출을 동반하지 않는 시드층을 형성하고, 이어, 전기 도금에 의해 시드층이 형성된 기판상의 미소 요홈부를 충전함으로써, 품질이 안정된 미세배선을 형성할 수 있다.
이로써, 기판상에 품질이 안정된 고밀도 배선을 형성하는 것이 가능해지고, 나아가서는 신뢰성 높은 반도체장치와 모듈 및 대형계산기를 얻을 수 있다.

Claims (13)

  1. 삭제
  2. 삭제
  3. 반도체기판상에 비어 스터드를 갖는 절연층을 구비하고, 상기 비어 스터드는 비어홀의 내부표면에 형성된 무기화합물층 또는 고융점 금속층으로 이루어지는 배리어층을 사이에 두고 동일 금속에 의한 무전해(無電解) 도금 후 전기도금에 의해 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 삭제
  5. 반도체기판상에 비어 스터드를 갖는 절연층과, 배선을 갖는 절연층을 교대로 형성시킨 반도체장치에 있어서, 상기 비어 스터드는 비어홀의 내부표면에 형성된 무기화합물층 또는 고융점 금속층으로 이루어지는 배리어층을 사이에 두고 동일 금속에 의한 무전해 도금 후 전기도금에 의해 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 삭제
  7. 반도체기판상에 비어 스터드를 갖는 절연층을 구비하고, 상기 비어 스터드는 그 외부표면에 형성된 무기화합물 또는 고융점 금속으로 이루어지는 배리어층을 사이에 두고 형성되고, 그 직경이 0.3㎛이하인 것을 특징으로 하는 반도체장치.
  8. 청구항 3, 청구항 5 또는 청구항 7 중 어느 한 항에 기재된 반도체장치가, 에폭시 수지, 구형(球形) 석영분(石英粉) 및 실리콘 중합체(重合體)를 포함하는 조성물에 의해 몰드되어 있는 것을 특징으로 하는 수지몰드 반도체장치.
  9. 청구항 8에 있어서,
    상기 구형 석영분이 상기 조성물 전체의 80중량% 이상인 것을 특징으로 하는 수지몰드 반도체장치.
  10. 표면에 배선층을 갖는 절연층이 복수 적층된 다층박막 배선기판과 이 배선기판에 탑재된 반도체장치를 갖는 모듈에 있어서, 상기 반도체장치가 청구항 3, 청구항 5 또는 청구항 7 중 어느 한 항에 기재된 반도체장치로 이루어지는 것을 특징으로 하는 모듈.
  11. 프린트 배선기판상에 접속핀을 매개로 하여 접속된 모듈기판이 탑재되고, 이 모듈기판상에 배선층을 갖는 절연층이 복수 적층된 다층박막 배선기판이 탑재되고, 이 배선기판상에 청구항 3, 청구항 5 또는 청구항 7 중 어느 한 항에 기재된 반도체장치가 탑재되어 있는 것을 특징으로 하는 대형계산기.
  12. 반도체기판상에 비어홀을 갖는 절연층의 상기 비어홀에 도전체를 도금에 의해 충전(充塡)하는 반도체장치의 제조방법에 있어서,
    상기 비어홀 내부표면에 도전성 무기화합물 또는 고융점 금속으로 이루어지는 배리어층을 형성한 후, 착(錯)형성제를 포함하는 처리액에 의해 처리하고, 이어 상기 기판을 무전해 도금액에 침적시킴과 동시에 상기 무전해 도금에 의해 형성되 는 금속과 동일한 금속으로 이루어지는 부재를 상기 무전해 도금액에 접촉시켜, 상기 배리어층에 전기적으로 접속하여 무전해 도금에 의해 상기 충전하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 반도체기판상에 비어홀을 갖는 절연층의 상기 비어홀에 도전체를 도금에 의해 충전(充塡)하는 반도체장치의 제조방법에 있어서,
    상기 비어홀 내부표면에 도전성 무기화합물 또는 고융점 금속으로 이루어지는 배리어층을 형성한 후, 착(錯)형성제를 포함하는 처리액에 의해 처리하고, 이어 상기 기판을 무전해 도금액에 침적시킴과 동시에 상기 무전해 도금에 의해 형성되는 금속과 동일한 금속으로 이루어지는 부재를 상기 무전해 도금액에 접촉시켜, 상기 배리어층에 전기적으로 접속하여 무전해 도금에 의해 도금층을 형성 후 전기도금에 의해 상기 충전하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019990018878A 1998-05-25 1999-05-25 반도체장치 및 그 제조방법 KR100635685B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-143133 1998-05-25
JP14313398 1998-05-25

Publications (2)

Publication Number Publication Date
KR19990088541A KR19990088541A (ko) 1999-12-27
KR100635685B1 true KR100635685B1 (ko) 2006-10-17

Family

ID=15331695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990018878A KR100635685B1 (ko) 1998-05-25 1999-05-25 반도체장치 및 그 제조방법

Country Status (2)

Country Link
US (2) US6300244B1 (ko)
KR (1) KR100635685B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569479B2 (en) 2005-12-09 2009-08-04 Dongbu Electronics Co., Ltd. Method for fabricating semiconductor device

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852417B2 (en) 1999-04-13 2014-10-07 Applied Materials, Inc. Electrolytic process using anion permeable barrier
US20060157355A1 (en) * 2000-03-21 2006-07-20 Semitool, Inc. Electrolytic process using anion permeable barrier
US8236159B2 (en) * 1999-04-13 2012-08-07 Applied Materials Inc. Electrolytic process using cation permeable barrier
DE19961103C2 (de) * 1999-12-17 2002-03-14 Infineon Technologies Ag Dielektrische Füllung von elektrischen Verdrahtungsebenen und Verfahren zur Herstellung einer elektrischen Verdrahtung
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
US7135404B2 (en) * 2002-01-10 2006-11-14 Semitool, Inc. Method for applying metal features onto barrier layers using electrochemical deposition
US20060189129A1 (en) * 2000-03-21 2006-08-24 Semitool, Inc. Method for applying metal features onto barrier layers using ion permeable barriers
US20060118425A1 (en) * 2000-04-19 2006-06-08 Basol Bulent M Process to minimize and/or eliminate conductive material coating over the top surface of a patterned substrate
CN1394225A (zh) * 2000-10-24 2003-01-29 三井化学株式会社 环氧树脂组合物及其用途
US6824665B2 (en) * 2000-10-25 2004-11-30 Shipley Company, L.L.C. Seed layer deposition
JP3530149B2 (ja) * 2001-05-21 2004-05-24 新光電気工業株式会社 配線基板の製造方法及び半導体装置
KR100481236B1 (ko) * 2001-08-02 2005-04-07 엔이씨 일렉트로닉스 가부시키가이샤 밀봉 수지, 수지-밀봉형 반도체 및 시스템-인-패키지
TWI236092B (en) * 2001-10-05 2005-07-11 Semiconductor Tech Acad Res Ct Electroless plating process, and embedded wire and forming process thereof
US7317208B2 (en) 2002-03-07 2008-01-08 Samsung Electronics Co., Ltd. Semiconductor device with contact structure and manufacturing method thereof
AU2002255377A1 (en) * 2002-03-07 2003-09-16 Samsung Electronics Co., Ltd. Contact portion of semiconductor device, and method for manufacturing the same, thin film transistor array panel for display device including the contact portion, and method for manufacturing the same
US7341946B2 (en) * 2003-11-10 2008-03-11 Novellus Systems, Inc. Methods for the electrochemical deposition of copper onto a barrier layer of a work piece
US20050121327A1 (en) * 2003-12-04 2005-06-09 Giin-Shan Chen Electroless-plated deposit process for silicon based dielectric insulating material
JP4049119B2 (ja) * 2004-03-26 2008-02-20 セイコーエプソン株式会社 強誘電体メモリ素子の製造方法
US7345370B2 (en) * 2005-01-12 2008-03-18 International Business Machines Corporation Wiring patterns formed by selective metal plating
DE102006021959B4 (de) * 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
US20080264774A1 (en) * 2007-04-25 2008-10-30 Semitool, Inc. Method for electrochemically depositing metal onto a microelectronic workpiece
DE102007046851B4 (de) * 2007-09-29 2019-01-10 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zum Ausbilden einer Halbleiterstruktur
US7935621B2 (en) 2008-02-15 2011-05-03 International Business Machines Corporation Anti-fuse device structure and electroplating circuit structure and method
US8043966B2 (en) * 2008-04-11 2011-10-25 International Business Machines Corporation Method for monitoring patterning integrity of etched openings and forming conductive structures with the openings
US7989321B2 (en) * 2008-08-21 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device gate structure including a gettering layer
US8679962B2 (en) 2008-08-21 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
US20100089748A1 (en) * 2008-10-15 2010-04-15 C Forster John Control of erosion profile on a dielectric rf sputter target
WO2010092579A1 (en) 2009-02-12 2010-08-19 Technion Research & Development Foundation Ltd. A process for electroplating of copper
JP2010205921A (ja) * 2009-03-03 2010-09-16 Olympus Corp 半導体装置および半導体装置の製造方法
JP5580135B2 (ja) * 2010-08-03 2014-08-27 三井金属鉱業株式会社 プリント配線板の製造方法及びプリント配線板
JP7282073B2 (ja) * 2018-03-02 2023-05-26 株式会社村田製作所 多層セラミック基板及び多層セラミック基板の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
US4866507A (en) * 1986-05-19 1989-09-12 International Business Machines Corporation Module for packaging semiconductor integrated circuit chips on a base substrate
JPS6373660A (ja) 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
US5130768A (en) * 1990-12-07 1992-07-14 Digital Equipment Corporation Compact, high-density packaging apparatus for high performance semiconductor devices
US5483100A (en) * 1992-06-02 1996-01-09 Amkor Electronics, Inc. Integrated circuit package with via interconnections formed in a substrate
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
US5384284A (en) 1993-10-01 1995-01-24 Micron Semiconductor, Inc. Method to form a low resistant bond pad interconnect
US5459287A (en) * 1994-05-18 1995-10-17 Dell Usa, L.P. Socketed printed circuit board BGA connection apparatus and associated methods
JP3332668B2 (ja) 1994-07-14 2002-10-07 松下電器産業株式会社 半導体装置の配線形成に用いる無電解めっき浴及び半導体装置の配線形成方法
KR960005765A (ko) 1994-07-14 1996-02-23 모리시다 요이치 반도체 장치의 배선형성에 이용하는 무전해 도금욕 및 반도체 장치의 배선성형방법
US5541368A (en) * 1994-07-15 1996-07-30 Dell Usa, L.P. Laminated multi chip module interconnect apparatus
US5539255A (en) * 1995-09-07 1996-07-23 International Business Machines Corporation Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal
US5674787A (en) 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5891513A (en) * 1996-01-16 1999-04-06 Cornell Research Foundation Electroless CU deposition on a barrier layer by CU contact displacement for ULSI applications
US5723387A (en) 1996-07-22 1998-03-03 Industrial Technology Research Institute Method and apparatus for forming very small scale Cu interconnect metallurgy on semiconductor substrates
US5660706A (en) * 1996-07-30 1997-08-26 Sematech, Inc. Electric field initiated electroless metal deposition
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
JPH09316651A (ja) 1997-03-21 1997-12-09 Ishihara Chem Co Ltd 無電解スズ―鉛合金メッキ浴、その調製方法、及び当該メッキ浴でスズ−鉛合金皮膜を形成したｔａｂのフィルムキャリア
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US6165898A (en) * 1998-10-23 2000-12-26 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
US6093647A (en) * 1998-11-03 2000-07-25 Advanced Micro Devices, Inc. Method to selectively electroplate conductive material into trenches

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569479B2 (en) 2005-12-09 2009-08-04 Dongbu Electronics Co., Ltd. Method for fabricating semiconductor device

Also Published As

Publication number Publication date
KR19990088541A (ko) 1999-12-27
US6300244B1 (en) 2001-10-09
US20020030283A1 (en) 2002-03-14

Similar Documents

Publication Publication Date Title
KR100635685B1 (ko) 반도체장치 및 그 제조방법
JP6078585B2 (ja) 小型電子機器、その形成方法、およびシステム
US5792594A (en) Metallization and termination process for an integrated circuit chip
US10978418B2 (en) Method of forming an electrical contact and method of forming a chip package with a metal contact structure and protective layer
JP4092890B2 (ja) マルチチップモジュール
US6311888B1 (en) Resin film and a method for connecting electronic parts by the use thereof
KR100345035B1 (ko) 무전해 도금법을 이용한 고속구리배선 칩 접속용 범프 및 ｕｂｍ 형성방법
US6596624B1 (en) Process for making low dielectric constant hollow chip structures by removing sacrificial dielectric material after the chip is joined to a chip carrier
KR100430203B1 (ko) 반도체 장치 및 그 제조 방법
JP3477452B2 (ja) 集積回路のメタラジー構造、集積回路構造及び集積回路構造の製造方法
US20080116611A1 (en) Method of Manufacturing Multilayer Wiring Board
KR100315158B1 (ko) 비솔더 플립 칩 본딩용 고신뢰성 비전도성 접착제 및 이를이용한 플립 칩 본딩 방법
US6653742B1 (en) Semiconductor chip assembly with interlocked conductive trace
US6278192B1 (en) Semiconductor device with encapsulating material composed of silica
KR100393363B1 (ko) 반도체 장치 및 그 제조 방법
KR100393864B1 (ko) 반도체 장치
JP3878358B2 (ja) 半導体装置及びその製造方法
JP4840245B2 (ja) マルチチップモジュール
JPH05235102A (ja) 半導体装置
JP3365725B2 (ja) エポキシ樹脂組成物及び半導体装置
US20080067681A1 (en) Interconnection structure and manufacturing method thereof
CN1488170A (zh) 用于旋转刻蚀平面化电子部件的平面化层及其使用方法
Yim et al. Flip Chip on Organic Board Technology Using Modified Anisotropic Conductive Films and Electroless Nickel/Gold Bump

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee