KR20140053912A - 적층 반도체 구조 내에 수직적 전기 연결을 형성하는 방법 - Google Patents

적층 반도체 구조 내에 수직적 전기 연결을 형성하는 방법 Download PDF

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Abstract

본 발명은 하기의 단계들을 포함하는, 적층 반도체 구조(1) 내에 수직적 전기 연결(50)을 형성하는 방법을 제안한다:
- 하기를 포함하는 적층 반도체 구조(1)를 제공하는 단계(100):
- 제 1 표면(22)과 제 2 표면(24)을 포함하는 지지 기판(20),
- 상기 지지 기판(20)의 제 1 표면(22) 위에 놓이는 절연층(30), 및
- 상기 절연층(30) 내에 형성되는 하나 이상의 장치 구조(40); 그리고
- 상기 장치 구조(40)를 노출시키기 위하여, 상기 지지 기판(20)의 제 2 표면에서부터 장치 구조(40)까지 비아(50)를 뚫는 단계(300)를 포함하고,
상기 절연층의 비아를 뚫는 단계(300)가 적어도 부분적으로 습식 에칭(320)에 의해 실시되는 것을 특징으로 한다.

Description

적층 반도체 구조 내에 수직적 전기 연결을 형성하는 방법{METHOD FOR FORMING A VERTICAL ELECTRICAL CONNECTION IN A LAYERED SEMICONDUCTOR STRUCTURE}
일반적으로, 본원 발명은 적층 반도체 구조 내에 횡적 전기 연결을 만드는 방법에 관한 것이다.
더욱 특히, 본 발명은 집적 회로 내에 비아(via)들의 제조에 관한 것이다.
본 발명의 주요한 적용은 전자 칩(electronic chip)들 [또는 다이(die)들]의 3차원(3D) 집적 또는 수직적 집적에 대하여 핵심인, ["실리콘 관통 비아(through-silicon vias: TSV)" 또는 "웨이퍼 관통 비아(through-wafer vias)" 또는 "웨이퍼 관통 상호접속(through-wafer interconnects)"으로 불리우는] 비아들의 금속화, 특히 구리에 의한 금속화에 관한 마이크로전자공학의 분야에 속하는 것이다. 이러한 비아들은 0.5 ㎛ 내지 500 ㎛, 가장 흔하게 5 ㎛ 내지 100 ㎛의 범위의 전형적인 홀(hole) 크기를 가지며; 그리고 10 ㎛ 내지 750 ㎛, 가장 흔하게 50 ㎛ 내지 300 ㎛의 범위의 전형적인 깊이를 갖는다. 또한, 비아들을 포함하는 기판이 전기적으로 절연되어야 하고 구리층으로 덮히는 전자공학의 여타 분야들에 대한 적용들을 갖는다. 이러한 내용에는 인덕터(inductor)들과 같은 수동 소자들, 또는 집적 회로들이나 미세 전자기계 시스템(micro-electromechanical system)들 내의 전자기 소자들, 또는 광전지들에 대한 금속배선 구성(metallization scheme)의 인쇄 회로 기판들 [또는 인쇄 배선 기판(printed wire board)] 사이의 상호연결 소자(interconnecting element)들의 형성이 언급될 수 있다.
현재의 전자 시스템들은 대부분 몇몇의 집적 회로들 또는 부품들로 이루어지며, 각각의 집적 회로는 하나 이상의 기능들을 수행한다. 예를 들어, 컴퓨터는 하나 이상의 마이크로프로세서 및 몇몇의 메모리 회로들을 포함한다. 보통, 각각의 집적 회로는 이의 패키지 내의 전자 칩에 대응한다. 예를 들어, 집적 회로들은 집적회들 간을 연결하는 인쇄 회로 기판(PCB) 내에 플러그(plugged)되거나 납땜(soldered)된다.
제 1 접근법에 따라서, 전자 시스템들의 기능 밀도(functional density)를 증가시키기 위한 영구적인 필요가 이른바 "시스템-온-칩(system-on-chip)" 개념으로 이어졌고, 이는 모든 시스템 기능들을 이행하는데 필요한 모든 부품들 및 회로 유닛(unit)들을 포함하며, 상기 시스템 기능들은 인쇄 회로 지지체(printed circuit support)를 사용하지 않고 동일한 칩 상에서 생산된다. 실제로, 예를 들어 서로를 실질적으로 매우 다르게 하는, 논리 회로들 및 메모리 회로들에 대한 제조 방법들로서는, 그럼에도 불구하고 고성능의 시스템-온-칩을 얻는 것은 매우 어렵다. 그러므로, 시스템-온-칩 접근법은 동일한 칩 상에서 생산되는 다양한 기능들의 성능에 관한 절충안들의 수용을 필요로 한다. 게다가, 이러한 칩들의 크기 및 이들의 제조 효율성은 이들의 경제적 실행가능성의 한계에 이르렀다.
제 2 접근법은 하나의 동일한 패키지 내에 몇몇의 집적 회로들의 상호연결을 보장하는 모듈을 형성하는 것으로 이루어지며, 이는 동일한 반도체 기판 또는 상이한 기판들 상에 형성될 수 있다. 패키지가 따라서 얻어지고, 또는 멀티칩 모듈(multichip module: MCM)이나 시스템-인-패키지(System-in-Package: SiP)나 시스템-온-패키지(System-On-a-Package: SOP)는 따라서 단일 부품의 형태를 취한다. 이러한 MCM 접근법은 고밀도의 상호연결(higher interconnection density)을 얻을 수 있게 하므로, 통상적인 PCB 접근법보다 더 나은 성능을 갖는다. 그러나, PCB 접근법과 본질적으로 차이를 나타내지 않는다. 패키지의 무게 및 부피(bulk) 외에도, MCM의 성능은 기판으로부터의 연결들의 길이, 및 기판이나 패키지의 핀(pin)들로의 칩(chip)들을 연결하는 와이어 본드(wire bond)들과 관련된 전자기 간섭(electromagnetic interference)들에 의해 여전히 제한된다.
3차원(3D) 집적 또는 수직적 집적으로 불리우는 제 3 접근법은, 칩들이 스택킹되고(stacked) 칩의 재료에 뚫린 수직 상호연결들에 의해 각각 연결되며, 칩의 바닥 표면과 최상부 표면을 전기적으로 연결한다는 사실을 특징으로 한다. 따라서, 얻어진 스택(stack)은 몇몇의 층들 또는 능동 부품들의 층(strata)들 또는 칩들을 포함하고, 3D 집적 회로(또는 3D IC)를 구성한다.
3D 집적의 이점들은 하기를 기반으로 한다:
(1) 성능의 개선, 예를 들어 전파 시간 및 소멸되는 전력의 감소, 기능 단위들 간의 가속화된 통신과 관련된 시스템의 작동 속도의 증가, 각각의 기능 단위의 대역폭의 증가, 잡음 여유도(noise immunity)의 증가;
(2) 개선된 비용-효율성, 예를 들어 집적 밀도의 증가, 각각의 기능 단위에 가장 적절한 전자 칩 기술의 사용으로 인한 개선된 제조 효율성, 개선된 신뢰도; 및
(3) 이종의(heterogeneous) 기술들을 스택킹함으로써 고도로 집적화된(highly integrated) 시스템들[또는 공동-집적(co-integration)]의 생산 가능성, 즉 상이한 재료들 및/또는 상이한 기능 부품들의 이용.
결과적으로, 오늘날의 3D 집적은 종래의 접근법들에 대한 필수적인 대안이 되는 것으로 여겨지며, 이는 성능, 기능의 다양화 및 생산 비용 면에서 이들의 한계에 이르렀다. 3D 집적의 근거 및 이점들은, 예를 들어 A.W. Topol et al., "Three-dimensional integrated circuits " IBM Journal Res . & Dev ., no. 4/5 July/September 2006, 50, 491-506에 설명된다.
스택킹 후에, 예를 들어 결합시킴으로써, 칩들은 개별적으로 와이어 본딩(wire bonding) 또는 플립-칩(flip-chip) 연결들에 의해 패키지의 핀들에 연결될 수 있다. 일반적으로, 칩들 간의 상호연결들은 TSVs를 이용함으로써 수행된다.
특히, 3D 집적 회로들의 생산에 필요한 기본적인 기술들은 실리콘 웨이퍼들의 박막화 단계(thinning), 층들을 정렬시키는 단계(aligning), 층들을 결합시키는 단계(bonding), 및 TSVs를 에칭하는 단계(etching) 그리고 각각의 층 내에 TSVs를 금속화 하는 단계(metallizing)를 포함한다.
실리콘 웨이퍼들의 박막화 단계는 TSVs를 형성하기 전에 수행될 수 있다(예를 들어, US 7 060 624, US 7 148 565).
대안적으로, 비아들의 에칭 및 금속화는 실리콘 웨이퍼의 박막화 단계 이전에 실시될 수 있다(예를 들어, US 7 060 624, US 7 101 792). 이러한 경우에, 폐쇠된 비아(closed via)들 또는 블라인드 비아(blind via)들은 웨이퍼의 한쪽 상의 실리콘 내에 원하는 깊이로 에칭되고, 이후에 실리콘 웨이퍼의 박막화 단계 이전에 여타 한쪽에서 두루 금속화되어, 금속화의 매립된 말단(buried end)을 노출시킴으로써 실리콘 관통 비아를 얻는다.
구리의 좋은 전기 전도성, 및 고장의 중요한 원인일 수 있는 전자-이동(electro-migration)에 대한 구리의 높은 저항, 즉 전류 밀도의 효과 하에서 구리 원자들의 낮은 이동 경향성이 특히 비아들의 금속화에 대하여 구리를 재료로서 선택하게 한다.
일반적으로, 3D 집적 회로의 비아들은 하기의 일련의 단계들에 따라서, 집적 회로들을 상호연결하는 부품들을 형성하기 위하여 마이크로전자공학 분야에 사용되는 "다마신 방법(Damascene method)"과 유사한 방식으로 만들어진다:
- 실리콘 웨이퍼 내에 또는 이를 통하여, 그리고 만약 필요하다면[예를 들어, 최종 단계에서의 비아 생성(via-last) 구조들의 경우] BEOL(Back-End-Of-Line)를 통하여 비아들을 에칭하는 단계;
- 절연 유전체 층(insulating dielectric layer) 또는 라이너(liner)의 증착 단계(deposition);
- 구리의 확산 또는 이동을 방지하는데 도움이 되는, 장벽층(barrier layer)의 증착 단계;
- 선택된 배리어 재료(barrier material)가 매우 낮은 전기 전도성을 가지는 경우에 구리의 전착(electro-deposition)을 개선시키기 위한 시드층(seed layer)의 선택적인 증착 단계;
- 구리의 전착에 의한 비아들의 충진 단계; 및
- 화학적-기계적 연마에 의한 웨이퍼 표면으로부터의 과량의 구리 및 배리어의 제거 단계.
상기에 언급된 바와 같이, 본 발명은 더욱더 특히 "최종단계에서의 비아 생성(via-last) 구조들"의 제작에 관한 것이며, 즉 [FEOL(front-end-of-line) 단계들 이전에 형성되는] "첫번째 단계에서의 비아 생성(via first)", 및 (BEOL 단계들 이전이나 FEOL 단계들을 뒤따르는) "중간 단계에서의 비아 생성(via middle)"과는 반대로, TSVs가 집적 회로 내에 형성되고 BEOL 단계들을 뒤따른다.
"첫번째 단계에서의 비아 생성(via first)" 방법은 여하한 여타 회로의 제작이 일어나기 전에 기판 내에 TSVs를 형성하는 단계를 포함한다. 비아들의 패턴은 베이스 기판의 깊이의 일부(fraction)에 구멍을 뚫거나 에칭된다. 이후에, 비아들은 절연층 및 전도성 물질로 충진되고, 회로 제조가 뒤따른다. 이후에, 하나 이상의 다이(die)들은 TSVs에 결합될 수 있다. TSVs를 함유하는 기판의 후면(back surface)은 TSVs를 노출시키기 위하여 하향 연삭(ground down)된다. 노출된 TSVs의 금속화는 다중-계층(multi-tiered) 구조의 패키징(packaging)을 가능하게 한다.
"최종단계에서의 비아 생성(via last)" 방법에서, TSVs가 형성되기 전에 회로 제조 및 선택적으로 웨이퍼 박막화가 일어난다. 회로는 상호연결된 전도성 패드(interconnect conductive pad)들을 함유하며, 상기 패드들은 TSVs에 대한 지점들을 연결할 것이다. TSVs는 기판의 후면에서부터 전도성 패드까지 뚫거나 에칭, 또는 기판의 깊이를 통하여 전도성 패드까지 뚫거나 에칭 중 어느 하나에 의해 생성된다. 이후에, TSV는 절연층 및 전도성 물질로 충진된다. 기판의 후면은 다중-계층 구조의 패키징을 가능하게 하도록 금속화된다.
상이한 종류의 TSVs 간의 구별은 전문가에 의해 잘 알려져 있으며, 본 명세서에서 더 논의되지 않을 것이다. 그럼에도 불구하고, 추가적인 정보를 가지기 위하여 "Handbook of 3D Integration: Technology and Applications of 3D Integrated Circuits", Ph. Garrou et al., WILEY-VCH, 2009를 언급할 수 있다.
대개, 최종단계에서의 비아 생성(via-last) TSVs는 하기의 단계들에 따라 형성된다:
- 하기를 포함하는, 적층 반도체 구조를 제공하는 단계:
■ 제 1 표면과 후면을 포함하는 지지 기판,
■ 상기 지지 기판의 제 1 표면 위에 놓이는 하나 이상의 절연층- 상이한 재료들의 절연층들의 스택이 가장 흔하게 사용됨 -, 및
■ 상기 절연층 내에 형성되는 하나 이상의 전도성 패드; 그리고
- 상기 지지 기판의 후면에 비아를 뚫는 단계.
비아에 대한 직선 벽(straight wall)들을 얻고 이렇게 하여 절연층에 의한 비아의 균일한 코팅을 용이하게 하기 위하여, 대개 비아 뚫기(drilling)는 건식 에칭에 의해 형성된다.
그러나, 상이한 재료들이 에칭되어야 하며[전형적으로 제 1 절연층, 웨이퍼 실리콘 벌크(bulk), 및 상기에 설명된 적층 반도체 구조], 그래서 상이한 방법들 및 도구들이 사전에 결정된 시퀀스(sequence)로 사용되어야 한다. 이러한 방법의 한계는 제때에 공정을 정지시키는 어려움과 연관된다, 즉 금속 패드를 손상시키지 않고 원하는 재료를 완전히 제거하고, 이의 전도성 물질(대개, 구리)의 재-스퍼터링(resputtering), 즉 비아의 벽들로의 전도성 물질의 방출을 피하는 것과 연관되며, 이는 나중에 원치않는 구리 이온들의 실리콘 벌크로의 확산으로 인해 능동 소자(active device)의 접합들에서 단락을 유도할 수 있다.
상기에 언급된 결함들에도 불구하고, 결과적으로, 건식 에칭은 집적 회로 내에 직선 비아를 빠르게 얻는데 간단하고 일반적인 방법이기 때문에 여타 알려진 기술들보다 여전히 특권을 갖는다.
이후에, 절연막(insulating film)이 증착과 같은 통상적인 기술들에 의해 비아 벽들 상에 코팅된다. 그러나, 이러한 방법들은 전도성 패드 및 존재하는 절연층(들)도 코팅하므로, 부품들과 연결을 가능하게 하기 위하여, 적어도 전도성 패드로부터 절연막을 제거하는 추가적인 단계가 필요하게 된다.
그러므로, 상기에 언급된 결합들을 극복하는 방법이 필요하다.
본 발명의 목적은 적층 반도체 구조 내에 좋은 전기 연결을 정확하게 형성하는 방법을 제공하는 것이고, 이는 재-스퍼터링을 피할 수 있고, 몇 단계들로 장치 구조에 대한 설명을 보증한다.
이러한 목적을 달성하기 위하여, 본 발명은 적층 반도체 구조 내에 수직적인 전기 연결을 형성하는 방법을 제안하고,
- 하기를 포함하는 적층 반도체 구조를 제공하는 단계:
- 제 1 표면 및 제 2 표면(24)을 포함하는 지지 기판,
- 상기 지지 기판의 제 1 표면 위에 놓이는 절연층, 및
- 상기 절연층 내에 형성되는 하나 이상의 장치 구조; 그리고
- 상기 장치 구조를 노출시키기 위하여 상기 지지 기판(20)의 제 2 표면에서 장치 구조까지 비아를 뚫는 단계를 포함하며, 절연층의 비아 뚫기가 적어도 부분적으로 습식 에칭에 의해 실시되는 것을 특징으로 한다.
본 발명의 일부 바람직하나 비 제한적인 측면들은 다음과 같다:
* 습식 에칭은 사전에 결정된 시간 동안 실시되고, 상기 사전에 결정된 시간은 절연층의 재료, 에칭액(etchant), 뚫릴 절연층의 두께에 따르며;
* 습식 에칭은 불산(fluorhydric acid), 및 선택적으로 글리세롤을 함유하는 용액으로 실시되고;
* 에칭액은 불산 부피의 0.5 % 내지 50 %, 바람직하게는 1.35 %를 포함하며;
* 에칭액이 글리세롤 부피의 0.5 % 내지 50 %, 바람직하게는 1.35 %를 더 포함하고;
* 상기 방법은 습식 에칭 단계(320) 이전에 사전-습윤화(pre-wetting) 단계를 더 포함하며;
* 세정 단계(rinsing step)가 습식 에칭 단계를 뒤따르고, 여기서 상기 적층 반도체 구조가 물로 세정되며;
* 상기 방법은 상기 습식 에칭 단계를 뒤따르는 진공화 단계(vacuum step)를 더 포함하고, 여기서 적층 반도체 구조가 제어된 진공 하에 놓이며;
* 적층 반도체 구조가 진공화 단계 동안 물에 잠기고;
* 상기 방법은 습식 에칭 단계 이전에 제거 단계를 더 포함하며, 여기서 상기 지지 기판이 박막화되고;
* 상기 방법은 습식 에칭 단계 이전에 사전에 뚫는 단계(pre-drilling step)를 더 포함하며, 여기서 예비-비아(pre-via)가 제 2 표면에서부터 적어도 절연층까지 형성되며; 그리고
* 예비-비아가 건식 에칭, 습식 에칭 또는 반응성 이온(reactive ion) 에칭에 의해 형성된다.
제 2 측면에 따라서, 본 발명은 적층 반도체 구조 내에 수직적 연결을 제작하는 방법을 제안하며, 하기의 단계들을 포함한다:
- 상기에 언급된 방법에 따라서 적층 반도체 구조 내에 수직적 연결을 형성하는 단계, 및
- 상기 수직적 연결의 표면을 용액(liquid solution)과 접촉시킴으로써 상기 수직적 연결을 전연막으로 습식 코팅하는 단계.
본 발명의 방법에 대하여 바람직하나 비 제한적인 측면들은 다음과 같다:
* 습식 코팅 용액은:
- 양성자성 용매;
- 하나 이상의 디아조늄 염;
- 상기 양성자성 용매 내에서 가용성이고 사슬-중합가능한(chain-polymerizable) 하나 이상의 단량체(monomer);
- 상기 용액의 pH를 7 미만의 값, 바람직하게는 2.5 미만의 값으로 조정함으로써 상기 디아조늄 염을 안정화시키는데 충분한 양의 하나 이상의 산을 포함하고,
상기 수직적 연결의 표면은 60 nm 이상의 두께, 바람직하게는 80 내지 500 nm의 두께를 가지는 막(film)을 형성하기 위하여 충분한 기간 동안 포텐시오-펄스 모드(potentio-pulsed mode) 또는 갈바노-펄스 모드(galvano-pulsed mode)에 따라서 극성화(polarize)되며,
* 상기 방법은:
a) 금속 또는 금속 합금들, 특히 니켈 또는 코발트의 입자들, 특히 나노입자들을 함유하는 유기막(organic film)을 절연막의 표면에서, 습식 공정에 의해 형성하는 단계;
b) 100 nm 이상의 두께를 가지는 금속 막을 형성할 수 있는 조건들 하에서 하나 이상의 환원제(reducing agent), 안정화제(stabilizing agent), 및 하나 이상의 금속 염, 바람직하게는 유기막 내에 포함되는 금속과 같은 동일한 성질의 것들을 함유하는 용액과 접촉시킴으로써 이렇게 하여 형성되는 막을 얻는 단계에 의해 구리 확산 장벽을 제조(preparation)하는 단계를 더 포함하고,
* 상기 방법은 하기의 단계들에 의해 구리 확산 장벽을 제조하는 단계(500)를 더 포함하며:
1. 하기를 포함하는 용액에 의해 절연층의 표면을 활성화시키는 단계:
i) 하기로 이루어지는 그룹 내에서 선택되는 하나 또는 몇몇의 팔라듐 착물들로 이루어진 활성체(activator):
■ 식 (I)의 팔라듐 착물들:
Figure pct00001
[여기서:
- R1 및 R2는 동일하고 H; CH2CH2NH2; CH2CH2OH를 나타내며; 또는
- R1은 H를 나타내고 R2는 CH2CH2NH2를 나타내며; 또는
- R2는 CH2CH2NHCH2CH2NH2를 나타내고 R1은 CH2CH2NH2를 나타내며; 또는
- R2는 CH2CH2NHCH2CH2NHCH2CH2NH2를 나타내고 R1은 H를 나타내고;
- X는 Cl-; Br-; I-; H2O, NO3 -; CH3SO3 -; CF3SO3 -; CH3-Ph-SO3 -; CH3COO-로 이루어진 그룹 내에서 선택되는 리간드를 나타냄];
■ 식 (Ⅱa) 또는 식 (Ⅱb)의 팔라듐 착물들:
Figure pct00002
[여기서:
- R1 및 R2는 상기에 언급된 바와 같이 정의되고, 그리고
- Y는 바람직하게 Cl-; PF6 -; BF4 -; NO3 -; CH3SO3 -; CF3SO3 -; CH3C6H4SO3 -; CH3COO-로 이루어진 그룹 내에서 선택되는 두 개의 1가 음이온들, 또는
2가 음이온, 바람직하게는 SO4 2 - 중 어느 하나로 구성되는, 2가 전하를 포함하는 반대 이온(counter-ion)을 나타냄];
ii) 일반식 (Ⅴ)
Figure pct00003
[여기서
- L은 CH2; CH2CH2; CH2CH2CH2- 및 CH2CH2NHCH2CH2로 이루어지는 그룹으로부터 선택되는 스페이서(spacer)이고;
- R은 CH3, CH3CH2, CH3CH2CH2, (CH3)2CH로 이루어진 그룹으로부터 선택되는 기이며; 그리고
- n은 1, 2 또는 3의 정수와 같음]
를 가지는 하나 또는 몇몇의 유기 실란(organosilane)들로 구성되는 2-작용기의(bi-functional) 유기 결합제(organic binder);
iii) 상기 활성체 및 상기 결합제를 용해시킬 수 있는 적합한 하나 또는 몇몇의 용매들로 이루어진 용매계(solvent system);
2. 상기 활성화된 표면 상에 금속층을 무전해(electrolessly) 증착시키는 단계.
* 상기 방법은:
a) 하기를 포함하는 용액에 구리 확산 장벽층의 자유 표면(free surface)을 접촉시키는 단계:
- 하나 이상의 용매;
- 대략 14 내지 120 mM의 농도의 구리 이온들;
- 에틸렌디아민;
- 1.80 내지 2.03의 구리에 대한 에틸렌디아민의 몰 비율;
- 6.6 내지 7.5의 상기 조성물의 pH;
b) 구리 시드층을 형성하기 위하여 충분한 기간 동안 상기 제 2 층의 자유 표면을 극성화시키는 단계에 의해 구리 시드층을 제조하는 단계를 더 포함하고,
* 상기 방법은:
- 구리 이온들[상기 구리 이온들은 45 내지 1500 mM, 바람직하게 45 내지 500 mM, 및 더욱 바람직하게 100 내지 300 mM의 농도를 가짐];
- 2 내지 4개의 아미노기들을 갖는 지방족 폴리아민들을 포함하는 기 중 하나 이상의 성분(component)을 포함하는, 구리에 대한 착화제(complexing agent)[상기 구리에 대한 착화제는 45 내지 3000 mM, 바람직하게 45 내지 1500 mM, 및 더욱 바람직하게 300 내지 900 mM의 농도를 가지며, 상기 구리에 대한 착화제는 예를 들어 에틸렌디아민, 디에틸렌디아민, 트리에틸렌디아민 또는 디프로필렌트리아민, 바람직하게 에틸렌디아민일 수 있음];
- 0.1 내지 5, 바람직하게 0.1 내지 1, 및 더욱 바람직하게 0.2 내지 0.4의 구리와 구리에 대한 상기 착화제의 몰 비율;
- 티오디글리콜산(thiodiglycolic acid)[상기 티오디글리콜산은 1 내지 500 mg/L의 농도를 가짐]; 및
- 선택적으로, 0.1 내지 3 M의 농도로의 완충계(buffering system), 특히 암모늄 설페이트를
포함하는 조성물로 구리를 전착(electrodepositing)시킴으로써 수직적 전기 연결을 금속화시키는 단계를 더욱 포함한다.
제 3 측면에 따라서, 본 발명은:
- 제 1 표면 및 제 2 표면을 포함하는 지지 기판,
- 상기 지지 기판의 제 1 표면 위에 놓이는 절연층,
- 상기 절연층 내에 형성되는 하나 이상의 장치 구조, 및
- 상기 지지 기판의 제 2 표면에서부터 장치 구조까지에 이르는 하나 이상의 수직적 연결을 포함하는 적층 반도체 구조를 제안하고;
상기 수직적 연결이 상기에 언급된 방법에 따라 얻어질 수 있는 지지 기판의 제 1 표면의 부근 내에 언더컷(undercut)을 포함하는 것을 특징으로 한다.
본 발명의 바람직하나 비-제한적인 측면들은 다음과 같다:
* 상기 방법은 적어도 지지 기판(30)의 부근 내에 수직적 연결의 벽들 상에 적용되는 절연막을 더 포함하고, 여기서 상기 절연층은 균일한 두께를 가지며, 특히 상기에 언급된 방법에 의해 얻어지며;
* 상기 방법은 상기 수직적 연결의 벽들 및 절연층 위에 구리 확산 장벽을 더 포함하고, 여기서 상기 구리 확산 장벽은 균일한 두께를 가지고, 특히 상기에 언급된 방법에 의해 얻어지며;
* 상기 방법은 구리 확산 장벽(70) 위에 구리 시드층(80)을 더 포함하고, 여기서 상기 구리 시드층(80)은 균일한 두께를 가지며, 특히 상기에 언급된 방법에 의해 얻어진다.
본 발명의 실시형태들은 첨부된 도면들을 참조로 하여, 예시의 방식으로 이제 설명될 것이며:
도 1 내지 도 6은 본 발명에 따른 방법의 상이한 단계들 동안의 반도체 구조의 예시에 대한 단면도를 나타내고;
도 3a는 도 3의 언더컷들 중 하나의 확대도(close-up)이며; 그리고
도 7은 본 발명의 실시형태에 따른 도 1 내지 도 6의 반도체 구조에 대한 수직적 전기 연결을 형성하는 방법의 단계들에 대한 흐름도이다.
본 명세서에서 사용되는 바와 같이, "반도체 구조"라는 용어는 반도체 장치의 형성에 사용되는 여하한 구조를 의미한다. 예를 들어, 반도체 구조들은 다이들 및 웨이퍼들[예를 들어, 캐리어(carrier) 기판들 및 장치 기판들]뿐만 아니라, 또 다른 하나와 3차원적으로 집적되는 2개 이상의 다이들 및/또는 웨이퍼들을 포함하는 어셈블리(assembly)들 또는 복합 구조(composite structure)들을 포함한다. 또한, 반도체 구조들은, 반도체 장치들이 제조되는 동안 형성되는 중간(intermediate) 구조들뿐만 아니라, 완전히 제조된 반도체 장치들을 포함한다. 본 발명에 따른 적층 반도체 구조 내의 수직적 전기 연결을 형성하는 방법이 도 1에 도시된다.
본 명세서에서 사용되는 바와 같이, "장치 구조"라는 용어는, 반도체 구조 내 또는 반도체 구조 상에 형성되는 반도체 장치의 능동 부품이나 수동 부품의 적어도 일부분으로 구성되거나 포함하거나 또는 정의되는, 가공된 반도체 구조의 여하한 일부분을 의미하고, 이를 포함한다. 예를 들어, 장치 구조들은 예를 들어 트랜지스터들, 변환기(transducer)들, 캐패시터(capacitor)들, 저항기(resistor)들, 전도성 배선(conductive line)들, 전도성 비아들 및 전도성 도체 패드(contact pad)들과 같은 집적 회로들의 능동 부품들 및 수동 부품들을 포함한다.
본 명세서에서 사용되는 바와 같이, 가공된 반도체 구조에 관하여 사용되는 경우에 "활성 표면"이라는 용어는 가공된 반도체 구조의 노출된 주요 표면을 의미하고 이를 포함하며, 이러한 표면은 상기 가공된 반도체 구조의 노출된 주요 표면 상에 및/또는 내에 하나 이상의 장치 구조들을 형성하기 위하여 가공되거나 가공될 것이다.
본 명세서에서 사용되는 바와 같이, 가공된 반도체 구조에 관하여 사용되는 경우에 "후면"이라는 용어는 반도체 구조의 활성 표면으로부터 가공된 반도체 구조의 반대편 상의 가공된 반도체 구조의 노출된 주요 표면을 의미하고 이를 포함한다.
일 실시형태에서, 도 1에 나타낸 바와 같이, 본원 발명은 활성 표면(2) 및 후면(4)을 가지는 반도체 구조(1)를 제공하는 단계를 포함한다. 활성 표면(2)은 첫번째 반도체 구조(1)의 제 1 표면 상에 존재할 수 있고, 반대편인 제 2 표면 상에 후면(4)을 갖는다.
반도체 구조(1)는 하기를 포함한다:
- 제 1 표면(22) 및 제 2 표면(24)을 포함하는 지지 기판(20),
- 상기 지지 기판의 제 1 표면 위에 놓이는 절연층(30), 및
- 상기 절연층 내에 형성되는 하나 이상의 장치 구조(40).
예를 들어, 지지 기판(20)은 실리콘(Si), 갈륨(Ga) 등과 같은 하나 이상의 반도체 물질들을 포함할 수 있고, 약 10 ㎛ 내지 약 750 ㎛의 두께를 갖는다. 여기서, 지지 기판(20)의 제 2 표면(24)은 반도체 구조(1)의 후면(4)에 대응한다.
일반적으로, 절연층(30)은 약 1 ㎛ 내지 20 ㎛의 두께를 가지며, 실리콘 산화물(SiO2), 실리콘 산탄화물(Silicon Oxycarbide)[SiOC], 수소화된 실리콘 산탄화물(SiOCH), 실리콘 탄화물(SiC), 실리콘 질화물(SiN) 또는 이들의 혼합물로 이루어질 수 있다.
최종적으로, 여기서 장치 구조(40)는 전도성 패드이다.
전도성 패드(40)는 구리(Cu), 알루미늄(Al), 또는 알루미늄과 구리를 포함하는 합금과 같은 전도성 물질로 이루어진다.
전도성 패드(40)는 약 5 nm 내지 200 nm의 장벽층(45)으로 더 코팅되어, 전도성 물질의 확산을 방지한다. 장벽층(45)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 또는 탄탈륨으로 이루어질 수 있다.
하기에서, 반도체 구조(1) 내에 수직적 전기 연결(50)을 형성하는 방법에 대한 실시형태를 설명할 것이다.
제 1 단계(100)에서, 적층 반도체 구조(1)가 제공된다.
선택적으로, 제 2 단계(200)에서, 반도체 구조(1)는 지지 기판(20)의 제 2 표면(24)에서 재료를 제거함으로써 박막화될 수 있다. 예를 들어, 반도체 구조(1)는 화학적 공정(예를 들어, 습식 또는 건식 화학적 에칭 공정), 기계 공정[예를 들어, 연삭(grinding) 공정 또는 랩핑(lapping) 공정], 또는 화학적-기계적 연마(chemical-mechanical polishing: CMP) 공정을 사용하여 박막화될 수 있다.
비-제한적인 예시로서, 지지 기판(20)은 이의 두께를 약 50 ㎛까지 감소시키기 위하여 박막화될 수 있다.
바람직하게, 반도체 구조(1)의 활성 표면(2)은 이후에 캐리어(35)와 결합되고, 상기 캐리어(35)는 상기 구조(1)에 기계적 강도를 제공하도록 적용된다. 이러한 캐리어(35)는 실리콘 산화물 또는 실리콘으로 이루어질 수 있다. 이러한 캐리어를 포함하는 반도체 구조(1)의 예시는 도 1에 나타낸다.
제 3 단계(300)[도 2 내지 도 3 참조]에서, 비아(50)들이 이후에 반도체 구조(1) 내에 형성된다.
비아(50)들의 형성은 전도성 패드(40)를 노출시키기 위하여, 지지 기판(20)의 제 2 표면(24)에서부터 전도성 패드(40)까지 비아를 뚫음으로써 실시된다.
본 발명에 따라서, 비아 뚫기는 지지 기판(20)의 제 2 표면(24)에서부터 절연층(30)과 지지 기판(20)의 경계면에 인접한 영역까지 이르는 예비-비아(52)를 얻기 위하여, 지지 기판(20)을 처음 뚫는 단계(310)[도 2]; 그리고 이후에 상기 절연층(30)을 습식 에칭하는 단계(320)[도 3]에 의해 실시된다.
유리하게, 지지 기판(20) 내에 예비-비아(52)를 형성하는 것은, 만약 에칭액이 선택적으로 결정되고 지지 기판(20)의 재료와 반응하지 않는다면 습식 에칭 단계(320)를 단순화한다. 마스크의 사용은 특정한 형태가 필요할 때에 언제나 습식 에칭에 있어서 통상적인 것이므로, 에칭액이 절연층(30)만을 에칭하는 여하한 경우 이후에는 무의미하다.
예비-비아(52) 뚫기(300)는 건식 에칭, 적절한 에칭액에 의한 습식 에칭, 또는 반응성 이온 에칭과 같은 알려진 여하한의 기술에 의해 실시될 수 있다.
제 1 실시형태에 따라서, 예비-비아는 후면(4)에서부터 지지 기판의 제 1 표면(22)까지에 이른다.
대안적으로, 예비-비아는 절연층(30) 내로, 장벽층(45)과 인접하나 접촉하지 않는 영역까지에 이른다. 이러한 경우에, 습식 에칭 단계(320)는 전도성 패드(40)의 장벽층(45)을 노출시키기 위하여 절연층(30)의 남아있는 두께만을 뚫는다.
절연층(30)의 습식 에칭 단계(320) 동안 사용되는 에칭액은 불산, 불화암모늄, BOE(Buffered Oxide Etch)와 같은 이들의 혼합물, 또는 전도성 물질(40) 또는 장벽층(45)의 재료가 아니고 절연층(30)의 재료를 선택적으로 에칭하도록 적용되는 여하한 에칭액일 수 있다. 예를 들어, 에칭액은 불산 부피의 0.1 % 내지 50 %, 바람직하게 0.1 내지 2.5 %, 및 당량(balance)의 탈이온수 또는 증류수를 포함한다. 이러한 용액에, 글리세롤, 카테콜, 에틸렌글리콜 또는 폴리에틸렌글리콜, 폴리프로필렌알코올, 폴리비닐 알코올과 같은 폴리올(polyol)류 화합물들이 절연층(30)의 재료와 장벽층(45)의 재료 간의 에칭 선택성을 강화하기 위하여 첨가될 수 있다. 예를 들어, 에칭액은 불산 부피의 0.1 내지 2.5 %, 및 글리세롤 부피의 0.1 내지 2.5 %, 그리고 당량의 탈이온수 또는 증류수를 포함한다.
습식 에칭 단계(320)는 뚫릴 절연재의 두께, 재료 및 에칭액에 따른 사전에 결정된 시간 동안 실시된다.
예를 들어, 1.75 %의 불산을 포함하는 에칭액 및 SiO2로 만들어진 절연층의 경우, 에칭 속도는 약 120 nm/분이다.
더욱 일반적으로, 에칭액 내에 불산의 농도가 높을수록, 에칭 속도는 빨라진다.
그러므로, 습식 에칭 단계(320)의 기간은 에칭될 SiO2의 두께를 기반으로 정확하게 결정될 수 있으며, 이는 상기 전도성 패드(40)의 손상 없이 전도성 패드(40)의 장벽층(45)을 노출시키기 위하여 비아(50)가 충분한 깊이를 갖게 하기 위해서이다.
게다가, 전도성 패드(40)의 장벽층(45) 재료가 아니라 절연층(30)의 재료를 선택적으로 에칭하기 위하여 적용되는 에칭액의 선택은, 더욱더 공정의 정확도를 개선시킨다. 상기에 언급한 예시에서, 글리세롤이 첨가된 불산이 선택되며, 이는 SiO2의 에칭 속도와는 대조적으로 상기 불산의 장벽층 재료의 에칭 속도가 극히 느리기 때문이다. 결과적으로, 에칭되는 SiO2의 두께 및 에칭 속도를 아는 것이, 전도성 패드(40)의 장벽층(45)을 손상시키지 않고, 이들의 구성 재료들의 재-스퍼터링을 유발시키기 않으면서, 전도성 패드(40)의 장벽층(45)을 노출시키게 한다. 이러한 효과는 에칭액 내에 글리세롤과 같은 폴리올 화합물들을 사용함으로써 강하게 향상될 수 있다. 폴리올 화합물들은 불산으로부터 장벽층(45)을 보호할 것이다. 따라서, 선택성은 통상적인 에칭 속도에 기반하여 200배 증가될 수 있다.
불산과 같은 에칭액들은 실리콘에 대하여 소수성이고, 상기 방법은 습식 에칭 단계(320)를 개선시키기 위하여, 사전-습윤화 단계(322)를 더 포함할 수 있다. 이러한 목적으로, 반도체 구조(1)는 절연층(30) 내에 비아(50)들을 뚫기 전에 탈이온수나 증류수 내에 잠기며, 이는 에칭액을 예비-비아(52)들 내로 더 잘 확산되게 하기 위해서이다.
게다가, 습식 에칭 단계(320) 마지막에, 반도체 기판은 탈이온수나 증류수로 세정(324)될 수 있고, 새로운 탈이온수나 증류수 내에 침지(326)될 수 있으며, 이후에 진공 하에 놓일 수 있는데(328), 이는 에칭 반응을 정지시키고, 전도성 패드(40)가 손상되지 않으며 이의 재료가 비아(50)의 벽들 쪽으로 재증착되지 않는 것을 보장하기 위해서이다.
예를 들어, 진공화 단계(328)는 1 내지 10분간, 약 1 내지 100 mbar의 진공 하에서 지속될 수 있다.
실시예
75×45 ㎛의 비아들의 쿠폰(Coupon)들[2×2 cm]은 첫째로 사전-습윤화 단계(322)를 거쳤다. 이후에, 이들은 즉시 불산(0.72 M) 부피의 1.35 % 및 글리세롤 부피의 1.35 %를 포함하는 에칭액 내에 침지되었다. 에칭액의 희석은 에칭 시간을 잘 조절하기 위하여 선택되었다. 실제로, 에칭액의 농도가 너무 높은 경우, 만약 쿠폰을 적절한 순간에 에칭액으로부터 빼내지 않으면 장벽층도 공격받을 수 있다. 여기서, 불산 부피의 1.35 % 농도를 가지는 에칭액의 선택이 좋으며, 장벽층의 에칭 위험을 제한한다.
대안적으로, 글리세롤이 산화물과 장벽층 사이의 선택적인 에칭을 증가시키기 위하여 불산에 더 첨가될 수 있다. 실제로, 쿠폰이 더 오래[즉, 전도성 패드까지 절연층(30)을 뚫는데 필요한 시간보다 더 긴 시간 동안] 에칭액 내에 남아있을지라도, 불산과 글리세롤을 포함하는 에칭액은 장벽층을 에칭하지 않을 것이다.
바람직한 시간에, 쿠폰은 이후에 탈이온수로 빠르게 세정(324)되고, 새로운 탈이온수 내에 침지(326)되며, 진공 하에 놓인다(328).
비아들의 바닥과 마주하는 SiO2에 대한 결과적인 에칭 속도는 약 40 nm/분이다.
전도성 패드 위에서 800 nm의 SiO2에 대하여, 에칭 시간 16분 및 18분으로 실험하였다. 첫번째 에칭 시간은 상기 패드 위에서 약 80 nm까지 에칭되었고, 두번째 에칭 시간은 정확히 상기 패드의 최상부까지 에칭되어, 상기 패드가 노출되었다.
비아 뚫기 단계(300) 마지막에, 반도체 기판(1)은 활성 표면(2)에서부터 장벽층(45)[또는 만약 반도체 기판(1)이 이러한 장벽층(45)을 포함하지 않는 경우에는 전도성 패드(40)]까지에 이르는 비아(50)들을 포함한다.
그러나, 에칭은 등방성(isotropic)이므로, 그 결과 절연층(30)의 재료는 비슷한 에칭 속도로 모든 방향으로 에칭되고, 이로 인해 습식 에칭 단계(320)의 시작부(beginning)에 인접한 영역[즉, 예비-비아가 지지 기판(20)의 제 1 표면(22)까지에 이르는 경우에, 지지 기판(20)과 절연층(30) 간의 경계면] 내에 언더컷(U)이 형성된다. 이러한 언더컷의 예시는 도 3 및 도 3a에서 볼 수 있다.
상기에 언급된 비아(50)에 대하여, 언더컷(U)의 가로 치수(a)와 세로 치수(b) 간의 비율은 1 내지 1.1에 놓여 있다.
그러므로, 통상적인 증착 방법들에 따라서 비아(50)의 벽들을 코팅하는 것은, 이들이 일직선이 아니므로 어렵다.
이는 습식 에칭이 최종 단계에서 비아들의 형성(drilling vias last)에 대한 선택사항으로 고려되지 않는 이유이다. 실제로, 언더컷(U)의 불가피한 발생을 습식 에칭에 의해 비아들을 달성함으로써 전문가가 깨닫게 된다.
그러나, 언더컷(U)의 발생은 비아(50) 벽들의 습식 코팅을 실시함으로써 보정될 수 있다.
습식 코팅은 지지 기판(30)의 영역 내의 비아(50)의 벽들을 선택적으로 코팅하는 선택적 방법이다.
유리하게, 이 방법은 코팅이 적용되어야 하는 어떤 형태의 벽들일지라도, 균일한 두께의 절연층(60)[도 4], 구리 확산 장벽(70)[도 5] 및 구리 시드층(80)[도 6]의 코팅을 제공한다. 게다가, 절연막(60)을 코팅하는 동안 사용되는 용액을 알맞게 선택함으로, 상기 방법은 지지 기판(30) 부근의 비아들의 벽들만을 선택적으로 코팅할 수 있다. 대조적으로, 연속적인 습식 코팅에 의해 얻어진 상기 층들(70 및 80)은 균일한 두께로 비아(50)의 전체 표면, 즉 [절연막(60)으로 이미 덮힌] 지지층(30) 부근의 벽들, 절연층(30) 부근의 벽들 및 [전도성 패드(40) 부근 내의] 비아(50)의 바닥을 덮는다.
최종적으로, 이 방법은 매우 효율적이고, 동시에 몇몇의 비아(50)들을 코팅한다.
습식 코팅 방법의 예시는 출원인의 이름으로 문서 WO 2010/001054로부터 알려져 있다.
상기 문서에 설명된 방법은 절연막(60)으로 비아(50)를 선택적으로 코팅한다[단계 400 - 도 4].
따라서, 이러한 방법에 따라 얻어진 반도체 기판(1)은 절연층(30) 또는 전도성 패드(40) [또는 이의 장벽층(45)] 상이 아니라, 지지 기판(20) 부근 내에만 절연막(60)으로 균일하게 코팅된 비아(50)들을 포함하고, 전도성 패드(40) 또는 절연층(30) 상에 증착되는 절연막을 제거하는 추가적인 단계들을 필요로 하지 않는다.
또한, WO 2010/001054에 설명된 상기 방법은 구리 확산 장벽(70)의 제조[단계 500 - 도 5], 선택적으로 구리 시드층의 제조[단계 600 - 도 6], 그리고 언더컷(U)에도 불구하고 구리로 충진함으로써 비아를 금속화를 허용한다.
좀 더 정확하게, WO 2010/001054는 하기의 단계들을 포함하는, 지지 기판(20)과 같은 반도체 기판 또는 전기 전도체의 표면에 전기 절연막(60)을 제조(단계 400)를 설명한다:
a) 상기 표면과 하기를 포함하는 용액을 접촉시키는 단계:
- 양성자성 용매;
- 하나 이상의 디아조늄 염;
- 상기 양성자성 용매 내에서 가용성이고 사슬-중합가능한 하나 이상의 단량체;
- 상기 용액의 pH를 7 미만의 값, 바람직하게는 2.5 미만의 값으로 조정함으로써 상기 디아조늄 염을 안정화시키는데 충분한 양의 하나 이상의 산;
b) 80 nm 이상의 두께, 바람직하게는 100 내지 500 nm의 두께를 가지는 막을 형성하기 위하여 충분한 기간 동안 포텐시오-펄스 모드(potentio-pulsed mode) 또는 갈바노-펄스 모드(galvano-pulsed mode)에 따라서 상기 표면을 극성화시키는 단계.
사용되는 양성자성 용매는 물, 바람직하게 탈이온수나 증류수, 그리고 수산화된 용매들, 특히 1 내지 4개의 탄소 원자들을 가지는 알코올들; 2 내지 4개의 탄소 원자들을 가지는 카르복시산들, 특히 포름산 및 아세트산, 그리고 이들의 혼합물들로 이루어진 그룹으로부터 선택될 수 있다.
지금 본 발명의 문맥 내에서, 바람직하게 물은 양성자성 용매인 것으로 여겨진다.
일반적으로 말하면, 대부분의 디아조늄 염들은 본 발명의 제 1 측면에 따른방법의 수행에 사용될 수 있고, 특히 디아조늄 염들은 문서 WO 2007/099218에 기재된 것이다.
따라서, 특정한 특징에 따라서, 디아조늄 염은 하기 식 (I)의 화합물들로부터 선택되는 아릴디아조늄 염이다:
Figure pct00004
[여기서:
- A는 1가 음이온을 나타내고,
- R은 아릴기를 나타냄].
아릴기 R의 예시로서, 특히 하나 이상의 방향족 또는 헤테로방향족 고리들로 구성되는, 비치환, 모노- 또는 다중치환된 방향족 또는 헤테로방향족 탄소 구조들을 언급할 수 있고, 각각은 3 내지 8개의 원자들을 포함하며, 상기 헤테로원자(들)은 N, O, S 또는 P로부터 선택되고; 추가적인 치환체(들)은 바람직하게 NO2, CHO, 케톤들, CN, CO2H, NH2, 에스테르들 및 할로겐들과 같은 전자-유인기(electron attracting group)들로부터 선택된다.
펄스 모드에서 전자융합 프로토콜(electrografting protocol)의 사용은 상기 방법의 또 다른 측면으로 여겨지며, 이러한 특정 프로토콜은 순환 전압(cyclic voltammetry) 전자융합 프로토콜과 대조적이고 완전히 예상 밖으로, 산업적 제약들과 호환되는 성장 역학에 의해 연속적이고 균일한 막을 얻을 수 있을 정도이다.
특히, 방금 설명된 전기 절연막(60)을 제조하는 방법은, 구리 이동 또는 확산을 방지하는 역할을 하는 장벽층(70)으로 코팅(단계 500)되도록 설계된 내부 전기 절연층을 구성하기 위한, 실리콘 관통 비아(50), 특히 3D 집적 회로들의 제조에 유용하다.
유리하게, 상기에 언급된 장벽층(70)은 습식 증착 방법, 바람직하게 간단히 이해될 이유들로 양성자성 성질의 액체 배지 내에서 그 자체로 생산된다.
이러한 목적을 위하여, WO 2010/001054는 반도체 기판의 코팅을 제조하는 방법(단계 500)을 설명하고, 상기 코팅은 전기 절연막(60)을 형성하는 제 1 층 및 구리 확산 장벽(70)을 형성하는 제 2 층으로 구성되며, 여기서 상기 제 2 층은:
a) 금속들 또는 금속 합금들, 특히 니켈 또는 코발트의 입자들, 특히 나노입자들을 함유하는 유기막을, 이와 같이 얻어지는 제 1 층의 표면에서, 습식 공정에 의해 형성하는 단계;
b) 20 nm 이상의 두께를 가지는 금속 막을 형성할 수 있는 조건들 하에서 하나 이상의 환원제, 및 하나 이상의 금속 염, 바람직하게는 유기막 내에 포함되는 금속과 같은 동일한 성질의 것들을 함유하는 용액과 접촉시킴으로써 이렇게 하여 형성되는 막(60)을 얻는 단계에 의해 생산된다.
단계 a)는 상기에 언급된 내부 층의 자유 표면을 하기를 포함하는 용액과 접촉시킴으로써 실시된다:
- 하나 이상의 용매, 바람직하게는 양성자성 용매;
- 하나 이상의 디아조늄 염;
- 상기 용매 내에서 가용성이고 사슬-중합가능한 하나 이상의 단량체; 및
- 상기 디아조늄 염으로부터 라디칼 독립체(radical entity)들을 형성할 수 있는 하나 이상의 화학적 개시제(initiator).
단계 a)에 이용되는 양성자성 용매 및 디아조늄 염은 내부 층에 사용되는 양성자성 용매와 동일한 성질을 가질 수 있다.
그럼에도 불구하고, 디메틸포름아미드, 아세톤 또는 디메틸 술폭사이드와 같은 양성자성 용매의 사용은 단계 a)를 수행하는 범위 내에서 가능하다.
유리(free) 라디칼 방법들에 의해 사슬-중합될 수 있는 단량체는 사실상 다양할 수 있다.
특히, 설명되는 단량체들은 WO 2007/099218에서부터 선택될 것이다.
대안적으로, 장벽층(70)은 또한 하기의 단계들에 따라서 생산될 수 있다:
1. 하기를 포함하는 용액에 의해 절연층의 표면을 활성화시키는 단계:
i) 하기로 이루어지는 그룹 내에서 선택되는 하나 또는 몇몇의 팔라듐 착물들로 이루어진 활성체:
■ 식 (I)의 팔라듐 착물들:
Figure pct00005
[여기서:
- R1 및 R2는 동일하고 H; CH2CH2NH2; CH2CH2OH를 나타내며; 또는
- R1은 H를 나타내고 R2는 CH2CH2NH2를 나타내며; 또는
- R2는 CH2CH2NHCH2CH2NH2를 나타내고 R1은 CH2CH2NH2를 나타내며; 또는
- R2는 CH2CH2NHCH2CH2NHCH2CH2NH2를 나타내고 R1은 H를 나타내고;
- X는 Cl-; Br-; I-; H2O, NO3 -; CH3SO3 -; CF3SO3 -; CH3-Ph-SO3 -; CH3COO-로 이루어진 그룹 내에서 선택되는 리간드를 나타냄];
■ 식 (Ⅱa) 또는 식 (Ⅱb)의 팔라듐 착물들:
Figure pct00006
[여기서:
- R1 및 R2는 상기에 언급된 바와 같이 정의되고, 그리고
- Y는 바람직하게 Cl-; PF6 -; BF4 -; NO3 -; CH3SO3 -; CF3SO3 -; CH3C6H4SO3 -; CH3COO-로 이루어진 그룹 내에서 선택되는 두 개의 1가 음이온들, 또는
2가 음이온, 바람직하게는 SO4 2 - 중 어느 하나로 구성되는, 2가 전하를 포함하는 반대 이온을 나타냄];
ii) 일반식 (Ⅴ)
Figure pct00007
[여기서
- L은 CH2; CH2CH2; CH2CH2CH2- 및 CH2CH2NHCH2CH2로 이루어지는 그룹으로부터 선택되는 스페이서이고;
- R은 CH3, CH3CH2, CH3CH2CH2, (CH3)2CH로 이루어진 그룹으로부터 선택되는 기이며; 그리고
- n은 1, 2 또는 3의 정수와 같음]
를 가지는 하나 또는 몇몇의 유기 실란들로 구성되는 2-작용기의 유기 결합제;
iii) 상기 활성체 및 상기 결합제를 용해시킬 수 있는 적합한 하나 또는 몇몇의 용매들로 이루어진 용매계;
2. 상기 활성화된 표면 상에 금속층을 무전해(electrolessly) 증착시키는 단계.
실시형태에 따라서, 용액은 물의 부피의 0.5 % 이상, 바람직하게는 0.2 %, 및 더욱 바람직하게는 0.1 %의 양의 물을 포함한다.
활성체는 10-6 M 내지 10-2 M, 바람직하게는 10-5 M 내지 10-3 M, 더욱더 바람직하게는 5×10-5 M 내지 5×10-4 M의 농도를 가지고, 결합제는 10-5 M 내지 10-1 M, 바람직하게는 10-4 M 내지 10-2 M, 더욱더 바람직하게는 5×10-4 M 내지 5×10-3 M을 포함하는 농도를 갖는다.
바람직하게, 2-작용기의 유기 결합제는 상기 식 (Ⅴ)의 하나 이상의 유기실란 화합물들로 이루어지며,
여기서:
- L은 CH2CH2CH2-이고 R은 CH3이며(APTMS); 또는
- L은 CH2CH2CH2-이고 R은 CH3이며(APTES); 또는
- L은 CH2CH2NHCH2CH2이고 R은 CH3이다(DATMS 또는 DAMO).
용매계는 N-메틸피롤리디논(NMP), 디메틸술폭사이드(DMSO), 알코올들, 에틸렌글리콜 에테르들, 이를 테면 예를 들어 모노에틸-디에틸렌글리콜, 프로필렌글리콜 에테르들, 디옥산 및 톨루엔으로 이루어진 군으로부터 선택된 하나 이상의 용매들로 이루어진다.
최종적으로, 활성체는 5×10-5 M 내지 5×10-4 M을 포함하는 농도로, 하기로 이루어지는 그룹으로부터 선택되는 하나 이상의 팔라듐 착물들로 이루어질 수 있다:
- 상기 식 (I)의 착물들, 여기서:
- R1은 H이고, R2는 CH2CH2NH2이며 X는 Cl인, (디에틸렌트리아민)(디클로로) 팔라데이트 (Ⅱ)로 명명된 착물;
- R1 및 R2는 동일하고 CH2CH2OH이며 X는 Cl인, (N,N'-비스(2-하이드록시에틸)에틸렌디아민)-(디클로로) 팔라데이트 (Ⅱ)로 명명된 착물;
- 상기 식 (Ⅱa)의 착물들, 여기서:
- R1은 H이고, R2는 CH2CH2NH2이며 Y는 두 개의 Cl인, trans-비스(디에틸렌트리아민) 팔라데이트 (Ⅱ)로 명명된 착물;
- 상기 식(Ⅱb)의 착물들, 여기서:
- R1은 H이고, R2는 CH2CH2NH2이며 Y는 두 개의 Cl, cis-비스(디에틸렌트리아민) 팔라데이트 (Ⅱ)로 명명된 착물.
더 많은 정보를 위하여, 특허 출원 FR 2 950 634의 상세한 설명을 참조할 수 있다.
특히, 방금 설명된 지중층 코팅(절연체/장벽층)을 제조하는 방법은 내부 구조를 구성하는 관통 비아들(through-vias)[50], 특히 집적 회로들의 제조에 유용하며, 이는 관통 비아들의 금속화를 가능하게 하는 구리 시드층(80)으로 선택적으로 코팅될 수 있다.
또한, 상기에 언급된 구리 시드층(80)은 바람직하게 액체 배치 내에서 습식 증착 방법에 의해 생산될 수 있다.
이러한 목적을 위하여, WO 2010/001054는 반도체 기판의 코팅을 제조하는 방법(단계 600)을 개시하고, 상기 코팅은 전기 절연막(60)을 형성하는 내부 제 1 층, 구리 확산 장벽(70)을 형성하는 중간의 제 2 층, 및 외부의 제 3 구리 시드층(80)으로 구성되며, 상기 제 3 구리 시드층(80)은
a) 하기를 포함하는 용액에 상기 제 2 층의 자유 표면을 접촉시키는 단계:
- 하나 이상의 용매;
- 14 내지 120 mM의 농도의 구리 이온들;
- 에틸렌디아민;
- 1.80 내지 2.03의 구리에 대한 에틸렌디아민의 몰 비율;
- 6.6 내지 7.5의 상기 조성물의 pH;
b) 상기 제 3 층을 형성하기 위하여 충분한 기간 동안 상기 제 2 층의 자유 표면을 극성화시키는 단계에 의해 생산된다.
이해되는 바와 같이, 이러한 단계는 비아(50)들의 금속화를 실시할 수 있게 한다.
이러한 단계에 이용되는 용액들은 구리 시드층(80)을 얻을 수 있게 하고, 상기 시드층은 비아들의 가장 필수적인 영역들 내에 포함되는 기판에 대하여 매우 높은 커버율(coverage rate)[99 % 이상]에 달하며, 이는 구조가 높은 형성 계수[3:1 이상, 또는 대략 10 내지 15:1 까지도의 종횡비(aspect ratio)] 및 상대적으로 높은 비아 부피(0.8×101 내지 5×106 ㎛3)을 가지는 경우에도 가능하다. 그러므로, 이러한 용액들은 산업적인 규모에서의 사용과 완전히 양립할 수 있다.
단계 C에 이용되는 바람직한 일 족(family)의 용액들은 16 내지 64 mM의 농도로 존재하는 구리 이온들을 포함한다.
또 다른 바람직한 족의 용액들은, 에틸렌디아민에 대한 구리 이온들의 몰 비율이 1.96 내지 2.00인 용액을 포함한다.
관통 비아는 일반적인 방법들에 따라 구리로 충진함으로써 금속화될 수 있다.
대안적으로, 관통 비아의 금속화는 장벽층(70)을 시드층(80)으로 코팅하지 않고, 프랑스 특허 출원 번호 FR 1054668의 상세한 설명에 따라 [절연층(60) 및 장벽층(60) 만으로 코팅된] 비아를 직접적으로 충진함으로써 실시된다.
이러한 목적으로, 비아의 금속화는:
- 구리 이온들[상기 구리 이온들은 45 내지 1500 mM, 바람직하게 45 내지 500 mM, 및 더욱 바람직하게 100 내지 300 mM의 농도를 가짐];
- 2 내지 4개의 아미노기들을 갖는 지방족 폴리아민들을 포함하는 기 중 하나 이상의 성분을 포함하는, 구리에 대한 착화제[상기 구리에 대한 착화제는 45 내지 3000 mM, 바람직하게 45 내지 1500 mM, 및 더욱 바람직하게 300 내지 900 mM의 농도를 가지며, 상기 구리에 대한 착화제는 예를 들어 에틸렌디아민, 디에틸렌디아민, 트리에틸렌디아민 또는 디프로필렌트리아민, 바람직하게 에틸렌디아민일 수 있음];
- 0.1 내지 5, 바람직하게 0.1 내지 1, 및 더욱 바람직하게 0.2 내지 0.4의 구리와 구리에 대한 상기 착화제의 몰 비율;
- 티오디글리콜산(thiodiglycolic acid)[상기 티오디글리콜산은 1 내지 500 mg/L의 농도를 가짐]; 및
- 선택적으로, 0.1 내지 3 M의 농도로의 완충계(buffering system), 특히 암모늄 설페이트를
포함하는 조성물로 구리를 전착(electrodepositing)시킴으로써 얻어진다.
실시형태에 따라서, 용매는 물이고, 구리 이온들은 구리(II) 설페이트로부터 유래된다.
실시예
습식 에칭 단계 후, 결과적으로 얻어진 기판(4×4 cm 크기의 쿠폰)은 초음파 수조(320 W, 35 KHz) 내에서 탈이온수로 세정되고, 또한 초음파 수조(320 W, 35 KHz) 내에서 3분간 변경된 피라나 용액(60 ml H2O2 + 15 mL 순수한 황산 + 1 ml의 100 ppm HF 용액)으로 처리된다. 테프론 용기(Teflon vessel)들 또는 이와 대응하느 것들의 사용이 요구된다. 쿠폰은 최종적으로 탈이온수로 사전습윤화되고, P4VP의 전자융합이 된다.
이 실시예에 이용된 전자융합 용액은, 5 mL의 4-비닐피리딘(4-VP; 4.5×10-2 mol)을 95 ml의 HCl 1 M 내로 도입하고, 236 mg의 상업적으로 이용가능한 4-니트로벤젠디아조늄 테트라플루오로보레이트 혼합물(DNO2; 1×10-3 mol)에 첨가함으로써 제조되는 수성 용액이다.
방금 설명된 방법들은 신규한 구조를 가지는, 전도체 또는 반도체 물질, 특히 실리콘으로 만들어지는 웨이퍼들을 제작할 수 있다.
프로토콜
실리콘 기판 상에서 전자융합을 실시하기 위한 시스템은:
○ 사전에 결정된 속도로 회전되는 수단을 갖추고 기판을 지지하도록 형성된 샘플 홀더(sample holder)[따라서, 상기 어셈블리는 작동 전극(working electrode)으로서 역할을 하도록 구성됨];
○ 상대 전극(counter-electrode)으로서 역할을 하도록 의도된 탄소 시트(carbon sheet);
○ 안정화된 전력 공급 장치 및 전기 연결 장치;
○ 0.01 내지 2 초(예를 들어, 0.6 초)의 총 기간(P);
○ 5 V 내지 20 V의 전위차가 기판의 표면 상에 적용되는(예를 들어, -17 V의 음극 전위) 동안, 0.01 내지 1 s(예를 들어, 0.36 초)의 극성화 시간(T); 및
○ 0.01 내지 1 s(예를 들어, 0.24 초) 동안의, T 오프(off)로 불리우는, 영 전위로의 비활동 기간(idle period)으로 구성된 것들을 사용하며,
실리콘 기판의 표면 상으로의 P4VP의 전자융합은, 40 내지 100 rpm(예를 들어, 60 rpm)의 속도로 회전을 시키기 전에, 대략 10 내지 30 분(예를 들어, 15 분)의 사전에 결정된 기간 동안 "펄스 전압(pulsed voltage)" 전기화학적 프로토콜을 기판에 적용시킴으로써 수행된다.
이해되는 바와 같이, 이러한 전자융합 단계의 기간은 중합체 절연층(60)의 원하는 두께에 따른다.
일단 전자융합이 끝나면, 샘플은 몇 번, 첫번째는 물로, 이후에 디메틸포름아미드(DMF), 마지막으로 다시 한번 탈이온수로 세정된다. 샘플의 건조는 불활성 대기 내에서 전형적으로 250 ℃에서 10분 동안 실시된다.
이후에, 캐리어(35)는 반도체 구조(1)로부터 회수된다.

Claims (22)

  1. 적층 반도체 구조(1) 내에 수직적 전기 연결(50)을 형성하는 방법에 있어서,
    - 하기를 포함하는 적층 반도체 구조(1)를 제공하는 단계(100):
    - 제 1 표면(22)과 제 2 표면(24)을 포함하는 지지 기판(20);
    - 상기 지지 기판(20)의 제 1 표면(22) 위에 놓이는 절연층(30); 및
    - 상기 절연층(30) 내에 형성되는 하나 이상의 장치 구조(40); 그리고
    - 상기 장치 구조(40)를 노출시키기 위하여, 상기 지지 기판(20)의 제 2 표면에서부터 장치 구조(40)까지 비아(50)를 뚫는 단계(300)를 포함하고,
    상기 절연층의 비아를 뚫는 단계(300)가 적어도 부분적으로 습식 에칭(320)에 의해 실시되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 습식 에칭(320)이 사전에 결정된 시간 동안 실시되고, 상기 사전에 결정된 시간이 절연층(30)의 재료, 에칭액(etchant), 뚫릴 절연층(30)의 두께에 따르는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 습식 에칭(320)이 불산(fluorhydric acid), 및 선택적으로 글리세롤을 함유하는 용액으로 실시되는 방법.
  4. 제 3 항에 있어서,
    상기 에칭액이 불산 부피의 0.5 % 내지 50 %, 바람직하게는 1.35 %를 포함하는 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 에칭액이 글리세롤 부피의 0.5 내지 50 %, 바람직하게는 1.35 %를 포함하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 습식 에칭 단계(320) 이전에 사전-습윤화(pre-wetting) 단계(322)를 더 포함하고, 여기서 상기 적층 반도체 구조(1)가 물에 잠기는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 습식 에칭 단계(320)를 뒤따르는 세정 단계(rinsing step)[324]를 더 포함하고, 여기서 상기 적층 반도체 구조(1)가 물로 세정되는 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 습식 에칭 단계(320)를 뒤따르는 진공화 단계(vacuum step)[326, 328]를 더 포함하고, 여기서 상기 적층 반도체 구조(1)가 제어된 진공 하에 놓이는(328) 방법.
  9. 제 8 항에 있어서,
    상기 적층 반도체 구조(1)가 상기 진공화 단계(326, 328) 동안 물에 잠기는(326) 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 습식 에칭 단계(320) 이전에 제거 단계(310)를 더 포함하며, 여기서 상기 지지 기판(20)이 박막화(thinned)되는 방법.
  11. 제 1 항 내지 제 10항 중 어느 한 항에 있어서,
    상기 습식 에칭 단계(320) 이전에 사전에 뚫는 단계(pre-drilling step)[310]를 더 포함하며, 여기서 예비-비아(pre-via)[52]가 상기 제 2 표면(24)에서부터 적어도 상기 절연층(30)까지 형성되는 방법.
  12. 제 11 항에 있어서,
    상기 예비-비아(52)가 건식 에칭, 습식 에칭 또는 반응성 이온(reactive ion) 에칭에 의해 형성되는 방법.
  13. 적층 반도체 구조(1) 내에 수직적 연결(50)을 제작하는 방법에 있어서,
    - 제 1 항 내지 제 12 항 중 어느 한 항에 따른 적층 반도체 구조 내에 수직적 연결(50)을 형성하는 단계, 및
    - 상기 수직적 연결(50)의 표면을 용액과 접촉시킴으로써 절연막(insulating film)[60]으로 상기 수직적 연결(50)을 습식 코팅시키는 단계(400)
    를 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 용액은:
    - 양성자성 용매;
    - 하나 이상의 디아조늄 염;
    - 상기 양성자성 용매 내에서 가용성이고 사슬-중합가능한(chain-polymerizable) 하나 이상의 단량체(monomer);
    - 상기 용액의 pH를 7 미만의 값, 바람직하게는 2.5 미만의 값으로 조정함으로써 상기 디아조늄 염을 안정화시키는데 충분한 양의 하나 이상의 산을 포함하고,
    상기 수직적 연결(50)의 표면이 60 nm 이상의 두께, 바람직하게는 80 내지 500 nm의 두께를 가지는 막(film)을 형성하기 위하여 충분한 기간 동안 포텐시오-펄스 모드(potentio-pulsed mode) 또는 갈바노-펄스 모드(galvano-pulsed mode)에 따라서 극성화(polarize)되는 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    구리 확산 장벽(70)을 제조(preparation)하는 단계(500)를 더 포함하는 방법에 있어서,
    a) 금속 또는 금속 합금들, 특히 니켈 또는 코발트의 입자들, 특히 나노입자들을 함유하는 유기막(organic film)을 절연막(60)의 표면에서, 습식 공정에 의해 형성하는 단계;
    b) 100 nm 이상의 두께를 가지는 금속 막을 형성할 수 있는 조건들 하에서 하나 이상의 환원제(reducing agent), 안정화제(stabilizing agent), 및 하나 이상의 금속 염, 바람직하게는 유기막 내에 포함되는 금속과 같은 동일한 성질의 것들을 함유하는 용액(liquid solution)과 접촉시킴으로써 이렇게 하여 형성되는 막을 얻는 단계에 의한 방법.
  16. 제 13 항 또는 제 14 항에 있어서,
    구리 확산 장벽(70)을 제조하는 단계(500)를 더 포함하는 방법에 있어서,
    1. 하기를 포함하는 용액에 의해 절연층의 표면을 활성화시키는 단계:
    i) 하기로 이루어지는 그룹 내에서 선택되는 하나 또는 몇몇의 팔라듐 착물들로 이루어진 활성체(activator):
    ■ 식 (I)의 팔라듐 착물들:
    Figure pct00008

    [여기서:
    - R1 및 R2는 동일하고 H; CH2CH2NH2; CH2CH2OH를 나타내며; 또는
    - R1은 H를 나타내고 R2는 CH2CH2NH2를 나타내며; 또는
    - R2는 CH2CH2NHCH2CH2NH2를 나타내고 R1은 CH2CH2NH2를 나타내며; 또는
    - R2는 CH2CH2NHCH2CH2NHCH2CH2NH2를 나타내고 R1은 H를 나타내고;
    - X는 Cl-; Br-; I-; H2O, NO3 -; CH3SO3 -; CF3SO3 -; CH3-Ph-SO3 -; CH3COO-로 이루어진 그룹 내에서 선택되는 리간드를 나타냄];
    ■ 식 (Ⅱa) 또는 식 (Ⅱb)의 팔라듐 착물들:
    Figure pct00009

    [여기서:
    - R1 및 R2는 상기에 언급된 바와 같이 정의되고, 그리고
    - Y는 바람직하게 Cl-; PF6 -; BF4 -; NO3 -; CH3SO3 -; CF3SO3 -; CH3C6H4SO3 -; CH3COO-로 이루어진 그룹 내에서 선택되는 두 개의 1가 음이온들, 또는
    2가 음이온, 바람직하게는 SO4 2 - 중 어느 하나로 구성되는, 2가 전하를 포함하는 반대 이온(counter-ion)을 나타냄];
    ii) 일반식 (Ⅴ)
    Figure pct00010

    [여기서
    - L은 CH2; CH2CH2; CH2CH2CH2- 및 CH2CH2NHCH2CH2로 이루어지는 그룹으로부터 선택되는 스페이서(spacer)이고;
    - R은 CH3, CH3CH2, CH3CH2CH2, (CH3)2CH로 이루어진 그룹으로부터 선택되는 기이며; 그리고
    - n은 1, 2 또는 3의 정수와 같음]
    를 가지는 하나 또는 몇몇의 유기 실란(organosilane)들로 구성되는 2-작용기의(bi-functional) 유기 결합제(organic binder);
    iii) 상기 활성체 및 상기 결합제를 용해시킬 수 있는 적합한 하나 또는 몇몇의 용매들로 이루어진 용매계(solvent system);
    2. 상기 활성화된 표면 상에 금속층을 무전해(electrolessly) 증착시키는 단계에 의한 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    구리 시드층(seed layer)[70]을 제조하는 단계(600)를 더 포함하는 방법에 있어서,
    a) 하기를 포함하는 용액에 구리 확산 장벽층의 자유 표면(free surface)을 접촉시키는 단계:
    - 하나 이상의 용매;
    - 대략 14 내지 120 mM의 농도의 구리 이온들;
    - 에틸렌디아민;
    - 1.80 내지 2.03의 구리에 대한 에틸렌디아민의 몰 비율;
    - 6.6 내지 7.5의 상기 조성물의 pH;
    b) 구리 시드층을 형성하기 위하여 충분한 기간 동안 상기 제 2 층의 자유 표면을 극성화시키는 단계에 의한 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    조성물로 구리를 전착(electrodepositing)시킴으로써 수직적 전기 연결을 금속화시키는 단계를 더욱 포함하는 방법에 있어서,
    상기 조성물이:
    - 구리 이온들[상기 구리 이온들은 45 내지 1500 mM, 바람직하게 45 내지 500 mM, 및 더욱 바람직하게 100 내지 300 mM의 농도를 가짐];
    - 2 내지 4개의 아미노기들을 갖는 지방족 폴리아민들을 포함하는 기 중 하나 이상의 성분(component)을 포함하는, 구리에 대한 착화제(complexing agent)[상기 구리에 대한 착화제는 45 내지 3000 mM, 바람직하게 45 내지 1500 mM, 및 더욱 바람직하게 300 내지 900 mM의 농도를 가짐];
    - 0.1 내지 5, 바람직하게 0.1 내지 1, 및 더욱 바람직하게 0.2 내지 0.4의 구리와 구리에 대한 상기 착화제의 몰 비율;
    - 티오디글리콜산(thiodiglycolic acid)[상기 티오디글리콜산은 1 내지 500 mg/L의 농도를 가짐]; 및
    - 선택적으로, 0.1 내지 3 M의 농도로의 완충계(buffering system), 특히 암모늄 설페이트를 포함하는 방법.
  19. 적층 반도체 구조(1)에 있어서,
    - 제 1 표면(22) 및 제 2 표면(24)을 포함하는 지지 기판(20),
    - 상기 지지 기판(20)의 제 1 표면(22) 위에 놓이는 절연층(30),
    - 상기 절연층(30) 내에 형성되는 하나 이상의 장치 구조(40), 및
    - 상기 지지 기판(30)의 제 2 표면(24)에서부터 장치 구조(40)까지에 이르는 하나 이상의 수직적 연결(50)을 포함하고;
    상기 수직적 연결(50)이 제 1 항 내지 제 12 항 중 어느 한 항에 따라서 얻어질 수 있는 지지 기판(30)의 제 1 표면(22)의 부근 내에 언더컷(undercut)[U]을 포함하는 것을 특징으로 하는 적층 반도체 구조(1).
  20. 제 19 항에 있어서,
    적어도 지지 기판(30)의 부근 내에 수직적 연결의 벽들 상에 적용되는 절연막(60)을 더 포함하고, 여기서 상기 절연층(60)이 균일한 두께를 가지며, 특히 제 13 항 또는 제 14 항에 의해 얻어지는 적층 반도체 구조(1).
  21. 제 20 항에 있어서,
    상기 수직적 연결(50)의 벽들 및 절연층(60) 위에 구리 확산 장벽(70)을 더 포함하며, 여기서 상기 구리 확산 장벽(70)이 균일한 두께를 가지고, 특히 제 15 항 또는 제 16 항에 의해 얻어지는 적층 반도체 구조(1).
  22. 제 20 항에 있어서,
    구리 확산 장벽(70) 위에 구리 시드층(80)을 더 포함하고, 여기서 상기 구리 시드층(80)이 균일한 두께를 가지며, 특히 제 17 항에 의해 얻어지는 적층 반도체 구조(1).
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