CN101499480B - 半导体芯片及半导体装置 - Google Patents

半导体芯片及半导体装置 Download PDF

Info

Publication number
CN101499480B
CN101499480B CN200810188505XA CN200810188505A CN101499480B CN 101499480 B CN101499480 B CN 101499480B CN 200810188505X A CN200810188505X A CN 200810188505XA CN 200810188505 A CN200810188505 A CN 200810188505A CN 101499480 B CN101499480 B CN 101499480B
Authority
CN
China
Prior art keywords
heat release
semiconductor chip
release connector
substrate
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200810188505XA
Other languages
English (en)
Other versions
CN101499480A (zh
Inventor
佐野光
富田佳宏
中野高宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
松下电器产业株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 松下电器产业株式会社 filed Critical 松下电器产业株式会社
Publication of CN101499480A publication Critical patent/CN101499480A/zh
Application granted granted Critical
Publication of CN101499480B publication Critical patent/CN101499480B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures

Abstract

本发明公开了一种半导体芯片及一种半导体装置。半导体芯片(10)包括基板(11)、形成在基板(11)的元件形成面一侧并具有多个半导体元件的集成电路(12)、形成在基板(11)中与多个半导体元件中的规定半导体元件(30)相对应的区域内的放热插塞(31)、以及形成在放热插塞(31)中除了放热插塞(31)的上端部以外的部分与基板(11)之间的第一绝缘膜(16)。放热插塞(31)由填充到在与元件形成面相反一侧的面上开口的非贯通孔内并且热导率高于基板(11)的热导率的材料形成，该放热插塞(31)的上端部与基板(11)接触。因此，能够实现从半导体基板的背面一侧高效地放热的半导体芯片。

Description

半导体芯片及半导体装置
技术领域
本发明涉及一种半导体芯片及一种半导体装置，特别涉及具有发热的放大元件等的半导体芯片及使用该半导体芯片的半导体装置。
背景技术
近年来，为了提高生产性或谋求小型化，人们对电子机器采用很多将各种半导体元件一体化而成的半导体芯片。半导体芯片例如包括半导体基板和集成电路，该集成电路形成在半导体基板的元件形成面一侧并且具有多个半导体元件。为了将半导体芯片安装在安装基板上，将安装电极设置在半导体芯片中的与元件形成面相反一侧的面(背面)上，并使贯通半导体基板的贯通插塞(plug)等介于安装电极与集成电路之间，来进行电连接(例如，参照专利文献1)。
因为这种半导体芯片能够在使元件形成面朝上的状态下安装在尺寸与芯片尺寸大致相同的封装体中。因此，特别是对固态摄像装置等半导体装置的小型化等很有用。
专利文献1：美国专利申请公开第2005/0056903号说明书。
然而，所述现有半导体芯片具有下述问题。人们在要求半导体装置小型化的同时，也要求高性能化。因此，人们要求将多个放大元件等大电流流动的元件形成在半导体芯片中。大电流流动的元件的发热量很大，这种元件会成为使半导体芯片的温度上升的原因。
当施加反向偏压时产生在半导体基板的pn结部的漏电流量随着温度的上升增大。在半导体基板的pn结部的耗尽层中热学上被激发而产生的自由电子和自由空穴产生该漏电流。因此，半导体基板的温度每次升高10℃，漏电流量就总会增大到两倍左右。因此，半导体基板温度为125℃时的漏电流量是半导体基板温度为25℃时的漏电流量的210倍。
上述漏电流量的增大会成为半导体装置进行错误工作的原因。因此，有必要从半导体芯片高效地放热。然而，现有半导体芯片须要通过半导体基板放热，不能高效地放热，工作可靠性下降。这是一个问题。
发明内容
本发明，正是为解决所述问题而研究开发出来的。其目的在于：实现从半导体基板的背面一侧高效地放热的半导体芯片。
为了达成所述目的，在本发明中，将半导体芯片设为包括形成在半导体元件的下侧区域内的放热插塞的结构。
具体而言，本发明所涉及的半导体芯片包括基板、形成在基板的元件形成面一侧并具有多个半导体元件的集成电路、以及形成在基板中与多个半导体元件中的规定半导体元件相对应的区域内的放热插塞。半导体芯片还包括第一绝缘膜，该第一绝缘膜形成在放热插塞中除了放热插塞的上端部以外的部分与基板之间。放热插塞由填充到在与元件形成面相反一侧的面上开口的非贯通孔内并且热导率高于基板的热导率的材料形成，该放热插塞的上端部与基板接触。
本发明的半导体芯片包括放热插塞。因此，能够将半导体元件所发的热高效地传给基板背面。此外，在放热插塞中的上端部以外的部分与基板之间形成有具有隔热性的绝缘膜。因此，能够在不阻碍半导体元件所发的热传给放热插塞的状态下抑制热从放热插塞向基板扩散。通过将放热插塞连接到安装基板的放热部位上，就能够高效地放热，能够抑制半导体芯片的温度上升。因此，能够提高半导体芯片的可靠性。此外，因为能够设半导体元件相互之间的间隔为很小的值，所以也能够设半导体芯片的面积为很小的值。因为能够使放热插塞成为与集成电路电绝缘的状态，所以放热插塞不会对集成电路的工作造成负面影响。
本发明的半导体芯片也可以还包括形成在与元件形成面相反一侧的面上并且与放热插塞连接的金属层、以及形成在和元件形成面相反一侧的面与金属层之间的第二绝缘膜。
在本发明的半导体芯片中，第一绝缘膜和第二绝缘膜也可以形成为一体。
本发明的半导体芯片也可以还包括形成在与元件形成面相反一侧的面上并且通过金属层与放热插塞连接的放热端子。
在本发明的半导体芯片中，也可以设为这样的，即：半导体芯片还包括形成在放热插塞的周围区域内并且与集成电路电绝缘的辅助放热插塞，辅助放热插塞的高度比放热插塞的高度低。
在本发明的半导体芯片中，放热插塞和辅助放热插塞也可以通过金属层连接起来。
在本发明的半导体芯片中，放热插塞也可以是多个导电性膜层叠而成的叠层膜。
在本发明的半导体芯片中，放热插塞也可以由含有铜的金属材料形成。
本发明的半导体芯片也可以还包括贯通基板并且与集成电路电连接的贯通插塞。
在本发明的半导体芯片中，也可以设为这样的，即：放热插塞中在与元件形成面相反一侧的面上露出的部分的面积比贯通插塞中在与元件形成面相反一侧的面上露出的部分的面积小。
在本发明的半导体芯片中，规定半导体元件最好为放大元件。
本发明所涉及的半导体装置包括具有放热部的安装基板。该半导体装置还包括本发明的半导体芯片，放热插塞与放热部连接。
-发明的效果-
根据本发明所涉及的半导体芯片，能够实现从半导体基板的背面一侧高效地放热的半导体芯片。
附图说明
图1是显示本发明的一实施方式所涉及的半导体芯片的平面图。
图2(a)和图2(b)显示本发明的一实施方式所涉及的半导体芯片，图2(a)是沿图1中的II-II线的剖面图；图2(b)是放大而显示图2(a)的一部分的剖面图。
图3(a)和图3(b)显示本发明的一实施方式所涉及的半导体芯片，图3(a)是沿图1中的III-III线的剖面图；图3(b)是放大而显示图3(a)的一部分的剖面图。
图4(a)和图4(b)显示本发明的一实施方式的变形例所涉及的半导体芯片，图4(a)是沿图1中的II-II线的剖面图；图4(b)是放大而显示图4(a)的一部分的剖面图。
符号说明
10-半导体芯片；11-基板；11A-光接收元件区域；11B-周边区域；12-集成电路；13-光接收元件；14-微透镜；15-绝缘膜；16-绝缘膜；18-背面侧保护绝缘膜；17-形成面侧保护绝缘膜；19A-第一金属膜；19B-第二金属膜；20-连接电极；21-贯通插塞；22-内部布线；23-背面布线；24-背面电极；25-连接端子；30-放大元件；31-放热插塞；33-金属层；35-放热端子；36-热流界线；39-辅助放热插塞；42-透明部件；43-透明粘合材料；50-安装基板；51-放热连接区(land)；52-安装连接区；53-阻焊膜(solder resist)。
具体实施方式
参照附图对本发明的一实施方式加以说明。图1、图2(a)及图2(b)、以及图3(a)及图3(b)所示的是一实施方式所涉及的半导体芯片。图1显示平面结构，图2(a)及图2(b)显示沿图1的II-II线的剖面结构，图3(a)及图3(b)显示沿图1的III-III线的剖面结构。图2(b)放大而显示图2(a)的一部分，图3(b)放大而显示图3(a)的一部分。
如图1到图3所示，具有多个半导体元件的集成电路12形成在由硅形成的基板11的元件形成面(上表面)一侧。本实施方式的集成电路是摄像电路，在设置于基板11的中央部分的光接收元件区域11A内形成有多个光接收元件13。在光接收元件区域11A的周围设置有周边区域11B，在该周边区域11B内形成有放大元件30等用来驱动光接收元件13的周边元件。
形成在周边区域11B内的周边元件中的一部分周边元件是发热量很大的放大元件。例如，在本实施方式的情况下形成有浮动扩散(FD：floating diffusion)式放大元件30。在基板11中比放大元件30还靠下侧的区域内形成有放热插塞31。放热插塞31由填充到形成在基板11中的非贯通孔内的金属材料形成。
放大元件30所发的热传到基板11内。因为由硅形成的基板11的热导率为160W/m·K左右，所以即使将基板11的背面和放热部连接起来，也不能够充分地放热，以致基板11的温度上升。若基板11的温度上升，就有出现下述情况之虞，即：光接收元件13的特性变动，使得阈值从基准特性的阈值错开。若阈值错开，就会出现下述问题，即：例如当接收本来应该输出低电平值的光量时则输出高电平值，图像的“白色”和“黑色”的表示反转等等。
在本实施方式的半导体芯片中，由金属形成的放热插塞31形成在比发热量很大的放大元件30靠下侧的区域内。例如，铜的热导率为390W/m·K，比硅的热导率大一倍以上。因此，放大元件30所发的热传过放热插塞31向基板111的背面被引导。若将放热插塞31通过金属层33及放热端子35与安装基板50的放热区域连接起来，就能够高效地放出产生在放大元件30中的热。
从放热效率的角度来考虑，最好将放热插塞31的上端和放大元件30设置在互相尽量靠近的位置上。然而，若使由金属形成的放热插塞31和放大元件30接近得太近，就会形成电接点，有对集成电路的工作造成负面影响之虞。于是，例如在放大元件30为浮动扩散部的情况下，最好设为这样的，即：由于浮动扩散部的工作而产生在基板11内的耗尽层最扩大的位置与放热插塞31的上端之间的间隔在5μm以上且150μm以下。其中，该间隔最好在15μm以上且50μm以下。这样，放热插塞31就成为完全与放大元件30绝缘的状态，不会对集成电路的工作造成影响。
在本实施方式中，放热插塞31由第一金属膜19A和第二金属膜19B形成，该第一金属膜19A是钛(Ti)和铜(Cu)的叠层膜，该第二金属膜19B由铜形成。通过设为所述结构，就能够提高放热插塞31的热导率。此外，因为放热插塞31和绝缘膜的紧贴性提高，所以即使是在绝缘膜16已形成在形成放热插塞31的非贯通孔内的情况下，放热插塞31也不易剥离。不过，只要是热导率高于半导体基板的热导率的材料，就采用任何材料都可以。此外，并不一定需要设为叠层膜。
在本实施方式中，非贯通孔的侧壁由绝缘膜16覆盖，在放热插塞31中除了放热插塞31上端部以外的部分与基板11之间形成有绝缘膜16。与放热插塞31相比，绝缘膜16的热导率更低。因此，热不易从放热插塞31的侧壁部分向基板11扩散。其结果是，传过放热插塞31的热不易再次向基板11扩散，而高效地传给基板11的背面。
另一方面，放热插塞31的上端部未由绝缘膜16覆盖，而直接与基板11接触。因此，绝缘膜16几乎不使形成于放热插塞31的上方的放大元件30所发的热向放热插塞31传导的程度恶化。因此，与将金属等材料直接填充于非贯通孔内的情况相比，能够向基板11的外部更高效地散热，能够将基板11内的除了放大元件30附近以外的部分的热分布保持为更为均匀的状态。其结果是，能够减低基板内的热分布影响到集成电路而造成的、集成电路特性的变动和偏差。此外，若设为非贯通孔的侧壁由绝缘膜16覆盖的结构，就能够通过与后述的贯通插塞21同一道工序形成放热插塞31。
在图2中，放热插塞31通过金属层33及放热端子35与形成在安装基板50中的放热连接区51连接。放热端子35最好由焊球、在表面上形成有导电性膜的树脂球或钉头凸点(stud bump)等形成。能够采用锡-银-铜焊球、锡-银-铋焊球或锌-铋焊球等成分比例各种各样的焊球。此外，也可以不形成放热端子35而将金属层33直接和安装基板50连接起来。
在图2中，在金属层33与基板11的背面之间形成有绝缘膜16。通过将绝缘膜16形成在金属层33与基板11之间，就能够抑制热从金属层33向基板11扩散。因此，能够向安装基板50一侧更为高效地放热。
在此所示的是形成了多个放热插塞31的例子，不过只要能够得到充分的放热效果，就仅设置一个放热插塞31也可以。放热插塞31只要形成在能够高效地放出放大元件30所发的热的位置上就可以，不一定需要形成在放大元件30的正下方。此外，如图4(a)和图4(b)所示，也可以除了放热插塞31以外还形成辅助放热插塞39。辅助放热插塞39最好形成在放热插塞31的周围区域内。辅助放热插塞39的高度最好设为比放热插塞31的高度低的值，以便辅助放热插塞39沿热流界线36。这样，就如后面所述，能够通过同一道工序形成放热插塞31、辅助放热插塞39及贯通插塞21。
接着，对用来将集成电路12的输入端子及输出端子连接到基板11的背面上的结构加以说明。为了设定该结构，采用已知的结构就可以。例如，将连接电极20形成在周边区域11B上，将背面电极24形成在基板11的背面。连接电极20通过内部布线22与集成电路12电连接，通过贯通基板11的贯通插塞21及形成在基板11的背面的背面布线23与背面电极24电连接。背面电极24最好通过连接端子25与形成在安装基板50中的安装连接区52连接。
如图3所示，由于绝缘膜15的存在，连接电极20及内部布线22与基板11绝缘。此外，由于绝缘膜16的存在，贯通插塞21、背面布线23及背面电极24与基板11绝缘。绝缘膜15最好由四乙氧基硅烷(TEOS：Tetraethoxysilane)或熔融石英玻璃(FSG：fused silica glass)等氧化硅气相沉积膜、或者含碳的氧化硅(SiOC)等低介电常数(low-k)材料形成。此外，也可以组合起来使用所述膜中的两种以上的膜。绝缘膜16最好由氧化硅膜等气相沉积膜或热氧化膜等形成。也可以形成多层内部布线22；也可以形成多层背面布线23。也可以将使光接收元件13和放大元件30等周边元件连接起来的布线埋入到绝缘膜15中。
贯通插塞21由填充到形成在基板11中的贯通孔内的金属材料形成。能够利用下述办法同时形成贯通插塞21和放热插塞31。
当用掩模对基板11进行蚀刻时，将成为非贯通孔的部分的开口直径设为比成为贯通孔的部分的开口直径小的值。例如，当进行反应离子蚀刻(RIE：reactive ion etching)时，直径比较小的开口的蚀刻速率比低于直径比较大的开口的蚀刻速率比。因此，直径比较大的开口成为贯通孔，而直径比较小的开口不贯通，成为非贯通孔。
接着，将氧化硅膜等绝缘膜形成在基板11的整个背面上。接着，除去氧化硅膜中覆盖在贯通孔内露出的连接电极20的表面的部分、和覆盖非贯通孔的上端部的部分。
接着，将是钛和铜的叠层膜的第一金属膜19A和由铜形成的第二金属膜19B形成在贯通孔、非贯通孔以及这些孔周边的成为电极和布线等的部分。在此，当形成第一金属膜19A时，最好利用溅射法或气相沉积法等形成为使钛和铜连续地层叠而成的薄膜。当形成第二金属膜19B时，最好利用电镀等形成厚膜。这样，贯通插塞21、放热插塞31、背面布线23、背面电极24、金属层33就形成完了。
通过将第一金属膜19A设为钛和铜的叠层膜，就能够满足第一金属膜19A与绝缘膜16的紧贴性、和第一金属膜19A与基板11的线膨胀调和性，并且贯通插塞21能够满足导电性，放热插塞31能够满足热导性。此外，通过将第二金属膜19B设为铜，就能够满足导电性和热导性。不过，材料不被限于这些材料。
补充说明一下，在形成辅助放热插塞39的情况下，最好在要形成辅助放热插塞39的非贯通孔的形成区域内形成与要形成放热插塞31的贯通孔的形成区域相比直径更小的开口。这样，就能够形成高度低于放热插塞31的高度的非贯通孔。
如图2(b)和图3(b)所示，在同时形成贯通插塞21和放热插塞31的情况下，通常在贯通插塞21的第二金属膜19B表面上形成有很大的凹部。然而，即使形成有这种凹部，贯通插塞21的导电性也没有任何问题。另一方面，因为非贯通孔的直径比贯通孔的直径小，所以产生在放热插塞31中的凹部比产生在贯通插塞21中的凹部小。因此，放热插塞31的热导性不会下降。
凹部最好被背面侧保护绝缘膜18填充。此外，也能够通过调整第二金属膜19B的形成条件来不形成这种凹部。补充说明一下，背面侧保护绝缘膜18最好由聚酰亚胺树脂、环氧树脂或酚醛树脂等形成。该背面侧保护绝缘膜18，用来使基板11的背面和安装基板50绝缘。因此，也可以利用下述办法使基板11的背面和安装基板50绝缘，该办法是：在基板11的背面与安装基板50之间设有间隔、在将半导体芯片10安装于安装基板50上后将树脂材料封入基板11与安装基板50之间、或者将绝缘膜设置在安装基板50一侧。在图2到图3中所示的是，安装基板50的表面被阻焊膜(solder resist)53覆盖的例子。
在本实施方式的半导体芯片中形成有连接电极20，使连接电极20和贯通插塞21互相连接。不过，贯通电极只要与内部布线22电连接就可以，不一定需要形成连接电极20。在形成连接电极20的情况下，若将使连接电极20露出的开口部形成在形成面侧保护绝缘膜17中，就能够用连接电极20进行使用探针(probe)的检查。此外，通过将贯通插塞21形成在连接电极20的正下方，面积效率就不会下降。形成面侧保护绝缘膜17最好由聚苯并恶唑(PBO：Polybenzoxazole)树脂或聚酰亚胺树脂等形成。
因为本实施方式的半导体芯片10是摄像芯片，所以在本实施方式的半导体芯片10的光接收元件区域11A上形成有聚光用微透镜14。此外，透明部件42通过透明粘合材料43粘结，使得透明部件42与微透镜14一起覆盖整个元件形成面。通过设为使透明部件42不仅覆盖光接收元件区域11A，也覆盖周边区域11B，就能够不仅保护光接收元件区域11A，也保护周边区域11B，能够提高机械强度。
若用透明部件42覆盖周边区域11B，在放大元件30内产生的热就不易向基板11的上方扩散。然而，本实施方式的半导体芯片包括放热插塞31，因此所述情况不成问题。
在利用连接电极20进行使用探针(probe)的检查的情况下，探针所形成的微细凹凸形成在连接电极20的表面上。因为气泡容易积存于形成的凹部内，所以有出现下述情况之虞，即：气泡残存于透明粘合材料43与连接电极20之间。然而，因为在本实施方式的半导体芯片中，用透明粘合材料43使透明部件42粘结，来使透明部件42覆盖几乎整个元件形成面，所以形成在连接电极20部分的气泡的影响很小，能够将透明粘合材料43的剥离程度抑制到很小的程度。因此，不需要将从连接电极20到光接收元件区域11A为止的距离设为比所需的距离长的值，能够缩小封装体整体的尺寸。
也可以将透明部件42设为硼硅玻璃(borosilicate glass)片、为了防止出现某个方向上的干涉条纹所导致的云纹(moire)而具有双折射特性的水晶片、或者由方解石片形成的低通滤波器等等。此外，也可以将透明部件42设为以双折射特性垂直相交的方式将石英片或方解石片贴合在红外截止滤光片的两侧而成的低通滤波器。此外，透明部件42也可以是透明环氧树脂片、丙烯酸树脂(acrylic resin)片或透明氧化铝(alumina)片等等。补充说明一下，透明部件42最好能够对波长为500nm的入射光实现90％以上的透光率。此外，最好将包括透明部件42和透明粘合材料43的半导体芯片10的高度设为很低的值。从这个角度来看，透明部件42的厚度最好设为尽量薄的值。另一方面，若将透明部件42的厚度设为太薄的值，就起不到保护摄像芯片的作用。此外，制造方面也会有困难。因此，例如用硼硅玻璃片作为透明部件42的情况下，最好将该透明部件42的厚度设为200μm到1000μm的范围内的值，其中更好的是将该厚度设为300μm到700μm的范围内的值。在用氧化铝或透明树脂作为透明部件42的情况下，需要在考虑各种透明部件42具有的透光率的差异的基础上决定厚度。在用水晶或方解石作为透明部件42的情况下，因为双折射所产生的双成像的间隔也受到透明部件42的厚度的影响，所以除了透光率的差异以外，还需要考虑摄像芯片的像素间隔决定厚度。
透明粘合材料43是当将透明部件42粘结并固定在光接收元件区域11A上时使用的、光学上透明的粘合剂。例如，最好用丙烯酸树脂、或者树脂调配得在可见光的波长范围内没有吸收端(absorption edge)的环氧树脂或聚酰亚胺树脂等作为透明粘合材料43。最好是能够通过进行紫外光照射或加热、或者进行紫外光照射及加热，来使透明粘合材料43固化。此外，透明粘合材料43在固化后的折射率最好比微透镜14的折射率低。
在本实施方式中所示的是，半导体芯片为具有光接收元件13的摄像芯片的例子。不过，在本实施方式中所示的放热结构和放热机构不被限于摄像芯片，而在存储器芯片、逻辑芯片、控制器芯片及发光芯片等任何半导体芯片中都能够采用所述放热结构和放热机构。在这种情况下，成为形成放热插塞31的对象的半导体元件并不被限于放大元件。放热插塞31形成在比发热量相对较大的半导体元件还靠下侧的区域内就可以。
此外，基板11不被限于由硅形成的，也可以是由用于功耗低且频率高的半导体装置的锗形成的，或者由用于半导体激光器或发光二极管等的III-V族化合物或II-VI族化合物等形成的。此外，基板11也可以是由蓝宝石等绝缘物形成的。
补充说明一下，内部布线22和背面布线23最好具有一定程度的布线宽度。也可以设置多条内部布线22；也可以设置多条背面布线23。此外，也可以对一个背面电极形成多个连接端子25；也可以对一个金属层33形成多个放热端子35。通过设为所述结构，就能够将放热时的热阻率设为比较低的值。此外，也可以在基板11的背面上另外设置与背面布线23及金属层33不同的布线组或金属膜区域等，通过连接端子使形成的金属膜区域等与安装基板连接。这样，就能够进一步提高半导体芯片10的放热特性。此外，若使金属膜区域等接地，就能够期待得到电屏蔽的效果。
-工业实用性-
本发明所涉及的半导体芯片能够实现从半导体基板的背面一侧高效地放热的半导体芯片，特别是对具有发热的放大元件等的半导体芯片及使用该半导体芯片的半导体装置等很有用。

Claims (12)

1.一种半导体芯片，包括基板、形成在所述基板的元件形成面一侧并具有多个半导体元件的集成电路、以及形成在所述基板中与所述多个半导体元件中的规定半导体元件相对应的区域内的放热插塞，其特征在于：
所述放热插塞由填充到在与所述元件形成面相反一侧的面上开口的非贯通孔内并且热导率高于所述基板的热导率的材料形成，
所述半导体芯片还包括第一绝缘膜，该第一绝缘膜形成在所述放热插塞中除了所述放热插塞的上端部以外的部分与所述基板之间；
所述放热插塞的上端部与所述基板接触。
2.根据权利要求1所述的半导体芯片，其特征在于：
所述半导体芯片还包括：
形成在与所述元件形成面相反一侧的面上并且与所述放热插塞连接的金属层，和
形成在和所述元件形成面相反一侧的面与所述金属层之间的第二绝缘膜。
3.根据权利要求2所述的半导体芯片，其特征在于：
所述第一绝缘膜和所述第二绝缘膜形成为一体。
4.根据权利要求2所述的半导体芯片，其特征在于：
所述半导体芯片还包括形成在与所述元件形成面相反一侧的面上并且通过所述金属层与所述放热插塞连接的放热端子。
5.根据权利要求4所述的半导体芯片，其特征在于：
所述半导体芯片还包括形成在所述放热插塞的周围区域内并且与所述集成电路电绝缘的辅助放热插塞，
所述辅助放热插塞的高度比所述放热插塞的高度低。
6.根据权利要求5所述的半导体芯片，其特征在于：
所述放热插塞和所述辅助放热插塞通过所述金属层连接起来。
7.根据权利要求1所述的半导体芯片，其特征在于：
所述放热插塞是多个导电性膜层叠而成的叠层膜。
8.根据权利要求1所述的半导体芯片，其特征在于：
所述放热插塞由含有铜的金属材料形成。
9.根据权利要求1所述的半导体芯片，其特征在于：
所述半导体芯片还包括贯通所述基板并且与所述集成电路电连接的贯通插塞。
10.根据权利要求9所述的半导体芯片，其特征在于：
所述放热插塞中在与所述元件形成面相反一侧的面上露出的部分的面积比所述贯通插塞中在与所述元件形成面相反一侧的面上露出的部分的面积小。
11.根据权利要求1所述的半导体芯片，其特征在于：
所述规定半导体元件为放大元件。
12.一种半导体装置，包括具有放热部的安装基板，其特征在于：
所述半导体装置还包括权利要求1到11中的任一项所述的半导体芯片，
所述放热插塞与所述放热部连接。
CN200810188505XA 2008-01-30 2008-12-19 半导体芯片及半导体装置 Active CN101499480B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008018641 2008-01-30
JP2008018641 2008-01-30
JP2008-018641 2008-01-30

Publications (2)

Publication Number Publication Date
CN101499480A CN101499480A (zh) 2009-08-05
CN101499480B true CN101499480B (zh) 2013-03-20

Family

ID=40898373

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810188505XA Active CN101499480B (zh) 2008-01-30 2008-12-19 半导体芯片及半导体装置

Country Status (3)

Country Link
US (1) US8134231B2 (zh)
JP (1) JP5193840B2 (zh)
CN (1) CN101499480B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010205921A (ja) * 2009-03-03 2010-09-16 Olympus Corp 半導体装置および半導体装置の製造方法
JP2010283339A (ja) * 2009-05-02 2010-12-16 Semiconductor Energy Lab Co Ltd 光電変換装置及びその作製方法
US20110041910A1 (en) * 2009-08-18 2011-02-24 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
US8294261B2 (en) * 2010-01-29 2012-10-23 Texas Instruments Incorporated Protruding TSV tips for enhanced heat dissipation for IC devices
JP5771898B2 (ja) * 2010-03-17 2015-09-02 株式会社ニコン 撮像素子及びカメラ
US8587121B2 (en) * 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
KR101142336B1 (ko) * 2010-05-07 2012-05-17 에스케이하이닉스 주식회사 반도체 칩 및 이를 이용한 스택 패키지
JP2011249563A (ja) * 2010-05-27 2011-12-08 Panasonic Corp 半導体装置及びその製造方法
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
KR20120124634A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 포함하는 반도체 패키지의 제조 방법
US8304916B1 (en) * 2011-07-06 2012-11-06 Northrop Grumman Systems Corporation Half-through vias for suppression of substrate modes
JP2013143520A (ja) * 2012-01-12 2013-07-22 Sony Corp 撮像装置および撮像装置の製造方法
JP6146976B2 (ja) 2012-09-24 2017-06-14 オリンパス株式会社 撮像装置、該撮像装置を備える内視鏡
JP6201322B2 (ja) * 2013-01-18 2017-09-27 富士通株式会社 電子デバイス及びその製造方法、並びに基板構造及びその製造方法
JP6169370B2 (ja) * 2013-02-26 2017-07-26 京セラ株式会社 撮像素子及び撮像装置
CN106365110A (zh) * 2015-07-24 2017-02-01 上海丽恒光微电子科技有限公司 探测传感器及其制备方法
JP6500766B2 (ja) * 2015-12-18 2019-04-17 株式会社デンソー 半導体装置
CN205752132U (zh) * 2016-05-19 2016-11-30 深圳市汇顶科技股份有限公司 硅通孔芯片、指纹识别传感器和终端设备
WO2017209296A1 (ja) * 2016-06-03 2017-12-07 大日本印刷株式会社 貫通電極基板及びその製造方法、並びに実装基板
JP6812758B2 (ja) 2016-11-09 2021-01-13 Tdk株式会社 ショットキーバリアダイオード及びこれを備える電子回路
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US10811334B2 (en) 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US11676880B2 (en) 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US10861763B2 (en) 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit
WO2019017163A1 (ja) * 2017-07-21 2019-01-24 株式会社村田製作所 半導体装置
CN114005376A (zh) * 2020-07-27 2022-02-01 北京芯海视界三维科技有限公司 发光模组及显示器件
CN116998012A (zh) * 2021-03-24 2023-11-03 索尼半导体解决方案公司 半导体器件和成像装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1484854A (zh) * 2000-12-29 2004-03-24 艾利森电话股份有限公司 用于在印刷电路板中设置通路的方法和装置
US20050056903A1 (en) * 2003-08-28 2005-03-17 Satoshi Yamamoto Semiconductor package and method of manufacturing same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR880014692A (ko) * 1987-05-30 1988-12-24 강진구 반사경이 부착된 반도체 발광장치
US5210599A (en) * 1988-09-30 1993-05-11 Fujitsu Limited Semiconductor device having a built-in capacitor and manufacturing method thereof
US5065281A (en) * 1990-02-12 1991-11-12 Rogers Corporation Molded integrated circuit package incorporating heat sink
US5156998A (en) * 1991-09-30 1992-10-20 Hughes Aircraft Company Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal barrier layer to block migration of tin through via holes
JPH06310547A (ja) * 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH06334197A (ja) * 1993-05-26 1994-12-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0766384A (ja) * 1993-08-23 1995-03-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3671457B2 (ja) * 1995-06-07 2005-07-13 株式会社デンソー 多層基板
JP2001044219A (ja) * 1999-07-30 2001-02-16 Toshiba Corp 半導体装置
US6611055B1 (en) * 2000-11-15 2003-08-26 Skyworks Solutions, Inc. Leadless flip chip carrier design and structure
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
JP4483123B2 (ja) 2001-05-07 2010-06-16 ソニー株式会社 ３次元半導体チップ及びその製造方法
JP2004228273A (ja) * 2003-01-22 2004-08-12 Renesas Technology Corp 半導体装置
US7148554B2 (en) * 2004-12-16 2006-12-12 Delphi Technologies, Inc. Discrete electronic component arrangement including anchoring, thermally conductive pad
JP4688526B2 (ja) * 2005-03-03 2011-05-25 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2006310783A (ja) * 2005-03-30 2006-11-09 Sanyo Electric Co Ltd 回路装置
TWI272728B (en) * 2005-09-02 2007-02-01 Touch Micro System Tech Three-dimensional interconnect interposer adapted for use in system in package and method of making the same
JP2007158279A (ja) * 2005-12-09 2007-06-21 Hitachi Ltd 半導体装置及びそれを用いた電子制御装置
JP4483896B2 (ja) * 2007-05-16 2010-06-16 ソニー株式会社 半導体装置及びその製造方法
JP4833192B2 (ja) * 2007-12-27 2011-12-07 新光電気工業株式会社 電子装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1484854A (zh) * 2000-12-29 2004-03-24 艾利森电话股份有限公司 用于在印刷电路板中设置通路的方法和装置
US20050056903A1 (en) * 2003-08-28 2005-03-17 Satoshi Yamamoto Semiconductor package and method of manufacturing same

Also Published As

Publication number Publication date
JP2009206496A (ja) 2009-09-10
US20090189276A1 (en) 2009-07-30
JP5193840B2 (ja) 2013-05-08
CN101499480A (zh) 2009-08-05
US8134231B2 (en) 2012-03-13

Similar Documents

Publication Publication Date Title
CN101499480B (zh) 半导体芯片及半导体装置
TWI392105B (zh) 功率式表面安裝之發光晶粒封裝
TWI528517B (zh) 線路基板、半導體封裝結構及線路基板製程
TWI309549B (en) Printed circuit board with improved thermal dissipating structure and electronic device with the same
JP2006210777A (ja) 半導体装置
TW201222681A (en) Stacked semiconductor package, semiconductor device including the stacked semiconductor package and method of manufacturing the stacked semiconductor package
JP2013537365A (ja) ポリマー充填剤溝を有する半導体チップデバイス
JP2004312034A (ja) 回路組立体および集積回路デバイスに放熱器を接続する方法
US8746308B2 (en) Manufacturing method of package carrier
JP2008060172A (ja) 半導体装置
US20170243803A1 (en) Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
US9324580B2 (en) Process for fabricating a circuit substrate
CN101877349A (zh) 半导体模块及便携式设备
JP2006012868A (ja) 半導体発光素子用パッケージおよびそれを用いた半導体発光装置
TW201417642A (zh) 連接基板及層疊封裝結構
TWI495078B (zh) 連接基板及層疊封裝結構
JP2010050150A (ja) 半導体装置及び半導体モジュール
CN101369568B (zh) 封装结构、封装方法及感光装置
TWI459512B (zh) 使用相互連接的三維層片將垂直封裝的ｍｏｓｆｅｔ和積體電路功率器件構建成集成模組
US10777723B2 (en) LED package structure, heat-dissipating substrate, method for manufacturing LED package structure, and method for manufacturing heat-dissipating substrate
CN101419957A (zh) 半导体器件及其制造方法
JP2008227043A (ja) 放熱基板とこれを用いた電源ユニット
CN113594047A (zh) 具有应力缓冲作用的微凸点芯片封装结构及其制备方法
KR20110070526A (ko) 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법
CN101908528A (zh) 电子封装结构及其载板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200529

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: Panasonic Corp.

TR01 Transfer of patent right