JP2006210777A - 半導体装置 - Google Patents

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wiring
semiconductor device
wiring board
multilayer wiring
ceramic multilayer
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English (en)
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Masakazu Tanaka
壯和 田中
Ikuo Komatsu
育男 小松
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NEC Electronics Corp
Original Assignee
NEC Electronics Corp
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Abstract

【課題】大電流、低抵抗で、温度変化時の耐久性を向上させる。
【解決手段】セラミック多層配線基板１２０と、セラミック多層配線基板１２０のチップ搭載領域にフリップ接続されたシリコンチップ１１０と、セラミック多層配線基板１２０のシリコンチップ１１０が搭載される側に設けられた外部接続バンプ１６１および外部接続バンプ１６３と、を有する。シリコンチップ１１０は、表面電極１０９と裏面電極１１７と、を有する。セラミック多層配線基板１２０は、導電材料により構成される配線層を有し、配線層は、セラミック多層配線基板１２０の表面および内部に設けられた多層配線層を構成する。そして、シリコンチップ１１０の表面電極１０９と、外部接続バンプ１６３および外部接続バンプ１６１とが、多層配線層中の多層配線を介して電気的に接続される。実装基板にバンプ１６１，１６３と裏面電極１１７が電気的に接続される。
【選択図】図２

Description

本発明は、プリント配線基板に接続される半導体チップを有する半導体装置に関する。
パワー用途で用いられる半導体素子においては、大電流、低抵抗、そして優れた放熱特性が求められる。このような半導体素子のうち、たとえば縦型ＭＯＳトランジスタやダイオードは、半導体チップの表面と裏面に電極を有する構成であるため、実装する際には表面電極と裏面電極とをそれぞれ実装用基板の導電材料に接続する必要がある。こうした技術として、特許文献１に記載のものがある。
特許文献１には、銅（Ｃｕ）等のキャリアの凹部に、シリコンダイが搭載された半導体装置が記載されている。この装置においては、シリコンダイの裏面がキャリアに対向しているため、シリコンダイはプリント配線基板にフェイスダウンでフリップチップ接続されることになる。
米国特許第６１３３６３４号明細書
ところが、上記特許文献１に記載の技術について本発明者が検討したところ、温度変化時の耐久性に改善の余地があることが明らかになった。具体的には、プリント配線基板にフリップチップ接続された半導体チップの素子形成面には、薄膜の積層構造が設けられており、平面構造も微細化されている。ところが、パワー素子を有する装置においては、半導体チップの実装後、パワー素子のスイッチング時や、環境温度が変化した際に、比較的大きい温度変化が繰り返し生じる。このため、素子形成面の微細構造を有する領域において、さらに具体的には表面電極またはその近傍において、温度変化による劣化が生じる懸念があった。
本発明者は、上述した温度変化時に耐久性が低下する原因が、半導体（シリコン）チップとプリント配線基板との熱膨張係数の違いによるものであると考えた。プリント配線基板の線膨張係数は半導体チップの線膨張係数よりも大きいため、実装後の温度変化において、半導体チップがプリント配線基板の熱膨張または熱収縮に追随することができない。そして、半導体チップにおいて、プリント配線基板との接続箇所である表面電極の近傍に応力が集中するため、表面電極の近傍に劣化が生じやすい。そこで、本発明者は、大電流および低抵抗というパワー用途の半導体素子に求められる特性を確保しつつ、温度変化時の耐久性を向上させるべく鋭意検討を行い、本発明に至った。
本発明によれば、
絶縁基板と、
前記絶縁基板のチップ搭載領域にフリップ接続された半導体チップと、
前記絶縁基板の前記半導体チップが搭載される側に設けられた外部実装端子と、
を有し、
前記半導体チップが、当該半導体チップの素子形成面に設けられた表面電極と、裏面に設けられた裏面電極と、を有し、
前記絶縁基板が、導電材料により構成される配線層を有し、
前記配線層が、前記絶縁基板の表面および内部に設けられた多層配線層を構成し、
前記半導体チップの前記表面電極と、前記外部実装端子とが、前記多層配線層中の多層配線を介して電気的に接続されることを特徴とする半導体装置が提供される。
本発明の半導体装置では、半導体チップの表面電極が、絶縁基板に対向して設けられ、半導体チップが絶縁基板に対してフリップ接続された構成となっている。また、絶縁基板が多層配線を有し、表面電極と、外部実装端子とが、多層配線層中の多層配線を介して電気的に接続されている。このため、半導体チップの素子形成面を、プリント配線基板ではなく絶縁基板に対向させた構成においても、多層配線を経由する低抵抗の導通経路を確保することができる。また、外部実装端子から表面電極に、充分大きい電流を供給することができる。
また、本発明においては、半導体チップの表面電極が、絶縁基板のチップ搭載領域に対向して設けられているため、半導体チップは、その裏面電極をプリント配線基板に対向させた状態で、プリント配線基板上にフェイスアップの状態で配置されることになる。半導体チップの表面電極を絶縁基板に対向させることにより、半導体チップの基板とプリント配線基板との線膨張係数差を小さくすることができる。このため、表面電極またはその近傍への応力集中を抑制し、温度変化に対する耐熱性を向上させることができる。さらに、前述した多層配線層を経由する導通経路から、半導体チップの表面側の熱がチップ外部に放出されるため、放熱特性に優れた構成となっている。
このように、本発明の半導体は、簡素な構成で、低抵抗、大電流の特性を確保するとともに放熱特性に優れた構成となっている。
本発明において、前記絶縁基板に、複数の配線間を接続する導電性の貫通プラグが設けられた構成とすることができる。こうすることにより、半導体チップの素子形成面側の放熱特性をさらに向上させることができる。また、本発明において、前記貫通プラグが、前記表面電極の直上に設けられてもよい。こうすれば、絶縁基板の導電体を、半導体チップの表面電極の直上から周囲に向かって広がった構造とすることができ、表面電極の直上にあたかも放熱フィンのような構造体を設けることができる。このため、絶縁基板中の導電体のフィン効果により、半導体チップの素子形成面側の放熱特性をより一層向上させることができる。
本発明によれば、多層配線層を有する絶縁基板に半導体チップをフリップ接続し、絶縁基板の半導体チップが搭載される側に外部実装端子を設け、半導体チップの表面電極と、外部実装端子とが、絶縁基板に設けられた多層配線を介して電気的に接続されることにより、大電流および低抵抗という特性を確保しつつ、温度変化時の耐久性を向上させる技術が実現される。
以下、本発明の実施の形態について、電気的な導通経路としてシリコン基板の法線方向に電流を流す構造を有するトランジスタ（本明細書において、このようなトランジスタを縦型ＭＯＳトランジスタとも呼ぶ。）を有するチップを備える半導体装置の場合を例に、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を示す斜視図である。また、図２（ａ）は、図１のＡ−Ａ’断面図である。なお、図２（ａ）には、図１の上下を反転させた状態が示されている。
図１および図２（ａ）に示した半導体装置１００は、絶縁基板（セラミック多層配線基板１２０）と、セラミック多層配線基板１２０のチップ搭載領域にフリップ接続された半導体チップ（シリコンチップ１１０）と、セラミック多層配線基板１２０のシリコンチップ１１０が搭載される側に設けられた外部実装端子（外部接続バンプ１６１）と、を有する。
シリコンチップ１１０は、当該シリコンチップ１１０の素子形成面に設けられた表面電極（第二の表面電極１０９）と、裏面に設けられた裏面電極１１７と、を有する。
セラミック多層配線基板１２０は、導電材料により構成される配線（第一の配線１２３等）層を有し、配線層は、セラミック多層配線基板１２０の表面および内部に設けられた多層配線（第一の配線１２３、第二の配線１２７、第三の配線１３１、第三の配線１３２、第四の配線１３５、第四の配線１３７、第四の配線１３９、第四の配線１４１）層を構成する。
シリコンチップ１１０の第二の表面電極１０９と、外部接続バンプ１６１とは、電気的に並列接続された異なる層の多層配線層を介して電気的に接続される。
セラミック多層配線基板１２０の線膨張係数は、３ｐｐｍ／℃以上１０ｐｐｍ／℃以下である。
また、半導体装置１００は、複数の表面電極（第一の表面電極１０７、第二の表面電極１０９）と、複数の外部実装端子（外部接続バンプ１６１、外部接続バンプ１６３）と、を有する。そして、セラミック多層配線基板１２０において、配線層が、複数の導通経路を構成し、第一の表面電極１０７および第二の表面電極１０９が、異なる導通経路を経由して、異なる外部実装端子、具体的には、それぞれ外部接続バンプ１６３および外部接続バンプ１６１に電気的に接続される。
シリコンチップ１１０の第一の表面電極１０７と、外部接続バンプ１６３とは、多層配線層中の配線を介して電気的に接続される。この経路は、上述した第二の表面電極１０９と外部接続バンプ１６１とを接続する配線経路とは異なり、複数の配線層を経由している必要はなく、セラミック多層配線基板１２０に設けられた少なくとも一層の配線を経由していればよい。
また、セラミック多層配線基板１２０に、多層配線を接続する導電性の貫通プラグ（接続プラグ１４９等）が設けられている。接続プラグ１４９等の貫通プラグは、第一の表面電極１０７または第二の表面電極１０９の直上に設けられている。
なお、本明細書において、貫通プラグ（接続プラグ１４９等）は、一つの導電部材により構成されている場合には限られず、複数の導電部材が積層された構成であってもよい。たとえば、複数の配線と、隣接する複数の配線間を接続するプラグとが積層されてなる構造であってもよい。この構造は、柱状、さらに具体的には円柱状の領域を占めることができる。また、貫通プラグは、表面電極やバンプの直上以外にも複数配置することができる。
外部接続バンプ１６１および外部接続バンプ１６３は、シリコンチップ１１０の側方に設けられた導電性のバンプである。
第一の表面電極１０７および第二の表面電極１０９と配線層中の配線（第四の配線１３９および第四の配線１３５）とがバンプ接続されて、シリコンチップ１１０がセラミック多層配線基板１２０にフリップ接続されており、外部接続バンプ１６３および外部接続バンプ１６１が、第一の表面電極１０７および第二の表面電極１０９と第四の配線１３９および第四の配線１３５とを接続するバンプ（バンプ１１５、バンプ１１６）よりも大きいバンプである。
シリコンチップ１１０は縦型のＭＯＳトランジスタを有する。多層配線層中の多層配線を介して外部接続バンプ１６１および外部接続バンプ１６３とそれぞれ電気的に接続される第二の表面電極１０９および第一の表面電極１０７は、それぞれ、縦型のＭＯＳトランジスタのソース電極およびゲート電極である。また、裏面電極１１７は、縦型のＭＯＳトランジスタのドレイン電極である。
また、図３は、図１および図２（ａ）に示した半導体装置１００が、プリント配線基板上に搭載された状態を示す図である。図３では、シリコンチップ１１０がプリント配線基板１３０上に設けられ、外部接続バンプ１６１、外部接続バンプ１６３および裏面電極１１７が、プリント配線基板１３０に電気的に接続されるとともに、シリコンチップ１１０とプリント配線基板１３０とが、セラミック多層配線基板１２０に対して同じ側に位置するように構成されている。シリコンチップ１１０がセラミック多層配線基板１２０上にフェイスダウンの状態で接続されており、さらに、セラミック多層配線基板１２０がプリント配線基板１３０上にフェイスダウンの状態で接続されるため、シリコンチップ１１０はプリント配線基板１３０上にフェイスアップの状態で接続される。プリント配線基板１３０には、所定の配線構造（不図示）が設けられている。以下、図１〜図３を参照して本実施形態の半導体装置１００の構成についてさらに詳細に説明する。
シリコンチップ１１０およびセラミック多層配線基板１２０の平面形状は矩形である。平面視において、セラミック多層配線基板１２０はシリコンチップ１１０よりも面積が大きく、シリコンチップ１１０の素子形成面を覆うように配置されている。セラミック多層配線基板１２０のチップ搭載領域が、セラミック多層配線基板１２０の周縁の一部にわたって設けられているとともに、外部接続バンプ１６１および外部接続バンプ１６３が、当該周縁の一部を除く領域に、シリコンチップ１１０の外周を取り囲むように配置されている。さらに具体的には、セラミック多層配線基板１２０の一辺から少し後退した位置にシリコンチップ１１０の一辺が配置されており、シリコンチップ１１０の残りの三辺において、シリコンチップ１１０の周縁からセラミック多層配線基板１２０が張り出している。こうすれば、半導体装置１００製造工程のうち、セラミック多層配線基板１２０をダイシングして分割する際に、シリコンチップ１１０が損傷しないようにすることができる。また、シリコンチップ１１０の一辺の後退量は、ダイシング時に損傷が生じない程度の大きさが確保される程度の大きさとすればよい。また、張り出している辺の周縁に沿って、シリコンチップ１１０の周囲を取り囲むように、セラミック多層配線基板１２０上に外部実装端子が設けられている。外部実装端子は、後述する外部接続バンプ１６１と外部接続バンプ１６３とから構成される。
セラミック多層配線基板１２０は、外部接続バンプ１６１および外部接続バンプ１６３によりプリント配線基板１３０に接続されている。外部接続バンプ１６１および外部接続バンプ１６３は、バンプ１１５およびバンプ１１６よりも大きく、シリコン基板１０１の法線方向において、バンプ１１６またはバンプ１１５とシリコン基板１０１とをあわせた高さと同程度の高さよりも少し小さい高さを有する。こうすることにより、製造安定性をさらに向上させることができる。外部接続バンプ１６１および外部接続バンプ１６３の高さは、シリコンチップ１１０とセラミック多層配線基板１２０とを接続する際の接続信頼性が充分に確保できる程度の大きさとすればよい。半導体装置１００は、プリント配線基板１３０とセラミック多層配線基板１２０との間にシリコンチップ１１０ならびにバンプ１１５およびバンプ１１６が配置された構成となっている。
シリコンチップ１１０は、シリコン基板１０１と、縦型ＭＯＳトランジスタ（不図示）とを有する。シリコン基板１０１の素子形成面には、第一のパッド１０３および第二のパッド１０５が同層に設けられている。第一のパッド１０３および第二のパッド１０５の材料は、たとえばＡｌ、Ｃｕ、Ｎｉ、Ａｕ、またはＡｇ等の金属とする。第一のパッド１０３および第二のパッド１０５は、パッシベーション膜１１３によって被覆されている。パッシベーション膜１１３は、たとえばポリイミド等の有機樹脂膜とする。パッシベーション膜１１３には、第一のパッド１０３および第二のパッド１０５を露出させる開口部が設けられており、第一のパッド１０３および第二のパッド１０５の上面は、開口部において、それぞれ、第一の表面電極１０７および第二の表面電極１０９に接している。
第一の表面電極１０７および第二の表面電極１０９は、それぞれ、バンプ１１６およびバンプ１１５に接続されている。また、第一の表面電極１０７および第二の表面電極１０９は、それぞれ、縦型ＭＯＳトランジスタのゲート電極（不図示）およびソース電極（不図示）に接続されている。また、シリコン基板１０１の裏面全面に裏面電極１１７が設けられている。裏面電極１１７は縦型ＭＯＳトランジスタのドレイン電極として機能する。
セラミック多層配線基板１２０は、第一の絶縁層１２１、第二の絶縁層１２５、第三の絶縁層１２９、および第四の絶縁層１３３がこの順に積層した構成である。これらの絶縁層は、たとえばアルミナ（Ａｌ2Ｏ3）により構成される。各絶縁層間には、所定のパターンで形成された配線層が設けられている。具体的には、第一の絶縁層１２１と第二の絶縁層１２５との間、第二の絶縁層１２５と第三の絶縁層１２９との間、第三の絶縁層１２９と第四の絶縁層１３３との間、および第四の絶縁層１３３上には、それぞれ、第一の配線１２３、第二の配線１２７、第三の配線１３１および第三の配線１３２、ならびに第四の配線１３５、第四の配線１３７、第四の配線１３９および第四の配線１４１がそれぞれ設けられている。第三の配線１３１と第三の配線１３２とは同層に設けられている。また、第四の配線１３５、第四の配線１３７、第四の配線１３９および第四の配線１４１は同層に設けられている。
第四の配線１３５、第四の配線１３７、第四の配線１３９、および第四の配線１４１の側面は、保護膜１５５によって被覆されている。保護膜１５５には、これらの各第四の配線の表面を露出させる開口部が設けられている。保護膜１５５は、たとえばソルダーレジスト膜とする。第四の配線１３５、第四の配線１３７、第四の配線１３９、および第四の配線１４１は、保護膜１５５の開口部においてそれぞれ、バンプ１１５、外部接続バンプ１６１、バンプ１１６、および外部接続バンプ１６３に接している。
また、セラミック多層配線基板１２０には、配線間を接続する導電性の貫通プラグである接続プラグ１５３、接続プラグ１５１、接続プラグ１４９、接続プラグ１４７、接続プラグ１４５および接続プラグ１４３が設けられている。これらの接続プラグは、複数の配線と、隣接する複数の配線間を接続する貫通プラグ１７３（図４（ｂ）に図示）とが積層されてなる円筒形の構造体である。
接続プラグ１５３は、第二の絶縁層１２５を貫通し、第一の配線１２３と第二の配線１２７とを接続している。接続プラグ１５１は、第二の絶縁層１２５および第三の絶縁層１２９を貫通し、第一の配線１２３、第二の配線１２７、および第三の配線１３１を、セラミック多層配線基板１２０の法線方向に一直線に接続している。また、接続プラグ１４９および接続プラグ１４７は、第二の絶縁層１２５、第三の絶縁層１２９および第四の絶縁層１３３を貫通している。接続プラグ１４９は、第一の配線１２３、第二の配線１２７、第三の配線１３１、および第四の配線１３５をセラミック多層配線基板１２０の法線方向に一直線に接続している。接続プラグ１４７は、第一の配線１２３、第二の配線１２７、第三の配線１３１、および第四の配線１３７をセラミック多層配線基板１２０の法線方向に一直線に接続している。接続プラグ１４５および接続プラグ１４３は、第四の絶縁層１３３を貫通している。接続プラグ１４５は、第三の配線１３２と第四の配線１４１とを接続し、接続プラグ１４３は、第三の配線１３２と第四の配線１３９とを接続している。
半導体装置１００は、以上の構成を有する。そして、シリコン基板１０１の表面電極からセラミック多層配線基板１２０中の多層配線を経由してプリント配線基板１３０表面側に至る導通経路として、以下の複数の経路を備える。
（Ｉ）外部接続バンプ１６３から、第四の配線１４１、接続プラグ１４５、第三の配線１３２、接続プラグ１４３、第四の配線１３９、およびバンプ１１６を経由してシリコンチップ１１０の第一の表面電極１０７に至る経路、
（ＩＩ）外部接続バンプ１６１から、第四の配線１３７と、第三の配線１３１、第二の配線１２７および第一の配線１２３の少なくとも一つと、第四の配線１３５と、バンプ１１５とを経由して第二の表面電極１０９に至る経路。
これらの導通経路は、セラミック多層配線基板１２０の多層配線を経由する経路であり、たとえば図２（ｂ）中に矢印で示した経路である。図２（ｂ）は、図２（ａ）の構成における導通経路を示した断面図である。
次に、図１および図２（ａ）に示した半導体装置１００の製造方法を説明する。半導体装置１００は、シリコンチップ１１０およびセラミック多層配線基板１２０を作製し、セラミック多層配線基板１２０のシリコンチップ１１０との対向面の所定の領域（チップ搭載領域）にシリコンチップ１１０を設置し、チップ搭載領域の周囲に外部接続バンプ１６１および外部接続バンプ１６３を設置することにより得られる。図４（ａ）〜図４（ｃ）および図５（ａ）〜図５（ｃ）は、半導体装置１００の製造工程を示す断面図である。
シリコンチップ１１０は、シリコン基板１０１に、縦型ＭＯＳトランジスタを含む所定の素子を公知の方法で形成することにより得られる。
セラミック多層配線基板１２０を作製する際には、まず、図４（ａ）に示すように、第一の絶縁層１２１、第二の絶縁層１２５、第三の絶縁層１２９および第四の絶縁層１３３の各絶縁層として、シート状のアルミナを準備する。このとき、各絶縁層の厚さは、たとえば２５μｍ以上５００μｍ以下とする。２５μｍ以上とすることにより、異なる層の配線間をさらに確実に絶縁することができる。また、５００μｍ以下とすることにより、セラミック多層配線基板に必要な特性を確保しつつ、これを適度に薄型化することができる。そして、これらのシートの所定の位置に、貫通孔１７１を形成する。貫通孔１７１の形成方法として、たとえばエッチング、ドリル加工、レーザ加工、パンチング加工等が挙げられる。
次に、それぞれのシートについて、貫通孔１７１内に、金属や、金属を含む導電性ペースト等を充填し、貫通プラグ１７３を形成する。（図４（ｂ））。つづいて、第一の絶縁層１２１、第二の絶縁層１２５、第三の絶縁層１２９、および第四の絶縁層１３３の表面に、所定のパターンの配線、具体的には、それぞれ、第一の配線１２３、第二の配線１２７、第三の配線１３１および第三の配線１３２、ならびに第四の配線１３５〜第四の配線１４１を形成する。配線層は、たとえば金属を含む導電性ペーストをシート上にスクリーン印刷することにより形成される（図４（ｃ））。また、スクリーン印刷する方法に代えて、シート上に金属を蒸着する方法や、金属膜を転写する方法を用いてもよい。なお、配線の厚さは、たとえば０．５μｍ以上５０μｍ以下とすることができる。
そして、上面に配線層が形成されたシートを、第一の絶縁層１２１、第二の絶縁層１２５、第三の絶縁層１２９および第四の絶縁層１３３の順に下から積層して圧着する。得られた積層体を所定の温度で所定の時間焼成する（図５（ａ））。これにより、複数の絶縁層にわたって延在する接続プラグ１４７、接続プラグ１４９および接続プラグ１５１が形成される。また、第一の配線１２３と第二の配線１２７とが接続プラグ１５３によって接続される。また、第三の配線１３２と第四の配線１３９および第四の配線１４１とが、それぞれ接続プラグ１４３および接続プラグ１４５によって接続される。
つづいて、第四の絶縁層１３３の表面に、第四の配線１３５〜第四の配線１４１を被覆する保護膜１５５を形成する。保護膜１５５は、ソルダーレジスト膜等とする。そして、第四の配線１３５〜第四の配線１４１の形成領域に対応する所定の位置に、保護膜１５５を貫通する貫通孔を形成し、第四の配線１３５〜第四の配線１４１の上面の少なくとも一部を露出させる（図５（ｂ））。
さらに、第四の配線１３７および第四の配線１４１上に、開口部を埋め込むように、それぞれ外部接続バンプ１６１および外部接続バンプ１６３を形成する。外部接続バンプ１６１および外部接続バンプ１６３は、半導体チップ１１０上に予め設けられたバンプ１１５およびバンプ１１６よりも大きなバンプとする（図５（ｃ））。こうすることにより、プリント配線基板１３０とセラミック多層配線基板１２０中の配線とを確実に効率よく接続することができる。外部接続バンプ１６１および外部接続バンプ１６３は、たとえば直径１００μｍ以上８００μｍ以下のはんだとする。１００μｍ以上とすることにより、セラミック多層配線基板１２０とをシリコンチップ１１０とをさらに確実に接続することができる。また、８００μｍ以下とすることにより、セラミック多層配線基板１２０とシリコンチップとをさらに安定的に接続することができる。以上により、シリコンチップ１１０の接続面に外部接続バンプ１６１および外部接続バンプ１６３が固定されたセラミック多層配線基板１２０が得られる。
そして、得られたセラミック多層配線基板１２０上の所定の位置に、シリコンチップ１１０をフェイスダウンで接続する。シリコンチップ１１０とセラミック多層配線基板１２０中の配線層とは、シリコンチップ１１０上に予め設けられたバンプ１１５またはバンプ１１６により電気的に接続される。そして、ダイシング、ブレーキングなどの方法でセラミック多層配線基板１２０を個片に分離することにより、半導体装置１００が得られる。
さらに、シリコンチップ１１０の裏面電極１１７、外部接続バンプ１６１、外部接続バンプ１６３をプリント配線基板１３０上の所定の配線に接合することにより、半導体装置１００をプリント配線基板１３０に実装することができる。このとき、プリント配線基板１３０に設けられた配線のうち、外部接続バンプ１６１または外部接続バンプ１６３との接続部分を、外部接続バンプ１６１または外部接続バンプ１６３の断面よりも充分に小さい面積の領域とすることにより、表面張力を利用して、外部接続バンプ１６１および外部接続バンプ１６３のプリント配線基板１３０上での広がりを抑制することができる。この点について、図６（ａ）および図６（ｂ）を参照して説明する。
図６（ａ）は、半導体装置１００の断面構造（図２（ａ））を簡略化し、プリント配線基板１３０とともに示した図である。プリント配線基板１３０には、外部配線１７５および外部配線１７７が設けられている。外部配線１７５および外部配線１７７は、それぞれ、外部接続バンプ１６１および外部接続バンプ１６３に接続される配線である。図６（ａ）においては、外部配線１７５および外部配線１７７を、外部接続バンプ１６１または外部接続バンプ１６３の断面の最大領域の面積よりも充分に小さい面積の領域とすることにより、外部接続バンプ１６１および外部接続バンプ１６３の材料がプリント配線基板１３０上に広範囲に広がることを抑制し、所定の領域における確実な接続が可能となる。また、外部配線１７５および外部配線１７７の大きさを、第四の配線１３７および第四の配線１４１とほぼ同じ大きさとすることにより、接続領域の構造の対称性を高め、応力をさらに低減させることができる。
一方、図６（ｂ）は、図６（ａ）において、外部配線１７５および外部配線１７７にかえて外部配線２７５および外部配線２７７を用いた半導体装置である。外部配線２７５および外部配線２７７の形成領域の面積は、それぞれ、外部配線１７５および外部配線１７７の形成領域の面積よりも大きいため、外部接続バンプ１６１および外部接続バンプ１６３に対応する外部接続バンプ２６１および外部接続バンプ２６３が、プリント配線基板１３０上に広がってしまう。このため、図６（ａ）に示したように、外部配線１７５および外部配線１７７の形成領域を第四の配線１３７および第四の配線１４１とほぼ同じ大きさにするのがよい。
また、バンプ１１５、バンプ１１６、外部接続バンプ１６１および外部接続バンプ１６３の材料は、たとえば鉛フリーはんだとすることができる。また、バンプ１１５およびバンプ１１６の材料を、鉛フリーはんだよりも高い融点を有する高温はんだや金属バンプ（Ａｕ、Ｃｕ、Ｎｉなど）とするとともに、外部接続バンプ１６１および外部接続バンプ１６３の材料を鉛フリーはんだとしてもよい。このようにすれば、外部接続バンプ１６１および外部接続バンプ１６３とプリント配線基板１３０とを接続する加熱処理時に、バンプ１１５およびバンプ１１６が溶解することをさらに確実に抑制できる。このため、シリコンチップ１１０とセラミック多層配線基板１２０とをさらに安定的に接続することができる。
次に、図１および図２（ａ）に示した半導体装置１００の効果を説明する。
半導体装置１００においては、シリコンチップ１１０の表面電極形成面すなわち素子形成面がセラミック多層配線基板１２０に対向している。セラミックスの熱膨張係数はシリコン基板１０１の熱膨張係数に近い。このため、半導体装置１００に熱履歴を与えた際に、シリコン基板１０１とプリント配線基板１３０との熱膨張係数の違いにより、シリコンチップ１１０とセラミック多層配線基板１２０との接続部分、具体的には第一の表面電極１０７および第二の表面電極１０９への応力の集中を抑制することができる。よって、シリコン基板１０１の素子形成面に設けられた表面電極またはその近傍の加熱に対する耐久性を向上させることができる。
さらに、半導体装置１００において、プリント配線基板１３０とセラミック多層配線基板１２０とが外部接続バンプ１６１および外部接続バンプ１６３によって接続されている。また、セラミック多層配線基板１２０の積層構造は、シリコン基板１０１の表面の積層構造よりも微細化の程度が低く、平面視において、第四の配線１３７および第四の配線１４１の面積は、第四の配線１３５および第四の配線１３９よりも大きい。このため、セラミック多層配線基板１２０において、第四の配線１３７および第四の配線１４１ならびにその近傍の領域が、応力集中時の耐久性に比較的優れた構成となっている。セラミック多層配線基板１２０とプリント配線基板１３０との熱膨張係数の相違は、シリコンチップ１１０とセラミック多層配線基板１２０との熱膨張係数の相違よりも大きいが、これらの接続領域の応力集中に対する耐久性を充分大きくすることにより、プリント配線基板１３０に接続された後の熱履歴による第四の配線１３７および第四の配線１４１近傍の劣化を抑制することができる。
このように、半導体装置１００においては、シリコン基板１０１の素子形成面のように、微細な表面構造を有し、温度変化に対する耐久性が比較的低い面を、線膨張係数差の小さい基板に対向させるとともに、線膨張係数の違いが比較的大きい部材間の接続領域の構成を、温度変化に対する耐久性に比較的優れた構成とすることにより、装置全体の温度変化に対する耐性を向上させることができる。
また、半導体装置１００においては、プリント配線基板１３０とセラミック多層配線基板１２０とが、はんだにより構成される外部接続バンプ１６１および外部接続バンプ１６３によって接続される。このため、接続の際にはんだを溶解させることができる。よって、シリコンチップ１１０の裏面（図２（ａ）では下面）からセラミック多層配線基板１２０の表面（図２（ａ）では下面）までの高さにあわせて、外部接続バンプ１６１および外部接続バンプ１６３がシリコン基板１０１の法線方向に変形可能である。したがって、半導体装置１００は、後述する第二の実施形態の半導体装置に比べて、プリント配線基板１３０に実装する際の高さ方向のマージンの大きい構成となっている。このため、半導体装置１００は、第二の実施形態にて後述する装置の構成に比べて、プリント配線基板１３０へのより一層安定的な実装が可能な構成となっている。
また、セラミック多層配線基板１２０には、多層配線が形成されており、この多層配線が接続プラグ１４９等の接続プラグによって法線方向に一直線に並列に接続されている。そして、シリコンチップ１１０の第二の表面電極１０９がセラミック多層配線基板１２０の多層配線を介して外部接続バンプ１６１に接続されている。また、第二の表面電極１０９と多層配線とが、バンプ１１５により短い距離で接続されている。以上の構成により、外部接続バンプ１６１から第二の表面電極１０９に、前述した（ＩＩ）の経路を通じて大電流を供給することができる。また、多層配線を並列に配置することにより、電流供給経路を低抵抗化することができる。よって、パワー素子の性能を向上させることができる。
さらに具体的には、シリコンチップ１１０に設けられた縦型ＭＯＳトランジスタのソース電極が、上述した（ＩＩ）の経路でプリント配線基板１３０に接続されているとともに、ゲート電極が、前述した（Ｉ）の経路でプリント配線基板１３０に接続されている。そして、ドレイン電極が、シリコンチップ１１０の裏面全面に設けられた裏面電極１１７であって、裏面電極１１７がプリント配線基板１３０上の配線（不図示）に接して設けられている。このため、シリコンチップ１１０に設けられた縦型ＭＯＳトランジスタは、パワー素子として好適に機能する構成となっている。
また、半導体装置１００においては、接続プラグ１４９等の接続プラグが、シリコンチップ１１０の第二の表面電極１０９の直上に設けられており、第二の表面電極１０９が、異なる層の複数の配線経路を並列的に経由して、外部接続バンプ１６１に電気的に接続される構成となっている。このため、シリコンチップ１１０の第二の表面電極１０９からセラミック多層配線基板１２０の接続プラグ１４９および多層配線構造に、より一層効率よく放熱させることができる。半導体装置１００では、セラミック多層配線基板１２０に設けられた配線構造を、電流供給経路としてだけでなく、放熱経路としても利用することができる。パワー用途の半導体装置においては、シリコンチップの近傍に、パワー素子のスイッチング時の過渡熱を吸収する放熱部材を配置することが好ましいが、半導体装置１００においては、シリコンチップ１１０上の表面電極の直上に接続プラグを設けることにより、フィン効果がさらに確実に発揮される配置となっている。
また、ゲート電極側の外部接続バンプ１６３に接続される配線層を二層とし、簡素な構成とするとともに、ソース電極側の外部接続バンプ１６１に接続される配線層をこれより多層化し、かつ、セラミック多層配線基板１２０中に、これらの多層配線を法線方向に一直線に接続する接続プラグを設け、これを第二の表面電極１０９の直上に配置している。このため、シリコン基板１０１のソース電極に大電流を流すことが可能であり、かつ、シリコンチップ１１０からセラミック多層配線基板１２０に向かって効率よく放熱することが可能な構成となっている。セラミック多層配線基板１２０を電流供給経路かつ放熱フィンとして利用することにより、半導体装置１００は、大電流、低抵抗、そして温度変化に対する耐久性のいずれについても優れた構成となっている。なお、図２においては、ゲート電極側の外部接続バンプ１６３に接続される配線層を二層としたが、半導体チップ１１０のゲート電極に流れる電流は、ソース電極に流れる電流よりも顕著に小さいため、配線層一層を経由する構成としてもよい。こうすれば、ソース電極側に流れる電流をさらに増加させることができる。
また、従来のフリップチップタイプの半導体装置においては、シリコンスペーサはシリコンチップとプリント配線基板との間に配置されることになるため、シリコンチップの裏面が露出することになる。これに対し、半導体装置１００は、第一の表面電極１０７をプリント配線基板１３０に対向させる状態でプリント配線基板１３０上に実装される。このため、本実施形態の半導体装置１００では、シリコンチップ１１０の裏面の放熱性にも優れた構成となっている。
なお、背景技術の項で前述した特許文献１においては、銅等のキャリアに対してシリコンダイがフェイスアップの状態で接続された構成の装置が記載されている。以下、本実施形態の半導体装置１００の構成を特許文献１に記載の装置と比較してさらに説明する。
図７（ａ）および図７（ｂ）は、本実施形態の半導体装置１００と特許文献１に記載の半導体装置とを比較するための図である。図７（ａ）は、本実施形態の半導体装置１００の断面構成（図２（ａ））を簡略化して示した図である。図７（ｂ）は、特許文献１に記載の半導体装置をプリント配線基板に実装した状態を示す断面図である。図７（ｂ）において、銅からなるキャリア３２０に設けられた凹部にシリコンダイ３１０が設置されている。シリコンダイ３１０は、表面電極３７７および裏面電極３０７を有し、裏面電極３０７がキャリア３２０の凹部の底面に接している。シリコンダイ３１０の素子形成面は、キャリア３２０の表面（図７（ｂ）では下面）と同一水準に位置している。表面電極３７７はバンプ３１５によりプリント配線基板３３０上の配線（不図示）に接続されている。また、キャリア３２０の表面（図７（ｂ）では下面）とプリント配線基板３３０上の配線（不図示）とが、外部接続バンプ３６１により接続されている。以下、これらの図面を参照して説明する。
特許文献１に記載の装置においては、上述したように、銅からなるキャリア３２０にシリコンダイ３１０が搭載されている。銅とシリコンとは熱膨張係数の相違が大きい。また、導電性のキャリア３２０表面の面積に対して表面電極３７７の面積が顕著に小さく、プリント配線基板３３０上に実装された後の熱履歴における応力集中領域３７９が、シリコンダイ３１０上の表面電極３７７となる。これらにより、シリコンダイ３１０の表面電極３７７をキャリア３２０に対向させた形状とした場合、温度変化に対する耐性が低くなってしまう。また、キャリア３２０全体が導電体により構成されているため、シリコンダイ３１０の裏面電極３０７からキャリア３２０およびバンプ３６１を経由してプリント配線基板３３０に至る導通経路は一つしか設けることができず、導通経路を複数とすることができない。
これに対し、本実施形態の半導体装置１００では、キャリア３２０に対応するセラミック多層配線基板１２０を、多層配線構造を有する絶縁材料としている。このため、シリコンチップ１１０の表面電極側をセラミック多層配線基板１２０に対向させた場合にも、シリコン基板１０１とセラミックスとの熱膨張係数の差が小さい。よって、応力集中領域１７９は、第四の配線１３７および第四の配線１４１の表面またはその近傍となる。このように、半導体装置１００では、熱履歴による応力の発生を抑制するとともに、応力集中領域１７９をセラミック多層配線基板１２０の表面として、シリコンチップ１１０の表面に設けられた繊細な薄層を保護することにより、シリコンチップ１１０の表面近傍の構造が温度変化により劣化することが好適に抑制されている。
また、セラミック多層配線基板１２０を、多層配線構造を有する絶縁材料とすることにより、第一の表面電極１０７からプリント配線基板１３０の配線（図６（ａ）に示した外部配線１７７）に至る前述した（Ｉ）の経路と、第二の表面電極１０９からプリント配線基板１３０上の別の配線（図６（ａ）に示した外部配線１７５）に至る前述した（ＩＩ）の経路の複数の導通経路をセラミック多層配線基板１２０中に形成することができる。そして、多層配線を接続プラグ１４７等の接続プラグによって接続することにより、キャリア３２０に対応するセラミック多層配線基板１２０を絶縁材料で構成した場合にも、充分に大きな電流を確保し、抵抗を充分に小さくするとともに、放熱性に優れた構成とすることができる。
なお、本実施形態においては、セラミック多層配線基板１２０の材料がアルミナ（Ａｌ2Ｏ3）である場合を例に説明したが、本実施形態および以下の実施形態において、セラミック多層配線基板１２０の材料は、窒化ケイ素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、チタン酸バリウム（ＢａＴｉＯ3）、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2）等の他のセラミックを用いることができる。セラミック多層配線基板１２０の材料を窒化ケイ素（ＳｉＮ）または窒化アルミニウム（ＡｌＮ）とすることにより、セラミック多層配線基板１２０の放熱特性をさらに向上させることができる。このため、半導体装置１００の温度変化に対する耐久性をより一層向上させることができる。さらに、多層配線を有する絶縁基板を構成する絶縁材料は、本実施形態で例示したセラミックに限られず、シリコンチップ１１０の線膨張係数に近い線膨張係数を有する絶縁材料、たとえば絶縁性の樹脂や絶縁性のシリコン等を用いることもできる。
ここで、セラミック多層配線基板１２０の線膨張係数は、シリコンチップ１１０を構成するシリコンの線膨張係数（３．４ｐｐｍ／℃）およびプリント配線基板１３０の材料の線膨張係数（たとえば、１０数ｐｐｍ／℃、さらに具体的には１２〜１８ｐｐｍ／℃程度）に応じて選択される。たとえば、セラミック多層配線基板１２０の線膨張係数を３ｐｐｍ／℃以上１０ｐｐｍ／℃以下とし、プリント配線基板１３０の材料に応じて選択することができる。３ｐｐｍ／℃以上とすることにより、シリコンチップ１１０との接続領域の温度変化に対する耐久性を向上させることができる。また、１０ｐｐｍ／℃以下とすることにより、プリント配線基板１３０との接続領域の温度変化に対する耐久性を向上させることができる。このような範囲で線膨張係数を選択することにより、加熱時の熱膨張率の相違による第一の表面電極１０７および第二の表面電極１０９への応力集中を最小限に抑え、接続部の劣化を抑制することができる。
また、本実施形態および以下の実施形態において、セラミック多層配線基板１２０を構成する絶縁層を貫通する貫通プラグ１７３の材料は導電材料であれば金属には限られない。たとえば、セラミック多層配線基板１２０に代えて絶縁性のシリコンの多層配線基板を用いることができる。この場合、絶縁層を絶縁性のシリコンにより構成するとともに、所定の領域に不純物を注入して拡散層を形成し、この拡散層を貫通プラグ１７３とすることもできる。
（第二の実施形態）
第一の実施形態においては、セラミック多層配線基板１２０上に設けられた外部実装端子がバンプである場合を例に説明したが、セラミック多層配線基板１２０の下面に導電部材を露出させて、これを外部実装端子として用いることもできる。
図８は、本実施形態に係る半導体装置の構成を示す断面図である。図８は、図２（ａ）と同じ方向から見た図である。図８に示した半導体装置１４０の基本構成は第一の実施形態の半導体装置１００（図２（ａ））と同様であるが、セラミック多層配線基板１２０に代えて用いられているセラミック多層配線基板１５０が凹部を有し、凹部にシリコンチップ１１０が配設されている点が異なる。また、半導体装置１４０では、接続プラグ１４７および接続プラグ１４５が、裏面電極１１７と同一水準まで法線方向に延在しており、セラミック多層配線基板１５０の下面に露出している配線が外部実装端子として機能する。
セラミック多層配線基板１５０は、図２（ａ）に示したセラミック多層配線基板１２０の第四の絶縁層１３３上に、第四の配線１３５、第四の配線１３９、および第四の配線１８１が設けられている。また、第四の絶縁層１３３上に、第五の絶縁層１８３、第六の絶縁層１８７、および第七の絶縁層１９１がさらに積層されている。第五の絶縁層１８３と第六の絶縁層１８７との間、第六の絶縁層１８７と第七の絶縁層１９１との間、および第七の絶縁層１９１上（図８においては第七の絶縁層１９１の下面）には、それぞれ、第五の配線１８５、第六の配線１８９、ならびに第七の配線１９３および第七の配線１９５が設けられている。第五の絶縁層１８３、第六の絶縁層１８７、および第七の絶縁層１９１は、半導体装置１４０の三辺に沿って設けられ、コの字型の平面形状を有する。第七の配線１９３および第七の配線１９５は、それぞれ、図２（ａ）に示したセラミック多層配線基板１２０の外部接続バンプ１６１および外部接続バンプ１６３に対応し、外部実装端子として機能する。
図８に示した半導体装置１４０を製造する際には、図２（ａ）に示した半導体装置１００の製造方法を用いることができる。図９は、セラミック多層配線基板１５０の製造方法を説明する断面図であり、図４（ｃ）を用いて前述した工程に対応する図である。図９に示したように、セラミック多層配線基板１５０を作製する際にも、第一の実施形態と同様に、第一の絶縁層１２１〜第七の絶縁層１９１となるアルミナシートを積層して圧着し、焼成すればよい。
図８に示した半導体装置１４０は、第一の実施形態の効果に加えて以下の効果が得られる。すなわち、外部接続バンプ１６１および外部接続バンプ１６３を設ける工程が不要となるため、製造工程の簡素化が可能であり、製造コストをさらに低減させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、シリコンチップ１１０が縦型ＭＯＳトランジスタを有する構成の場合を例に説明したが、半導体チップの構成はこれに限定されない。また、裏面電極を有する構成にも限られない。たとえば、半導体チップがパワーＭＯＳトランジスタやダイオード等のパワー素子、光デバイス、ＣＰＵ用の回路を有する構成とすることができる。縦型ＭＯＳトランジスタやダイオード、光デバイスのように、半導体チップが表面および裏面に電極を有し、電気的な導通経路としてシリコン基板の法線方向に電流を流す構成とすることにより、大電流・低抵抗特性を確保しつつ、表面電極の温度変化に対する耐久性を向上させることができる。また、ＣＰＵ用の回路等、優れた放熱特性が要求される半導体チップを用いる際にも、半導体チップの素子形成面および裏面が、それぞれセラミック多層配線基板１２０およびプリント配線基板１３０に対向して配置されているため、いずれの面についても速やかな放熱が可能であり、放熱特性を向上させることとができる。
また、以上においては、半導体装置１００が一つのシリコンチップ１１０と一つのセラミック多層配線基板１２０とから構成される場合を例に説明したが、セラミック多層配線基板１２０上にさらに別のシリコンチップが積層されていてもよい。このとき、セラミック多層配線基板１２０の表面に導電部材を露出させることにより、セラミック多層配線基板１２０上のシリコンチップの下面とセラミック多層配線基板１２０の上面とを短い距離で導通させることができる。このため、半導体装置１００は、複数のシリコンチップを法線方向に積層するスタック構造のモジュールにも好適に用いることとができる。
また、以上においては、セラミック多層配線基板１２０またはセラミック多層配線基板１５０の裏面（図２（ａ）または図７中では上面）が全面第一の絶縁層１２１である構成を例に説明したが、セラミック多層配線基板１２０またはセラミック多層配線基板１５０の裏面の一部に、第一の配線１２３に接続する導電部材が露出している構成とすることもできる。セラミック多層配線基板１２０またはセラミック多層配線基板１５０の裏面全面を絶縁することにより、セラミック多層配線基板１２０上に、さらに別の放熱部材等や、グランドを積層する場合にも、セラミック多層配線基板１２０中の配線と導通しないようにすることができる。一方、セラミック多層配線基板１５０の裏面の一部に導電部材を設ければ、セラミック多層配線基板１２０またはセラミック多層配線基板１５０上に別の半導体チップを積層する場合にも、当該別の半導体チップと外部配線との導通経路を短縮化することができる。
また、以上においては、パッシベーション膜１１３が、第一のパッド１０３を含む領域と、第二のパッド１０５を含む領域とに分割された構成である場合を例示したが（図２（ａ）、図８）、パッシベーション膜１１３は、複数の領域に分割されていてもよいし、分割されていなくてもよい。また、パッシベーション膜１１３の材料を、第一の実施形態において例示したポリイミド膜等の有機絶縁膜に代えて、ＳｉＯ2膜等の酸化膜や、ＳｉＮ膜等の窒化膜としてもよい。また、ＰＳＧ（リンガラス）膜としてもよい。また、パッシベーション膜１１３は単層であってもよいし、複数の膜が積層されてなる積層膜であってもよい。
また、以上においては、シリコンチップ１１０との対向面において、セラミック多層配線基板１２０およびセラミック多層配線基板１５０に保護膜１５５が設けられている構成を例示したが、これらのセラミック多層配線基板が保護膜１５５を有しない構成とすることもできる。
また、以上においては、接続プラグ１４９等の貫通プラグが、表面電極の直上のみに設けられている構成を例示したが、貫通プラグは、表面電極やバンプの直上以外にも設けることができ、このような貫通プラグを複数配置することもできる。
本発明の実施の形態における半導体装置の構成を示す斜視図である。 図１のＡ−Ａ’断面図である。 本発明の実施の形態における半導体装置の構成を示す斜視図である。 図１の半導体装置の製造手順を示す工程断面図である。 図１の半導体装置の製造手順を示す工程断面図である。 半導体装置の構成を説明する断面図である。 半導体装置の構成を説明する断面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 図８の半導体装置の製造方法を説明する断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０３ パッド
１０５ パッド
１０７ 表面電極
１０９ 表面電極
１１０ シリコンチップ
１１３ パッシベーション膜
１１５ バンプ
１１６ バンプ
１１７ 裏面電極
１２０ セラミック多層配線基板
１２３ 第一の配線
１２５ 第二の絶縁層
１２７ 第二の配線
１２９ 第三の絶縁層
１３０ プリント配線基板
１３１ 第三の配線
１３２ 第三の配線
１３３ 第四の絶縁層
１３５ 第四の配線
１３７ 第四の配線
１３９ 第四の配線
１４０ 半導体装置
１４１ 第四の配線
１４３ 接続プラグ
１４５ 接続プラグ
１４７ 接続プラグ
１４９ 接続プラグ
１５０ セラミック多層配線基板
１５１ 接続プラグ
１５３ 接続プラグ
１５５ 保護膜
１６１ 外部接続バンプ
１６３ 外部接続バンプ
１７１ 貫通孔
１７３ 貫通プラグ
１７５ 外部配線
１７７ 外部配線
１７９ 応力集中領域
１８１ 第四の配線
１８３ 第五の絶縁層
１８５ 第五の配線
１８７ 第六の絶縁層
１８９ 第六の配線
１９１ 第七の絶縁層
１９３ 第七の配線
１９５ 第七の配線

Claims (8)

  1. 絶縁基板と、
    前記絶縁基板のチップ搭載領域にフリップ接続された半導体チップと、
    前記絶縁基板の前記半導体チップが搭載される側に設けられた外部実装端子と、
    を有し、
    前記半導体チップが、当該半導体チップの素子形成面に設けられた表面電極と、裏面に設けられた裏面電極と、を有し、
    前記絶縁基板が、導電材料により構成される配線層を有し、
    前記配線層が、前記絶縁基板の表面および内部に設けられた多層配線層を構成し、
    前記半導体チップの前記表面電極と、前記外部実装端子とが、前記多層配線層中の多層配線を介して電気的に接続されることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記表面電極が、電気的に並列接続された異なる層の前記多層配線層を介して前記外部実装端子に電気的に接続されることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記絶縁基板に、前記多層配線間を接続する導電性の貫通プラグが設けられたことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、前記貫通プラグが、前記表面電極の直上に設けられたことを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、前記外部実装端子が、前記半導体チップの側方に設けられた導電性のバンプであることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、前記表面電極と前記配線層中の配線とがバンプ接続されて、前記半導体チップが前記絶縁基板にフリップ接続されており、
    前記外部実装端子が、前記表面電極と前記配線とを接続するバンプよりも大きいバンプであることを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、前記絶縁基板の線膨張係数が３ｐｐｍ／℃以上１０ｐｐｍ／℃以下であることを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    複数の前記表面電極と、複数の前記外部実装端子と、を有し、
    前記半導体チップが、縦型のＭＯＳトランジスタを有し、
    前記多層配線層中の多層配線を介して前記外部実装端子と電気的に接続される前記表面電極が、前記縦型のＭＯＳトランジスタのソース電極であるとともに、
    前記裏面電極が前記縦型のＭＯＳトランジスタのドレイン電極であることを特徴とする半導体装置。
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CNB200610004507XA CN100452378C (zh) 2005-01-31 2006-01-25 半导体器件

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010098274A (ja) * 2008-10-20 2010-04-30 Sibeam Inc 表面実装可能な集積回路のパッケージ化機構
JP2013110434A (ja) * 2013-02-05 2013-06-06 Sibeam Inc 表面実装可能な集積回路のパッケージ化機構
JP2013110303A (ja) * 2011-11-22 2013-06-06 Ngk Insulators Ltd 大容量モジュールの周辺回路用の回路基板、当該回路基板を用いる周辺回路を含む大容量モジュール、及び当該大容量モジュールの製造方法
WO2014020787A1 (ja) * 2012-08-03 2014-02-06 パナソニック株式会社 電子部品モジュールとその実装体
KR20140147368A (ko) * 2013-06-19 2014-12-30 삼성전자주식회사 적층형 반도체 패키지
JP2015119163A (ja) * 2013-12-18 2015-06-25 コリア アトミック エナジー リサーチ インスティテュートＫｏｒｅａＡｔｏｍｉｃ Ｅｎｅｒｇｙ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ 半導体センサーを表面実装する実装基板およびその実装方法
JP2022025294A (ja) * 2020-07-29 2022-02-10 トレックス・セミコンダクター株式会社 半導体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786486B2 (en) * 2005-08-02 2010-08-31 Satcon Technology Corporation Double-sided package for power module
JP4731394B2 (ja) * 2006-05-09 2011-07-20 Ｏｋｉセミコンダクタ株式会社 電子部品内蔵基板及びその製造方法
US20090166889A1 (en) * 2007-12-31 2009-07-02 Rajen Murugan Packaged integrated circuits having surface mount devices and methods to form packaged integrated circuits
JP4703702B2 (ja) * 2008-09-17 2011-06-15 株式会社東芝 損傷指標予測システムおよび損傷指標予測方法
WO2011048763A1 (ja) * 2009-10-20 2011-04-28 日本電気株式会社 配線基板設計支援装置、配線基板設計方法、プログラム、及び配線基板
US20110233271A1 (en) * 2010-03-23 2011-09-29 Rfmarq, Inc. System and Method To Track And Authenticate Semiconductor Chips, Multi-Chip Package Modules, And Their Derivative System Products
US20130175649A1 (en) * 2010-06-18 2013-07-11 Nokia Corporation Sensor
US8344504B2 (en) 2010-07-29 2013-01-01 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structure comprising pillar and moisture barrier
US8314472B2 (en) 2010-07-29 2012-11-20 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structure comprising pillar
US8536707B2 (en) 2011-11-29 2013-09-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor structure comprising moisture barrier and conductive redistribution layer
US9006899B2 (en) * 2012-12-14 2015-04-14 Infineon Technologies Ag Layer stack
JP5737313B2 (ja) * 2013-03-28 2015-06-17 Tdk株式会社 電子部品及びその製造方法
CN108242430A (zh) * 2017-12-29 2018-07-03 通富微电子股份有限公司 一种芯片封装体的制备方法
CN108242431A (zh) * 2017-12-29 2018-07-03 通富微电子股份有限公司 一种封装基板和芯片封装体
CN207869432U (zh) * 2018-03-07 2018-09-14 东莞市国研电热材料有限公司 一种多温区陶瓷发热体

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03106047A (ja) * 1989-09-20 1991-05-02 Hitachi Ltd 半導体装置
JPH09237854A (ja) * 1996-02-29 1997-09-09 Toshiba Corp 半導体用パッケージ
JP2002110727A (ja) * 2000-09-28 2002-04-12 Nec Kyushu Ltd 縦型ｍｏｓトランジスタの製造方法
JP2002368027A (ja) * 2001-06-06 2002-12-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2003007910A (ja) * 2001-06-19 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置
JP2003289121A (ja) * 2002-01-23 2003-10-10 Sumitomo Bakelite Co Ltd 多層配線板および半導体デバイス
JP2004179503A (ja) * 2002-11-28 2004-06-24 Seiko Epson Corp 半導体装置並びにその製造方法及び半導体パッケージ並びにその製造方法
JP2005011908A (ja) * 2003-06-17 2005-01-13 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2005537664A (ja) * 2002-08-30 2005-12-08 フェアチャイルド・セミコンダクター・コーポレーション 非成型パッケージに基づく基板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US703405A (en) * 1901-10-05 1902-07-01 William G Griffin Roller-bearing.
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
KR0159073B1 (ko) 1995-10-16 1998-12-01 김광호 트렌치 dmos 트랜지스터와 그의 제조방법
JPH10154767A (ja) * 1996-09-25 1998-06-09 Kyocera Corp 配線基板及びその製造方法
JPH11220050A (ja) 1998-01-30 1999-08-10 Matsushita Electric Ind Co Ltd 半導体パッケージ
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
JP3813797B2 (ja) * 2000-07-07 2006-08-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US6645791B2 (en) * 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6807109B2 (en) * 2001-12-05 2004-10-19 Renesas Technology Corp. Semiconductor device suitable for system in package
JP2003264253A (ja) * 2002-03-12 2003-09-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004128288A (ja) 2002-10-04 2004-04-22 Renesas Technology Corp 半導体装置および電子装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03106047A (ja) * 1989-09-20 1991-05-02 Hitachi Ltd 半導体装置
JPH09237854A (ja) * 1996-02-29 1997-09-09 Toshiba Corp 半導体用パッケージ
JP2002110727A (ja) * 2000-09-28 2002-04-12 Nec Kyushu Ltd 縦型ｍｏｓトランジスタの製造方法
JP2002368027A (ja) * 2001-06-06 2002-12-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2003007910A (ja) * 2001-06-19 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置
JP2003289121A (ja) * 2002-01-23 2003-10-10 Sumitomo Bakelite Co Ltd 多層配線板および半導体デバイス
JP2005537664A (ja) * 2002-08-30 2005-12-08 フェアチャイルド・セミコンダクター・コーポレーション 非成型パッケージに基づく基板
JP2004179503A (ja) * 2002-11-28 2004-06-24 Seiko Epson Corp 半導体装置並びにその製造方法及び半導体パッケージ並びにその製造方法
JP2005011908A (ja) * 2003-06-17 2005-01-13 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010098274A (ja) * 2008-10-20 2010-04-30 Sibeam Inc 表面実装可能な集積回路のパッケージ化機構
JP2013110303A (ja) * 2011-11-22 2013-06-06 Ngk Insulators Ltd 大容量モジュールの周辺回路用の回路基板、当該回路基板を用いる周辺回路を含む大容量モジュール、及び当該大容量モジュールの製造方法
WO2014020787A1 (ja) * 2012-08-03 2014-02-06 パナソニック株式会社 電子部品モジュールとその実装体
JPWO2014020787A1 (ja) * 2012-08-03 2016-07-21 パナソニック株式会社 電子部品モジュールとその実装体
US9545026B2 (en) 2012-08-03 2017-01-10 Panasonic Corporation Electronic component module and an assembly including the same
JP2013110434A (ja) * 2013-02-05 2013-06-06 Sibeam Inc 表面実装可能な集積回路のパッケージ化機構
KR20140147368A (ko) * 2013-06-19 2014-12-30 삼성전자주식회사 적층형 반도체 패키지
KR102063794B1 (ko) 2013-06-19 2020-01-08 삼성전자 주식회사 적층형 반도체 패키지
JP2015119163A (ja) * 2013-12-18 2015-06-25 コリア アトミック エナジー リサーチ インスティテュートＫｏｒｅａＡｔｏｍｉｃ Ｅｎｅｒｇｙ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ 半導体センサーを表面実装する実装基板およびその実装方法
JP2022025294A (ja) * 2020-07-29 2022-02-10 トレックス・セミコンダクター株式会社 半導体装置

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US20060170113A1 (en) 2006-08-03
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