KR20140147368A - 적층형 반도체 패키지 - Google Patents

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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
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    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17519—Bump connectors having different functions including bump connectors providing primarily thermal dissipation
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
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    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

하부 패키지 기판 및 상기 하부 패키지 기판 상에 실장되고 상기 하부 패키지 기판의 상면을 마주보는 제1 면과 상기 제1 면과 반대의 제2 면을 갖는 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결하는 패키지간 연결부, 상기 하부 반도체 칩의 상기 제2 면에 형성된 방열 부재, 및 상기 상부 패키지 기판의 하면에 형성되고 상기 방열 부재와 접합되어 상기 하부 반도체 칩과 상기 상부 패키지 기판을 연결하는 상호 연결부를 포함하되, 상기 하부 반도체 칩에서 발생하는 열은 상기 방열 부재 및 상기 상호 연결부를 통해 상기 상부 반도체 패키지로 전달되는 적층형 반도체 패키지가 제공된다.

Description

적층형 반도체 패키지{Stack type semiconductor package}
본 발명은 적층형 반도체 패키지와 그 제조 방법, 및 상기 적층형 반도체 패키지를 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템에 관한 것이다.
반도체 소자의 집적도 향상 및 전자 회로 시스템의 소형화를 위하여 패키지 적층 구조가 제안되었다.
본 발명이 해결하고자 하는 과제는 우수한 열방출 능력을 갖는 적층형 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 우수한 열방출 능력을 갖는 적층형 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지는, 하부 패키지 기판 및 상기 하부 패키지 기판 상에 실장되고 상기 하부 패키지 기판의 상면을 마주보는 제1 면과 상기 제1 면과 반대의 제2 면을 갖는 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결하는 패키지간 연결부(inter-package connector), 상기 하부 반도체 칩의 상기 제2 면에 형성된 방열 부재, 및 상기 상부 패키지 기판의 하면에 형성되고 상기 방열 부재와 접합되어 상기 하부 반도체 칩과 상기 상부 패키지 기판을 연결하는 상호 연결부(interconnector)를 포함하되, 상기 하부 반도체 칩에서 발생하는 열은 상기 방열 부재 및 상기 상호 연결부를 통해 상기 상부 반도체 패키지로 전달될 수 있다.
상기 상호 연결부는 솔더 볼을 포함할 수 있다.
상기 상호 연결부는 상기 상부 패키지 기판의 하면 중에서, 상기 하부 반도체 칩에 대응되는 영역에 형성될 수 있다.
상기 방열 부재는 상기 하부 반도체 칩의 상기 제2 면에 전면 도금된 금속층을 포함할 수 있다.
상기 상호 연결부는 복수개의 솔더 볼을 포함하고, 상기 방열 부재는 잉크젯 프린팅 방식으로 형성된 복수개의 금속 패턴들을 포함하되, 상기 복수개의 금속 패턴들 각각은 상기 복수개의 솔더 볼들 각각에 대응되어 형성될 수 있다.
상기 하부 패키지 기판 상에 형성되고, 상기 하부 반도체 칩의 측면을 둘러싸는 하부 몰딩재를 더 포함할 수 있다.
상기 방열 부재는 상기 패키지간 연결부와 접촉되지 않도록 상기 하부 몰딩재의 상면 일부분으로 연장되어 형성될 수 있다.
상기 상호 연결부는 상기 하부 반도체 칩 상의 방열 부재에 대응되는 제1 상호 연결부, 및 상기 하부 몰딩재의 상면 일부분으로 연장된 방열 부재에 대응되는 제2 상호 연결부를 포함할 수 있다.
상기 상부 패키지 기판의 상면에 제1 솔더 레지스트층에 의해 서로 절연되어 형성되고 상기 상부 반도체 칩이 연결되는 제1 상부 랜드들, 및 상기 상부 패키지 기판의 하면에 제2 솔더 레지스트층에 의해 서로 절연되어 형성되고 상기 패키지간 연결부가 연결되는 제2 상부 랜드 및 상기 상호 연결부가 연결되는 제3 상부 랜드를 더 포함할 수 있다. 상기 제3 상부 랜드는 상기 제1 및 제2 상부 랜드와 전기적으로 연결되지 않고, 상기 제2 상부 랜드와 상기 제3 상부 랜드는 서로 다른 노출 사이즈를 가질 수 있다.
상기 패키지간 연결부는 상기 하부 패키지 기판 상에 형성된 하부 연결부 및 상기 상부 패키지 기판의 상기 제2 상부 랜드 상에 형성된 상부 연결부를 포함하되, 상기 상부 연결부와 상기 상호 연결부는 서로 다른 높이를 가질 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지는, 하부 패키지 기판 및 상기 하부 패키지 기판 상에 실장되고 상기 하부 패키지 기판의 상면을 마주보는 제1 면과 상기 제1 면과 반대의 제2 면을 갖는 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 패키지간 연결부, 상기 패키지간 연결부와 접촉되지 않도록 상기 하부 반도체 패키지의 상면에 형성된 방열 부재 및 상기 패키지간 연결부와 접촉되지 않도록 상기 상부 패키지 기판의 하면에 형성되고 상기 방열 부재와 접합되어 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 연결하는 복수개의 상호 연결부들을 포함하되, 상기 하부 반도체 패키지에서 발생하는 열은 상기 방열 부재 및 상기 복수개의 상호 연결부들을 통해 상기 상부 반도체 패키지로 전달될 수 있다.
상기 방열 부재는 상기 하부 반도체 칩의 상기 제2 면에 형성될 수 있다.
상기 복수개의 상호 연결부들은 상기 상부 패키지 기판의 하면 중에서, 상기 하부 반도체 칩에 대응되는 영역에 형성될 수 있다.
상기 방열 부재는 도금된 금속층을 포함할 수 있다.
상기 방열 부재는 잉크젯 프린팅 방식으로 형성된 복수개의 금속 패턴들을 포함하되, 상기 복수개의 금속 패턴들 각각은 상기 복수개의 상호 연결부들 각각에 대응되어 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 하부 반도체 칩과 상부 패키지 기판을 방열 부재를 개재하여 상호 연결부로 연결함으로써, 상기 하부 반도체 칩에서 발생하는 열이 상기 방열 부재 및 상호 연결부를 통해 상기 상부 반도체 패키지로 원활하게 전달될 수 있다. 따라서, 적층형 반도체 패키지의 방열 효율을 증대시키고 과열에 의한 동작 오류를 방지할 수 있으며, 제품의 신뢰성과 내구성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 하부 패키지 기판을 도시한 평면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 4는 도 3의 하부 패키지 기판을 도시한 평면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 6은 도 5의 하부 패키지 기판을 도시한 평면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 8은 도 7의 하부 패키지 기판을 도시한 평면도이다.
도 9 내지 도 12는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지들을 도시한 단면도들이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조에 사용되는 반도체 웨이퍼를 도시한 평면도이다.
도 14a 내지 도 14d는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 15a 및 도 15b는 도 14d의 B 영역의 확대도들이다.
도 16a 내지 도 16c는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 17a 내지 도 17c는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 개략적으로 도시한 도면이다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 21은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 하부 패키지 기판을 도시한 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(500)는 하부 반도체 패키지(100), 상부 반도체 패키지(200), 패키지간 연결부(250), 방열 부재(125), 및 상호 연결부(220)를 포함할 수 있다.
상기 적층형 반도체 패키지(500)는 상기 하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)가 적층된 패키지 온 패키지(package on package; POP) 구조를 가질 수 있다. 상기 하부 반도체 패키지(100) 및 상부 반도체 패키지(200)는 개별적으로 조립(packaging) 및 전기적 검사(electrical test)가 완료된 패키지들일 수 있다.
상기 하부 반도체 패키지(100)는 하부 패키지 기판(105) 및 상기 하부 패키지 기판(105) 상에 실장된 하부 반도체 칩(110)을 포함할 수 있다.
상기 하부 패키지 기판(105)은 복수개의 하부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)을 포함할 수 있다. 상기 하부 패키지 기판(105)은 하부 코아층(102) 및 하부 솔더 레지스트층들(104a, 104b)을 포함할 수 있다. 상기 하부 패키지 기판(105)을 구성하는 하부 코아층(102) 내에 상기 복수개의 하부 배선들이 형성될 수 있다. 상기 복수개의 하부 배선들에 접지 전압 및 전원 전압이 인가될 수 있다.
상기 하부 패키지 기판(105)의 상면(105a)에 제1 하부 솔더 레지스트층(104a)에 의해 서로 절연되는 제1 하부 랜드들(106)이 형성될 수 있다. 상기 하부 패키지 기판(105)의 하면(105b)에 제2 하부 솔더 레지스트층(104b)에 의해 서로 절연되는 제2 하부 랜드들(108)이 형성될 수 있다. 상기 제1 하부 랜드들(106)은 상기 하부 배선들을 통해 상기 제2 하부 랜드들(108)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 하부 랜드들(106, 108)은 구리(Cu), 니켈(Ni), 금(Au), 또는 솔더 물질을 포함할 수 있다.
상기 제2 하부 랜드들(108) 상에 상기 적층형 반도체 패키지(500)를 반도체 모듈 보드(board) 또는 시스템 보드에 전기적으로 연결하기 위한 외부 연결 부재들(114)이 형성될 수 있다. 상기 외부 연결 부재들(114)은 솔더 볼(solder ball), 솔더 범프(solder bump), 솔더 페이스트(solder paste) 등과 같은 솔더 물질로 형성되거나, 구형(sphericity), 메사(mesa) 또는 핀(pin) 모양의 금속으로 형성될 수 있다. 상기 외부 연결 부재들(114)은 볼 그리드 어레이(ball grid array; BGA) 패키지를 구현하기 위한 그리드 타입으로 배열될 수 있다.
상기 하부 반도체 칩(110)은 마이크로 프로세서(microprocessor), 마이크로 컨트롤러(microcontroller) 또는 어플리케이션 프로세서(application processor; AP)와 같은 로직 소자를 포함할 수 있다. 상기 하부 반도체 칩(110)은 하나의 반도체 칩 내부에 여러 다른 종류의 반도체 소자들이 포함된 시스템 온 칩(system on chip; SOC)일 수 있다.
상기 하부 반도체 칩(110)은 플립 칩(flip chip) 방식으로 상기 하부 패키지 기판(105)에 연결될 수 있다. 예를 들어, 상기 하부 반도체 칩(110)은 칩 패드들이 형성되는 활성면으로 제공되는 제1 면(110a)이 상기 하부 패키지 기판(105)의 상면(105a)과 대향하도록 배치된 후, 상기 칩 패드들에 부착된 도전성 칩 범프들(112)을 이용하여 상기 하부 패키지 기판(105) 상에 직접 연결되는 플립 칩 패키지(flip chip package; FCP)일 수 있다. 상기 하부 반도체 칩(110)의 상기 제1 면(110a)에 형성된 칩 패드들은 상기 칩 범프들(112) 및 상기 하부 배선들을 통해 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다. 상기 칩 범프(112)는 솔더 물질 또는 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 니켈(Ni) 등의 금속을 포함할 수 있다. 상기 칩 범프(112)가 솔더 범프인 경우에는 솔더 리플로우 공정 후 표면 장력 효과에 의하여 볼 모양이 유지되는 반면, 상기 칩 범프(112)가 금속 범프인 경우에는 메사(mesa) 모양으로 형성될 수 있다.
상기 하부 반도체 패키지(100)는 상기 하부 패키지 기판(105) 상에 형성된 하부 몰딩재(116)를 더 포함할 수 있다. 상기 하부 몰딩재(116)는 상기 하부 반도체 칩(110)과 상기 하부 패키지 기판(105) 간의 전기적 접속을 보호하기 위한 것으로, 상기 하부 반도체 칩(110)과 상기 칩 범프들(112)을 감싸도록 형성될 수 있다. 또한, 상기 하부 몰딩재(116)는 상기 하부 패키지 기판(105)의 상면(105a)에 작용하는 스트레스를 완화시킬 수 있다. 상기 하부 반도체 칩(110)의 제1 면(110a)에 반대되는 제2 면(110b), 즉 상기 하부 반도체 칩(110)의 배면(backside)은 상기 하부 몰딩재(116)로 덮이지 않을 수 있다. 상기 하부 몰딩재(116)는 상기 하부 반도체 칩(110)의 제2 면(110b)을 노출시킴으로써, 상기 적층형 반도체 패키지(500)의 전체 높이를 낮출 수 있다. 또한, 상기 하부 몰딩재(116)는 상기 패키지간 연결부(250)의 측면을 감싸도록 형성될 수 있다. 상기 하부 몰딩재(116)는 에폭시 수지 또는 에폭시 몰드 컴파운드(epoxy mold compound; EMC)를 포함할 수 있다. 필요에 따라, 상기 하부 몰딩재(116)는 상기 하부 패키지 기판(105)의 하면 상에 형성되어 상기 제2 하부 솔더 레지스트층(104b)을 보호하고 상기 외부 연결 부재들(114)을 안정적으로 지지할 수 있다.
상기 상부 반도체 패키지(200)는 상기 하부 반도체 패키지(100) 상에 수직으로 적층되며, 상부 패키지 기판(205) 및 상기 상부 패키지 기판(205) 상에 실장된 상부 반도체 칩(210)을 포함할 수 있다. 상기 상부 반도체 패키지(200)는 복수개의 반도체 칩들이 수직으로 적층된 멀티칩 패키지(multi-chip package; MCP)일 수 있다. 또한, 상기 상부 반도체 패키지(200)는 수평으로 배치되는 복수개의 반도체 칩들 위에 복수개의 반도체 칩들이 수직으로 적층되는 구조를 가질 수도 있다.
상기 상부 패키지 기판(205)은 복수개의 상부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판을 포함할 수 있다. 상기 상부 패키지 기판(205)은 상부 코아층(202) 및 상부 솔더 레지스트층들(204a, 204b)을 포함할 수 있다. 상기 상부 패키지 기판(205)을 구성하는 상부 코아층(202) 내에 상기 복수개의 상부 배선들이 형성될 수 있다. 상기 복수개의 상부 배선들에 접지 전압 및 전원 전압이 인가될 수 있다.
상기 상부 패키지 기판(205)의 상면(205a)에 제1 상부 솔더 레지스트층(204a)에 의해 서로 절연되는 제1 상부 랜드들(206)이 형성될 수 있다. 상기 상부 패키지 기판(205)의 하면(205b)에 제2 상부 솔더 레지스트층(204b)에 의해 서로 절연되는 제2 상부 랜드들(208a) 및 제3 상부 랜드들(208b)이 형성될 수 있다. 상기 제1 상부 랜드들(206)은 상기 상부 배선들을 통해 상기 제2 상부 랜드들(208a)과 전기적으로 연결될 수 있다. 상기 제3 상부 랜드들(208b)은 상기 제1 및 제2 상부 랜드들(206, 208a)과 전기적으로 연결되지 않아야 한다. 상기 제3 상부 랜드들(208b)은 상기 하부 반도체 칩(110)에 대응되는 영역에 형성될 수 있다. 상기 제1, 제2 및 제3 상부 랜드들(206, 208a, 208b)은 구리, 니켈, 금 등의 금속, 또는 솔더 물질을 포함할 수 있다. 도 1에서는 편의상 상기 제1 상부 랜드(106)를 하나만 도시하였다.
상기 상부 반도체 칩(210)은 그 활성면(210a)에 칩 패드들을 갖고, 메모리 소자를 포함할 수 있다. 상기 상부 반도체 칩(210)은 와이어 본딩 방식 또는 플립 칩 방식으로 상기 상부 패키지 기판(205)에 연결될 수 있다. 예를 들어, 상기 상부 반도체 칩(210)의 활성면(210a)에 형성된 칩 패드들은 와이어(212)를 통해 상기 상부 패키지 기판(205)의 제1 상부 랜드(206)와 전기적으로 연결될 수 있다. 도 1에서는 상기 상부 반도체 칩(210)이 와이어 본딩 방식으로 상기 상부 패키지 기판(205)에 연결된 것으로 도시되었으나, 상기 상부 반도체 칩(210)이 플립 칩 방식으로 상기 상부 패키지 기판(205)에 직접 연결될 수도 있다.
상기 상부 반도체 패키지(200)는 상기 상부 패키지 기판(205) 상에 형성되고 상기 상부 반도체 칩(210)의 활성면(210a) 및 상기 와이어(212)를 둘러싸서 보호하는 상부 몰딩재(214)를 더 포함할 수 있다. 상기 상부 몰딩재(214)는 에폭시 수지 또는 EMC를 포함할 수 있다.
상기 패키지간 연결부(250)는 상기 하부 패키지 기판(105)의 제1 하부 랜드(106)와 상기 상부 패키지 기판(205)의 제2 상부 랜드(208a) 사이에 배치되며, 상기 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결할 수 있다. 상기 패키지간 연결부(250)는 상기 하부 몰딩재(116)를 관통하는 비어 홀(118)을 통해 상기 하부 패키지 기판(105)의 제1 하부 랜드(106) 상에 형성된 하부 연결부, 및 상기 상부 패키지 기판(205)의 제2 상부 랜드(208a) 상에 형성된 상부 연결부를 포함할 수 있다. 상기 패키지간 연결부(250)는 솔더 물질 또는 금, 구리, 니켈 등의 금속 범프를 포함할 수 있다.
상기 방열 부재(125)는 상기 하부 반도체 칩(110)의 상기 제2 면(110b) 상에 형성될 수 있다. 상기 방열 부재(125)는 상기 하부 반도체 칩(110)과 상기 상호 연결부(220) 간의 접합성을 향상시키고, 상기 하부 반도체 칩(110)의 구동 중에 발생하는 열을 외부로 방출할 수 있다. 상기 방열 부재(125)는 높은 열 전도도를 갖는 구리, 니켈, 알루미늄, 금, 은 또는 이들의 합금 등의 금속 물질로 형성될 수 있다. 도 2에 도시된 바와 같이, 상기 방열 부재(125)는 상기 하부 반도체 칩(110)의 상기 제2 면(110b)에 전면 도금된 금속층, 예를 들어 구리층을 포함할 수 있다. 상기 방열 부재(125)는 상기 하부 반도체 칩(110)과 동일한 면적으로 형성될 수 있다.
상기 상호 연결부(220)는 상기 상부 패키지 기판(205)의 하면(205b) 중에서, 상기 하부 반도체 칩(110)에 대응되는 영역에 형성될 수 있다. 상기 상호 연결부(220)는 상기 상부 패키지 기판(205)의 제3 상부 랜드(208a) 상에 형성되며, 상기 방열 부재(125)와 접합되어 상기 하부 반도체 칩(110)과 상기 상부 패키지 기판(205)을 연결할 수 있다. 상기 상호 연결부(220)는 솔더 볼과 같은 솔더 물질로 형성될 수 있다. 상기 제2 상부 랜드(208a) 상에 형성된 상기 상부 연결부와 상기 제3 상부 랜드(208b) 상에 형성된 상기 상호 연결부(220)는 서로 다른 높이로 형성될 수 있다. 이에 대해서는 보다 상세하게 후술될 것이다.
반도체 칩의 구동 중에 발생하는 열을 외부로 방출하는 것은 반도체 패키지의 높은 신뢰성 확보를 위해 매우 중요하다. 상기 적층형 반도체 패키지(500)에 있어서, 상기 하부 반도체 칩(110)의 구동 중에 발생하는 열은 상기 상부 반도체 패키지(200)로 전달되어 외부 대기로 방출되어야 한다.
상기 하부 몰딩재(116)가 상기 하부 반도체 칩(110)의 배면, 즉 제2 면(110b)을 노출시키도록 형성되면, 상기 하부 반도체 패키지(100)와 상부 반도체 패키지(200) 사이에 에어 갭이 발생하게 된다. 일반적으로, 열 전도도(thermal conductivity) k값이 큰 물질은 우수한 열 전도체이고, k 값이 작은 물질은 우수한 열 절연체이다. 금속은 k 값이 높은 우수한 열 전도체인 반면, 공기는 k값이 작은 우수한 열 절연체이다. 상기 하부 반도체 패키지(100)와 상기 상부 반도체 패키지(200) 사이의 에어 갭은 우수한 열 절연체로 작용하여 상기 하부 반도체 칩(110)에서 발생하는 열이 상기 상부 반도체 패키지(200)로 전달되지 않아 효과적인 열 방출이 이루어지지 못하게 된다.
본 발명의 일 실시예에 따른 적층형 반도체 패키지(500)에 의하면, 상기 하부 반도체 패키지(100)와 상기 상부 반도체 패키지(200)의 사이에 상기 방열 부재(125) 및 상기 상호 연결부(220)를 형성함으로써, 상기 하부 반도체 칩(110)과 상기 상부 패키지 기판(205) 사이의 에어 갭을 제거하여 방열 효율을 증대시킬 수 있다.
상기 하부 반도체 칩(110)의 제2 면(110b)에 형성된 상기 방열 부재(125), 및 상기 상부 패키지 기판(205)의 하면(205b)에 형성된 상기 상호 연결부(220)를 통해 상기 하부 반도체 칩(110)에서 발생하는 열은 상기 상부 반도체 패키지(200)로 전달되어 외부 대기로 방출될 수 있다. 즉, 상기 방열 부재(125)는 상기 하부 반도체 칩(110)의 구동 중에 발생하는 열을 열전도에 의해 그 상부의 상기 상호 연결부(220)로 전달한다. 상기 상호 연결부(220)는 열 전도도가 높은 솔더 물질로 형성되기 때문에, 열 방출 특성을 강화할 수 있다. 상기 하부 반도체 칩(110)에서 발생하는 열은 상기 상호 연결부(220)를 통해 상기 상부 반도체 패키지(200)의 몸체 및 표면으로 전달된 후 외부 대기로 원활하게 방출될 수 있다. 따라서, 상기 하부 반도체 칩(110)과 상기 상부 패키지 기판(205)과의 사이에 형성되는 상기 방열 부재(125) 및 상기 상호 연결부(220)에 의해 상기 적층형 반도체 패키지(500)의 방열 효율을 증대시키고 과열에 의한 동작 오류를 방지함으로써, 제품의 신뢰성과 내구성을 향상시킬 수 있다.
이하, 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지들에 대해, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 4는 도 3의 하부 패키지 기판을 도시한 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(510)는 하부 반도체 패키지(100), 상부 반도체 패키지(200), 패키지간 연결부(250), 방열 부재(130) 및 상호 연결부(220)를 포함할 수 있다.
상기 하부 반도체 패키지(100)는 하부 패키지 기판(105), 상기 하부 패키지 기판(105) 상에 실장된 하부 반도체 칩(110), 및 상기 하부 패키지 기판(105) 상에 형성되고 상기 하부 반도체 칩(110)의 측면을 둘러싸는 하부 몰딩재(116)를 포함할 수 있다.
상기 하부 패키지 기판(105)은 복수개의 하부 배선들이 형성되는 하부 코아층(102) 및 하부 솔더 레지스트층들(104a, 104b)을 포함할 수 있다. 상기 하부 패키지 기판(105)의 상면(105a) 및 하면(105b)에 각각, 제1 및 하부 랜드들(106) 및 제2 하부 랜드들(108)이 형성될 수 있다. 상기 제1 하부 랜드들(106)은 상기 하부 배선들을 통해 상기 제2 하부 랜드들(108)과 전기적으로 연결될 수 있다. 상기 제2 하부 랜드들(108) 상에 상기 적층형 반도체 패키지(510)를 반도체 모듈 보드 또는 시스템 보드에 전기적으로 연결하기 위한 외부 연결 부재들(114)이 형성될 수 있다.
상기 하부 반도체 칩(110)은 로직 소자를 포함하며, 플립 칩 방식으로 상기 하부 패키지 기판(105)에 연결될 수 있다. 상기 하부 반도체 칩(110)의 활성면, 즉 제1 면(110a)에 형성된 칩 패드들은, 상기 칩 패드들에 부착된 칩 범프들(112) 및 상기 하부 배선들을 통해 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다.
상기 상부 반도체 패키지(200)는 상부 패키지 기판(205), 상기 상부 패키지 기판(205) 상에 실장된 상부 반도체 칩(210), 및 상기 상부 반도체 칩(210)의 활성면(210a)을 둘러싸도록 상기 상부 패키지 기판(205) 상에 형성된 상부 몰딩재(214)를 포함할 수 있다.
상기 상부 패키지 기판(205)은 복수개의 상부 배선들이 형성되는 상부 코아층(202) 및 상부 솔더 레지스트층들(204a, 204b)을 포함할 수 있다. 상기 상부 패키지 기판(205)의 상면(205a)에 제1 상부 솔더 레지스트층(204a)에 의해 서로 절연되는 제1 상부 랜드들(206)이 형성될 수 있다. 상기 상부 패키지 기판(205)의 하면(205b)에 제2 상부 솔더 레지스트층(204b)에 의해 서로 절연되는 제2 상부 랜드들(208a) 및 제3 상부 랜드들(208b)이 형성될 수 있다. 상기 제1 상부 랜드들(206)은 상기 상부 배선들을 통해 상기 제2 상부 랜드들(208a)과 전기적으로 연결될 수 있다. 상기 제3 상부 랜드들(208b)은 상기 제1 및 제2 상부 랜드들(206, 208a)과 전기적으로 연결되지 않아야 한다.
상기 상부 반도체 칩(210)은 활성면(210a)에 칩 패드들을 갖고, 메모리 소자를 포함할 수 있다. 상기 상부 반도체 칩(210)은 와이어 본딩 방식 또는 플립 칩 방식으로 상기 상부 패키지 기판(205)에 연결될 수 있다. 예를 들어, 상기 상부 반도체 칩(210)의 활성면(210a)에 형성된 칩 패드들은 와이어(212)를 통해 상기 상부 패키지 기판(205)의 제1 상부 랜드(206)와 전기적으로 연결될 수 있다.
상기 패키지간 연결부(250)는 상기 하부 패키지 기판(105)의 제1 하부 랜드(106)와 상기 상부 패키지 기판(205)의 제2 상부 랜드(208a) 사이에 배치되어 상기 하부 반도체 패키지(100)와 상기 상부 반도체 패키지(200)를 전기적으로 연결할 수 있다. 상기 패키지간 연결부(250)는 상기 하부 몰딩재(116)를 관통하는 비어 홀(118)을 통해 상기 하부 패키지 기판(105)의 제1 하부 랜드(106) 상에 형성된 하부 연결부, 및 상기 상부 패키지 기판(205)의 제2 상부 랜드(208a) 상에 형성된 상부 연결부를 포함할 수 있다.
상기 방열 부재(130)는 상기 하부 반도체 칩(110)의 상기 제1 면(110a)에 반대되는 제2 면(110b) 상에 형성될 수 있다. 상기 방열 부재(130)는 상기 하부 반도체 칩(110)과 상기 상호 연결부(220) 간의 접합성을 향상시키고, 상기 하부 반도체 칩(110)의 구동 중에 발생하는 열을 외부로 방출할 수 있다. 상기 방열 부재(130)는 높은 열 전도도를 갖는 구리, 니켈, 알루미늄, 금, 은 또는 이들의 합금 등의 금속 물질로 형성될 수 있다. 도 4에 도시된 바와 같이, 상기 방열 부재(130)는 상기 하부 반도체 칩(110)의 상기 제2 면(110b)에 잉크젯 프린팅(ink-jet printing) 방식으로 형성된 복수개의 금속 패턴들을 포함할 수 있다. 상기 방열 부재(130)는 원형, 사각형, 타원형, 십자형 또는 이들이 조합된 형상으로 형성될 수 있다.
상기 상호 연결부(220)는 상기 상부 패키지 기판(205)의 하면(205b) 중에서, 상기 하부 반도체 칩(110)에 대응되는 영역에 형성될 수 있다. 상기 상호 연결부(220)는 상기 상부 패키지 기판(205)의 제3 상부 랜드(208b) 상에 형성되며, 상기 방열 부재(125)와 접합되어 상기 하부 반도체 칩(110)과 상기 상부 패키지 기판(205)을 연결할 수 있다. 상기 상부 패키지 기판(205)의 제2 상부 랜드(208a) 상에 형성된 상기 상부 연결부와 상기 상부 패키지 기판(205)의 제3 상부 랜드(208b) 상에 형성된 상기 상호 연결부(220)는 서로 다른 높이로 형성될 수 있다. 이에 대해서는 보다 상세하게 후술될 것이다.
상기 상호 연결부(220)는 복수개의 솔더 볼들을 포함할 수 있다. 상기 방열 부재(130)의 각각의 금속 패턴들은 상기 상호 연결부(220)의 각각의 솔더 볼들에 대응되도록 형성될 수 있다. 상기 하부 반도체 칩(110)의 제2 면(110b)에 형성된 방열 부재(130) 및 상기 상부 패키지 기판(205)의 하면에 형성된 상호 연결부(220)를 통해 상기 하부 반도체 칩(110)에서 발생하는 열은 상기 상부 반도체 패키지(200)로 전달되어 외부 대기로 방출될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 6은 도 5의 하부 패키지 기판을 도시한 평면도이다.
도 5 및 도 6을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(520)는 하부 반도체 패키지(100), 상부 반도체 패키지(200), 상기 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결하는 패키지간 연결부(250), 방열 부재(135) 및 상호 연결부(225)를 포함할 수 있다.
상기 하부 반도체 패키지(100)는 하부 패키지 기판(105), 상기 하부 패키지 기판(105) 상에 실장된 하부 반도체 칩(110), 상기 하부 패키지 기판(105) 상에 형성되고 상기 하부 반도체 칩(110)의 측면을 둘러싸는 하부 몰딩재(116), 및 상기 하부 패키지 기판(105)의 하면(105b)에 형성된 외부 연결 부재들(114)을 포함할 수 있다.
상기 하부 반도체 칩(110)의 제1 면(110a)에 형성된 칩 패드들은, 상기 칩 패드들에 부착된 칩 범프들(112) 및 하부 배선들을 통해 상기 하부 패키지 기판(105)과 전기적으로 연결될 수 있다.
상기 상부 반도체 패키지(200)는 상부 패키지 기판(205), 상기 상부 패키지 기판(205) 상에 실장된 상부 반도체 칩(210), 및 상기 상부 반도체 칩(210)의 활성면(210a)을 커버하도록 상기 상부 패키지 기판(205) 상에 형성된 상부 몰딩재(214)를 포함할 수 있다.
상기 방열 부재(135)는 상기 패키지간 연결부(250)와 접촉되지 않도록 상기 하부 몰딩재(116)의 상면 일부분으로 연장되어 형성될 수 있다. 즉, 도 6에 도시된 바와 같이, 상기 방열 부재(135)는 상기 하부 반도체 칩(110)의 상기 제2 면(110b) 전체 및 상기 하부 몰딩재(116)의 상면 일부분에 형성될 수 있다. 상기 방열 부재(135)는 도금된 금속층, 예를 들어 도금된 구리층을 포함할 수 있다.
상기 상호 연결부(225)는 상기 상부 패키지 기판(205)의 하면(205b) 상에 형성되며, 그 하부의 상기 방열 부재(135)와 접합되어 상기 하부 반도체 패키지(100)와 상기 상부 반도체 패키지(200)를 연결할 수 있다. 상기 상호 연결부(225)는 상기 하부 반도체 칩(110)에 대응되는 제1 상호 연결부(225a) 및 상기 하부 몰딩재(116)의 상면 일부분에 대응되는 제2 상호 연결부(225b)를 포함할 수 있다.
상기 하부 반도체 칩(110)의 제2 면(110b) 및 상기 하부 몰딩재(116)의 상면 일부분에 형성된 방열 부재(130)와, 상기 상부 패키지 기판(205)의 하면(205b)에 형성되고 상기 방열 부재(130)와 접합되는 상기 상호 연결부(220)를 통해 상기 하부 반도체 칩(110)에서 발생하는 열과 상기 하부 반도체 칩(110)을 둘러싸는 하부 몰딩재(116)에서 발생하는 열이 상기 상부 반도체 패키지(200)로 전달되어 외부 대기로 방출될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 8은 도 7의 하부 패키지 기판을 도시한 평면도이다.
도 7 및 도 8을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(530)는 하부 반도체 패키지(100), 상부 반도체 패키지(200), 상기 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결하는 패키지간 연결부(250), 방열 부재(140) 및 상호 연결부(225)를 포함할 수 있다.
상기 하부 반도체 패키지(100)는 하부 패키지 기판(105), 상기 하부 패키지 기판(105) 상에 실장된 하부 반도체 칩(110), 상기 하부 패키지 기판(105) 상에 형성되고 상기 하부 반도체 칩(110)의 측면을 둘러싸는 하부 몰딩재(116), 및 상기 하부 패키지 기판(105)의 하면(105b)에 형성된 외부 연결 부재들(114)을 포함할 수 있다.
상기 하부 반도체 칩(110)의 제1 면(110a)에 형성된 칩 패드들은, 상기 칩 패드들에 부착된 칩 범프들(112) 및 하부 배선들을 통해 상기 하부 패키지 기판(105)과 전기적으로 연결될 수 있다.
상기 상부 반도체 패키지(200)는 상부 패키지 기판(205), 상기 상부 패키지 기판(205) 상에 실장된 상부 반도체 칩(210), 및 상기 상부 반도체 칩(210)의 활성면(210a)을 커버하도록 상기 상부 패키지 기판(205) 상에 형성된 상부 몰딩재(214)를 포함할 수 있다.
상기 방열 부재(140)는 도 8에 도시된 바와 같이, 상기 하부 반도체 칩(110)의 제2 면(110b) 상에 형성된 제1 방열 부재(140a) 및 상기 하부 몰딩재(116)의 상면 일부분에 형성된 제2 방열 부재(140b)를 포함할 수 있다. 상기 제2 방열 부재(140b)는 상기 패키지간 연결부(250)와 접촉되지 않도록 형성되어야 한다. 상기 방열 부재(140)는 잉크젯 프린팅 방식으로 형성된 복수개의 금속 패턴들을 포함할 수 있다. 상기 방열 부재(140)는 원형, 사각형, 타원형, 십자형 또는 이들이 조합된 형상으로 형성될 수 있다.
상기 상호 연결부(225)는 상기 상부 패키지 기판(205)의 하면(205b) 상에 형성되며, 그 하부의 상기 방열 부재(140)와 접합되어 상기 하부 반도체 패키지(100)와 상기 상부 반도체 패키지(200)를 연결할 수 있다. 상기 상호 연결부(225)는 상기 하부 반도체 칩(110) 상의 상기 제1 방열 부재(140a)에 대응되는 제1 상호 연결부(225a) 및 상기 하부 몰딩재(116)의 상면 일부분 상의 상기 제2 방열 부재(140b)에 대응되는 제2 상호 연결부(225b)를 포함할 수 있다. 상기 상호 연결부(225)는 복수개의 솔더 볼들을 포함할 수 있다. 상기 방열 부재(140)의 각각의 금속 패턴들은 상기 상호 연결부(225)의 각각의 솔더 볼들에 대응되도록 형성될 수 있다.
상기 방열 부재(140) 및 상기 상호 연결부(225)를 통해 상기 하부 반도체 칩(110)에서 발생하는 열과 상기 하부 반도체 칩(110)을 둘러싸는 하부 몰딩재(116)에서 발생하는 열이 상기 상부 반도체 패키지(200)로 전달되어 외부 대기로 방출될 수 있다.
도 9 내지 도 12는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지들을 도시한 단면도들이다.
도 9를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(540)는 하부 패키지 기판(305) 및 상기 하부 패키지 기판(305) 상에 실장된 하부 반도체 칩(310)을 포함하는 하부 반도체 패키지(300), 상부 패키지 기판(405) 및 상기 상부 패키지 기판(405) 상에 실장된 상부 반도체 칩(410)을 포함하는 상부 반도체 패키지(400), 상기 하부 반도체 패키지(300)와 상기 상부 반도체 패키지(400)를 전기적으로 연결하는 패키지간 연결부(450), 방열 부재(325), 및 상호 연결부(420)를 포함할 수 있다.
상기 하부 반도체 칩(310)은 칩 패드들이 형성되어 있는 제1 면(310a)이 상기 하부 패키지 기판(305)의 상면(305a)과 대향하도록 배치된 후, 상기 칩 패드들에 부착된 도전성 칩 범프(312)들을 이용하여 상기 하부 패키지 기판(305) 상에 직접 연결되는 플립 칩 패키지일 수 있다.
상기 하부 반도체 패키지(300)는 상기 하부 반도체 칩(310)의 제1 면(310a)과 상기 하부 패키지 기판(305)의 상면(305a) 사이의 공간을 채우는 언더필 부재(350)를 더 포함할 수 있다. 상기 언더필 부재(350)는 상기 하부 반도체 칩(310)과 상기 하부 패키지 기판(305) 사이의 상호 결합 강도를 강화시키고, 상기 칩 범프(312)의 구조적/기계적 안정성을 향상시키며, 상기 칩 범프(312)의 결합 상태를 외부 환경으로부터 보호할 수 있다. 상기 언더필 부재(350)는 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러 또는 플러스 등을 포함할 수 있다.
상기 방열 부재(325)는 상기 하부 반도체 칩(310)의 제2 면(310b) 상에 형성될 수 있다. 상기 방열 부재(325)는 상기 하부 반도체 칩(310)의 상기 제2 면(310b)에 전면 도금된 금속층, 예를 들어 구리층을 포함할 수 있다. 상기 방열 부재(325)는 상기 하부 반도체 칩(310)과 동일한 면적으로 형성될 수 있다.
상기 상호 연결부(420)는 상기 상부 패키지 기판(405)의 하면(405b) 중에서, 상기 하부 반도체 칩(310)에 대응되는 영역에 형성될 수 있다. 상기 상호 연결부(420)는 상기 방열 부재(325)와 접합되어 상기 하부 반도체 칩(310)과 상기 상부 패키지 기판(405)을 연결할 수 있다. 상기 상호 연결부(420)는 솔더 볼과 같은 솔더 물질로 형성될 수 있다.
상기 방열 부재(325) 및 상기 상호 연결부(420)를 통해 상기 하부 반도체 칩(310)에서 발생하는 열이 상기 상부 반도체 패키지(400)로 전달되어 외부 대기로 방출될 수 있다.
도 10을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(550)는 하부 패키지 기판(305) 및 상기 하부 패키지 기판(305) 상에 실장된 하부 반도체 칩(310)을 포함하는 하부 반도체 패키지(300), 상부 패키지 기판(405) 및 상기 상부 패키지 기판(405) 상에 실장된 상부 반도체 칩(410)을 포함하는 상부 반도체 패키지(400), 상기 하부 및 상부 반도체 패키지들(300, 400)을 전기적으로 연결하는 패키지간 연결부(450), 상기 하부 반도체 칩(310)의 제1 면(310a)과 상기 하부 패키지 기판(305)의 상면(305a) 사이의 공간을 채우는 언더필 부재(350), 방열 부재(330), 및 상호 연결부(420)를 포함할 수 있다.
상기 방열 부재(330)는 상기 하부 반도체 칩(310)의 제2 면(310b) 상에 형성될 수 있다. 상기 방열 부재(330)는 상기 하부 반도체 칩(310)의 상기 제2 면(310b)에 잉크젯 프린팅 방식으로 형성된 복수개의 금속 패턴들을 포함할 수 있다.
상기 상호 연결부(420)는 복수개의 솔더 볼들을 포함할 수 있다. 상기 방열 부재(330)의 각각의 금속 패턴들은 상기 상호 연결부(420)의 각각의 솔더 볼들에 대응되도록 형성될 수 있다.
상기 방열 부재(330) 및 상기 상호 연결부(420)를 통해 상기 하부 반도체 칩(310)에서 발생하는 열은 상기 상부 반도체 패키지(400)로 전달되어 외부 대기로 방출될 수 있다.
도 11을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(560)는 하부 반도체 패키지(600), 상부 반도체 패키지(700), 상기 하부 및 상부 반도체 패키지들(600, 700)을 전기적으로 연결하는 패키지간 연결부(750), 방열 부재(625) 및 상호 연결부(720)를 포함할 수 있다.
상기 하부 반도체 패키지(600)는 하부 패키지 기판(605), 상기 하부 패키지 기판(605) 상에 실장된 하부 반도체 칩(610) 및 상기 하부 패키지 기판(605) 상에 형성되고 상기 하부 반도체 칩(610)의 측면을 둘러싸는 하부 몰딩재(616)를 포함할 수 있다. 상기 하부 반도체 칩(610)은 로직 소자를 포함할 수 있다. 상기 하부 반도체 칩(610)은 플립 칩 방식으로 상기 하부 패키지 기판(605)에 연결될 수 있다.
상기 상부 반도체 패키지(700)는 상기 하부 패키지 기판(605)보다 큰 사이즈를 갖는 상부 패키지 기판(705), 상기 상부 패키지 기판(705) 상에 실장된 상부 반도체 칩(710), 및 상기 상부 반도체 칩(710)의 활성면(710a)을 커버하도록 상기 상부 패키지 기판(705) 상에 형성된 상부 몰딩재(714)를 포함할 수 있다. 상기 상부 반도체 칩(710)은 메모리 소자를 포함할 수 있다. 상기 상부 패키지 기판(705)은 상기 하부 패키지 기판(605)보다 큰 사이즈를 가짐으로써, 상기 상부 반도체 칩(710)의 사이즈를 증대시키거나 복수개의 상부 반도체 칩들을 수평 방향으로 적층하여 메모리 용량을 증가시킬 수 있다.
상기 방열 부재(625)는 상기 하부 반도체 칩(610)의 제2 면(610b)에 전면 도금된 금속층, 예를 들어 구리층을 포함할 수 있다. 상기 방열 부재(625)는 상기 하부 반도체 칩(610)과 동일한 면적으로 형성될 수 있다.
상기 상호 연결부(720)는 상기 상부 패키지 기판(705)의 하면(705b) 중에서, 상기 하부 반도체 칩(610)에 대응되는 영역에 형성될 수 있다. 상기 상호 연결부(720)는 상기 방열 부재(625)와 접합되어 상기 하부 반도체 칩(610)과 상기 상부 패키지 기판(705)을 연결할 수 있다. 상기 상호 연결부(720)는 솔더 볼과 같은 솔더 물질로 형성될 수 있다.
상기 방열 부재(625) 및 상기 상호 연결부(720)를 통해 상기 하부 반도체 칩(610)에서 발생하는 열은 상기 상부 반도체 패키지(700)로 전달되어 외부 대기로 방출될 수 있다.
도 12를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(570)는 하부 패키지 기판(605) 및 상기 하부 패키지 기판(605) 상에 실장된 하부 반도체 칩(610)을 포함하는 하부 반도체 패키지(600), 상기 하부 패키지 기판(605)보다 큰 사이즈를 갖는 상부 패키지 기판(705) 및 상기 상부 패키지 기판(705) 상에 실장된 상부 반도체 칩(710)을 포함하는 상부 반도체 패키지(700), 상기 하부 및 상부 반도체 패키지들(600, 700)을 전기적으로 연결하는 패키지간 연결부(750), 방열 부재(625) 및 상호 연결부(720)를 포함할 수 있다.
상기 방열 부재(630)는 상기 하부 반도체 칩(610)의 제2 면(610b)에 잉크젯 프린팅 방식으로 형성된 복수개의 금속 패턴을 포함할 수 있다.
상기 상호 연결부(720)는 상기 상부 패키지 기판(705)의 하면(705b) 중에서, 상기 하부 반도체 칩(610)에 대응되는 영역에 형성되는 복수개의 솔더 볼들을 포함할 수 있다. 상기 방열 부재(630)의 각각의 금속 패턴들은 상기 상호 연결부(720)의 각각의 솔더 볼들에 대응되도록 형성될 수 있다.
상기 방열 부재(625) 및 상기 상호 연결부(720)를 통해 상기 하부 반도체 칩(610)에서 발생하는 열은 상기 상부 반도체 패키지(700)로 전달되어 외부 대기로 방출될 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조에 사용되는 반도체 웨이퍼를 도시한 평면도이다. 도 14a 내지 도 14d는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 15a 및 도 15b는 도 14d의 B 영역의 확대도들이다.
이하, 도 13 내지 도 15b를 참조하여 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기로 한다.
도 13 및 도 14a를 참조하면, 복수개의 회로 영역들이 형성된 반도체 웨이퍼(101)가 준비될 수 있다.
각각의 회로 영역에는 반도체 소자들이 형성될 수 있다. 상기 반도체 소자들은 마이크로 프로세서, 마이크로 컨트롤러, 또는 어플리케이션 프로세서와 같은 로직 소자를 포함할 수 있다.
상기 반도체 웨이퍼(101)의 활성면, 즉 상기 회로 영역들이 형성되어 있는 면에는 전기 신호의 입/출력 단자로 제공되는 복수개의 칩 패드들이 형성될 수 있다. 각각의 칩 패드들 상에는 복수개의 칩 범프들(112)이 부착될 수 있다. 상기 칩 범프(112)는 솔더 물질 또는 금, 은, 백금, 알루미늄, 구리, 니켈 등의 금속을 포함할 수 있다.
상기 반도체 웨이퍼(101)의 배면 상에 방열 부재(125)가 형성될 수 있다. 상기 방열 부재(125)는 높은 열 전도도를 갖는 구리, 니켈, 알루미늄, 금, 은 또는 이들의 합금 등의 금속 물질로 형성될 수 있다. 상기 방열 부재(125)는 도금 방식으로 상기 반도체 웨이퍼(101)의 배면 전면에 형성될 수 있다.
도 13 및 도 14b를 참조하면, 패키지의 두께를 최소화하기 위하여 상기 반도체 웨이퍼(101)의 배면이 연마될 수 있다. 상기 연마 공정은 물리적 압력이 가해진 상태에서의 그라인딩(grinding) 공정일 수 있다.
상기 반도체 웨이퍼(101)가 절단 장치의 척 테이블(800) 위에 로딩된 후, 소잉 블레이드(sawing blade)(810)를 이용하여 절단될 수 있다. 상기 반도체 웨이퍼(101)는 칩 스크라이브 라인(111)을 따라 절단됨으로써, 칩 단위로 분리된 각각의 하부 반도체 칩들(110)이 얻어질 수 있다. 상기 방열 부재(125)는 상기 하부 반도체 칩(110)과 동일한 면적으로 절단될 수 있다.
도 14c는 도 13의 A 영역을 상세히 도시한 확대도로서, 하나의 하부 반도체 칩(110)이 실장되는 하부 패키지 기판(105)을 도시한다.
도 14c를 참조하면, 하부 코아층(102), 하부 솔더 레지스트층들(104a, 104b), 그리고 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105)이 준비될 수 있다.
상기 하부 패키지 기판(105)은 복수개의 하부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판을 포함할 수 있다. 상기 하부 패키지 기판(105)을 구성하는 하부 코아층(102) 내에는 상기 복수개의 하부 배선들이 형성될 수 있다.
상기 하부 패키지 기판(105)의 상면(105a)에 형성된 상기 제1 하부 랜드들(106)은 상기 제1 하부 솔더 레지스트층(104a)에 의해 서로 절연될 수 있다. 상기 하부 패키지 기판(105)의 하면(105b)에 상기 제2 하부 랜드들(108)은 상기 제2 하부 솔더 레지스트층(104b)에 의해 서로 절연될 수 있다. 상기 제1 하부 랜드들(106)은 상기 하부 배선들을 통해 상기 제2 하부 랜드들(108)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 하부 랜드들(106, 108)은 구리, 니켈, 금, 또는 솔더 물질을 포함할 수 있다.
제1 면(110a)에 칩 패드들이 형성되고 제2 면(110b)에 방열 부재(125)가 형성된 하부 반도체 칩(110)이 상기 하부 패키지 기판(105) 상에 플립 칩 방식으로 실장될 수 있다. 즉, 상기 하부 반도체 칩(110)은 칩 패드들이 형성된 활성면으로 제공되는 제1 면(110a)이 상기 하부 패키지 기판(105)의 상면(105a)과 대향하도록 배치된 후, 상기 칩 패드들에 부착된 칩 범프들(112)을 이용하여 상기 하부 패키지 기판(105) 상에 직접 연결될 수 있다. 상기 하부 반도체 칩(110)의 상기 제1 면(110a)에 형성된 칩 패드들은 상기 칩 범프들(112) 및 상기 복수개의 하부 배선들을 통해 상기 제1 하부 패키지 기판(100)의 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다.
상기 하부 반도체 칩(110)은 마이크로 프로세서, 마이크로 컨트롤러, 또는 어플리케이션 프로세서와 같은 로직 반도체 소자를 포함할 수 있다. 상기 하부 반도체 칩(110)은 하나의 반도체 칩 내부에 여러 다른 종류의 반도체 소자들이 포함된 시스템 온 칩(SOC)일 수 있다.
상기 하부 패키지 기판(105) 상에 상기 하부 반도체 칩(110)의 배면, 즉 상기 제2 면(110b)을 노출하도록 하부 몰딩재(116)가 형성될 수 있다. 상기 하부 몰딩재(116)는 상기 하부 반도체 칩(110)과 하부 패키지 기판(105) 간의 전기적 접속을 보호하기 위한 것으로, 상기 하부 반도체 칩(110)과 칩 범프들(112)을 감싸도록 형성될 수 있다. 또한, 상기 하부 몰딩재(116)는 상기 하부 패키지 기판(105)의 상면(105a)에 작용하는 스트레스를 완화시킬 수 있다. 상기 하부 몰딩재(116)는 에폭시 수지 또는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
상기 하부 패키지 기판(105)의 상기 제1 하부 랜드(106) 상에 하부 연결부(120)가 형성될 수 있다. 상기 하부 연결부(120)는 구리, 니켈, 금 또는 솔더 물질을 포함할 수 있다. 상기 하부 연결부(120)는 스크린 프린트 공정 또는 솔더링 공정으로 형성될 수 있다. 상기 하부 연결부(120)는 상기 제1 하부 랜드(106)의 배열과 동일하게 형성될 수 있다.
레이저 드릴링(laser drilling) 공정으로 상기 하부 연결부(120)의 표면이 일부 노출되도록 상기 하부 몰딩재(116)이 선택적으로 제거되어 비어 홀(118)이 형성될 수 있다. 상기 비어 홀(118)은 상기 하부 연결부(120)의 상면 및/또는 측면, 또는 상기 제1 하부 솔더 레지스트층(104a)의 표면 일부를 노출시키도록 형성될 수 있다
상기 하부 연결부(120)는 상술한 바와 같이 상기 비어 홀(118)을 형성하기 전에 형성될 수도 있고, 상기 비어 홀(118)의 형성 후에 형성될 수도 있다. 상기 하부 연결부(120)는 상기 비어 홀(118)의 상부 표면보다 낮은 높이로 형성될 수 있다.
상기 하부 패키지 기판(105)의 하면(105b)에 외부 연결 부재들(114)이 형성될 수 있다. 상기 외부 연결 부재들(114)은 상기 제2 하부 랜드들(108)의 배열과 동일하게 형성될 수 있다. 상기 외부 연결 부재들(114)은 솔더 볼, 솔더 범프, 솔더 페이스트 등과 같은 솔더 물질로 형성되거나, 구형, 메사 또는 핀 모양의 금속으로 형성될 수 있다. 상기 외부 연결 부재들(114)은 BGA 패키지를 구현하기 위한 그리드 타입으로 배열될 수 있다.
이와 같이 상기 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105), 하부 반도체 칩(110), 칩 범프(112), 외부 연결 부재(114), 하부 몰딩재(116), 하부 연결부(120), 및 방열 부재(125)를 포함하는 하부 반도체 패키지(100)가 완성될 수 있다. 상기 하부 반도체 패키지(100)는 레이저 드릴 공정으로 형성되기 때문에, 레이저 드릴 패키지(laser drill package; LDP)라고 명명될 수 있다.
도 14d를 참조하면, 상부 반도체 패키지(200)가 준비될 수 있다.
상기 상부 반도체 패키지(200)는 상부 코아층(202) 및 상부 솔더 레지스트층들(204a, 204b)을 갖는 상부 패키지 기판(205)을 포함할 수 있다.
상기 상부 패키지 기판(205)은 복수개의 상부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판을 포함할 수 있다. 상기 상부 패키지 기판(205)을 구성하는 상부 코아층(202) 내에는 상기 복수개의 상부 배선들이 형성될 수 있다. 상기 복수개의 상부 배선들에는 접지 전압 및 전원 전압이 인가될 수 있다.
상기 상부 패키지 기판(205)의 상면(205a)에 상기 제1 상부 솔더 레지스트층(204a)에 의해 서로 절연되는 제1 상부 랜드들(206)이 형성될 수 있다. 상기 상부 패키지 기판(205)의 하면(205b)에 상기 제2 상부 솔더 레지스트층(204b)에 의해 서로 절연되는 제2 상부 랜드들(208a) 및 제3 상부 랜드들(208b)이 형성될 수 있다. 상기 제1 상부 랜드들(206)은 상기 상부 배선들을 통해 상기 제2 상부 랜드들(208a)과 전기적으로 연결될 수 있다. 상기 제3 상부 랜드들(208b)은 상기 제1 및 제2 상부 랜드들(206, 208a)과 전기적으로 연결되지 않아야 한다. 상기 제1, 제2 및 제3 상부 랜드들(206, 208a, 208b)은 구리, 니켈, 금 등의 금속, 또는 솔더 물질을 포함할 수 있다.
상기 상부 패키지 기판(205)의 상면(205a)에 다이 접착 필름(die attach film; DAF)과 같은 접착층을 개재하여 상부 반도체 칩(210)이 실장될 수 있다. 상기 상부 반도체 칩(210)은 그 활성면(210a)에 칩 패드들을 갖고, 메모리 소자를 포함할 수 있다. 상기 상부 반도체 칩(210)은 와이어(212)를 통해 상기 상부 패키지 기판(205)의 제1 상부 랜드(206)와 전기적으로 연결될 수 있다. 상기 와이어(212)는 금, 은, 백금, 알루미늄, 구리, 니켈, 코발트, 크롬, 티타늄 등을 포함할 수 있다.
상기 상부 패키지 기판(205) 상에 상기 상부 반도체 칩(210)의 활성면(210a) 및 상기 와이어(212)를 둘러싸서 보호하도록 상부 몰딩재(214)가 형성될 수 있다. 상기 상부 몰딩재(214)는 에폭시 수지 또는 EMC를 포함할 수 있다.
상기 상부 패키지 기판(205)의 하면(205b)에 위치한 상기 제2 상부 랜드(208a) 및 제3 상부 랜드(208b) 상에 상부 연결부(216) 및 상호 연결부(220)가 형성될 수 있다. 상기 상부 연결부(216) 및 상호 연결부(220)는 솔더 물질을 포함할 수 있다. 상기 상부 연결부(216) 및 상호 연결부(220)는 솔더링 공정으로 형성될 수 있다. 상기 상부 연결부(216) 및 상호 연결부(220)는 서로 다른 높이를 갖도록 형성될 수 있다.
도 15a 및 도 15b는 도 14d의 B 영역의 확대도들로서, 상기 상부 연결부(216) 및 상호 연결부(220)를 형성하는 방법에 대해 상세히 설명하고자 한다.
도 15a를 참조하면, 상기 상부 패키지 기판(205)의 몸체로 제공되는 상부 코아층(202) 상에 상기 제2 및 제3 상부 랜드들(208a, 208b)을 부분적으로 덮도록 제2 상부 솔더 레지스트층(204b)이 형성될 수 있다.
상기 제2 상부 솔더 레지스트층(204b)은 상기 제2 상부 랜드(208a)를 노출시키는 제1 개구부(218) 및 상기 제3 상부 랜드(208b)를 노출시키는 제2 개구부(219)를 가질 수 있다.
상기 제1 개구부(218)의 크기(s1)는 상기 제2 개구부(219)의 크기(s2)보다 작을 수 있다. 즉, 상기 제2 상부 랜드(208a)와 상기 제3 상부 랜드(208b)는 서로 다른 노출 사이즈를 가질 수 있다.
도 15b를 참조하면, 솔더링 공정으로 상기 제2 상부 랜드(208a) 및 제3 상부 랜드(208b) 상에 각각, 솔더 볼 형태의 상부 연결부(216) 및 상호 연결부(220)가 형성될 수 있다.
상기 상부 연결부(216) 및 상호 연결부(220)의 크기는 상기 제2 상부 솔더 레지스트층(204b)에 의해 정의된 제1 및 제2 개구부들(218, 219)의 크기에 따라 결정된다. 상기 상부 랜드의 노출 사이즈, 즉 상기 개구부의 크기를 가장 크게 설정하면, 동일한 부피의 솔더 볼을 형성하더라도 상기 솔더 볼이 낮은 높이로 형성될 수 있다. 따라서, 큰 노출 사이즈(s2)를 갖는 제3 상부 랜드(208b)에 형성되는 상호 연결부(220)의 높이(h2)가 작은 노출 사이즈(s1)를 갖는 제2 상부 랜드(208a)에 형성되는 상부 연결부(216)의 높이(h1)보다 작을 수 있다. 상기 상호 연결부(220)는 상기 하부 반도체 칩(110)과 상기 상부 패키지 기판(205) 간의 열 전달 경로로 제공되기 때문에, 인접하는 상호 연결부들(220)이 서로 접촉하여도 무방하다. 따라서, 상기 제3 상부 랜드(208b)의 노출 사이즈(s2)는 인접하는 상호 연결부들(220)이 서로 접촉되도록 증가시킬 수 있다.
또한, 상기 제2 및 제3 상부 랜드들(208a, 208b)의 노출 사이즈를 동일하게 설정하는 경우에는, 별도의 솔더 마스크 공정으로 상기 제3 상부 랜드(208b)에 형성되는 솔더 볼은 작은 부피의 솔더 볼을 이용하고 상기 제2 상부 랜드(208a)에는 상대적으로 큰 부피의 솔더 볼을 이용함으로써, 상기 제3 상부 랜드(280b)에 형성되는 솔더 볼의 높이를 낮게 만들 수 있다.
즉, 상기 제2 및 제3 상부 랜드들(208a, 208b)의 노출 사이즈를 서로 다르게 결정하거나, 솔더 볼들의 부피를 서로 다르게 결정함으로써 상기 상부 연결부(216) 및 상호 연결부(220)가 서로 다른 높이로 형성될 수 있다.
통상적으로, 랜드들이 솔더 레지스트층에 의해 그 중심부가 노출되는 형태를 SMD(solder mask defined)형 기판이라 하고, 상기 랜드들의 상부 표면 전체가 노출되는 형태를 NSMD(non solder mask defined)형 기판이라 한다. 상기 SMD형 기판의 경우에는, 상술한 바와 같이 상기 솔더 레지스트층에 의해 정의된 개구부의 크기에 따라 상기 랜드들의 노출 사이즈를 결정할 수 있다. 반면에, 상기 NSMD형 기판의 경우에는 상기 랜드들의 실제 사이즈가 노출 사이즈가 되므로, 상기 랜드들을 서로 다른 크기로 형성하여야만 상기 상부 연결부(216) 및 상호 연결부(220)를 서로 다른 높이로 형성할 수 있다.
이와 같이 상기 상부 패키지 기판(205), 상부 반도체 칩(210), 상부 몰딩재(214), 상부 연결부(216) 및 상호 연결부(220)를 포함하는 상부 반도체 패키지(200)가 완성될 수 있다(도 14d 참조).
도 14c에 도시된 상기 하부 반도체 패키지(100) 상에 도 14d에 도시된 상기 상부 반도체 패키지(200)가 수직 적층될 수 있다.
상기 상부 반도체 패키지(200)의 상기 상부 연결부(216)와 상기 하부 반도체 패키지(100)의 상기 하부 연결부(120)를 일체화하기 위한 솔더 조인트 공정(solder joint)이 수행될 수 있다. 상기 솔더 조인트 공정에 의해 상기 하부 연결부(120) 및 상기 상부 연결부(216)의 솔더들이 리플로우(reflow)되어 일체화됨으로써, 도 1에 도시된 바와 같이, 상기 하부 패키지 기판(105)의 상면(105a)과 상기 상부 패키지 기판(205)의 하면(205b)을 연결하는 패키지간 연결부(250)가 형성될 수 있다.
또한, 상기 솔더 조인트 공정에 의해 상기 상부 패키지 기판(205)의 제3 상부 랜드(208b) 상에 형성된 상기 상호 연결부(220)가 상기 하부 반도체 칩(110)의 제2 면(110b)에 형성된 상기 방열 부재(125)와 접합될 수 있다. 따라서, 상기 하부 반도체 칩(110)에서 발생하는 열은 상기 방열 부재(125) 및 상기 상호 연결부(220)를 통해 상기 상부 반도체 패키지(200)의 몸체 및 표면으로 전달된 후, 외부 대기로 원활하게 방출될 수 있다.
상기 솔더 조인트 공정을 실시하기 전에, 상기 상부 연결부(216)가 플럭스 도팅(flux dotting)될 수 있다. 상기 플럭스는 금속을 솔더 물질과 잘 접속시키기 위하여 화학적으로 활성화시키는 물질로서, 적층형 반도체 패키지에서 요구되는 크기 및 패턴을 갖는 도트로 상기 상부 연결부(216)에 플럭스를 전이시킬 수 있다.
또한, 필요할 경우, 상기 솔더 조인트 공정을 수행하기 전에 상기 하부 연결부(120) 및 상부 연결부(216)의 표면 오염을 세정하는 공정을 더 수행할 수 있다. 상기 세정 공정은 상기 하부 연결부(120) 및 상부 연결부(216)의 일체화를 용이하게 하고 충분한 전기 전도성을 확보할 수 있도록 한다.
이하, 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법에 대해, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 16a 내지 도 16c는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 16a를 참조하면, 회로 영역들이 형성된 반도체 웨이퍼(101)가 준비될 수 있다.
각각의 회로 영역에는 반도체 소자들이 형성될 수 있다. 상기 반도체 웨이퍼(101)의 활성면, 즉 상기 회로 영역들이 형성되어 있는 면에는 전기 신호의 입/출력 단자로 제공되는 복수개의 칩 패드들이 형성될 수 있다. 각각의 칩 패드들 상에는 복수개의 칩 범프들(112)이 부착될 수 있다.
상기 반도체 웨이퍼(101)의 배면 상에 방열 부재(130)가 형성될 수 있다. 상기 방열 부재(130)는 높은 열 전도도를 갖는 구리, 니켈, 알루미늄, 금, 은 또는 이들의 합금 등의 금속 물질로 형성될 수 있다. 상기 방열 부재(130)는 잉크젯 프린팅 방식으로 형성된 복수개의 금속 패턴들을 포함할 수 있다. 상기 방열 부재(130)는 원형, 사각형, 타원형, 십자형 또는 이들이 조합된 형상으로 형성될 수 있다.
잉크젯 프린팅 방식은 기존의 노광/식각/도금 공정에 의하지 않고 금속 패턴을 직접 형성할 수 있는 기술로서, 금속 입자를 포함하는 잉크를 기판 상에 토출하여 금속 패턴을 인쇄한 후, 상기 금속 패턴을 열처리한다. 상기 금속 패턴이 형성된 기판은 상기 금속 패턴을 형성하는 잉크의 용매를 제거하고 상기 금속 입자의 융착을 통한 전기 전도도를 부여하기 위한 열처리 단계를 거쳐야 한다.
도 13 및 도 16b를 참조하면, 패키지의 두께를 최소화하기 위하여 상기 반도체 웨이퍼(101)의 배면이 그라인딩 공정 등으로 연마될 수 있다.
상기 반도체 웨이퍼(101)가 절단 장치의 척 테이블(800) 위에 로딩된 후, 소잉 블레이드(810)를 이용하여 절단될 수 있다. 상기 반도체 웨이퍼(101)는 칩 스크라이브 라인(111)을 따라 절단됨으로써, 칩 단위로 분리된 각각의 하부 반도체 칩들(110)이 얻어질 수 있다.
도 16c를 참조하면, 하부 코아층(102), 하부 솔더 레지스트층들(104a, 104b), 그리고 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105)이 준비될 수 있다.
제1 면(110a)에 칩 패드들이 형성되고 제2 면(110b)에 방열 부재(125)가 형성된 하부 반도체 칩(110)이 상기 하부 패키지 기판(105) 상에 플립 칩 방식으로 실장될 수 있다. 상기 하부 반도체 칩(110)의 상기 제1 면(110a)에 형성된 칩 패드들은 상기 칩 범프들(112) 및 상기 복수개의 하부 배선들을 통해 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다.
상기 하부 패키지 기판(105) 상에 상기 하부 반도체 칩(110)의 배면, 즉 제2 면(110b)을 노출하도록 하부 몰딩재(116)가 형성될 수 있다.
상기 하부 패키지 기판(105)의 상기 제1 하부 랜드(106) 상에 하부 연결부(120)가 형성된 후, 레이저 드릴링 공정으로 상기 하부 몰딩재(116)가 선택적으로 제거되어 상기 하부 연결부(120)의 표면을 노출시키는 비어 홀(118)이 형성될 수 있다. 상기 하부 연결부(120)는 상기 비어 홀(118)의 상부 표면보다 낮은 높이로 형성될 수 있다. 또한, 상기 하부 연결부(120)는 상기 비어 홀(118)의 형성 후에 형성될 수도 있다.
상기 하부 패키지 기판(105)의 제2 하부 랜드(108) 상에 외부 연결 부재들(114)이 형성될 수 있다.
이와 같이 상기 하부 패키지 기판(105), 하부 반도체 칩(110), 칩 범프(112), 외부 연결 부재(114), 하부 몰딩재(116), 하부 연결부(120), 및 방열 부재(130)를 포함하는 하부 반도체 패키지(100)가 완성될 수 있다.
상부 반도체 패키지(200)가 준비될 수 있다.
상기 상부 반도체 패키지(200)는 상부 코아층(202) 및 상부 솔더 레지스트층들(204a, 204b)을 갖는 상부 패키지 기판(205), 상기 상부 패키지 기판(205)의 상면(205a) 상에 실장된 상부 반도체 칩(210), 상기 상부 패키지 기판(205) 상에 상기 상부 반도체 칩(210)의 활성면(210a)을 커버하도록 형성된 상부 몰딩재(214)를 포함할 수 있다.
상기 상부 패키지 기판(205)은 그 상면(205a)에 형성되고 상기 제1 상부 솔더 레지스트층(204a)에 의해 서로 절연되는 제1 상부 랜드들(206), 및 그 하면(205b)에 형성되고 상기 제2 상부 솔더 레지스트층(204b)에 의해 서로 절연되는 제2 상부 랜드들(208a) 및 제3 상부 랜드들(208b)을 포함할 수 있다. 상기 제1 상부 랜드들(206)은 상부 배선들을 통해 상기 제2 상부 랜드들(208a)과 전기적으로 연결될 수 있다. 상기 제3 상부 랜드들(208b)은 상기 제1 및 제2 상부 랜드들(206, 208a)과 전기적으로 연결되지 않아야 한다.
상기 상부 패키지 기판(205)의 상기 제2 상부 랜드(208a) 및 제3 상부 랜드(208b) 상에 상부 연결부(216) 및 상호 연결부(220)가 형성될 수 있다. 상기 상부 연결부(216) 및 상호 연결부(220)는 솔더링 공정으로 형성될 수 있다. 상기 상부 연결부(216) 및 상호 연결부(220)는 도 15b에 도시된 바와 같이, 서로 다른 높이를 갖도록 형성될 수 있다. 즉, 상기 제2 상부 랜드(208a)와 상기 제3 상부 랜드(208b)가 서로 다른 노출 사이즈를 갖도록 형성됨으로써, 큰 노출 사이즈(s2)를 갖는 제3 상부 랜드(208b) 상에 형성되는 상호 연결부(220)는 작은 노출 사이즈(s1)를 갖는 제2 상부 랜드(208a) 상에 형성되는 상부 연결부(216)의 높이(h1)보다 작은 높이(h2)로 형성될 수 있다.
상기 상부 반도체 패키지(200)의 상기 상부 연결부(216)와 상기 하부 반도체 패키지(100)의 상기 하부 연결부(120)를 일체화하기 위한 솔더 조인트 공정이 수행될 수 있다. 상기 솔더 조인트 공정에 의해 상기 하부 연결부(120) 및 상기 상부 연결부(216)의 솔더들이 리플로우되어 일체화됨으로써, 도 3에 도시된 바와 같이, 상기 하부 패키지 기판(105)의 상면(105a)과 상기 상부 패키지 기판(205)의 하면(205b)을 연결하는 패키지간 연결부(250)가 형성될 수 있다.
상기 솔더 조인트 공정에 의해, 상기 상부 패키지 기판(205)의 제3 상부 랜드(208b)에 형성된 상기 상호 연결부(220)가 상기 하부 반도체 칩(110)의 제2 면(110b)에 형성된 상기 방열 부재(130)와 접합될 수 있다. 복수개의 금속 패턴들을 포함하는 방열 부재(130)는 각각의 금속 패턴들이 상기 상호 연결부들(220)의 각각에 대응되어 접합될 수 있다. 상기 하부 반도체 칩(110)에서 발생하는 열은 상기 방열 부재(130) 및 상기 상호 연결부(220)를 통해 상기 상부 반도체 패키지(200)의 몸체 및 표면으로 전달된 후, 외부 대기로 원활하게 방출될 수 있다.
도 17a 내지 도 17c는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 17a를 참조하면, 회로 영역들이 형성된 반도체 웨이퍼(101)가 준비될 수 있다.
상기 반도체 웨이퍼(101)의 활성면, 즉 상기 회로 영역들이 형성되어 있는 면에는 전기 신호의 입/출력 단자로 제공되는 복수개의 칩 패드들이 형성될 수 있다. 각각의 칩 패드들 상에는 복수개의 칩 범프들(112)이 부착될 수 있다.
패키지의 두께를 최소화하기 위하여 상기 반도체 웨이퍼(101)의 배면이 그라인딩 공정으로 연마된 후, 소잉 블레이드(810)를 이용하여 상기 반도체 웨이퍼(101)가 칩 스크라이브 라인(111)을 따라 절단됨으로써, 칩 단위로 분리된 각각의 하부 반도체 칩들(110)이 얻어질 수 있다.
도 17b를 참조하면, 하부 코아층(102), 하부 솔더 레지스트층들(104a, 104b), 그리고 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105)이 준비될 수 있다.
제1 면(110a)에 칩 패드들이 형성된 하부 반도체 칩(110)이 상기 하부 패키지 기판(105) 상에 플립 칩 방식으로 실장될 수 있다. 상기 하부 반도체 칩(110)의 상기 제1 면(110a)에 형성된 칩 패드들은 상기 칩 범프들(112) 및 상기 복수개의 하부 배선들을 통해 상기 하부 패키지 기판(105)의 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다.
상기 하부 패키지 기판(105) 상에 상기 하부 반도체 칩(110)의 배면, 즉 제2 면(110b)을 노출하도록 하부 몰딩재(116)가 형성될 수 있다.
상기 하부 반도체 패키지(100)의 상면 상에 방열 부재(135)가 형성될 수 있다. 상기 방열 부재(135)는 상기 하부 반도체 칩(110)의 제2 면(110b)을 커버하면서 상기 하부 몰딩재(116)의 상면 일부분까지 확장되도록 형성될 수 있다. 상기 방열 부재(135)는 도금 방식으로 형성된 금속층을 포함할 수 있다.
상기 하부 패키지 기판(105)의 상면(105a) 상에 하부 연결부들(120)이 형성되고, 상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)이 형성될 수 있다.
도 17c를 참조하면, 상부 반도체 패키지(200)가 준비될 수 있다.
상기 상부 반도체 패키지(200)는 상부 패키지 기판(205), 상기 상부 패키지 기판(205) 상에 실장된 상부 반도체 칩(210), 상기 상부 패키지 기판(205) 상에 상기 상부 반도체 칩(210)의 활성면(210a)을 커버하도록 형성된 상부 몰딩재(214)를 포함할 수 있다.
상기 상부 패키지 기판(205)의 하면(205b) 상에 상부 연결부(216) 및 상호 연결부(225)가 형성될 수 있다. 상기 상부 연결부(216) 및 상기 상호 연결부(225)는 솔더링 공정으로 형성될 수 있다. 상기 상부 연결부(216) 및 상기 상호 연결부(225)는 서로 다른 높이를 갖도록 형성될 수 있다. 상기 상부 연결부(216) 및 상기 상호 연결부(225)는 서로 접촉되지 않도록 형성되어야 한다.
상기 상호 연결부(225)는 상기 하부 반도체 칩(110)에 대응되는 제1 영역(C)에 형성된 제1 상호 연결부(225a) 및 상기 제1 영역(C)을 둘러싸는 제2 영역(E)에 형성된 제2 상호 연결부(225b)를 포함할 수 있다.
상기 상부 반도체 패키지(200)의 상기 상부 연결부(216)와 상기 하부 반도체 패키지(100)의 상기 하부 연결부(120)를 일체화하기 위한 솔더 조인트 공정이 수행됨으로써, 도 5에 도시된 바와 같이, 상기 하부 패키지 기판(105)의 상면(105a)과 상기 상부 패키지 기판(205)의 하면(205b)을 연결하는 패키지간 연결부(250)가 형성될 수 있다.
상기 솔더 조인트 공정에 의해, 상기 상부 패키지 기판(205)의 하면(205b) 상에 형성된 상기 상호 연결부(225)가 상기 하부 반도체 칩(110)의 제2 면(110b)에 형성된 상기 방열 부재(135)와 접합될 수 있다. 상기 방열 부재(135) 및 상기 상호 연결부(225)를 통해 상기 하부 반도체 칩(110)에서 발생하는 열과 상기 하부 반도체 칩(110)을 둘러싸는 상기 하부 몰딩재(116)에서 발생하는 열이 상기 상부 반도체 패키지(200)로 전달되어 외부 대기로 방출될 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 18을 참조하면, 회로 영역들이 형성되어 있는 반도체 웨이퍼(101)에 대해 도 17a를 참조하여 설명된 공정들을 수행하여 칩 단위로 분리된 각각의 하부 반도체 칩들(110)이 얻어질 수 있다.
이어서, 하부 코아층(102), 하부 솔더 레지스트층들(104a, 104b), 그리고 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105) 상에 하부 반도체 칩(110)이 플립 칩 방식으로 실장될 수 있다.
상기 하부 패키지 기판(105) 상에 상기 하부 반도체 칩(110)의 배면, 즉 제2 면(110b)을 노출하도록 하부 몰딩재(116)가 형성될 수 있다.
상기 하부 반도체 패키지(100)의 상면 상에 방열 부재(140)가 형성될 수 있다. 상기 방열 부재(140)는 잉크젯 프린팅 방식으로 형성된 복수개의 금속 패턴들을 포함할 수 있다. 상기 방열 부재(140)는 원형, 사각형, 타원형, 십자형 또는 이들이 조합된 형상으로 형성될 수 있다. 상기 방열 부재(140)는 상기 하부 반도체 칩(110)의 상기 제2 면(110b) 상에 형성된 제1 방열 부재(140a) 및 상기 하부 몰딩재(116)의 상면 일부분에 형성된 제2 방열 부재(140b)를 포함할 수 있다.
상기 하부 패키지 기판(105)의 상면(105a) 상에 하부 연결부들(120)이 형성되고, 상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)이 형성될 수 있다.
상부 반도체 패키지(200)가 준비될 수 있다.
상기 상부 반도체 패키지(200)는 상부 패키지 기판(205), 상기 상부 패키지 기판(205) 상에 실장된 상부 반도체 칩(210), 상기 상부 패키지 기판(205) 상에 상기 상부 반도체 칩(210)의 활성면(210a)을 커버하도록 형성된 상부 몰딩재(214)를 포함할 수 있다.
상기 상부 패키지 기판(205)의 하면(205b) 상에 상부 연결부(216) 및 상호 연결부(225)가 형성될 수 있다. 상기 상부 연결부(216) 및 상호 연결부(225)는 서로 다른 높이를 갖도록 형성될 수 있다. 상기 상부 연결부(216) 및 상기 상호 연결부(225)는 서로 접촉되지 않도록 형성되어야 한다.
상기 상호 연결부(225)는 도 17c에 도시된 바와 같이, 상기 하부 반도체 칩(110)에 대응되는 제1 영역(C)에 형성된 제1 상호 연결부(225a) 및 상기 제1 영역(C)을 둘러싸는 제2 영역(E)에 형성된 제2 상호 연결부(225b)를 포함할 수 있다.
상기 상부 반도체 패키지(200)의 상기 상부 연결부(216)와 상기 하부 반도체 패키지(100)의 상기 하부 연결부(120)를 일체화하기 위한 솔더 조인트 공정이 수행됨으로써, 도 7에 도시된 바와 같이, 상기 하부 패키지 기판(105)의 상면(105a)과 상기 상부 패키지 기판(205)의 하면(205b)을 연결하는 패키지간 연결부(250)가 형성될 수 있다.
상기 솔더 조인트 공정에 의해, 상기 상호 연결부(225)가 그 하부의 상기 방열 부재(140)에 접합될 수 있다. 복수개의 금속 패턴들을 포함하는 상기 방열 부재(140)는 각각의 금속 패턴들이 상기 상호 연결부들(225)의 각각에 대응되도록 형성될 수 있다. 상기 방열 부재(140) 및 상기 상호 연결부(225)를 통해 상기 하부 반도체 칩(110)에서 발생하는 열과 상기 하부 반도체 칩(110)을 둘러싸는 하부 몰딩재(116)에서 발생하는 열이 상기 상부 반도체 패키지(200)로 전달되어 외부 대기로 방출될 수 있다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다.
도 19를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조가 실장된 반도체 모듈(1100)은 모듈 기판(1110), 상기 모듈 기판(1110) 상에 배치된 복수 개의 반도체 소자들 또는 적층형 반도체 패키지들(1120), 상기 모듈 기판(1110)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들 또는 적층형 반도체 패키지들(1120)과 전기적으로 각각 연결되는 모듈 접촉 단자들(1130)을 포함한다.
상기 모듈 기판(1110)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(1110)은 그 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(1110)의 앞면 및 뒷면에 모두 상기 반도체 소자들 또는 적층형 반도체 패키지들(1120)이 배치될 수 있다.
상기 반도체 모듈(1100)은 반도체 소자들 또는 적층형 반도체 패키지들(1120)을 컨트롤하기 위한 별도의 컨트롤러 또는 칩 셋을 더 포함할 수 있다.
상기 모듈 접촉 단자들(1130)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(1130)은 상기 반도체 모듈(1110)의 표준 규격에 따라 다양하게 설정될 수 있다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 20을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(1200, electronic circuit board)은 회로 기판(1210, circuit board) 상에 배치된 마이크로 프로세서(1220, microprocessor), 상기 마이크로 프로세서(1220)와 통신하는 주 기억 회로(1230, main storage circuit) 및 부 기억 회로(1240, supplementary storage circuit), 상기 마이크로 프로세서(1220)로 명령을 보내는 입력 신호 처리 회로(1250, input signal processing circuit), 상기 마이크로 프로세서(1220)로부터 명령을 받는 출력 신호 처리 회로(1260, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(1270, communicating signal processing circuit)를 포함한다. 도 14에서, 화살표 들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
상기 마이크로 프로세서(1220)는 각종 전기 신호를 받아 처리하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(1200)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로 프로세서(1220)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다.
상기 주 기억 회로(1230)는 상기 마이크로 프로세서(1220)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(1230)는 빠른 속의 응답이 필요하므로, 반도체 메모리 소자로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(1230)는 캐시(cache)로 불리는 반도체 메모리 소자일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리 소자들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리 소자로 구성될 수 있다. 상기 반도체 소자는 본 발명의 기술적 사상에 의한 다양한 적층형 반도체 패키지들에 포함될 수 있다. 또한, 상기 주 기억 회로(1230)는 휘발성 또는 비휘발성 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(1230)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 부 기억 회로(1240)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(1240)는 상기 주 기억 회로(1230)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(1240)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 입력 신호 처리 회로(1250)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로 프로세서(1220)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(1250)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(1250)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 출력 신호 처리 회로(1260)는 상기 마이크로 프로세서(1220)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(1260)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(1260)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 통신 회로(1270)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(1250) 또는 출력 신호 처리 회로(1260)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(1270)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(1270)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
도 21은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 21을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(1300)은, 제어부(1310, control unit), 입력부(1320, input unit), 출력부(1330, output unit), 및 저장부(1340, storage unit)를 포함하고, 통신부(1350, communication unit) 및/또는 기타 동작부(1360, operation unit)를 더 포함할 수 있다.
상기 제어부(1310)는 상기 전자 시스템(1300) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(1310)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(1200)을 포함할 수 있다. 또, 상기 제어부(1310)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 입력부(1320)는 상기 제어부(1310)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(1320)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(1320)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 출력부(1330)는 상기 제어부(1310)로부터 전기적 명령 신호를 받아 상기 전자 시스템(1300)이 처리한 결과를 출력할 수 있다. 상기 출력부(1330)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(1330)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 저장부(1340)는 상기 제어부(1310)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(1340)는 상기 제어부(1310)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(1340)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(1340)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 통신부(1350)는 상기 제어부(1310)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(1350)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(1350)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 동작부(1360)는 상기 제어부(1310)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(1360)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(1300)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 300, 600 : 하부 반도체 패키지
102, 302, 602 : 하부 코아층
104, 304, 604 : 하부 솔더 레지스트층
105, 305, 605 : 하부 패키지 기판
106, 108, 306, 308, 606, 608 : 하부 랜드
110, 310, 610 : 하부 반도체 칩
112, 312, 612 : 칩 범프
114, 314, 614 : 외부 연결 부재
116, 616 : 하부 몰딩재
118, 618 : 비어 홀
120 : 하부 연결부
125, 130, 135, 140, 325, 330, 625, 630 : 방열 부재
200, 400, 700 : 상부 반도체 패키지
202, 402, 702 : 상부 코아층
204, 404, 704 : 상부 솔더 레지스트층
205, 405, 705 : 상부 패키지 기판
206, 208, 406, 408, 706, 708 : 상부 랜드
210, 410, 710 : 상부 반도체 칩
212, 412, 712 : 와이어
214, 414, 714 : 상부 몰딩재
216 : 상부 연결부
218, 219 : 개구부
220, 225 : 상호 연결부
250, 450, 750 : 패키지간 연결부
350 : 언더필 부재
500, 510, 520, 530, 540, 550, 560, 570 : 적층형 반도체 패키지
800 : 척 테이블
810 : 소잉 블레이드

Claims (10)

  1. 하부 패키지 기판, 및 상기 하부 패키지 기판 상에 실장되고 상기 하부 패키지 기판의 상면을 마주보는 제1 면과 상기 제1 면과 반대의 제2 면을 갖는 하부 반도체 칩을 포함하는 하부 반도체 패키지;
    상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지;
    상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결하는 패키지간 연결부;
    상기 하부 반도체 칩의 상기 제2 면에 형성된 방열 부재; 및
    상기 상부 패키지 기판의 하면에 형성되고, 상기 방열 부재와 접합되어 상기 하부 반도체 칩과 상기 상부 패키지 기판을 연결하는 상호 연결부를 포함하되,
    상기 하부 반도체 칩에서 발생하는 열은 상기 방열 부재 및 상기 상호 연결부를 통해 상기 상부 반도체 패키지로 전달되는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 상호 연결부는 솔더 볼을 포함하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 상호 연결부는 상기 상부 패키지 기판의 하면 중에서, 상기 하부 반도체 칩에 대응되는 영역에 형성되는 적층형 반도체 패키지.
  4. 제1항에 있어서,
    상기 방열 부재는 상기 하부 반도체 칩의 상기 제2 면에 전면 도금된 금속층을 포함하는 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 상호 연결부는 복수개의 솔더 볼을 포함하고,
    상기 방열 부재는 잉크젯 프린팅 방식으로 형성된 복수개의 금속 패턴들을 포함하되,
    상기 복수개의 금속 패턴들 각각은 상기 복수개의 솔더 볼들 각각에 대응되어 형성되는 적층형 반도체 패키지.
  6. 제1항에 있어서,
    상기 하부 패키지 기판 상에 형성되고, 상기 하부 반도체 칩의 측면을 둘러싸는 하부 몰딩재를 더 포함하는 적층형 반도체 패키지.
  7. 제6항에 있어서,
    상기 방열 부재는 상기 패키지간 연결부와 접촉되지 않도록 상기 하부 몰딩재의 상면 일부분으로 연장되어 형성되는 적층형 반도체 패키지.
  8. 제7항에 있어서,
    상기 상호 연결부는 상기 하부 반도체 칩 상의 방열 부재에 대응되는 제1 상호 연결부, 및 상기 하부 몰딩재의 상면 일부분으로 연장된 방열 부재에 대응되는 제2 상호 연결부를 포함하는 적층형 반도체 패키지.
  9. 제1항에 있어서,
    상기 상부 패키지 기판의 상면에 제1 솔더 레지스트층에 의해 서로 절연되어 형성되고, 상기 상부 반도체 칩이 연결되는 제1 상부 랜드들; 및
    상기 상부 패키지 기판의 하면에 제2 솔더 레지스트층에 의해 서로 절연되어 형성되며, 상기 패키지간 연결부가 연결되는 제2 상부 랜드 및 상기 상호 연결부가 연결되는 제3 상부 랜드를 더 포함하되,
    상기 제3 상부 랜드는 상기 제1 및 제2 상부 랜드와 전기적으로 연결되지 않고, 상기 제2 상부 랜드와 상기 제3 상부 랜드는 서로 다른 노출 사이즈를 갖는 적층형 반도체 패키지.
  10. 하부 패키지 기판, 및 상기 하부 패키지 기판 상에 실장되고 상기 하부 패키지 기판의 상면을 마주보는 제1 면과 상기 제1 면과 반대의 제2 면을 갖는 하부 반도체 칩을 포함하는 하부 반도체 패키지;
    상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지;
    상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 패키지간 연결부;
    상기 패키지간 연결부와 접촉되지 않도록 상기 하부 반도체 패키지의 상면에 형성된 방열 부재; 및
    상기 패키지간 연결부와 접촉되지 않도록 상기 상부 패키지 기판의 하면에 형성되고, 상기 방열 부재와 접합되어 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 연결하는 복수개의 상호 연결부들을 포함하되,
    상기 하부 반도체 패키지에서 발생하는 열은 상기 방열 부재 및 상기 복수개의 상호 연결부들을 통해 상기 상부 반도체 패키지로 전달되는 적층형 반도체 패키지.
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