KR20120031697A - 패키지 적층 구조 및 그 제조 방법 - Google Patents

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KR20120031697A
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최은진
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract

다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판 상에 하부 반도체 칩을 실장하고, 및 상기 하부 패키지 기판의 표면의 일부와 상기 하부 반도체 칩의 측면을 감싸는 하부 몰딩재를 형성하여 하부 패키지를 형성하고, 및 다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판 상에 상부 반도체 칩을 실장하고, 및 상기 상부 반도체 칩을 덮는 상부 몰딩재를 형성하여 상부 패키지를 형성하고, 및 상기 하부 몰딩재를 수직으로 관통하여 상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 연결하는 비아 플러그들을 형성하고, 및 상기 하부 몰딩재의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 스페이스를 포함하는 고정부를 형성하는 것을 포함하는 패키지 적층 구조의 형성 방법이 제공된다.

Description

패키지 적층 구조 및 그 제조 방법{Package Stack Structures and Methods of Fabricating the Same}
본 발명은 패키지 적층 구조와 그 제조 방법, 및 그 패키지 적층 구조를 포함하는 반도체 모듈, 전자 회로 기판, 및 전자 시스템에 관한 것이다.
반도체 소자의 집적도 향상 또는 전자 회로 시스템의 소형화를 위하여 패키지 적층 구조가 제안되었다.
본 발명이 해결하려는 과제는 패키지 적층 구조를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 상기 패키지 적층 구조를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 상기 패키지 적층 구조가 실장된 시스템 보드를 제공하는 것이다.
본 발명이 해결하려는 과제는 상기 패키지 적층 구조를 시스템 보드 상에 실장하는 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 상기 패키지 적층 구조를 포함하는 반도체 모듈, 전자 회로 기판, 및 전자 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 앞서 언급한 과제로 한정되지 않는다. 여기서 언급되지 않은 다른 과제들은 아래의 기재로부터 당 업자에게 명확히 이해될 것이다.
본 발명의 기술적 사상에 의한 패키지 적층 구조는, 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 및 상기 하부 패키지 기판의 표면의 일부와 상기 하부 반도체 칩의 측면을 감싸는 하부 몰딩재를 포함하는 하부 패키지, 및 다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판, 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩, 및 상기 상부 반도체 칩을 덮는 상부 몰딩재를 포함하는 상부 패키지, 및 상기 하부 몰딩재를 수직으로 관통하여 상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 연결하는 비아 플러그들, 및 상기 하부 몰딩재의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 스페이스를 포함하는 고정부를 포함한다.
본 발명의 기술적 사상에 의한 패키지 적층 구조는, 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 및 상기 하부 패키지 기판의 표면의 일부와 상기 하부 반도체 칩의 하면 사이에 형성된 하부 언더필 물질을 포함하는 하부 패키지, 및 다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판, 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩, 및 상기 상부 반도체 칩을 덮는 상부 몰딩재를 포함하는 상부 패키지, 및 상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 연결하는 비아 플러그들, 및 상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면 사이에 형성되고 에어 스페이스를 포함하는 고정부를 포함한다.
본 발명의 기술적 사상에 의한 패키지 적층 구조를 형성하는 방법은, 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판 상에 하부 반도체 칩을 실장하고, 및 상기 하부 패키지 기판의 표면의 일부와 상기 하부 반도체 칩의 측면을 감싸는 하부 몰딩재를 형성하여 하부 패키지를 형성하고, 및 다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판 상에 상부 반도체 칩을 실장하고, 및 상기 상부 반도체 칩을 덮는 상부 몰딩재를 형성하여 상부 패키지를 형성하고, 및 상기 하부 몰딩재를 수직으로 관통하여 상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 연결하는 비아 플러그들을 형성하고, 및 상기 하부 몰딩재의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 스페이스를 포함하는 고정부를 형성하는 것을 포함한다.
본 발명의 기술적 사상에 의한 패키지 적층 구조를 형성하는 방법은, 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판 상에 하부 반도체 칩을 실장하고, 및 상기 하부 패키지 기판의 표면의 일부와 상기 하부 반도체 칩의 하면 사이에 하부 언더필 물질을 형성하여 하부 패키지를 형성하고, 및 다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판 상에 상부 반도체 칩을 실장하고, 및 상기 상부 반도체 칩을 덮는 상부 몰딩재를 형성하여 상부 패키지를 형성하고, 및 상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 연결하는 비아 플러그들을 형성하고, 및 상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 스페이스를 포함하는 고정부를 형성하는 것을 포함한다.
본 발명의 기술적 사상에 의한 전자 시스템은, 시스템 보드 상에 실장된 패키지 적층 구조를 포함하고, 상기 패키지 적층 구조는, 상면에 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판, 상기 하부 패키지 기판의 상면에 실장된 하부 반도체 칩, 상기 하부 비아 플러그 랜드들의 표면과 상기 하부 반도체 칩의 측면을 감싸는 하부 몰딩재, 및 상기 하부 몰딩재를 수직으로 관통하여 상기 하부 비아 플러그 랜드들을 노출시키는 비아 홀들을 포함하는 하부 패키지, 및 하면에 다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판, 상기 상부 패키지 기판의 상면에 실장된 상부 반도체 칩, 및 상기 상부 반도체 칩을 덮는 상부 몰딩재를 포함하는 상부 패키지, 및 상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 전기적으로 연결하고 상기 비아 홀들 내에 형성된 비아 플러그들, 및 상기 하부 몰딩재와 상기 상부 패키지 기판의 사이에 에어 스페이스를 포함하는 고정부를 포함하는 패키지 적층 구조를 포함한다.
본 발명의 기술적 사상에 의한 전자 시스템을 제조하는 방법은, 상면에 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판의 상면에 하부 반도체 칩을 실장하고, 상기 하부 비아 플러그 랜드들의 표면과 상기 하부 반도체 칩의 측면을 감싸는 하부 몰딩재를 형성하고, 상기 하부 몰딩재를 수직으로 관통하여 상기 하부 비아 플러그 랜드들을 노출시키는 비아 홀들을 형성하고, 하면에 다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판의 상면에 상부 반도체 칩을 실장하고, 상기 상부 반도체 칩을 덮는 상부 몰딩재를 형성하고, 상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 전기적으로 연결하는 비아 플러그들을 상기 비아 홀들 내에 형성하고, 상기 하부 몰딩재와 상기 상부 패키지 기판의 사이에 에어 스페이스를 포함하는 고정부를 형성하여 패키지 적층 구조를 형성하고, 상기 패키지 적층 구조를 시스템 보드 상에 실장하는 것을 포함한다.
상술한 과제들을 해결하기 위한 본 발명의 기술적 사상에 의한 반도체 모듈, 전자 회로 기판, 및 전자 시스템은, 상술한 패키지 적층 구조 또는 상술한 방법으로 제조된 패키지 적층 구조를 포함한다.
본 발명의 기술적 사상에 의한 패키지 적층 구조들은, 열적 부담 및 물리적 충격으로부터 우수한 내성을 갖는다. 따라서, 생산 수율 및 성능이 개선될 수 있다.
본 발명의 기술적 사상에 의한 패키지 적층 구조들의 형성 방법들은, 기존의 공정 기술에 큰 부담을 주지 않고 우수한 패키지 적층 구조들을 형성할 수 있는 방법들을 제공한다.
본 발명의 기술적 사상에 의한 반도체 모듈, 전자 회로 기판, 및 전자 시스템은 본 발명의 기술적 사상에 의한 패키지 적층 구조들을 포함함으로써, 전체적인 성능 및 신뢰성이 우수해질 수 있다.
도 1a내지 도 16b는 본 발명의 기술적 사상의 제1 내지 제32 실시예에 의한 패키지 적층 구조들를 개략적으로 도시한 종단면도들 또는 측면도들이다.
도 17a 내지 18i는 본 발명의 기술적 사상의 제33 내지 제50 실시예들에 의한 패키지 적층 구조들의 단면 모습들을 개략적으로 도시한 종단면도들 또는 측면도들이다
도 19a 내지 19k 본 발명의 기술적 사상의 제51 내지 제58 실시예들에 의한 패키지 적층 구조들을 개략적으로 도시한 횡단면도들 또는 평면도들이다.
도 20a 내지 도 23d는 본 발명의 기술적 사상의 제1 내지 제5 실시예들에 의한 패키지 적층 구조들을 형성하는 방법들을 설명하는 도면들이다.
도 24a 내지 24c는 본 발명의 기술적 사상을 응용한 반도체 모듈, 전자 회로 기판 및 전자 시스템을 설명하기 위한 개략적인 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당 업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상부에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당 업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1a는 본 발명의 기술적 사상의 제1 실시예에 의한 패키지 적층 구조(100a)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 제1 실시예에 의한 패키지 적층 구조(100a)는 하부 패키지(105La), 상부 패키지(105Ua), 비아 플러그(120a) 및 고정부(170a; fastening elements)를 포함할 수 있다.
상기 하부 패키지(105La)는 하부 패키지 기판(110La) 및 상기 하부 패키지 기판(110La) 상에 형성된 하부 반도체 칩(115La)을 포함할 수 있고, 상기 상부 패키지(105Ua)는 상부 패키지 기판(110Ua) 및 상기 상부 패키지 기판(110Ua) 상에 형성된 상부 반도체 칩(115Ua)을 포함할 수 있다.
상기 하부 패키지 기판(110La) 및 상기 상부 패키지 기판(110Ua)은 PCB(printed circuit board)일 수 있으며, 세라믹, 글래스 또는 플라스틱 등의 절연물과 금속 배선, 및/또는 금속 필라(pillar) 등의 전도체를 포함할 수 있다.
상기 하부 패키지 기판(110La)과 상기 하부 반도체 칩(115La)은 플립칩 본딩 방법을 이용하여 전기적으로 연결될 수 있다. 상기 하부 반도체 칩(115La)은 로직 소자를 포함할 수 있다.
상기 상부 패키지 기판(110Ua)과 상기 상부 반도체 칩(115Ua)은 와이어 본딩 방법을 이용하여 전기적으로 연결될 수 있다. 상기 상부 반도체 칩(115Ua)은 메모리 소자를 포함할 수 있다.
하부 비아 플러그 랜드(125La) 및 하부 본더 랜드(130La)가 상기 하부 패키지 기판(110La)의 표면에 형성될 수 있다. 상기 하부 비아 플러그 랜드(125La) 및 하부 본더 랜드(130La)는 상기 하부 패키지 기판(110La)의 내부에 형성될 수 있고, 표면의 일부 또는 전부가 노출될 수 있다. 또는, 예를 들어, 박스 또는 메사 형태처럼 상기 하부 패키지 기판(110La)의 표면으로부터 돌출한 형태로 형성될 수 있다.
상기 하부 비아 플러그 랜드(125La) 및 하부 본더 랜드(130La)는 예를 들어, 구리, 니켈, 금, 인듐, 비스무스, 난 반응성 금속 (refractory metals) 또는 주석(Sn)을 포함하는 솔더 물질을 포함할 수 있다.
상기 하부 반도체 칩(115La)과 상기 하부 본더 랜드(130La)는 하부 본더(135La)를 통하여 전기적으로 연결될 수 있다. 상기 하부 본더(135La)는 금속 또는 솔더 물질을 포함할 수 있다. 도면에는 상기 하부 본더(135La)가 솔더 물질을 포함하는 것으로 도시되었다.
상부 비아 플러그 랜드(125Ua)가 상기 상부 패키지 기판(110Ua)의 하면에 형성될 수 있고, 본드 핑거(140a)가 상기 상부 패키지 기판(110Ua)의 상면에 형성될 수 있다. 상기 상부 비아 플러그 랜드(125Ua) 및 상기 본드 핑거(140a)도 예를 들어, 구리, 니켈, 금, 인듐, 비스무스, 기타 난반응성 금속 또는 주석을 포함하는 솔더 물질을 포함할 수 있다. 상기 상부 본드 핑거(140a)는 다수 개로 형성될 수 있다.
칩 패드(145a)가 상기 상부 반도체 칩(115Ua)의 표면 상에 형성될 수 있다. 상기 칩 패드(145a)도 다수 개로 형성될 수 있다. 상기 칩 패드(145a)는 예를 들어, 구리, 니켈, 금, 인듐, 비스무스, 기타 난반응성 금속을 포함할 수 있다.
상기 상부 본드 핑거(140a)와 상기 칩 패드(145a)는 상기 본딩 와이어(150a)을 통하여 서로 전기적으로 연결될 수 있다. 상기 본딩 와이어(150a)는 금 또는 알루미늄을 포함할 수 있다.
상기 하부 비아 플러그 랜드(125La)와 상기 상부 비아 플러그 랜드(125Ua)는 상기 비아 플러그(120a)를 통하여 전기적으로 연결될 수 있다. 상기 비아 플러그(120a)는 구리, 니켈, 금, 기타 난반응성 금속 또는 주석을 포함하는 솔더 물질을 포함할 수 있다.
상기 하부 패키지(105Ua)는 상기 하부 반도체 기판(110La) 상에 형성되어 상기 하부 반도체 칩(115La)의 측면들을 감싸는 하부 몰딩재(160La)를 더 포함할 수 있다. 상기 하부 몰딩재(160a)는 상기 하부 반도체 칩(115La)의 상부 표면을 노출시킬 수 있다. 상기 하부 몰딩재(160La)는 상기 비아 플러그(120a)의 측면을 감쌀 수 있다.
상기 상부 패키지(105Ua)는 상기 상부 반도체 기판(110Ua) 상에 형성되어 상기 상부 반도체 칩(115Ua)의 일부 또는 전체를 감싸는 상부 몰딩재(160Ua)를 더 포함할 수 있다. 상기 상부 몰딩재(160Ua)는 상기 본딩 와이어(150a)를 감쌀수 있다.
상기 하부 몰딩재(160La) 및 상기 상부 몰딩재(160Ua)는 에폭시 등을 포함하는 열경화성 수지를 포함할 수 있다. 예를 들어, 에폭시 몰딩 컴파운드(EMC: epoxy molding compound)를 포함할 수 있다.
상기 하부 패키지 기판(110La)과 상기 하부 반도체 칩(115La)의 사이에는 하부 언더필 물질(underfill materials)이 형성될 수 있다. 또한, 상기 상부 패키지 기판(110Ua)과 상기 상부 반도체 칩(115Ua)의 사이에는 상부 언더필 물질이 개재될 수 있다. 도면이 복잡해지는 것을 피하기 위하여, 상기 하부 언더필 물질 및 상기 상부 언더필 물질은 생략되었다. 이것은 상기 하부 언더필 물질 및 상기 상부 언더필 물질이 형성되지 않을 수도 있다는 것을 의미한다. 상기 하부 언더필 물질 및 상기 상부 언더필 물질의 상세한 모양은 다른 실시예들에서 설명될 것이다.
상기 고정부(170a)는 상기 하부 패키지(105La)와 상기 상부 패키지(105Ua)를 물리적으로 고정할 수 있다. 상기 고정부(170a)는 상기 하부 패키지(105La)와 상기 상부 패키지(105Ua)의 사이에 개재될 수 있다. 구체적으로, 상기 고정부(170a)는 상기 하부 패키지(105La)의 하부 몰딩재(160La)의 상부 표면과 상기 상부 패키지(105Ua)의 하부 표면 사이에 형성될 수 있다.
상기 고정부(170a)는 상기 하부 패키지(105La)의 중앙 부분에는 형성되지 않고, 상기 하부 패키지(105La)와 상기 상부 패키지(105Ua)의 사이의 외곽 부분들(outer areas) 또는 에지 부분들(edge areas)에만 형성될 수 있다. 예를 들어, 상기 고정부(170a)는 상기 하부 반도체 칩(115La)의 상부에는 형성되지 않을 수 있다. 또, 상기 고정부(170a)는 하나 이상의 상기 비아 플러그(120a)의 측벽을 감싸도록 형성될 수 있다. 이와는 다르게 상기 고정부(170a)는 하나 이상의 상기 비아 플러그(120a)의 상부의 어느 한쪽 측면만을 감쌀 수도 있다. 또는, 상기 고정부(170a)는 상기 비아 플러그(120a)의 측면을 전혀 감싸지 않을 수도 있다. 이 다양한 응용 실시예들은 본 발명의 다른 실시예들에서 설명될 것이다.
상기 고정부(170a)는 상기 하부 패키지(105La) 또는 상기 상부 패키지(105Ua)의 외부 영역으로 연장할 수 있다. 예를 들어, 상기 고정부(170a)는 상기 하부 몰딩재(160La)의 측면 상으로 연장, 형성될 수 있다. 또는, 상기 고정부(170a)는 상기 하부 패키지 기판(110Ua)의 측면 상으로 연장, 형성될 수 있다. 즉, 상기 고정부(170a)는 상기 하부 몰딩재(160La), 상부 패키지 기판(110Ua), 및/또는 상기 하부 패키지 기판(110Ua)의 에지들을 덮을 수 있다. 이와는 다르게, 상기 고정부(170a)는 상기 하부 패키지(105La) 또는 상기 상부 패키지(105Ua)의 측면 상에는 형성되지 않을 수도 있다. 또는, 상기 고정부(170a)는 상기 하부 패키지(105La)의 측면 및/또는 상기 상부 패키지(105Ua)의 측면과 동일한 표면으로 형성될 수 있다. 이 다양한 응용 실시예들은 본 발명의 다른 실시예들에서 설명될 것이다.
상기 고정부(170a)는 상기 하부 패키지(105La)와 상기 상부 패키지(105Ua)의 사이에 에어 스페이스(AS; air space)가 존재하도록 형성될 수 있다. 상기 에어 스페이스(AS)는 상기 패키지 적층 구조(100a)의 외부와 공간적으로 연결될 수 있다. 즉, 에어 통로(air path)가 형성될 수 있다. 상기 에어 스페이스(AS)의 효과 및 다양한 응용 실시예들은 후술된다.
상기 고정부(170a)는 접착성을 가진 열경화성 물질로 형성될 수 있다. 상기 고정부(170a)는 에폭시 수지 등을 포함할 수 있다. 또, 상기 고정부(170a)는 열전도성을 또는 탄력성 등을 개선하기 위한 고형(solid) 입자를 포함할 수 있다. 예를 들어, 실리카, 세라믹 등의 무기물 입자, 유기 폴리머 입자, 또는 금속 입자를 포함할 수 있다. 부가하여, 금속이 도금된 절연성 입자 또는 절연 물질이 피복된 금속 입자를 포함할 수도 있다. 응용 실시예에서, 상기 고정부(170a)는 점성 또는 유동성을 주기 위한 다양한 필러, 유기 물질 또는 접착성이나 견고성을 증가시키기 위한 다양한 첨가제를 포함할 수 있다.
솔더 볼(180a)이 상기 하부 패키지 기판(110La)의 하부에 형성될 수 있다. 상기 솔더 볼(180a)은 솔더 물질을 포함할 수 있다. 상기 솔더 볼(180a)은 상기 패키지 적층 구조(100a)를 반도체 모듈 보드 또는 시스템 보드와 전기적으로 연결할 수 있다. 상기 솔더 볼(180a)은 구형(sphericity), 메사(mesa) 또는 핀(pin) 모양의 금속으로 형성될 수도 있다. 이 경우, 상기 금속은 구리, 니켈, 금, 인듐, 비스무스, 또는 기타 난반응성 금속을 포함할 수 있다.
상기 패키지 적층 구조(100a)는 서로 다른 기능을 갖는 상기 하부 반도체 칩(115La) 및 상기 상부 반도체 칩(115Ua)을 포함할 수 있으므로, 하나의 전자 시스템을 구성할 수 있다.
상기 패키지 적층 구조(100a)는 상기 하부 반도체 칩(115La)의 상부 표면을 상기 하부 몰딩재(160La)로 감싸지 않고 노출 시킴으로써, 상기 하부 몰딩재(160La)의 높이 또는 두께가 낮아질 수 있다. 이에 의하여, 상기 패키지 적층 구조(100a)의 전체 높이(또는 두께)도 낮아질 수 있다. 상기 하부 몰딩재(160La)의 전체 높이 또는 두께가 낮아질 경우, 상기 비아 플러그(120a)의 높이가 낮아질 수 있다. 상기 비아 플러그(120a)의 높이가 낮아질 경우, 상기 비아 플러그(120a)의 체적이 적어 질 수 있다. 상기 비아 플러그(120a)의 체적이 적어 질 경우, 상기 비아 플러그들(120a)의 상호 간격을 작게 할 수 있다. 즉, 상기 비아 플러그들(120a) 또는 상기 하부 비아 플러그 랜드들(125La)의 피치가 미세해 질 수 있다. 결론적으로, 상기 패키지 적층 구조(100a)를 포함하는 전자 시스템이 보다 작아질 수 있고 보다 가벼워질 수 있다. 예를 들어, 모바일 단말기 등을 제조하는데 보다 유리할 수 있다.
상기 패키지 적층 구조(100a)가 상기 고정부(170a)를 포함함으로써, 상기 하부 패키지 기판(110La) 및 상기 상부 패키지 기판(110Ua)이 열팽창 등에 의해 휘는 현상이 방지되거나 완화될 수 있다. 이에 의해 상기 패키지 적층 구조(100a)에 포함된 다양한 전기적 및/또는 물리적 연결부들이 받는 외부 압력이 완화될 수 있다. 또, 상기 고정부(170a)는 상기 패키지 적층 구조(100a)가 외부로부터 물리적인 힘이나 충격을 받아 전기적 및/또는 물리적 특성이 저하되는 것도 방지 또는 완화할 수 있다. 예를 들어, 상기 하부 패키지 기판(110La) 및 상기 상부 패키지 기판(110Ua)과 물리적으로 연결되는 구성 요소들, 예를 들어, 상기 비아 플러그(120a), 상기 하부 비아 플러그 랜드(125La), 상기 상부 비아 플러그 랜드(125Ua), 상기 하부 본더 랜드(130La), 상기 하부 본더(135La), 상기 본드 핑거(140a), 상기 본딩 와이어(150a) 및/또는 상기 솔더 볼(180a)의 전기적 및/또는 물리적 연결 상태가 양호하게 유지될 수 있다.
부가하여, 상기 고정부(170a)에 의하여, 상기 하부 패키지 기판(110La) 및 하부 패키지 기판(110Ua)이 외부로부터 받는 열적, 물리적 스트레스에 대한 내성이 증가되므로, 상기 하부 패키지 기판(110La) 및 하부 패키지 기판(110Ua)은 보다 얇게 형성될 수 있다. 상기 하부 패키지 기판(110La) 및 상기 상부 패키지 기판(110Ua)이 보다 얇아 지면, 상기 패키지 적층 구조(100a)가 보다 작고 가벼워 지며, 원부 자재의 가격, 즉 생산원가가 낮아질 수 있다. 또, 상기 패키지 적층 구조(100a) 및 상기 패키지 적층 구조(100a)를 포함하는 전자 시스템의 방열 성능도 우수해 질 수 있으므로, 모바일 통신 기기 등, 소형 전자 시스템의 디자인이나 성능 등이 보다 개선될 수 있다.
본 발명의 기술적 사상에 의한 상기 고정부(170a)는 상기 에어 스페이스(AS)를 포함하도록 상기 하부 패키지(105La)와 상기 상부 패키지(105Ua)의 사이의 외곽 부분에만 형성될 수 있으므로, 상기 하부 패키지(105La)와 상기 상부 패키지(105Ua)의 사이에 상기 고정부(170a)가 완전히 충진되는 경우보다 형성 공정이 수월하다. 또한, 상기 하부 패키지(105La)와 상기 상부 패키지(105Ua)의 사이에 공간이 확보되지 않는 경우보다 물리적 지지력이 보다 강화될 수 있다. 또, 상기 에어 스페이스(AS)가 외부와 소통되므로 상기 패키지 적층 구조(100a)의 냉각 효율이 개선될 수 있다. 예를 들어, 상기 하부 반도체 칩(115La) 또는 상기 하부 패키지(110La)로부터 발생되는 열은 상기 하부 패키지(105La)와 상기 상부 패키지(105Ua)의 사이의 에어 스페이스(AS)를 지나는 에어에 의해 보다 효과적으로 외부로 방출될 수 있다. 상기 에어 스페이스(AS)를 지나는 에어는 주변의 팬으로부터 발생될 수 있다.
실시예 2
도 1b는 본 발명의 기술적 사상의 제2 실시예에 의한 패키지 적층 구조(100a’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 1b를 참조하면, 본 발명의 기술적 사상의 제2 실시예에 의한 패키지 적층 구조(100a’)는 제1 실시예에 의한 패키지 적층 구조(100a)와 비교하여, 상기 하부 반도체 칩(115La)과 상기 상부 패키지 기판(110Ua) 사이에 형성된 중앙 고정부(170a’)를 더 포함할 수 있다. 상기 중앙 고정부(170a’)는 상기 하부 반도체 칩(115La)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170a’)에 대한 보다 상세한 설명은 후술된다.
실시예 3
도 2a는 본 발명의 기술적 사상의 제3 실시예에 의한 패키지 적층 구조(100b)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100b)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 2a를 참조하면, 본 발명의 기술적 사상의 제3 실시예에 의한 패키지 적층 구조(100b)는 하부 몰딩재(160Lb)가 하부 반도체 칩(115Lb)의 측면들 및 상부 표면을 감쌀 수 있다. 즉, 상기 하부 반도체 칩(115Lb)의 상부 표면이 노출되지 않을 수 있다. 상기 패키지 적층 구조(100b)는 상기 하부 반도체 칩(115Lb)의 상부 표면을 노출시키기 위한 별도의 공정이 필요하지 않으므로, 도 1a에 도시된 상기 패키지 적층 구조(100b)에 비해 단순한 공정을 통해 제조될 수 있다.
비아 플러그(120b)가 도 1a에 도시된 상기 비아 플러그(120a)보다 상기 하부 반도체 칩(115Lb)의 표면 상에 형성된 상기 하부 몰딩재(116Lb)의 두께만큼, 높게 형성될 수 있다.
상기 하부 반도체 칩(115Lb)의 상부에는 고정부(170b)가 형성되지 않을 수 있다. 상기 고정부(170b)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 4
도 2b는 본 발명의 기술적 사상의 제4 실시예에 의한 패키지 적층 구조(100b’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 2b를 참조하면, 본 발명의 기술적 사상의 제4 실시예에 의한 패키지 적층 구조(100b’)는 제3 실시예에 의한 패키지 적층 구조(100b)와 비교하여, 상기 하부 몰딩재(160Lb)와 상기 상부 패키지 기판(110Ub) 사이에 형성된 중앙 고정부(170b’)를 더 포함할 수 있다. 상기 중앙 고정부(170b’)는 상기 하부 반도체 칩(115Lb)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170b’)에 대한 보다 상세한 설명은 후술된다.
실시예 5
도 3a는 본 발명의 기술적 사상의 제5 실시예에 의한 패키지 적층 구조(100c)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100c)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 3a를 참조하면, 본 발명의 기술적 사상의 제5 실시예에 의한 패키지 적층 구조(100c)는 하부 패키지(105Lc), 상부 패키지(105Uc), 비아 플러그(120c), 고정부(170c) 및 칩패키지 연결부(135Uc; chippackage connector)를 포함할 수 있다.
상기 하부 패키지(105Lc)는 칩 비아 플러그(155c, chip via plug)를 포함하는 하부 반도체 칩(115Lc)을 포함할 수 있다. 상기 칩 비아 플러그(155c)는 상기 하부 반도체 칩(115Lc)의 내부를 수직으로 관통할 수 있다. 상기 칩 비아 플러그(155c)는 통상적으로 알려진 실리콘 관통 비아(TSV; through silicon via)로 이해될 수 있다. 상기 칩 비아 플러그(155c)는 금속을 포함할 수 있다. 상기 칩 비아 플러그(155c)는 상기 하부 본더(135Lc)와 전기적 및/또는 물리적으로 연결될 수 있다.
상기 상부 패키지 기판(110Uc)은 하부 표면 상에 형성된 칩패키지 연결부 랜드(130Uc)을 포함할 수 있다. 상기 칩패키지 연결부 랜드(130Uc)는 본 발명의 다른 실시예들에서 설명된 상부 비아 플러그 랜드들을 참조하여 이해될 수 있다.
상기 칩 비아 플러그(155c)는 칩패키지 연결부(135Uc)를 통해 상기 칩패키지 연결부 랜드(130Uc)와 전기적으로 연결될 수 있다. 상기 칩패키지 연결부(135Uc)는 금속 또는 솔더 물질을 포함할 수 있다.
도면에 예시되었듯이, 상기 칩 비아 플러그(155c)와 하부 본더(135Lc)는 1:1로 연결되지 않을 수도 있다. 예를 들어, 상기 하나의 칩 비아 플러그(155c)가 복수 개의 하부 본더(135Lc)와 전기적으로 연결될 수 있다. 반대로, 복수 개의 칩 비아 플러그(155c)가 하나의 칩 본더(135Lc)와 전기적으로 연결될 수 있다. 예를 들어, 상기 칩 비아 플러그(155c) 및 상기 칩 본더(135Lc)가 공급 전압 또는 접지 전압과 같이 동일한 전기적 신호를 전달하는 경우, 또는 하나의 상기 칩 본더(135Lc)로부터 전달되는 전기적 신호가 둘 이상으로 분리되는 경우, 복수 개의 상기 칩 비아 플러그(155c)가 하나의 상기 하부 본더(135Lc)와 연결되거나, 반대로 하나의 상기 칩 비아 플러그(155c)가 복수 개의 상기 하부 본더(135Lc)와 될 수 있다.
상기 칩패키지 연결부 랜드(130Uc)는 상기 상부 본드 핑거(140c)와 전기적으로 연결될 수 있다.
상기 칩 비아 플러그(155c)는 공급 전압 또는 접지 전압을 전달할 수 있고, 상기 비아 플러그(120c)는 명령 신호 또는 데이터 신호 등을 전달할 수 있다.
상기 하부 반도체 칩(115Lc)의 상부 표면이 하부 몰딩재(160Lc)로 덮이지 않고 노출될 수 있으므로, 상기 칩패키지 연결부(135Uc)도 상기 하부 몰딩재(160Lc)에 의해 감싸이지 않고 노출될 수 있다.
고정부(170c)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 6
도 3b는 본 발명의 기술적 사상의 제6 실시예에 의한 패키지 적층 구조(100c’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 3b를 참조하면, 본 발명의 기술적 사상의 제6 실시예에 의한 패키지 적층 구조(100c’)는 제5 실시예에 의한 패키지 적층 구조(100c)와 비교하여, 상기 하부 반도체 칩(115Lc)과 상기 상부 패키지 기판(110Uc) 사이에 형성된 중앙 고정부(170c’)를 더 포함할 수 있다. 상기 중앙 고정부(170c’)는 상기 하부 반도체 칩(115Lc)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170c’)는 상기 칩패키지 연결부(135Uc)의 측면을 감쌀 수 있다. 상기 중앙 고정부(170c’)에 대한 보다 상세한 설명은 후술된다.
실시예 7
도 4a는 본 발명의 기술적 사상의 제7 실시예에 의한 패키지 적층 구조(100d)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100d)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 4a를 참조하면, 본 발명의 기술적 사상의 제7 실시예에 의한 패키지 적층 구조(100d)는 하부 패키지(105Ld), 상부 패키지(105Ld), 비아 플러그(120d), 고정부(170d), 및 칩패키지 연결부(135Ud)를 포함할 수 있다.
상기 하부 패키지(105Ld)는 칩 비아 플러그(155d)를 포함하는 하부 반도체 칩(115Ld)을 포함할 수 있다. 상기 상부 패키지 기판(110Ud)은 하면 상에 형성된 칩패키지 연결부 랜드(130Ud)를 포함할 수 있다.
상기 칩패키지 연결부(135Ud)의 측면의 일부가 하부 몰딩재(160Ld)에 감싸일 수 있다. 또는, 상기 칩패키지 연결부(135Ud)의 측면의 일부가 상기 하부 몰딩재(160Ld)로 감싸이지 않고 노출될 수 있다. 즉, 하부 반도체 칩(115Ld)의 상부 표면이 노출되지 않고 상기 하부 몰딩재(160Ld)로 덮일 수 있다.
본 실시예에서, 상기 칩패키지 연결부(135Ud)는 도 3에 도시된 상기 패키지 적층 구조(100c)의 상기 칩패키지 연결부(135Uc)보다 체적이 클 수 있다. 이것은, 상부 패키지 기판(110Ud) 하부 표면 또는 칩패키지 연결부 랜드(130Ud)로부터 상기 하부 반도체 칩(115Ld)의 상부 표면의 거리가 상기 제3 실시예에 의한 패키지 적층 구조(100c)에서 상기 상부 패키지 기판(110Uc)의 하부 표면 또는 상기 칩패키지 연결부 랜드(130Uc)로부터 상기 하부 반도체 칩(115Lc)의 상부 표면의 거리보다 클 수 있기 때문이다.
고정부(170d)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을을 참조하여 이해될 수 있을 것이다.
실시예 8
도 4b는 본 발명의 기술적 사상의 제8 실시예에 의한 패키지 적층 구조(100d’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 4b를 참조하면, 본 발명의 기술적 사상의 제8 실시예에 의한 패키지 적층 구조(100d’)는 제7 실시예에 의한 패키지 적층 구조(100d)와 비교하여, 상기 하부 몰딩재(160Ld)와 상기 상부 패키지 기판(110Ud) 사이에 형성된 중앙 고정부(170d’)를 더 포함할 수 있다. 상기 중앙 고정부(170d’)는 상기 하부 반도체 칩(115La)의 상부 표면의 일부 또는 전부와 중첩될 수 있다. 상기 중앙 고정부(170d’)는 상기 칩패키지 연결부(135Ud)의 측면을 감쌀 수 있다. 상기 중앙 고정부(170d’)에 대한 보다 상세한 설명은 후술된다.
실시예 9
도 5a는 본 발명의 기술적 사상의 제9 실시예에 의한 패키지 적층 구조(100e)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100e)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 5a를 참조하면, 본 발명의 기술적 사상의 제9 실시예에 의한 패키지 적층 구조(100e)는, 하부 패키지(105Le), 상부 패키지(105Ue), 비아 플러그(120e) 및 고정부(170e)를 포함할 수 있다.
상기 하부 패키지(105Le)는 상부 표면이 노출된 하부 반도체 칩(115Le)을 포함할 수 있다. 즉, 상기 하부 반도체 칩(115Le)의 상부 표면은 하부 몰딩재(160Le)로 덮이지 않고 노출될 수 있다.
상기 상부 패키지(105Ue)는 다수 개의 상부 반도체 칩들(115Ue, 116Ue, 117Ue)을 포함할 수 있다. 상기 다수 개의 반도체 칩들(115Ue, 116Ue, 117Ue)은 각각 메모리 칩들을 포함할 수 있다. 도면에는 세 개의 반도체 칩들(115Ue, 116Ue, 117Ue)만이 예시되었으나, 둘 또는 넷 이상의 반도체 칩들이 적층될 수 있다. 상기 상부 반도체 칩들(115Ue, 116Ue, 117Ue)은 모두 동일한 규격을 가질 수도 있고, 하나 이상이 다른 규격을 가질 수도 있다. 예를 들어, 어느 하나는 DRAM 칩을 포함할 수 있고, 어느 하나는 FLASH 칩을 포함할 수도 있고, 또는, 어느 하나는 PRAM, MRAM 같은 저항성 메모리 칩을 포함할 수도 있고, 전자 기계적 메모리 칩, SRAM 칩, 탄소 나노 튜브 칩 또는 기타 메모리 칩을 포함할 수 있다.
상부 패키지 기판(110Ue)은 다수 개의 본드 핑거들(140e, 141e, 142e, 143e)을 포함할 수 있고, 상기 다수 개의 상부 반도체 칩들(115Ue, 116Ue, 117Ue)은 각각 다수 개의 칩 패드들(145e1, 145e2, 146e1, 146e2, 147e1, 147e2)을 포함할 수 있다.
도면의 왼 쪽에 도시된 것처럼, 하나의 본드 핑거(140e)와 다수 개의 칩 패드들(145e1, 146e1, 147e1)이 전기적으로 연결될 수 있다. 또는, 도면의 오른 쪽에 도시된 것처럼, 상기 일부의 본드 핑거들(141e, 142e, 143e)과 상기 일부의 칩 패드들(146e, 147e, 148e)이 각각 일대 일로 대응될 수 있다. 물론, 두 경우가 동시에 적용될 수도 있다.
상기 본드 핑거들(140e, 141e, 142e, 143e)과 상기 칩 패드들(145e1, 145e2, 146e1, 146e2, 147e1, 147e2)은 각각 본딩 와이어들(150e1150e6)에 의해 전기적으로 연결될 수 있다.
고정부(170e)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 10
도 5b는 본 발명의 기술적 사상의 제10 실시예에 의한 패키지 적층 구조(100e’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 5b를 참조하면, 본 발명의 기술적 사상의 제10 실시예에 의한 패키지 적층 구조(100e’)는 제9 실시예에 의한 패키지 적층 구조(100e)와 비교하여, 상기 하부 반도체 칩(115Le)과 상기 상부 패키지 기판(110Ue) 사이에 형성된 중앙 고정부(170e’)를 더 포함할 수 있다. 상기 중앙 고정부(170e’)는 상기 하부 반도체 칩(115Le)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170e’)에 대한 보다 상세한 설명은 후술된다.
실시예 11
도 6a는 본 발명의 기술적 사상의 제11 실시예에 의한 패키지 적층 구조(100f)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100f)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 6a를 참조하면, 본 발명의 기술적 사상의 제11 실시예에 의한 패키지 적층 구조(100f)는, 하부 패키지(105Lf), 상부 패키지(105Uf), 비아 플러그(120f) 및 고정부(170f)를 포함할 수 있다.
상기 하부 패키지(105Lf)는 하부 몰딩재(160Lf)로 상부 표면이 덮인 하부 반도체 칩(115Lf)을 포함할 수 있다.
상기 상부 패키지(105Uf)는 다수 개의 상부 반도체 칩들(115Uf, 116Uf, 117Uf)을 포함할 수 있다. 상기 다수 개의 반도체 칩들(115Uf, 116Uf, 117Uf) 및 그 전기적 연결 상태들은 도 5a의 설명들을 참조하여 이해될 수 있다.
고정부(170f)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 12
도 6b는 본 발명의 기술적 사상의 제12 실시예에 의한 패키지 적층 구조(100f’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 6b를 참조하면, 본 발명의 기술적 사상의 제12 실시예에 의한 패키지 적층 구조(100f’)는 제11 실시예에 의한 패키지 적층 구조(100f)와 비교하여, 상기 하부 몰딩재(160Lf)와 상기 상부 패키지 기판(110Uf) 사이에 형성된 중앙 고정부(170f’)를 더 포함할 수 있다. 상기 중앙 고정부(170f’)는 상기 하부 반도체 칩(115Lf)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170f’)에 대한 보다 상세한 설명은 후술된다.
실시예 13
도 7a는 본 발명의 기술적 사상의 제13 실시예에 의한 패키지 적층 구조(100g)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100g)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 7a를 참조하면, 본 발명의 기술적 사상의 제13 실시예에 의한 패키지 적층 구조(100g)는, 하부 패키지(105Lg), 상부 패키지(105Ug), 비아 플러그(120g), 고정부(170g) 및 칩패키지 연결부(135Ug)를 포함할 수 있다.
상기 하부 패키지(105Lg)는 상면이 노출된 하부 반도체 칩(115Lg)을 포함할 수 있다. 상기 하부 반도체 칩(115Lg)은 칩 비아 플러그(155g)를 포함할 수 있다.
상기 상부 패키지 기판(110Ug)은 칩패키지 연결부 랜드(130Ug)를 포함할 수 있다.
상기 칩패키지 연결부 랜드(130Ug)는 상기 칩 비아 플러그(155g)를 칩패키지 연결부(135Ug)와 전기적으로 연결시킬 수 있다.
상기 상부 패키지(105Ug)는 다수 개의 상부 반도체 칩들(115Ug, 116Ug, 117Ug)을 포함할 수 있다. 상기 다수 개의 반도체 칩들(115Ug, 116Ug, 117Ug) 및 그 전기적 연결 상태들은 도 5a와 비교하여, 특정한 단면에서, 각 본드 핑거들(140g)과 각 칩 패드들(145g)이 각각 본딩 와이어들(150g)을 통해 일대 일로 전기적으로 연결될 수도 있다는 것을 보인다. 물론, 다른 단면에서는 상기 도 5 a또는 도 6b과 같은 모양이 보일 수도 있다. 두 응용 실시예들은 서로 호환될 수 있다.
고정부(170g)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 14
도 7b는 본 발명의 기술적 사상의 제14 실시예에 의한 패키지 적층 구조(100g’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 7b를 참조하면, 본 발명의 기술적 사상의 제14 실시예에 의한 패키지 적층 구조(100g’)는 제13 실시예에 의한 패키지 적층 구조(100g)와 비교하여, 상기 하부 반도체 칩(115Lg)과 상기 상부 패키지 기판(110Ug) 사이에 형성된 중앙 고정부(170g’)를 더 포함할 수 있다. 상기 중앙 고정부(170g’)는 상기 하부 반도체 칩(115Lg)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170g’)는 상기 칩패키지 연결부(135Ug)의 측면을 감쌀 수 있다. 상기 중앙 고정부(170g’)에 대한 보다 상세한 설명은 후술된다.
실시예 15
도 8a는 본 발명의 기술적 사상의 제15 실시예에 의한 패키지 적층 구조(100h)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100h)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 8a를 참조하면, 본 발명의 기술적 사상의 제15 실시예에 의한 패키지 적층 구조(100h)는, 하부 패키지(105Lh), 상부 패키지(105Uh), 비아 플러그(120h), 고정부(170h) 및 칩패키지 연결부(135Uh)를 포함할 수 있다.
상기 하부 패키지(105Lh)는 상부 표면이 노출되지 않은 하부 반도체 칩(115Lh)을 포함할 수 있다. 즉, 상기 하부 반도체 칩(115Lh)의 상부 표면은 하부 몰딩재(160Lh)로 덮일 수 있다. 상기 하부 반도체 칩(115Lh)은 칩 비아 플러그(155h)를 포함할 수 있다.
상기 상부 패키지(105Uh)는 상부 패키지 기판(110Uh)을 포함할 수 있다. 상기 상부 패키지 기판(110Uh)은 하면에 칩패키지 연결부 랜드(130Uh)를 포함할 수 있다. 상기 상부 패키지(105Uh)는 다수 개의 상부 반도체 칩들(115Uh, 116Uh, 117Uh)을 포함할 수 있다. 상기 다수 개의 반도체 칩들(115Uh, 116Uh, 117Uh) 및 그 전기적 연결 상태들은 도 7a의 설명들을 참조하여 이해될 수 있다.
상기 칩패키지 연결부(135Uh)는 상기 칩 비아 플러그(155h)를 상기 칩패키지 연결부 랜드(130Uh)와 전기적으로 연결할 수 있다.
상기 칩패키지 연결부(135Uh)는 도 7a에 도시된 상기 칩패키지 연결부(135Ug)보다 클 수 있다.
고정부(170h)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 16
도 8b는 본 발명의 기술적 사상의 제16 실시예에 의한 패키지 적층 구조(100h’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 8b를 참조하면, 본 발명의 기술적 사상의 제16 실시예에 의한 패키지 적층 구조(100h’)는 제15 실시예에 의한 패키지 적층 구조(100h)와 비교하여, 상기 하부 몰딩재(160Lh)와 상기 상부 패키지 기판(110Uh) 사이에 형성된 중앙 고정부(170h’)를 더 포함할 수 있다. 상기 중앙 고정부(170h’)는 상기 하부 반도체 칩(115Lh)의 상부 표면의 일부 또는 전부와 중첩될 수 있다. 상기 중앙 고정부(170h’)는 상기 칩패키지 연결부(135Uh)의 측면을 감쌀 수 있다. 상기 중앙 고정부(170h’)에 대한 보다 상세한 설명은 후술된다.
실시예 17
도 9a는 본 발명의 기술적 사상의 제17 실시예에 의한 패키지 적층 구조(100i)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100i)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 9a를 참조하면, 본 발명의 기술적 사상의 제17 실시예에 의한 패키지 적층 구조(100i)는, 하부 패키지(105Li), 상부 패키지(105Ui), 비아 플러그(120i), 및 고정부(170i)를 포함할 수 있다.
상기 하부 패키지(105Li)는 하부 패키지 기판(110Li), 상기 하부 패키지 기판(110Li) 상에 형성된 하부 반도체 칩(115Li), 및 상기 하부 반도체 칩(115Li)을 감싸는 하부 몰딩재(160Li)를 포함할 수 있다.
상기 하부 패키지 기판(110Li)과 상기 하부 반도체 칩(115Li)은 하부 본드 핑거(140Li), 하부 칩 패드(145Li) 및 하부 본딩 와이어(150Li)를 통해 전기적으로 연결될 수 있다.
상기 상부 패키지(105Ui)는 상부 패키지 기판(110Ui), 상기 상부 패키지 기판(110Ui) 상에 형성된 상부 반도체 칩(115Ui), 및 상기 상부 반도체 칩(115Ui)을 감싸는 상부 몰딩재(160Ui)를 포함할 수 있다.
상기 상부 패키지 기판(110Ui)과 상기 상부 반도체 칩(115Ui)은 상부 본드 핑거(140Ui), 상부 칩 패드(145Ui) 및 상부 본딩 와이어(150Ui)를 통해 전기적으로 연결될 수 있다.
상기 하부 반도체 칩(115Li) 및 상기 상부 반도체 칩(115Ui)은 각각 메모리 소자를 포함할 수 있다.
상기 고정부(170i)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 18
도 9b는 본 발명의 기술적 사상의 제18 실시예에 의한 패키지 적층 구조(100i’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 9b를 참조하면, 본 발명의 기술적 사상의 제18 실시예에 의한 패키지 적층 구조(100i’)는 제17 실시예에 의한 패키지 적층 구조(100i)와 비교하여, 상기 하부 몰딩재(160Li)와 상기 상부 패키지 기판(110Ui) 사이에 형성된 중앙 고정부(170i’)를 더 포함할 수 있다. 상기 중앙 고정부(170i’)는 상기 하부 반도체 칩(115Li)의 상부 표면의 일부 또는 전부와 중첩될 수 있다. 상기 중앙 고정부(170i’)에 대한 보다 상세한 설명은 후술된다.
실시예 19
도 10a는 본 발명의 기술적 사상의 제19 실시예에 의한 패키지 적층 구조(100j)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100j)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 10a를 참조하면, 본 발명의 기술적 사상의 제19 실시예에 의한 패키지 적층 구조(100j)는, 하부 패키지(105Lj), 상부 패키지(105Uj), 비아 플러그(120j), 및 고정부(170j)를 포함할 수 있다.
상기 하부 패키지(105Lj)는 하부 패키지 기판(110Lj), 상기 하부 패키지 기판(110Lj) 상에 형성된 하부 반도체 칩(115Lj), 및 상기 하부 반도체 칩(115Lj)을 감싸는 하부 몰딩재(160Lj)를 포함할 수 있다.
상기 하부 패키지 기판(110Lj)과 상기 하부 반도체 칩(115Lj)은 하부 본드 핑거(140Lj), 하부 칩 패드(145Lj) 및 하부 본딩 와이어(150Lj)를 통해 전기적으로 연결될 수 있다.
상기 상부 패키지(105Uj)는 상부 패키지 기판(110Uj), 상기 상부 패키지 기판(110Uj) 상에 형성된 다수 개의 상부 반도체 칩들(115Uj, 116Uj, 117Uj), 및 상기 상부 반도체 칩들(115Uj, 116Uj, 117Uj))을 감싸는 상부 몰딩재(160Ui)를 포함할 수 있다.
상기 상부 패키지 기판(110Uj)과 상기 상부 반도체 칩들(115Uj, 116Uj, 117Uj)은 상부 본드 핑거들(140Uj, 141Uj, 142Uj, 143Uj), 상부 칩 패드들(145Uj1, 146Uj1, 147Uj1, 145Uj2, 146Uj2, 147Uj2) 및 상부 본딩 와이어들(150Uj1150Uj6)를 통해 전기적으로 연결될 수 있다.
상기 하부 반도체 칩(115Lj) 및 상기 상부 반도체 칩들(115Ui, 116Uj, 117Uj)은 각각 메모리 소자를 포함할 수 있다.
앞서 제1 실시예에 의한 패키지 적층 구조(100a)를 설명하면서 언급되었듯이, 제2 내지 제18 실시예들에 의한 패키지 적층 구조들(100a’100j’)도 반도체 기판들과 반도체 칩들의 사이에 언더필 물질들을 더 포함할 수 있다.
상기 고정부(170j)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 20
도 10b는 본 발명의 기술적 사상의 제20 실시예에 의한 패키지 적층 구조(100j’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 10b를 참조하면, 본 발명의 기술적 사상의 제20 실시예에 의한 패키지 적층 구조(100j’)는 제19 실시예에 의한 패키지 적층 구조(100j)와 비교하여, 상기 하부 몰딩재(160Lj)와 상기 상부 패키지 기판(110Uj) 사이에 형성된 중앙 고정부(170j’)를 더 포함할 수 있다. 상기 중앙 고정부(170j’)는 상기 하부 반도체 칩(115Lj)와 일부 또는 전부가 중첩될 수 있다. 상기 중앙 고정부(170j’)에 대한 보다 상세한 설명은 후술된다.
실시예 21
도 11a는 본 발명의 기술적 사상의 제21 실시예에 의한 패키지 적층 구조(100k)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100k)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들에 대해서만 설명된다.
도 11a를 참조하면, 본 발명의 기술적 사상의 제21 실시예에 의한 패키지 적층 구조(100k)는, 하부 패키지(105Lk), 상부 패키지(105Uk), 비아 플러그(120k), 및 고정부(170k)를 포함할 수 있다.
상기 하부 패키지(105Lk)는 하부 패키지 기판(110Lk), 상기 하부 패키지 기판(110Lk) 상에 형성된 하부 반도체 칩(115Lk), 및 하부 본더(135Lk)를 포함할 수 있다.
상기 하부 반도체 칩(115Lk)의 주변에 에어 스페이스(AS)가 형성될 수 있다. 즉, 상기 에어 스페이스(AS)는 상기 하부 반도체 칩(116Lk)의 측면부에 형성될 수 있다. 또는 상기 에어 스페이스(AS)는 상기 하부 반도체 칩(116Lk)의 상부에도 형성될 수 있다.
상기 하부 패키지(105Lk)는 상기 하부 패키지 기판(110Lk)과 상기 하부 반도체 칩(115Lk)의 사이에 개재되어 상기 하부 본더(135Lk)의 측면을 감싸는 하부 언더필 물질(165Lk)을 더 포함할 수 있다. 상기 하부 언더필 물질(165Lk)은 상기 하부 반도체 칩(115Lk)를 상기 하부 패키지 기판(110Lk)에 접착시킬 수 있고, 상기 하부 본더(135Lk)의 주변을 감쌀 수 있다. 상기 하부 언더필 물질(165Lk)은 접착성을 가진 열 경화성 물질을 포함할 수 있다. 예를 들어, 다이 접착 필름 또는 에폭시를 포함하는 수지 등을 포함할 수 있다.
상기 상부 패키지(105Uk)는 상부 패키지 기판(110Uk) 및 상기 상부 패키지 기판(110Uk) 상에 형성된 상부 반도체 칩(115Uk)을 포함할 수 있다. 상기 상부 패키지(105Uk)는 상기 상부 패키지 기판(110Uk)과 상기 상부 반도체 칩(115Uk) 사이에 형성된 상부 언더필 물질(165Uk)을 더 포함할 수 있다. 상기 상부 언더필 물질(165Uk)은 상기 하부 언더필 물질(165Lk)과 동일한 물질을 포함할 수 있다.
상기 상부 반도체 칩(115Uk)은 상부 몰딩재(160Uk)로 감싸일 수 있다.
상기 비아 플러그(120k)는 금속 또는 솔더 물질을 포함할 수 있다. 도시되지는 않았으나, 상기 비아 플러그(120k)는 기둥 또는 메사 형태의 금속 구조물을 포함할 수도 있다. 상기 금속 구조물은 구리 또는 니켈을 포함할 수 있다.
상기 고정부(170k)는 상기 하부 패키지(105Lk)와 상기 상부 패키지(105Uk) 사이에 형성되어 상기 하부 패키지(105Lk)와 상기 상부 패키지(105Uk)를 고정시킬 수 있다. 상세하게, 상기 고정부(170k)는 상기 하부 패키지 기판(110Lk)과 상기 상부 패키지 기판(110Uk)의 사이에 형성되어 상기 하부 패키지 기판(110Lk)과 상기 상부 패키지 기판(110Uk)을 고정시킬 수 있다. 상기 고정부(170k)는 하나 이상의 상기 비아 플러그(120k)의 측면을 감쌀 수 있다. 상기 고정부(170k)는 상기 상부 패키지 기판(110Uk)의 측면 상으로 연장, 형성될 수 있다. 또는 상기 고정부(170k)는 상기 하부 패키지 기판(110Lk)의 측면 및/또는 상기 상부 패키지 기판(110Uk)의 측면의 외부로 돌출할 수 있다. 상기 고정부(170k)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 이 다양한 응용 실시예들은 상세하게 후술된다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 22
도 11b는 본 발명의 기술적 사상의 제22 실시예에 의한 패키지 적층 구조(100k’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 11b를 참조하면, 본 발명의 기술적 사상의 제22 실시예에 의한 패키지 적층 구조(100k’)는 제21 실시예에 의한 패키지 적층 구조(100k)와 비교하여, 상기 하부 반도체 칩(115Lk)과 상기 상부 패키지 기판(110Uk) 사이에 형성된 중앙 고정부(170k’)를 더 포함할 수 있다. 상기 중앙 고정부(170k’)는 상기 하부 반도체 칩(115Lk)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170k’)에 대한 보다 상세한 설명은 후술된다.
실시예 23
도 12a는 본 발명의 기술적 사상의 제23 실시예에 의한 패키지 적층 구조(100l)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100l)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들이 주로 설명된다.
도 12a를 참조하면, 본 발명의 기술적 사상의 제23 실시예에 의한 패키지 적층 구조(100l)는, 하부 패키지(105Ll), 상부 패키지(105Ul), 비아 플러그(120l), 고정부(170l), 및 칩패키지 연결부(135Ul)를 포함할 수 있다.
상기 하부 패키지(105Ll)는 하부 패키지 기판(110Ll), 상기 하부 패키지 기판(110Ll) 상에 형성된 하부 반도체 칩(115Ll), 및 하부 본더(135Ll)를 포함할 수 있다.
상기 하부 반도체 칩(115Ll)의 주변에 에어 스페이스(AS)가 형성될 수 있다.
상기 하부 패키지(105Ll)는 상기 하부 패키지 기판(110Ll)과 상기 하부 반도체 칩(115Ll)의 사이에 개재되어 상기 하부 본더(135Ll)의 측면을 감싸는 하부 언더필 물질(165Ll)을 더 포함할 수 있다.
상기 하부 반도체 칩(115Ll)은 칩 비아 플러그(155l)를 포함할 수 있다. 상기 칩 비아 플러그(155l)는 상기 하부 본더(135Ll)를 상기 칩패키지 연결부(135Ul)와 전기적으로 연결시킬 수 있다. 상기 상부 패키지 기판(110Ul)은 칩패키지 연결부 랜드(130Ul)를 더 포함할 수 있다. 상기 칩패키지 연결부(135Ul)는 상기 칩 비아 플러그(155l)와 상기 칩패키지 연결부 랜드(130Ul)를 전기적으로 연결할 수 있다.
상기 상부 패키지(105Ul)는 상부 패키지 기판(110Ul) 및 상기 상부 패키지 기판(110Ul) 상에 형성된 상부 반도체 칩(115Ul)을 포함할 수 있다. 상기 상부 패키지(105Ul)는 상기 상부 패키지 기판(110Ul)과 상기 상부 반도체 칩(115Ul) 사이에 형성된 상부 언더필 물질(165Ul)을 더 포함할 수 있다. 상기 상부 반도체 칩(115Ul)은 상부 몰딩재(160Ul)로 감싸일 수 있다.
상기 비아 플러그(120l) 및 상기 고정부(170l)는 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 24
도 12b는 본 발명의 기술적 사상의 제24 실시예에 의한 패키지 적층 구조(100l’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 12b를 참조하면, 본 발명의 기술적 사상의 제24 실시예에 의한 패키지 적층 구조(100l’)는 제23 실시예에 의한 패키지 적층 구조(100l)와 비교하여, 상기 하부 반도체 칩(115Ll)과 상기 상부 패키지 기판(110Ul) 사이에 형성된 중앙 고정부(170l’)를 더 포함할 수 있다. 상기 중앙 고정부(170l’)는 상기 하부 반도체 칩(115Ll)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170l’)는 상기 칩패키지 연결부(135Ul)의 측면을 감쌀 수 있다. 상기 중앙 고정부(170l’)에 대한 보다 상세한 설명은 후술된다.
실시예 25
도 13a는 본 발명의 기술적 사상의 제25 실시예에 의한 패키지 적층 구조(100m)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100m)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들이 주로 설명된다.
도 13a를 참조하면, 본 발명의 기술적 사상의 제25 실시예에 의한 패키지 적층 구조(100m)는, 하부 패키지(105Lm), 상부 패키지(105Um), 비아 플러그(120m), 및 고정부(170m)를 포함할 수 있다.
상기 하부 패키지(105Lm)는 하부 패키지 기판(110Lm), 상기 하부 패키지 기판(110Lm) 상에 형성된 하부 반도체 칩(115Lm), 및 하부 본더(135Lm)를 포함할 수 있다.
상기 하부 반도체 칩(115Lm)의 주변에 에어 스페이스(AS)가 형성될 수 있다.
상기 하부 패키지(105Lm)는 상기 하부 패키지 기판(110Lm)과 상기 하부 반도체 칩(115Lm)의 사이에 개재되어 상기 하부 본더(135Lm)의 측면을 감싸는 하부 언더필 물질(165Lm)을 더 포함할 수 있다.
상기 상부 패키지(105Um)는 상부 패키지 기판(110Um) 및 상기 상부 패키지 기판(110Um) 상에 형성된 다수 개의 상부 반도체 칩들(115Um, 116Um, 117Um)을 포함할 수 있다.
상기 상부 패키지(105Um)는 상기 상부 패키지 기판(110Um)과 상기 최하위에 위치한 상부 반도체 칩(115Um)의 사이 및 상기 상부 반도체 칩들(115Um, 116Um, 117Um)의 사이에 형성된 상부 언더필 물질(165Um)을 더 포함할 수 있다.
상기 상부 반도체 칩들(115Um, 116Um, 117Um)은 상부 몰딩재(160Um)로 감싸일 수 있다.
상기 하부 패키지 기판(110Lm)과 상기 하부 반도체 칩(115Lm)의 전기적 연결 및 상기 상부 패키지 기판(110Um)과 상기 반도체 칩들(115Um, 116Um, 117Um)의 전기적 연결은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
상기 비아 플러그(120m) 및 상기 고정부(170m)도 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 26
도 13b는 본 발명의 기술적 사상의 제26 실시예에 의한 패키지 적층 구조(100m’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 13b를 참조하면, 본 발명의 기술적 사상의 제26 실시예에 의한 패키지 적층 구조(100m’)는 제25 실시예에 의한 패키지 적층 구조(100m)와 비교하여, 상기 하부 반도체 칩(115Lm)과 상기 상부 패키지 기판(110Um) 사이에 형성된 중앙 고정부(170m’)를 더 포함할 수 있다. 상기 중앙 고정부(170m’)는 상기 하부 반도체 칩(115Lm)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170m’)에 대한 보다 상세한 설명은 후술된다.
실시예 27
도 14a는 본 발명의 기술적 사상의 제27 실시예에 의한 패키지 적층 구조(100n)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100n)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들이 주로 설명된다.
도 14a를 참조하면, 본 발명의 기술적 사상의 제27 실시예에 의한 패키지 적층 구조(100n)는, 하부 패키지(105Ln), 상부 패키지(105Un), 비아 플러그(120n), 고정부(170n), 하부 본더(135Ln), 및 칩패키지 연결부(135Un)를 포함할 수 있다.
상기 하부 패키지(105Ln)는 하부 패키지 기판(110Ln), 상기 하부 패키지 기판(110Ln) 상에 형성된 하부 반도체 칩(115Ln), 및 하부 본더(135Ln)를 포함할 수 있다.
상기 하부 반도체 칩(115Ln)의 주변에 에어 스페이스(AS)가 형성될 수 있다.
상기 하부 반도체 패키지(105Ln)은 상기 하부 패키지 기판(110Ln)과 상기 하부 반도체 칩(115Ln)의 사이에 개재되어 상기 하부 본더(135Ln)의 측면을 감싸는 하부 언더필 물질(165Ln)을 더 포함할 수 있다.
상기 하부 반도체 칩(115Ln)은 칩 비아 플러그(155n)를 포함할 수 있다. 상기 칩 비아 플러그(155n)는 상기 하부 본더(135Ln)를 상기 칩패키지 연결부(135Un)와 전기적으로 연결시킬 수 있다. 상기 상부 패키지 기판(110Un)은 칩패키지 연결부 랜드(130Un)를 더 포함할 수 있다. 상기 칩패키지 연결부(135Un)는 상기 칩 비아 플러그(155n)와 상기 칩패키지 연결부 랜드(130Un)를 전기적으로 연결할 수 있다.
상기 상부 패키지(105Un)는 상부 패키지 기판(110Un) 및 상기 상부 패키지 기판(110Un) 상에 형성된 다수 개의 상부 반도체 칩들(115Un, 116Un, 117Un)을 포함할 수 있다. 상기 상부 패키지(105Un)는 상기 상부 패키지 기판(110Un)과 상기 최하위에 위치한 상부 반도체 칩(115Un)의 사이 및 상기 상부 반도체 칩들(115Un, 116Un, 117Un)의 사이에 형성된 상부 언더필 물질(165Un)을 더 포함할 수 있다. 상기 상부 반도체 칩들(115Un, 116Un, 117Un)은 상부 몰딩재(160Un)로 감싸일 수 있다.
상기 하부 패키지 기판(110Ln)과 상기 하부 반도체 칩(115Ln)의 전기적 연결 및 상기 상부 패키지 기판(110Un)과 상기 반도체 칩들(115Un, 116Un, 117Un)의 전기적 연결들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
상기 비아 플러그(120n) 및 상기 고정부(170n)도 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 28
도 14b는 본 발명의 기술적 사상의 제28 실시예에 의한 패키지 적층 구조(100n’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 14b를 참조하면, 본 발명의 기술적 사상의 제28 실시예에 의한 패키지 적층 구조(100n’)는 제27 실시예에 의한 패키지 적층 구조(100n)와 비교하여, 상기 하부 반도체 칩(115Ln)과 상기 상부 패키지 기판(110Un) 사이에 형성된 중앙 고정부(170n’)를 더 포함할 수 있다. 상기 중앙 고정부(170n’)는 상기 하부 반도체 칩(115Ln)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170n’)는 상기 칩패키지 연결부(135Un)의 측면을 감쌀 수 있다. 상기 중앙 고정부(170n’)에 대한 보다 상세한 설명은 후술된다.
실시예 29
도 15a는 본 발명의 기술적 사상의 제29 실시예에 의한 패키지 적층 구조(100o)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100o)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들이 주로 설명된다.
도 15a를 참조하면, 본 발명의 기술적 사상의 제29 실시예에 의한 패키지 적층 구조(100o)는, 하부 패키지(105Lo), 상부 패키지(105Uo), 비아 플러그(120o), 및 고정부(170o)를 포함할 수 있다.
상기 하부 패키지(105Lo)는 하부 패키지 기판(110Lo) 및 상기 하부 패키지 기판(110Lo) 상에 형성된 하부 반도체 칩(115Lo)을 포함할 수 있다. 상기 하부 반도체 칩(115Lo)의 주변에 에어 스페이스(AS)가 형성될 수 있다. 상기 하부 반도체 칩(115Lo)은 상기 하부 패키지 기판(110Lo)과 와이어 본딩 구조에 의해 전기적으로 연결될 수 있다. 이에 대한 설명은 본 명세서의 다른 실시예들에서 충분히 이해될 수 있을 것이므로, 상세한 설명이 생략된다.
상기 상부 패키지(105Uo)는 상부 패키지 기판(110Uo) 및 상기 상부 패키지 기판(110Uo) 상에 형성된 상부 반도체 칩(115Uo)을 포함할 수 있다. 상기 상부 반도체 칩(115Lo)은 상부 몰딩재(160Uo)로 감싸일 수 있다.
상기 하부 패키지 기판(110Lo)과 상기 하부 반도체 칩(115Lo)의 전기적 연결 및 상기 상부 패키지 기판(110Uo)과 상기 반도체 칩(115Uo)의 전기적 연결은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
상기 비아 플러그(120o) 및 상기 고정부(170o)도 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 30
도 15b는 본 발명의 기술적 사상의 제30 실시예에 의한 패키지 적층 구조(100o’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 15b를 참조하면, 본 발명의 기술적 사상의 제30 실시예에 의한 패키지 적층 구조(100o’)는 제29 실시예에 의한 패키지 적층 구조(100o)와 비교하여, 상기 하부 반도체 칩(115Lo)과 상기 상부 패키지 기판(110Uo) 사이에 형성된 중앙 고정부(170o’)를 더 포함할 수 있다. 상기 중앙 고정부(170o’)는 상기 하부 반도체 칩(115Lo)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170o’)는 하부 칩 패드(145Lo)의 일부 또는 전부를 덮을 수 있다. 본 실시예에서는 상기 중앙 고정부(170o’)가 상기 하부 칩 패드(145o)를 전부 덮는 것이 예시되었다. 상기 중앙 고정부(170o’)에 대한 보다 상세한 설명은 후술된다.
실시예 31
도 16a는 본 발명의 기술적 사상의 제31 실시예에 의한 패키지 적층 구조(100p)를 개략적으로 도시한 종단면도 또는 측면도이다. 상기 패키지 적층 구조(100p)에 대한 설명은 본 발명의 다른 실시예들에 의한 패키지 적층 구조들과 비교하여, 특징적인 부분들이 주로 설명된다.
도 16a를 참조하면, 본 발명의 기술적 사상의 제31 실시예에 의한 패키지 적층 구조(100p)는, 하부 패키지(105Lp), 상부 패키지(105Up), 비아 플러그(120p), 및 고정부(170p)를 포함할 수 있다.
상기 하부 패키지(105Lp)는 하부 패키지 기판(110Lp) 및 상기 하부 패키지 기판(110Lp) 상에 형성된 하부 반도체 칩(115Lp)을 포함할 수 있다. 상기 하부 반도체 칩(115Lp)의 주변에 에어 스페이스(AS)가 형성될 수 있다.
상기 상부 패키지(105Up)는 상부 패키지 기판(110Up) 및 상기 상부 패키지 기판(110Up) 상에 형성된 다수 개의 상부 반도체 칩들(115Up, 116Up, 117Up)을 포함할 수 있다. 상기 상부 반도체 칩들(115Up, 116Up, 117Up)은 상부 몰딩재(160Up)로 감싸일 수 있다.
상기 하부 패키지 기판(110Lp)과 상기 하부 반도체 칩(115Lp)의 전기적 연결 및 상기 상부 패키지 기판(110Up)과 상기 반도체 칩(115Up, 116Up, 117Up)의 전기적 연결은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
상기 비아 플러그(120p) 및 상기 고정부(170p)도 본 발명의 다른 실시예들을 참조하여 다양하게 형성될 수 있다. 설명되지 않은 구성 요소들은 본 발명의 다른 실시예들을 참조하여 이해될 수 있을 것이다.
실시예 32
도 16b는 본 발명의 기술적 사상의 제32 실시예에 의한 패키지 적층 구조(100p’)를 개략적으로 도시한 종단면도 또는 측면도이다.
도 16b를 참조하면, 본 발명의 기술적 사상의 제32 실시예에 의한 패키지 적층 구조(100p’)는 제31 실시예에 의한 패키지 적층 구조(100p)와 비교하여, 상기 하부 반도체 칩(115Lp)과 상기 상부 패키지 기판(110Up) 사이에 형성된 중앙 고정부(170p’)를 더 포함할 수 있다. 상기 중앙 고정부(170p’)는 상기 하부 반도체 칩(115Lp)의 상부 표면의 일부 또는 전부를 덮을 수 있다. 상기 중앙 고정부(170p’)는 하부 칩 패드(145Lp)의 일부 또는 전부를 덮을 수 있다. 본 실시예에서는 상기 중앙 고정부(170p’)가 상기 하부 칩 패드(145p)의 일부를 덮는 것이 예시되었다. 상기 중앙 고정부(170p’)에 대한 보다 상세한 설명은 후술된다.
본 발명의 기술적 사상에 의한 패키지 적층 구조들은 다양한 단위 패키지들을 포함할 수 있다. 예를 들어, 다양한 BGA (ball grid array)를 포함하는 칩 스케일 패키지(CSP; chip scale package), SDIP(shrink dual inline package), DIP(dual inline package), ZIP(zigzag inline package), SIP(single inline package), PLCC(plastic leaded chip carrier), QFP(quad flat package), SOP(small outline package), SSOP(shrink small outline package), 또는 TSOP(thin small outline package) 등을 포함할 수 있다.
따라서, 특정한 반도체 패키지의 구조가 본 도면에 정확히 도시되지 않았더라도, 본 발명의 기술적 사상이 구현될 수 없는 치명적인 구조적 결함이 없다면, 본 발명의 기술적 사상에 포함될 수 있는 것으로 이해되어야 한다.
실시예 33
도 17a 내지 17i는 본 발명의 기술적 사상의 제33 내지 제41 실시예들에 의한 패키지 적층 구조들(200a200i)의 단면 모습들을 개략적으로 도시한 종단면도 또는 측면도들이다. 본 발명의 기술적 사상에 의한 다른 실시예들에 의한 패키지 적층 구조들에 적용될 수 있는 응용 실시예들인 것으로 이해될 수 있다.
도 17a 내지 17i를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조들(200a200i)은 패키지 기판(210)과 몰딩재(260)의 사이에 형성된 고정부들(270a270i)을 각각 포함할 수 있다. 상기 패키지 기판(210)은 비아 플러그 랜드(225)를 포함할 수 있고, 비아 플러그(220)가 상기 몰딩재(260)를 수직으로 관통하며 상기 비아 플러그 랜드(225)와 전기적 및/또는 물리적으로 연결될 수 있다.
도 17a를 참조하면, 본 발명의 기술적 사상의 제33 실시예에 의한 상기 패키지 적층 구조(200a)는 고정부(270a)를 더 포함할 수 있고, 상기 고정부(270a)는 제1 단부(first end portion)가 상기 패키지 기판(210) 및/또는 상기 몰딩재(260)의 측면으로 연장, 돌출될 수 있고, 제2 단부(second end portion)가 상기 비아 플러그들(220)의 사이에 위치할 수 있다. 상기 고정부(270a)는 하나 이상의 비아 플러그들(220)의 상부 측면들을 직접적으로 덮거나(cover) 둘러쌀(surround) 수 있다.
실시예 34
도 17b를 참조하면, 본 발명의 기술적 사상의 제34 실시예에 의한 패키지 적층 구조(200b)는 고정부들(270b1, 270b2)을 더 포함할 수 있고, 상기 고정부들(270b1, 270b2)은 외측 고정부(270b1)과 내측 고정부(270b2)를 포함할 수 있다. 상기 내측 고정부(270b2)는 상기 비아 플러그들(220)의 사이에 다수 개가 형성될 수 있다. 상기 외측 고정부(270b1)는 제1 단부(first end portion)가 상기 패키지 기판(210) 및 상기 몰딩재(260)의 측면으로 연장, 돌출될 수 있다. 상기 고정부들(270b1, 270b2)은 상기 비아 플러그(220)의 측면과 접촉하지 않을 수 있다.
실시예 35
도 17c를 참조하면, 본 발명의 기술적 사상의 제35 실시예에 의한 패키지 적층 구조(200c)는 고정부(270c)를 더 포함할 수 있고, 상기 고정부(270c)는 제1 단부(first end portion)가 상기 패키지 기판(210) 및 상기 몰딩재(260)의 측면으로 연장, 돌출될 수 있고, 제2 단부(second end portion)가 상기 비아 플러그(220)의 측면과 접촉하지 않을 수 있다.
실시예 36
도 17d를 참조하면, 본 발명의 기술적 사상의 제36 실시예에 의한 패키지 적층 구조(200d)는 고정부(270d)를 더 포함할 수 있고, 상기 고정부(270d)는 제1 단부(first end portion)가 상기 패키지 기판(210) 및 상기 몰딩재(260)의 측면과 정렬될 수 있다. 즉, 상기 고정부(270d)는 상기 패키지 기판(210)의 측면 및/또는 상기 몰딩재(260)의 측면과 동일한 측면을 가질 수 있다.
실시예 37
도 17e를 참조하면, 본 발명의 기술적 사상의 제37 실시예에 의한 패키지 적층 구조(200e)는 고정부(270e)를 더 포함할 수 있고, 상기 고정부(270e)는 제1 단부(first end portion)가 상기 패키지 기판(210) 및 상기 몰딩재(260)의 측면의 외부로 연장되지 않을 수 있다. 즉, 상기 고정부(270e)는 상기 패키지 기판(210)의 측면 및/또는 상기 몰딩재(260)의 측면보다 안쪽에 위치할 수 있다.
실시예 38
도 17f를 참조하면, 본 발명의 기술적 사상의 제38 실시예에 의한 패키지 적층 구조(200f)는 고정부들(270f1, 270f2)을 더 포함할 수 있고, 상기 고정부들(270f1, 270f2)은 외측 고정부(270f1)와 내측 고정부(270f2)를 포함할 수 있다. 상기 외측 고정부(270f1) 및 내측 고정부(270f2)는 각각 하나 또는 다수의 상기 비아 플러그들(220)의 측면들을 감쌀 수 있다. 부가하여, 상기 외측 고정부(270f1) 및 내측 고정부(270f2)의 각각의 좌우측 단부들은 본 발명의 다른 실시예들에 의한 고정부들의 모양들과 다양하게 조합될 수 있다.
도 17a 내지 17f를 참조하여, 에어 스페이스(AS)가 상기 패키지 기판(210)과 상기 몰딩재(260)의 사이, 상기 비아 플러그들(220)의 사이, 상기 고정부들(270a270f)과 상기 비아 플러그(220)의 사이, 및/또는 상기 고정부들(270a270f)의 어느 한 측면에 형성될 수 있다.
실시예 39
도 17g 내지 17i는 특히 중앙 고정부들(270g270i)들을 더 상세하게 예시한 도면들이다.
도 17g를 참조하면, 본 발명의 기술적 사상의 제39 실시예에 의한 패키지 적층 구조(200g)는 하부 몰딩재(260)에 의해 주변이 감싸인 하부 반도체 칩(215), 상부 패키지 기판(210), 및 상기 하부 반도체 칩(215)과 상기 상부 패키지 기판(210) 사이에 형성된 중앙 고정부(270g)를 포함할 수 있다. 상기 중앙 고정부(270g)는 상기 하부 반도체 칩(215)의 상부 표면의 일부 상에 형성될 수 있다. 에어 스페이스(AS)가 상기 하부 반도체 칩(215)과 상기 상부 패키지 기판(210)의 사이 및 상기 하부 몰딩재(260)와 상기 상부 패키지 기판(210)의 사이에 형성될 수 있다.
실시예 40
도 17h를 참조하면, 본 발명의 기술적 사상의 제40 실시예에 의한 패키지 적층 구조(200h)는 하부 몰딩재(260)에 의해 주변이 감싸인 하부 반도체 칩(215), 상부 패키지 기판(210), 및 상기 하부 반도체 칩(215)과 상기 상부 패키지 기판(210) 사이에 형성된 중앙 고정부(270h)를 포함할 수 있다. 상기 중앙 고정부(270h)는 상기 하부 반도체 칩(215)의 상부 표면의 전부를 덮을 수 있다. 에어 스페이스(AS)가 상기 하부 몰딩재(260)와 상기 상부 패키지 기판(210)의 사이에만 형성될 수 있다.
실시예 41
도 17i를 참조하면, 본 발명의 기술적 사상의 제41 실시예에 의한 패키지 적층 구조(200i)는 하부 몰딩재(260)에 의해 주변이 감싸인 하부 반도체 칩(215), 상부 패키지 기판(210), 및 상기 하부 반도체 칩(215)과 상기 상부 패키지 기판(210) 사이에 형성된 중앙 고정부(270i)를 포함할 수 있다. 상기 중앙 고정부(270i)는 상기 하부 반도체 칩(215)의 상부 표면과 동일 또는 유사하게 정렬될 수 있다. 에어 스페이스(AS)가 상기 하부 몰딩재(260)와 상기 상부 패키지 기판(210)의 사이에만 형성될 수 있다.
실시예 42
도 18a 내지 18i는 본 발명의 기술적 사상의 제42 내지 제50 실시예들에 의한 패키지 적층 구조들(300a300i)는 단면 모습들을 개략적으로 도시한 종단면도 또는 측면도들이다. 본 발명의 기술적 사상에 의한 다른 실시예들에 의한 패키지 적층 구조들에 적용될 수 있는 응용 실시예들로 이해될 수 있다.
도 18a 내지 18i를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조들(300a300i)은 하부 패키지 기판(310L), 상부 패키지 기판(310U), 및 상기 하부 패키지 기판(310L)과 상기 상부 패키지 기판(310U)의 사이에 형성된 고정부들(370a370i)을 더 포함할 수 있다. 상기 하부 패키지 기판(310L)은 하부 비아 플러그 랜드(325L)를 포함할 수 있고, 상기 상부 패키지 기판(310U)은 상부 비아 플러그 랜드(325U)를 포함할 수 있다. 상기 하부 패키지 기판(310L)과 상기 상부 패키지 기판(310U)의 사이에는 상기 하부 비아 플러그 랜드(325L)와 상기 상부 비아 플러그 랜드(325U)를 전기적 및/또는 물리적으로 연결하는 비아 플러그들(320)이 형성될 수 있다.
도 18a를 참조하면, 본 발명의 기술적 사상의 제42 실시예에 의한 패키지 적층 구조(300a)의 고정부(370a)는 제1 단부(first end portion)가 상기 하부 패키지 기판(310L) 및 상기 상부 패키지 기판(310U)의 측면으로 연장, 돌출될 수 있고, 제2 단부(second end portion)가 상기 비아 플러그들(320)의 사이에 위치할 수 있다. 상기 고정부(370a)는 하나 이상의 상기 비아 플러그들(320)의 측면들을 직접적으로 덮거나(cover) 둘러쌀(surround) 수 있다.
실시예 43
도 18b를 참조하면, 본 발명의 기술적 사상의 제43 실시예에 의한 패키지 적층 구조(300b)의 고정부(370b)는 제1 단부(first end portion)가 상기 하부 패키지 기판(310L) 및 상기 상부 패키지 기판(310U)의 측면으로 연장, 돌출될 수 있고, 제2 단부(second end portion)가 하나 이상의 상기 비아 플러그(320)의 측면과 전체적으로 접촉할 수 있다.
실시예 44
도 18c를 참조하면, 본 발명의 기술적 사상의 제44 실시예에 의한 패키지 적층 구조(300c)의 고정부(370)는 제1 단부(first end portion)가 상기 하부 패키지 기판(310L) 및 상기 상부 패키지 기판(310U)의 측면으로 연장, 돌출될 수 있고, 상기 비아 플러그(320)의 측면과 접촉하지 않을 수 있다.
실시예 45
도 18d를 참조하면, 본 발명의 기술적 사상의 제45 실시예에 의한 패키지 적층 구조(300d)의 고정부(370d)는 제1 단부(first end portion)가 상기 하부 패키지 기판(310L) 및 상기 상부 패키지 기판(310U)의 측면과 정렬될 수 있다. 즉, 상기 고정부(370d)는 상기 하부 패키지 기판(310L)의 측면 및/또는 상기 상부 패키지 기판(310U)의 측면과 동일하거나 유사한 측면을 가질 수 있다.
실시예 46
도 18e를 참조하면, 본 발명의 기술적 사상의 제46 실시예에 의한 패키지 적층 구조(300e)의 고정부(370e)는 제1 단부(first end portion)가 상기 하부 패키지 기판(310L) 및 상기 상부 패키지 기판(310U)의 측면의 외부로 연장되지 않을 수 있다. 즉, 상기 고정부(370e)는 상기 하부 패키지 기판(310L)의 측면 및/또는 상기 상부 패키지 기판(310U)의 측면보다 안쪽에 위치할 수 있다.
실시예 47
도 18f를 참조하면, 본 발명의 기술적 사상의 제47 실시예에 의한 패키지 적층 구조(300f)의 고정부(370f1, 370f2)는 외측 고정부(370f1)와 내측 고정부(370f2)를 포함할 수 있다. 상기 외측 고정부(370f1) 및 내측 고정부(370f2)는 각각 하나 또는 다수의 상기 비아 플러그들(320)의 측면들을 감쌀 수 있다. 부가하여, 상기 외측 고정부(370f1) 및 내측 고정부(370f2)의 각각의 단부들은 본 발명의 다른 실시예들에 의한 고정부들의 모양들과 다양하게 조합될 수 있다.
도 18a 내지 18f를 참조하여, 에어 스페이스(AS)가 상기 하부 패키지 기판(310L)과 상기 상부 패키지 기판(310U)의 사이, 상기 비아 플러그들(320)의 사이, 상기 고정부들(370a370f)과 상기 비아 플러그(320)의 사이 및/또는 상기 고정부들(370a370f)의 측면에 형성될 수 있다.
실시예 48
도 18g를 참조하면, 본 발명의 기술적 사상의 제48 실시예에 의한 패키지 적층 구조(300g)의 고정부(370g)는 다수 개의 비아 플러그들(320)의 측면들을 전체적 또는 부분적으로 감쌀 수 있다. 상기 하부 패키지 기판(310L)과 상기 상부 패키지 기판(310U)의 사이에는 반도체 칩(315)가 배치될 수 있다. 상기 반도체 칩(315)의 상부 표면 및 측면의 전부 또는 일부가 노출될 수 있다. 상기 하부 패키지 기판(310L)과 상기 반도체 칩(315)의 사이에는 언더필 물질(365)이 형성될 수 있다. 상기 고정부(370g)의 좌우측 단부들의 모양은 본 발명의 다른 실시예들에 의한 고정부들의 모양들이 응용될 수 있다. 에어 스페이스(AS)가 상기 하부 패키지 기판(310L)과 상기 상부 패키지 기판(310U)의 사이, 상기 반도체 칩(315)의 상부 표면 및/또는 측면의 주변, 상기 고정부(370g)와 상기 비아 플러그(320)의 사이의 일부 및/또는 상기 고정부들(370a370f)의 측면에 형성될 수 있다.
실시예 49
도 18h를 참조하면, 본 발명의 기술적 사상의 제49 실시예에 의한 패키지 적층 구조(300h)는 제48 실시예에 의한 패키지 적층 구조(300g)와 비교하여, 중앙 고정부(370h2)를 더 포함할 수 있다. 상기 중앙 고정부(370h2)는 하부 반도체 칩(315)과 상부 패키지 기판(310U)의 사이에 형성될 수 있다. 상기 중앙 고정부(370h2)는 상기 반도체 칩(315)의 상부 표면의 일부 상에 형성될 수 있다. 에어 스페이스(AS)가 상기 반도체 칩(315)과 상기 상부 패키지 기판(310U)의 사이에 형성될 수 있다.
실시예 50
도 18i를 참조하면, 본 발명의 기술적 사상의 제50 실시예에 의한 패키지 적층 구조(300i)는 제 49 실시예에 의한 패키지 적층 구조(300h)와 비교하여, 중앙 고정부(370i2)가 상기 반도체 칩(315)을 완전히 감싸도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 제33 내지 제50 실시예들에 의한 고정부들의 모양은 서로 다양하게 조합될 수 있고, 도시 및 설명된 모양들에 기초하여 더욱 다양한 모양으로 응용될 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상적인 지식과 기술을 가진 사람이라면 충분히 이해할 수 있을 것이다.
실시예 51
도 19a 내지 19k는 본 발명의 기술적 사상의 제51 내지 제61 실시예들에 의한 패키지 적층 구조들(400a400k)을 개략적으로 도시한 횡단면도들 또는 평면도들이다. 본 발명의 기술적 사상에 의한 다른 실시예들에 의한 패키지 적층 구조들에 적용될 수 있는 응용 실시예들로 이해될 수 있다.
도 19a 내지 19k를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조들(400a400k)은 하부 구조물(410) 상에 형성된 반도체 칩(415), 비아 플러그들(420), 및 다양한 형태의 고정부들(470a470k)을 포함할 수 있다. 상기 하부 구조물(410)은 다른 실시예들에서 하부 패키지 기판 또는 하부 몰딩재로 설명될 수 있다.
도 19a를 참조하면, 본 발명의 기술적 사상의 제51 실시예에 의한 패키지 적층 구조(400a)는, 고정부(470a)를 포함하고, 상기 고정부(470a)는 상기 하부 구조물(410)의 하나 이상의 코너 부위(corner portion)에 형성될 수 있다. 상기 코너 부위는 코너 영역(corner area) 또는 코너 에지(corner edge)를 포함할 수 있다. 도면에는 상기 고정부(470a)가 네 코너 부위에 모두 형성된 모습이 도시되었다. 상기 고정부(470a)는 상기 하부 구조물(410)의 외부로 연장, 돌출될 수 있다. 상기 고정부(470a)는 상기 비아 플러그들(420)과 접촉하지 않을 수 있다. 상기 고정부(470a)들의 사이에는 에어 통로(AP, air paths)들이 형성될 수 있다. 앞서 언급하였듯, 상기 에어 통로(AP)로 에어가 통과하여 상기 패키지 적층 구조(400a)의 방열 효율이 개선될 수 있다.
실시예 52
도 19b를 참조하면, 본 발명의 기술적 사상의 제52 실시예에 의한 패키지 적층 구조(400b)는, 고정부(470b)를 포함하고, 상기 고정부(470b)는 상기 하부 구조물(410)의 하나 이상의 코너 부위에 형성되고 상기 비아 플러그들(420)과 접촉할 수 있다. 상기 고정부(470b)는 하나 이상의 상기 비아 플러그(420)의 측면을 감쌀 수 있다. 상기 고정부(470b)들의 사이에는 에어 통로(AP, air paths)들이 형성될 수 있다.
실시예 53
도 19c를 참조하면, 본 발명의 기술적 사상의 제53 실시예에 의한 패키지 적층 구조(400c)는, 고정부(470c)를 포함하고, 상기 고정부(470c)는 상기 하부 구조물(410)의 하나 이상의 코너 부위와 하나 이상의 변 부위(side portion)에 형성될 수 있다. 상기 변 부위는 변 영역(side area) 및/또는 변 에지(side edge)를 포함할 수 있다. 상기 고정부(470c)은 불연속적으로 다수 개가 형성될 수 있다. 상기 고정부(470c)들의 사이에는 에어 통로(AP, air paths)들이 형성될 수 있다.
실시예 54
도 19d를 참조하면, 본 발명의 기술적 사상의 제54 실시예에 의한 패키지 적층 구조(400d)는, 고정부(470d)를 포함하고, 상기 고정부(470d)는 하나 이상의 상기 비아 플러그(420)을 감싸고, 하나 이상의 비아 플러그(420)의 측면과 접촉할 수 있다. 상기 고정부(470d)들의 사이에는 에어 통로(AP, air paths)들이 형성될 수 있다.
실시예 55
도 19e를 참조하면, 본 발명의 기술적 사상의 제55 실시예에 의한 패키지 적층 구조(400e)는, 고정부(470e)를 포함하고, 상기 고정부(470e)는 상기 하부 구조물(410)의 하나 이상의 변 부위에 형성될 수 있다. 또는, 상기 고정부(470e)는 상기 하부 구조물(410)의 코너 에지 부위에 형성되지 않을 수 있다. 상기 고정부(470e)는 하나의 변 부위에 불연속적으로 다수 개가 형성될 수 있다. 그러나, 상기 고정부(470e)는 하나의 변 부위에 하나만 형성될 수도 있다. 상기 고정부(470e)들의 사이에는 에어 통로(AP, air paths)들이 형성될 수 있다.
실시예 56
도 19f를 참조하면, 본 발명의 기술적 사상의 제56 실시예에 의한 패키지 적층 구조(400f)는, 고정부(470f)를 포함하고, 상기 고정부(470f)는 상기 하부 구조물(410)의 내부 영역에 바(bar) 및/또는 섬(island) 형태로 형성될 수 있다. 상기 고정부(470f)는 상기 비아 플러그(420)의 측면과 접촉하지 않을 수 있다. 상기 고정부(470f)들의 사이에는 에어 통로(AP, air paths)들이 형성될 수 있다.
실시예 57
도 19g를 참조하면, 본 발명의 기술적 사상의 제57 실시예에 의한 패키지 적층 구조(400g)는, 고정부(470g)를 포함하고, 상기 고정부(470g)는 상기 하부 구조물(410)의 내부 영역에 하나 이상의 상기 비아 플러그(420)의 측면을 감싸는 바 및/또는 섬 형태로 형성될 수 있다. 상기 고정부(470g)들의 사이에는 에어 통로(AP, air paths)들이 형성될 수 있다.
실시예 58
도 19h를 참조하면, 본 발명의 기술적 사상의 제58 실시예에 의한 패키지 적층 구조(400h)는, 고정부(470h)를 포함하고, 상기 고정부(470h)는 상기 하부 구조물(410)의 내부 영역에 브리지(bridge) 형태로 형성될 수 있다. 상기 고정부(470h)들의 사이에는 에어 통로(AP, air paths)들이 형성될 수 있다.
도 19a 내지 19h에 도시된 본 발명의 기술적 사상에 의한 고정부들(470a470h)은 각 단부들(end portions)이 상기 하부 구조물(410)의 외부로 연장되거나, 에지(edge)에 정렬되거나, 또는 내부 영역에만 형성될 수 있다. 각 응용 실시예들이 명확하게 도시되지 않았더라도, 세 경우들이 모두 응용될 수 있는 것으로 이해되어야 한다.
도 19i 내지 19k는 본 발명의 기술적 사상에 의한 중앙 고정부들(470i470k)의 평면도를 도시한 부분 평면도들이다.
도 19i를 참조하면, 본 발명의 기술적 사상의 제59 실시예에 의한 패키지 적층 구조(400i)는 하부 반도체 칩(415)의 상부 표면 상에, 상기 하부 반도체 칩(415)의 평면적보다 작은 점유 면적을 가진 중앙 고정부(470i)를 포함할 수 있다. 상기 중앙 고정부(470i)는 상기 하부 반도체 칩(415)과 직접 맞닿거나 이격될 수 있다. 즉, 상기 중앙 고정부(470i)는 상기 하부 반도체 칩(415)의 상부 표면의 일부를 덮거나, 그 상부 표면과 정렬될 수 있다.
도 19j를 참조하면, 본 발명의 기술적 사상의 제 60 실시예에 의한 패키지 적층 구조(400j)는 하부 반도체 칩(415)의 상부 표면 상에, 상기 하부 반도체 칩(415)의 일부 표면과 중첩되는 중앙 고정부(470j)를 포함할 수 있다. 상기 중앙 고정부(470j)는 상기 하부 반도체 칩(415)과 직접 맞닿거나 이격될 수 있다. 즉, 상기 중앙 고정부(470j)는 상기 하부 반도체 칩(415)의 상부 표면의 일부 및 외부를 덮을 수 있다.
도 19k를 참조하면, 본 발명의 기술적 사상의 제61 실시예에 의한 패키지 적층 구조(400k)는 하부 반도체 칩(415)의 상부 표면을 완전히 덮는 중앙 고정부(470k)를 포함할 수 있다.
도 19a 내지 19k에 도시된 본 발명의 기술적 사상에 의한 고정부들(470a470k)은 각 특징들이 서로 참조 및 호환될 수 있다. 상기 고정부들(470a470k)의 각각의 형태적인 특징이 세세히 설명되지 않았다. 특정 실시예에 대한 부족한 설명은 각 실시예들에 대한 설명들을 조합하여 충분히 보완 및 이해될 수 있기 때문이다. 즉, 본 발명이 속하는 기술 분야에서 통상적인 지식이나 기술을 가진 자라면 본 명세서의 설명으로부터 충분히 이해 및 착상할 수 있을 것이기 때문이다. 또한, 상기 고정부들(470a470k)이 서로 조합될 수 있는 모든 모양들을 도시할 경우, 도면이 매우 많아지고, 설명이 중복되거나 모호해질 수 있으므로, 본 발명이 속하는 기술 분야에서 통상적인 지식이나 기술을 가진 자가 본 명세서의 설명으로부터 충분히 이해 및 착상할 수 있는 실시예들에 대한 설명은 생략된다.
이하에서, 본 발명의 기술적 사상에 의한 다양한 반도체 패키지 적층 구조들을 형성하는 방법들이 설명된다.
방법 실시예 1
도 20a 내지 20m는 본 발명의 기술적 사상의 제1 실시예에 의한 패키지 적층 구조를 형성하는 방법을 개략적으로 도시한 종단면도 또는 측면도들이다.
도 20a를 참조하면, 하부 패키지 기판(510La)이 준비될 수 있다. 상기 하부 패키지 기판(510La)은 일면에 하부 비아 플러그 랜드(525La) 및 하부 본더 랜드(530La)를 포함할 수 있다. 상기 하부 패키지 기판(510La)은 PCB 기판일 수 있으며, 세라믹, 글래스 또는 플라스틱 등의 절연물과 금속 배선, 및/또는 금속 필라(pillar) 등의 전도체를 포함할 수 있고, 다층으로 형성될 수 있다.
상기 하부 비아 플러그 랜드(525La) 및 상기 하부 본더 랜드(530La)는 도금, 스텐실, 스크린 프린팅 방법을 이용하여 박스 또는 메사 형태로 형성될 수 있다. 상기 하부 비아 플러그 랜드(525La) 및 상기 하부 본더 랜드(530La)는 구리, 니켈, 금, 은, 인듐, 알루미늄, 주석, 솔더 물질 또는 기타 다른 금속을 포함할 수 있다.
도 20b를 참조하면, 하부 반도체 칩(515La)이 실장될 수 있다. 상기 하부 반도체 칩(515La)은 하부 본더(535La)를 통하여 상기 하부 본더 랜드(530La) 또는 상기 하부 패키지 기판(510La)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 하부 본더(535La)는 솔더 물질을 포함할 수 있다. 상기 하부 반도체 칩(515La)은 예를 들어 로직 칩일 수 있으며, 플립 칩 본딩 구조를 가질 수 있다.
도 20c를 참조하면, 하부 몰딩재(560La)가 형성될 수 있다. 상기 하부 몰딩재(560La)는 디스펜싱(dispensing) 또는 인젝팅(injecting) 방법을 이용하여 형성될 수 있다. 상기 하부 몰딩재(560La)는 상기 하부 패키지 기판(510La)의 표면을 덮고 및 상기 하부 반도체 칩(515La)의 측면을 감쌀 수 있다. 상기 하부 몰딩재(560La)는 상기 하부 본더들(535La)의 측면들을 감쌀 수 있다. 상기 하부 몰딩재(560La)는 상기 하부 반도체 칩(515La)의 상부 표면(S)을 노출시킬 수 있다. 본 발명의 다른 실시예에서, 상기 하부 몰딩재(560La)는 상기 하부 반도체 칩(515La)의 상부 표면을 덮을 수 있다.
상기 하부 패키지 기판(510La)과 상기 하부 반도체 칩(515La)의 사이에 언더필 물질이 형성될 수도 있다. 이 경우, 상기 하부 몰딩재(560La)를 형성하기 전에 언더필 물질을 형성하는 공정이 선행될 수 있다.
도 20d를 참조하면, 상기 하부 몰딩재(560La)를 수직으로 관통하여 상기 하부 비아 플러그 랜드(525La)를 노출시키는 비아 홀들(Vh)이 형성될 수 있다. 상기 비아 홀들(Vh)은 레이저 드릴링 방법을 이용하여 형성될 수 있다. 이상으로, 하부 패키지(505La)가 형성될 수 있다.
도 20e를 참조하면, 상부 패키지 기판(510Ua)이 준비될 수 있다. 상기 상부 패키지 기판(510Ua)은 하면에 상부 비아 플러그 랜드(525Ua)를 포함할 수 있고, 상면에 상부 본드 핑거(540Ua)를 포함할 수 있다. 상기 상부 패키지 기판(510Ua)은 PCB 기판일 수 있으며, 세라믹, 글래스 또는 플라스틱 등의 절연물과 금속 배선, 및/또는 금속 필라(pillar) 등의 전도체를 포함할 수 있고, 다층으로 형성될 수 있다.
상기 상부 비아 플러그 랜드(525Ua)는 상기 하부 비아 플러그 랜드(525La)를 참조하여 이해될 수 있다. 상기 상부 비아 플러그 랜드(525Ua) 및/또는 상기 상부 본드 핑거(540Ua)는 구리, 니켈, 금, 은, 인듐, 알루미늄, 주석, 솔더 물질 또는 기타 다른 금속을 포함할 수 있다.
도 20f를 참조하면, 상기 상부 패키지 기판(510Ua) 상에 예를 들어, DAF 같은 상부 언더필 물질(565Ua)을 형성하고 상부 반도체 칩(515Ua)이 실장될 수 있다. 상기 상부 반도체 칩(515Ua)은 표면 상에 상부 칩 패드(545Ua)를 포함할 수 있다. 이후, 와이어 본딩 공정을 이용하여 상기 상부 칩 패드(545Ua)와 상기 상부 본드 핑거(540Ua)를 전기적으로 연결하는 상부 본딩 와이어(550Ua)가 형성될 수 있다.
도 20g를 참조하면, 상부 몰딩재(560Ua)가 형성될 수 있다. 상기 상부 몰딩재(560Ua)도 디스펜싱 또는 인젝팅 방법을 이용하여 형성될 수 있다. 이로써 상기 상부 패키지(505Ua)가 형성될 수 있다.
도 20h를 참조하면, 예비 비아 플러그(520ap)가 형성될 수 있다. 상기 예비 비아 플러그(520ap)는 상기 상부 비아 플러그 랜드(525Ua)와 전기적 및/또는 물리적으로 연결될 수 있다. 상기 예비 비아 플러그(520ap)는 솔더 물질을 포함할 수 있다. 상기 예비 비아 플러그(520ap)는 예를 들어, 솔더링 공정을 이용하여 형성될 수 있다.
도 20i를 참조하면, 상기 하부 예비 비아 플러그(520ap)을 탱크(T) 내의 용제(F; flux)에 담그어 상기 하부 예비 비아 플러그(520ap)의 표면에 상기 용제(F)를 묻히는 공정이 수행될 수 있다.
도 20j를 참조하면, 상기 하부 패키지(505La)와 상기 상부 패키지(505Ua)가 결합될 수 있다. 상기 예비 비아 플러그(520ap)는 상기 상기 비아 홀(Vh) 내에 정렬될 수 있다. 상기 예비 비아 플러그(520ap)의 표면은 용제가 묻은 상태일 수 있다. 이후, 리플로우 공정이 수행되어 상기 하부 비아 플러그 랜드(525La)와 상기 상부 비아 플러그 랜드(525Ua)가 전기적으로 연결될 수 있다. 즉, 도 20k의 비아 플러그(520a)가 형성될 수 있다. 상기 리플로우 공정은 약 200℃ 내지 약 250℃의 온도로 약 5분 내지 10분 동안 상기 예비 비아 플러그(520ap)를 가열하는 공정을 포함할 수 있다.
도 20k를 참조하면, 상기 하부 몰딩재(560La)와 상기 상부 패키지 기판(510Ua)의 사이에 고정부(570a)가 형성될 수 있다. 상기 고정부(570a)를 형성하는 공정은 상기 하부 몰딩재(560La)와 상기 상부 패키지 기판(510Ua)의 사이에 고정 물질을 주입하고, 약 100℃ 내지 150℃로 수 분 ~ 수 시간 가열하는 공정을 포함할 수 있다. 즉, 상기 비아 플러그(520a)를 형성하기 위한 리플로우 공정과 비교하여, 상대적으로 낮은 온도에서 상대적으로 긴 시간 동안 가열하는 공정을 포함할 수 있다.
상기 고정부(570a)는 에폭시 등의 열경화성 수지를 포함할 수 있다. 또, 상기 고정부(570a)는 열전도성을 개선하기 위한 입자를 포함할 수 있다. 예를 들어, 실리카, 세라믹 등의 무기물 입자, 유기 폴리머 입자, 또는 금속 입자를 포함할 수 있다. 부가하여, 금속이 도금된 절연성 입자 또는 절연 물질이 피복된 금속 입자를 포함할 수도 있다. 응용 실시예에서, 상기 고정부(570a)는 점성 또는 유동성을 주기 위한 다양한 필러, 유기 물질 또는 접착성이나 견고성을 증가시키기 위한 다양한 첨가제를 포함할 수 있다.
상기 고정부(570a)는 예를 들어, 상기 비아 플러그(520a)와 접촉하지 않도록 도시되었으나, 본 발명의 다른 실시예들을 참조하여, 다양한 모양으로 형성될 수 있다. 예를 들어, 상기 하나 이상의 비아 플러그(520a)의 측면을 감싸도록 형성될 수 있다. 이상으로, 본 발명의 기술적 사상에 의한 패키지 적층 구조(500a)가 형성될 수 있다.
도 20l을 참조하면, 상기 하부 패키지 기판(510La) 상에 보드 솔더볼(580a)이 형성될 수 있다. 본 도면에서, 상기 하부 패키지 기판(510La) 상에 상기 보드 솔더볼(580a)을 위한 랜드가 형성될 수 있다. 다만, 본 발명의 기술적 사상을 이해하기 쉽도록 도면을 간략화하기 위하여 상기 하부 패키지 기판(510La) 상에 상기 보드 솔더볼(580a)을 위한 랜드가 생략되었다.
도 20m을 참조하면, 상기 패키지 적층 구조(500a)가 시스템 보드(590a) 상에 실장될 수 있다. 상기 시스템 보드(590a)는 보드 랜드(595a)를 포함할 수 있다. 상기 패키지 적층 구조(500a)는 보드 솔더볼(580a) 및 상기 보드 랜드(595a)를 통하여 상기 시스템 보드(590a)와 전기적 및/또는 물리적으로 연결될 수 있다. 본 공정은 솔더 리플로우 공정을 포함할 수 있다. 예를 들어, 상기 보드 솔더볼(580a)을 200℃ 내지 250℃로 수 분 동안 상기 솔더 볼(580a)을 가열하는 공정을 포함할 수 있다. 상기 고정부(570a)를 형성하기 위한 공정과 비교하여, 상대적으로 높은 온도에서 상대적으로 짧은 시간 동안 상기 솔더 볼(580a)이 가열될 수 있다.
본 공정에서, 상기 고정부(570a)를 포함하는 상기 패키지 적층 구조(500a)는 상기 솔더 리플로우를 위한 열적 부담으로부터 보호될 수 있다. 예를 들어, 상기 하부 패키지 기판(510La) 또는 상부 패키지 기판(510Ua)이 열적 부담으로 인하여 휘는 현상 및/또는 물리적 압력으로부터 보호될 수 있다. 이상으로, 상기 패키지 적층 구조(500a)가 실장된 상기 시스템 보드(595a)를 포함하는 전자 시스템이 제조될 수 있다.
방법 실시예 2
도 21a 내지 21c는 본 발명의 기술적 사상의 제2 실시예에 의한 패키지 적층 구조를 형성하는 방법을 개략적으로 도시한 종단면도 또는 측면도들이다. 먼저, 도 20a 내지 20d를 참조하여, 하부 비아 플러그 랜드(525Lb) 및 하부 몰딩재(560Lb)를 포함하는 하부 패키지(505Lb)가 형성될 수 있다.
도 21a를 참조하면, 상기 하부 몰딩재(560Lb)를 수직으로 관통하여 상기 하부 비아 플러그 랜드(525Lb)의 표면을 노출시키는 비아 홀들(Vh)이 형성되고, 상기 하부 몰딩재(560Lb) 상에 예비 고정부(570bp)가 형성될 수 있다. 상기 예비 고정부(570bp)는 상기 비아 홀들(Vh)의 외곽 및/또는 사이에 상대적으로 적은 양으로 형성될 수 있다. 상기 예비 고정부(570bp)는 바 및/또는 섬 모양으로 형성될 수 있다. 상기 예비 고정부(570bp)는 하부 반도체 칩(515Lb) 상에도 제공될 수 있다. 이것은 본 발명의 기술적 사상의 다양한 실시예들에 의한 중앙 고정부를 예시하기 위한 것이다. 즉, 상기 예비 고정부(570bp)는 상기 하부 반도체 칩(515Lb) 상에는 제공되지 않을 수도 있다.
상기 예비 고정부(570bp)의 유동성이 큰 경우, 상기 유동성을 줄이기 위한 제1 예비 경화 공정이 수행될 수 있다. 상기 제1 예비 경화 공정은 상기 예비 고정부(570bp) 내의 솔벤트 등을 일부 제거하기 위한 공정을 포함할 수 있다. 상기 예비 고정부(570bp)의 유동성이 크지 않은 경우, 상기 제1 예비 경화 공정은 생략될 수 있다.
도 21b를 참조하면, 도 20e 내지 20h를 참조하여 형성된 상부 패키지(505Ub)와 상기 하부 패키지(505Lb)가 결합될 수 있다. 이 단계에서, 도 20j를 참조하는 솔더 리플로우 공정이 수행될 수 있다. 또, 상기 예비 고정부(570bp)를 예비 경화시키기 위한 제2 예비 경화 공정이 상기 솔더 리플로우 공정 전에 수행될 수 있다. 상기 제2 예비 경화 공정은 상기 솔더 리플로우 공정과 비교하여, 상대적으로 낮은 온도에서 상대적으로 긴 시간 동안 수행될 수 있다. 상기 제2 예비 경화 공정은 상기 상부 패키지(505Ub)를 약하게 누르는 것을 포함할 수 있다. 예를 들어, 상기 예비 비아 플러그(520bp)가 솔더 물질을 포함하는 경우, 상기 예비 비아 플러그(520bp)의 외형이 약하게 변형될 수 있을 정도의 압력으로 상기 상부 패키지(505Lb)를 누르는 것을 포함할 수 있다. 본 도면은 상기 상부 패키지(505Ub) 및 상기 하부 패키지(505Lb)의 위치가 서로 바뀔 수 있다. 즉, 상기 상부 패키지(505Ub)가 아래쪽에 위치하고, 상기 하부 패키지(505Lb)가 위쪽에 위치할 수 있다. 이 경우, 상기 예비 고정부(570bp)는 상기 하부 몰딩재(560Lb) 상에 제공될 수도 있고, 상기 상부 패키지 기판(510Ub) 상에 제공될 수도 있다.
도 21c를 참조하면, 고정부(570b)가 형성되어 본 발명의 기술적 사상에 의한 패키지 적층 구조(500b)가 형성될 수 있다. 상기 고정부(570b)는 도 17a 내지 17g를 참조하여 보다 정확하고 다양하게 이해될 수 있을 것이다. 이후, 도 20l 및 도 20m을 참조하여, 보드 솔더 볼이 형성될 수 있고, 시스템 보드 상에 실장될 수 있다.
방법 실시예 3
도 22a 내지 22c는 본 발명의 기술적 사상의 제3 실시예에 의한 패키지 적층 구조를 형성하는 방법을 개략적으로 도시한 종단면도 또는 측면도들이다. 먼저, 도 20a 내지 20d를 참조하여, 하부 패키지(505Lc)가 형성될 수 있다.
도 22a를 참조하면, 하부 몰딩재(560Lc) 상에 예비 고정부(570cp)가 형성될 수 있다. 상기 예비 고정부(570cp)는 비아 홀들(Vh)의 외곽 및/또는 사이에 상대적으로 많은 양으로 형성될 수 있다. 상기 예비 고정부(570cp)는 바 및/또는 섬 모양으로 형성될 수 있다. 상기 예비 고정부(570cp)도 하부 반도체 칩(515Lc)의 상부 표면 상에 제공될 수 있다. 도 21a를 참조하여 설명된 제1 예비 경화 공정이 수행될 수도 있다.
도 22b를 참조하면, 도 20e 내지 20h를 참조하여 형성된 상부 패키지(505Uc)와 상기 하부 패키지(505Lc)가 결합될 수 있다. 이 단계에서, 도 20j를 참조하는 솔더 리플로우 공정이 수행될 수 있다. 또한, 도 21b를 참조하여 설명된 제2 예비 경화 공정이 수행될 수 있다. 본 실시예에서도, 상기 상부 패키지(505Uc)와 상기 하부 패키지(505Lc)의 위치가 바뀔 수 있다. 이것은 도 22b를 참조하는 설명들로부터 이해될 수 있을 것이다.
도 22c를 참조하면, 고정부(570c)가 형성되어 본 발명의 기술적 사상에 의한 패키지 적층 구조(500c)가 형성될 수 있다. 상기 고정부(570c)는 도 17a 내지 17i를 참조하여 보다 정확하고 다양하게 이해될 수 있을 것이다. 이후, 도 20l 및 도 20m을 참조하여, 보드 솔더 볼이 형성될 수 있고, 시스템 보드 상에 실장될 수 있다.
방법 실시예 4
도 23a 내지 23d는 본 발명의 기술적 사상의 제4 및 제5 실시예에 의한 패키지 적층 구조를 형성하는 방법을 개략적으로 도시한 종단면도 또는 측면도들이다. 도 23a를 참조하면, 먼저, 도 20a 및 20b를 참조하여, 패키지 기판(610) 상에 반도체 칩(615a)이 실장되고, 그 사이에 언더필 물질(665)이 형성될 수 있다. 상기 패키지 기판(610)은 본더 랜드(630) 및 비아 플러그 랜드(625)를 포함할 수 있고, 상기 반도체 칩(615)은 본더(635)를 통하여 상기 본더 랜드(630)과 전기적으로 연결될 수 있다. 상기 본더(635)는 상기 언더필 물질(665)로 감싸일 수 있다.
도 23b를 참조하면, 상기 패키지 기판(610) 상에 예비 고정부(670ap)가 형성될 수 있다. 상기 예비 고정부(670ap)는 상기 반도체 칩(615a)의 상부 표면 및/또는 측면의 일부 또는 전부를 덮지 않도록 형성될 수 있다. 상기 예비 고정부(670ap)는 상기 비아 플러그 랜드(625)를 덮을 수 있다.
도 23c를 참조하면, 레이저 드릴링 공정 등을 이용하여 상기 예비 고정부(670ap)를 수직으로 관통하여 상기 비아 플러그 랜드(625)의 표면을 노출시키는 비아 홀(Vh)이 형성될 수 있다. 이후, 도 21j 등을 참조하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조들 및/또는 고정부들이 형성될 수 있다. 본 실시예에 의하여, 도 11a 내지 16b, 도 18a 내지 18g에 도시된 패키지 적층 구조들 및/또는 고정부들이 형성될 수 있다.
도 23d는 예비 고정부(670bp)가 하부 반도체 칩(615b)의 상부 표면 상에도 제공된 것이 예시되었다. 본 실시예에 의하여 도 18h 또는 18i에 도시된 패키지 적층 구조들 및/또는 고정부들이 형성될 수 있다.
응용 실시예 1
도 24a는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다. 도 24a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조가 실장된 반도체 모듈(1100)은 모듈 기판(1110), 상기 모듈 기판(1110) 상에 배치된 복수 개의 반도체 소자들 또는 패키지 적층 구조들(1120), 상기 모듈 기판(1110)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들 또는 패키지 적층 구조들(1120)과 전기적으로 각각 연결되는 모듈 접촉 단자들(1130)을 포함한다. 상기 모듈 기판(1110)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(1110)이 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(1110)의 앞면 및 뒷면에 모두 상기 반도체 소자들 또는 패키지 적층 구조들(1120)이 배치될 수 있다. 도 24a에는 상기 모듈 기판(1110)의 앞면에 8개의 상기 반도체 소자들 또는 패키지 적층 구조들(1120)이 배치된 것으로 보여지나, 이것은 예시적인 것이다. 또, 반도체 소자들 또는 패키지 적층 구조들(1120)을 컨트롤하기 위한 별도의 컨트롤러 또는 칩 셋을 더 포함할 수 있다. 따라서, 도 24a에 도시된 반도체 소자들 또는 패키지 적층 구조들(1120)의 수가 반드시 하나의 반도체 모듈(1100)을 구성하기 위한 필수적인 모양은 아니다. 상기 반도체 소자들 또는 패키지 적층 구조들(1120) 중 적어도 하나가 본 발명의 기술적 사상의 패키지 적층 구조들 중의 하나일 수 있다. 상기 모듈 접촉 단자들(1130)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(1130)은 상기 반도체 모듈(1110)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(1130)의 개수는 특별한 의미를 갖지 않는다.
응용 실시예 2
도 24b는 본 발명의 기술적 사상에 의한 패키지 적층 구조를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 24b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(1200, electronic circuit board)은 회로 기판(1210, circuit board) 상에 배치된 마이크로프로세서(1220, microprocessor), 상기 마이크로프로세서(1220)와 통신하는 주 기억 회로(1230, main storage circuit) 및 부 기억 회로(1240, supplementary storage circuit), 상기 마이크로프로세서(1220)로 명령을 보내는 입력 신호 처리 회로(1250, input signal processing circuit), 상기 마이크로프로세서(1220)로부터 명령을 받는 출력 신호 처리 회로(1260, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(1270, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다. 상기 마이크로프로세서(1220)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(1200)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(1220)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(1230)는 상기 마이크로프로세서(1220)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(1230)는 빠른 속의 응답이 필요하므로, 반도체 메모리 소자로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(1230)는 캐시(cache)로 불리는 반도체 메모리 소자일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리 소자들, 예를 들어 Utilized RAM, Ferroelectric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리 소자로 구성될 수 있다. 상기 반도체 소자는 본 발명의 기술적 사상에 의한 다양한 패키지 적층 구조들에 포함될 수 있다. 부가하여, 상기 주 기억 회로(1230)는 휘발성 또는 비휘발성 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(1230)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 부 기억 회로(1240)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(1240)는 상기 주 기억 회로(1230)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(1240)는 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(1240)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 입력 신호 처리 회로(1250)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(1220)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(1250)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(1250)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 출력 신호 처리 회로(1260)는 상기 마이크로 프로세서(1220)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(1260)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(1260)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 통신 회로(1270)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(1250) 또는 출력 신호 처리 회로(1260)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(1270)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(1270)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다.
응용 실시예 3
도 24c는 본 발명의 기술적 사상의 실시예들에 의한 패키지 적층 구조들 또는 그 패키지 적층 구조들 중 적어도 하나를 포함하는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 24c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(1300)은, 제어부(1310, control unit), 입력부(1320, input unit), 출력부(1330, output unit), 및 저장부(1340, storage unit)를 포함하고, 통신부(1350, communication unit) 및/또는 기타 동작부(1360, operation unit)를 더 포함할 수 있다. 상기 제어부(1310)는 상기 전자 시스템(1300) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(1310)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(1200)을 포함할 수 있다. 또, 상기 제어부(1310)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 입력부(1320)는 상기 제어부(1310)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(1320)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(1320)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 출력부(1330)는 상기 제어부(1310)로부터 전기적 명령 신호를 받아 상기 전자 시스템(1300)이 처리한 결과를 출력할 수 있다. 상기 출력부(1330)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(1330)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 저장부(1340)는 상기 제어부(1310)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(1340)는 상기 제어부(1310)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(1340)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(1340)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 통신부(1350)는 상기 제어부(1310)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(1350)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(1350)는 본 발명의 기술적 사상에 의한 패키지 적층 구조들 중 적어도 하나, 또는 그 패키지 적층 구조들 중 하나 이상을 포함하는 반도체 모듈(1100)을 포함할 수 있다. 상기 동작부(1360)는 상기 제어부(1310)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(1360)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(1300)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
100a100: 패키지 적층 구조
105: 반도체 패키지 110: 패키지 기판
115: 반도체 칩 120: 비아 플러그
125: 비아 플러그 랜드 130L: 하부 본더 랜드
130U: 칩패키지 연결부 랜드 135L: 하부 본더
135U: 칩패키지 연결부 140: 본드 핑거
145: 칩 패드 150: 본딩 와이어
155: 칩 비아 플러그 160: 몰딩재
165: 언더필 물질 170: 고정부
180: 솔더 볼

Claims (10)

  1. 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판 상에 하부 반도체 칩을 실장하고, 및
    상기 하부 패키지 기판의 표면의 일부와 상기 하부 반도체 칩의 측면을 감싸는 하부 몰딩재를 형성하여 하부 패키지를 형성하고, 및
    다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판 상에 상부 반도체 칩을 실장하고, 및
    상기 상부 반도체 칩을 덮는 상부 몰딩재를 형성하여 상부 패키지를 형성하고, 및
    상기 하부 몰딩재를 수직으로 관통하여 상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 연결하는 비아 플러그들을 형성하고, 및
    상기 하부 몰딩재의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 스페이스를 포함하는 고정부를 형성하는 것을 포함하는 패키지 적층 구조의 형성 방법.
  2. 제1항에 있어서,
    상기 고정부를 형성하는 것은 상기 고정부가 상기 비아 플러그들의 측면과 접촉하게 형성하는 것을 포함하는 패키지 적층 구조의 형성 방법.
  3. 제1항에 있어서,
    상기 고정부를 형성하는 것은 상기 고정부를 상기 상부 패키지 기판의 에지를 덮도록 형성하는 것을 포함하는 패키지 적층 구조의 형성 방법.
  4. 제1항에 있어서,
    상기 고정부를 형성하는 것은 상기 고정부를 상기 패키지 적층 구조의 코너 영역에 형성하는 것을 포함하는 패키지 적층 구조의 형성 방법.
  5. 제4항에 있어서,
    상기 고정부를 형성하는 것은 상기 고정부의 일 단부가 상기 상부 패키지 기판의 측면 상으로 연장되도록 형성하는 것을 포함하는 패키지 적층 구조의 형성 방법.
  6. 제1항에 있어서,
    상기 에어 스페이스가 상기 패키지 적층 구조의 외부와 공간적으로 소통하는 에어 통로를 포함하는 패키지 적층 구조의 형성 방법.
  7. 제1항에 있어서,
    상기 에어 스페이스는 상기 하부 반도체 칩의 상부에도 형성되는 패키지 적층 구조의 형성 방법.
  8. 제1항에 있어서,
    상기 고정부는 열 경화성 수지를 포함하는 패키지 적층 구조의 형성 방법.
  9. 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판 상에 하부 반도체 칩을 실장하고, 및
    상기 하부 패키지 기판의 표면의 일부와 상기 하부 반도체 칩의 하면 사이에 하부 언더필 물질을 형성하여 하부 패키지를 형성하고, 및
    다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판 상에 상부 반도체 칩을 실장하고, 및
    상기 상부 반도체 칩을 덮는 상부 몰딩재를 형성하여 상부 패키지를 형성하고, 및
    상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 연결하는 비아 플러그들을 형성하고, 및
    상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 스페이스를 포함하는 고정부를 형성하는 것을 포함하는 패키지 적층 구조의 형성 방법.
  10. 상면에 다수 개의 하부 비아 플러그 랜드들을 가진 하부 패키지 기판의 상면에 하부 반도체 칩을 실장하고,
    상기 하부 비아 플러그 랜드들의 표면과 상기 하부 반도체 칩의 측면을 감싸는 하부 몰딩재를 형성하고,
    상기 하부 몰딩재를 수직으로 관통하여 상기 하부 비아 플러그 랜드들을 노출시키는 비아 홀들을 형성하고,
    하면에 다수 개의 상부 비아 플러그 랜드들을 가진 상부 패키지 기판의 상면에 상부 반도체 칩을 실장하고,
    상기 상부 반도체 칩을 덮는 상부 몰딩재를 형성하고,
    상기 하부 비아 플러그 랜드들과 상기 상부 비아 플러그 랜드들을 각각 전기적으로 연결하는 비아 플러그들을 상기 비아 홀들 내에 형성하고,
    상기 하부 몰딩재와 상기 상부 패키지 기판의 사이에 에어 스페이스를 포함하는 고정부를 형성하여 패키지 적층 구조를 형성하고,
    상기 패키지 적층 구조를 시스템 보드 상에 실장하는 것을 포함하는 전자 시스템의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130116100A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR20140147368A (ko) * 2013-06-19 2014-12-30 삼성전자주식회사 적층형 반도체 패키지
US9040351B2 (en) 2011-05-02 2015-05-26 Samsung Electronics Co., Ltd. Stack packages having fastening element and halogen-free inter-package connector
KR20180069675A (ko) * 2016-12-15 2018-06-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 밀봉 링 구조 및 그 형성 방법

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9412689B2 (en) * 2012-01-24 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and method
DE102013103301B4 (de) 2012-04-13 2023-01-26 Samsung Electronics Co., Ltd. Elektronische Gehäuse-auf-Gehäuse-Vorrichtungen mit Abdichtungsschichten und Verfahren zum Herstellen derselben
US8546932B1 (en) * 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
US8963311B2 (en) 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
KR102000678B1 (ko) 2012-10-26 2019-07-16 삼성전자주식회사 반도체 장치 및 이를 제조하는 방법
US9263377B2 (en) 2012-11-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures with dams encircling air gaps and methods for forming the same
US9293404B2 (en) * 2013-01-23 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-applying supporting materials between bonded package components
KR102076050B1 (ko) 2013-03-29 2020-02-12 삼성전자주식회사 적층형 반도체 패키지
KR102076044B1 (ko) * 2013-05-16 2020-02-11 삼성전자주식회사 반도체 패키지 장치
US20140367854A1 (en) * 2013-06-17 2014-12-18 Broadcom Corporation Interconnect structure for molded ic packages
CN104347532B (zh) * 2013-07-31 2017-08-04 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9455211B2 (en) * 2013-09-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with openings in buffer layer
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9721852B2 (en) * 2014-01-21 2017-08-01 International Business Machines Corporation Semiconductor TSV device package to which other semiconductor device package can be later attached
KR102186203B1 (ko) * 2014-01-23 2020-12-04 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
CN103871975B (zh) * 2014-02-26 2017-02-01 江西创成电子有限公司 一种芯片封装散热方法
US9257396B2 (en) * 2014-05-22 2016-02-09 Invensas Corporation Compact semiconductor package and related methods
KR20160000953A (ko) * 2014-06-25 2016-01-06 삼성전자주식회사 기판 및 반도체 패키지의 제조방법
KR102351257B1 (ko) * 2014-07-07 2022-01-17 삼성전자주식회사 잔류응력을 갖는 반도체 패키지 및 그 제조방법
US9502270B2 (en) * 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
EP3167485A4 (en) * 2014-07-11 2018-03-07 Intel Corporation Scalable package architecture and associated techniques and configurations
US9570422B2 (en) * 2014-07-29 2017-02-14 International Business Machines Corporation Semiconductor TSV device package for circuit board connection
US9543170B2 (en) * 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
KR20160095731A (ko) * 2015-02-04 2016-08-12 에스케이하이닉스 주식회사 패키지 온 패키지 타입 적층 패키지 및 그의 제조방법
US10032704B2 (en) * 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US9679873B2 (en) 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies
KR20170014746A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 스택 패키지 및 그 제조방법
US9627365B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US9773764B2 (en) * 2015-12-22 2017-09-26 Intel Corporation Solid state device miniaturization
US9881908B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same
US9831148B2 (en) * 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US9842829B2 (en) * 2016-04-29 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10050024B2 (en) * 2016-06-17 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
US10283467B2 (en) * 2016-08-29 2019-05-07 Chengwei Wu Semiconductor package
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10249552B2 (en) * 2017-02-22 2019-04-02 Jmj Korea Co., Ltd. Semiconductor package having double-sided heat dissipation structure
US9991206B1 (en) * 2017-04-05 2018-06-05 Powertech Technology Inc. Package method including forming electrical paths through a mold layer
EP3410481A1 (en) * 2017-06-01 2018-12-05 HS Elektronik Systeme GmbH Power semiconductor chip module
US10438930B2 (en) 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
KR20190004964A (ko) * 2017-07-05 2019-01-15 삼성전자주식회사 반도체 패키지
KR102545473B1 (ko) 2018-10-11 2023-06-19 삼성전자주식회사 반도체 패키지
CN111199934B (zh) * 2018-11-16 2022-07-19 瑞昱半导体股份有限公司 电路装置与电路设计及组装方法
US10770433B1 (en) * 2019-02-27 2020-09-08 Apple Inc. High bandwidth die to die interconnect with package area reduction
US11452199B2 (en) 2019-09-12 2022-09-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic module with single or multiple components partially surrounded by a thermal decoupling gap
KR102400533B1 (ko) * 2020-08-12 2022-05-19 삼성전기주식회사 전자 소자 모듈 및 이의 제조방법

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4237601A (en) * 1978-10-13 1980-12-09 Exxon Research & Engineering Co. Method of cleaving semiconductor diode laser wafers
US4236296A (en) * 1978-10-13 1980-12-02 Exxon Research & Engineering Co. Etch method of cleaving semiconductor diode laser wafers
GB2156584B (en) * 1984-03-16 1987-11-04 Hitachi Ltd Semiconductor laser chip
US5418190A (en) * 1993-12-30 1995-05-23 At&T Corp. Method of fabrication for electro-optical devices
US5596222A (en) * 1994-08-12 1997-01-21 The Charles Stark Draper Laboratory, Inc. Wafer of transducer chips
JP3409928B2 (ja) * 1994-10-15 2003-05-26 株式会社東芝 半導体装置の製造方法
SE506163C2 (sv) * 1995-04-27 1997-11-17 Ericsson Telefon Ab L M Anordning vid ett kiselsubstrat med ett urtag för upptagande av ett element jämte förfarande för framställande av en dylik anordning
US5904548A (en) * 1996-11-21 1999-05-18 Texas Instruments Incorporated Trench scribe line for decreased chip spacing
US6075280A (en) * 1997-12-31 2000-06-13 Winbond Electronics Corporation Precision breaking of semiconductor wafer into chips by applying an etch process
US6040597A (en) * 1998-02-13 2000-03-21 Advanced Micro Devices, Inc. Isolation boundaries in flash memory cores
US6048747A (en) * 1998-05-01 2000-04-11 Lucent Technologies, Inc. Laser bar cleaving apparatus
US6122171A (en) * 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
US6788853B2 (en) * 2000-06-28 2004-09-07 Shipley Company, L.L.C. Method for cleaving integrated optic waveguides to provide a smooth waveguide endface
US6930256B1 (en) * 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US20050136640A1 (en) * 2002-01-07 2005-06-23 Chuan Hu Die exhibiting an effective coefficient of thermal expansion equivalent to a substrate mounted thereon, and processes of making same
WO2003083543A1 (fr) * 2002-04-01 2003-10-09 Ibiden Co., Ltd. Substrat support de puce a circuit integre, procede de fabrication de substrat support de puce a circuit integre, dispositif de communication optique et procede de fabrication de dispositif de communication optique
US8143095B2 (en) * 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
TWI257135B (en) * 2005-03-29 2006-06-21 Advanced Semiconductor Eng Thermally enhanced three dimension package and method for manufacturing the same
US8643163B2 (en) * 2005-08-08 2014-02-04 Stats Chippac Ltd. Integrated circuit package-on-package stacking system and method of manufacture thereof
JP2007281129A (ja) 2006-04-05 2007-10-25 Toshiba Corp 積層型半導体装置
US7358603B2 (en) * 2006-08-10 2008-04-15 Che-Yu Li & Company, Llc High density electronic packages
KR100839075B1 (ko) 2007-01-03 2008-06-19 삼성전자주식회사 아이씨 패키지 및 그 제조방법
US8421244B2 (en) * 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
KR20090050810A (ko) * 2007-11-16 2009-05-20 삼성전자주식회사 접합 신뢰성이 향상된 적층형 반도체 패키지
KR100855887B1 (ko) * 2008-02-25 2008-09-03 주식회사 메모리앤테스팅 스택형 반도체 패키지 및 그 스택 방법
US8093704B2 (en) * 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
WO2010011177A1 (en) * 2008-07-24 2010-01-28 Agency For Science, Technology And Research A substrate arrangement and a method of manufacturing a substrate arrangement
US20100148359A1 (en) * 2008-12-14 2010-06-17 Nanette Quevedo Package on Package Assembly using Electrically Conductive Adhesive Material
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
US8461036B2 (en) * 2009-12-22 2013-06-11 Intel Corporation Multiple surface finishes for microelectronic package substrates
KR101078740B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
US8080445B1 (en) * 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US8304880B2 (en) * 2010-09-14 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
KR20120053675A (ko) * 2010-11-18 2012-05-29 삼성전자주식회사 반도체 패키지 및 그의 제조 방법, 및 인터포저 칩 및 그의 제조 방법
JP4862965B1 (ja) * 2011-01-25 2012-01-25 三菱電機株式会社 半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、半導体素子の製造方法
US9064781B2 (en) * 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same
US8508045B2 (en) * 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040351B2 (en) 2011-05-02 2015-05-26 Samsung Electronics Co., Ltd. Stack packages having fastening element and halogen-free inter-package connector
KR20130116100A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR20140147368A (ko) * 2013-06-19 2014-12-30 삼성전자주식회사 적층형 반도체 패키지
KR20180069675A (ko) * 2016-12-15 2018-06-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 밀봉 링 구조 및 그 형성 방법

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Publication number Publication date
US8698317B2 (en) 2014-04-15
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