CN111613589A - 基于扇出型的封装结构、芯片及其制作方法 - Google Patents

基于扇出型的封装结构、芯片及其制作方法 Download PDF

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Abstract

本发明公开了一种基于扇出型的封装结构、芯片及其制作方法，属于半导体技术领域，包括第一芯片封体、模塑化合物层和布线层，所述模塑化合物层顶面设有第一芯片封体，所述模塑化合物层底面设有布线层，所述模塑化合物层设有若干个导线通孔，所述模塑化合物层通过导线通孔与第一芯片封体、布线层电信号连接。本发明通过在上下塑封层嵌设多个芯片及无源元件，集成多功能封装以提高封装密度的产品功能需求，从而增强芯片的实用性。

Description

基于扇出型的封装结构、芯片及其制作方法
技术领域
本发明属于半导体封装技术领域，尤其涉及一种基于扇出型的封装结构、芯片及其制作方法。
背景技术
半导体广泛应用于各种智能电子产品中，智能系统的集成对电子元器件产品在单位面积下的功能密度和性能要求不断地提高，这对元件尺寸不断缩小的芯片封装制造工艺提出更高的要求。
因此，如何在一个细小空间内集成不同功能模块的元器件，实现不同产品的功能需求，增强芯片的实用性，成为亟待解决的问题。
发明内容
本发明提供一种基于扇出型的封装结构、芯片及其制作方法，旨在解决细小空间内集成不同功能模块的元器件封装以提高封装密度，实现不同产品功能需求，从而增强芯片的实用性。
为实现上述目的，本发明提供如下技术方案：
一种基于扇出型的封装结构，包括第一芯片封体、模塑化合物层和布线层，所述模塑化合物层顶面设有第一芯片封体，所述模塑化合物层底面设有布线层，所述模塑化合物层设有若干个导线通孔，所述模塑化合物层通过导线通孔与第一芯片封体、布线层电信号连接。
优选地，所述第一芯片封体包括塑封层、第一介电层、第一芯片组、无源元件、金属引线和接合垫，所述第一介电层上设有第一芯片组，所述第一芯片组一侧设有至少1个无源元件，所述第一介电层设有若干个与所述导线通孔对应连接的导电柱，所述导电柱上下端面分别设有接合垫，所述第一芯片组通过金属引线与接合垫键合连接，所述第一介电层上设有塑封层，所述塑封层包覆第一芯片组、无源元件、金属引线和接合垫。
优选地，所述第一芯片组包括至少2个第一芯片，位于底层的所述第一芯片的有源面裸露于塑封层底面，所述第一芯片的排列包括并排排列及/或叠加排列。
优选地，所述第一芯片的叠加排列包括斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列。
优选地，所述模塑化合物层内塑封有至少1个第二芯片，所述第二芯片上下端面设有第二介电层，位于下端面的所述第二介电层内设有导电内连线，所述第二芯片通过导电内连线与所述布线层电信号连接。
优选地，所述布线层内设有重分布线，所述布线层底面设有焊接区，所述焊接区上设有连接所述重分布线的焊接球。
优选地，所述布线层为至少1层。
优选地，该芯片封装结构还包括电磁屏蔽层，所述电磁屏蔽层包覆所述第一芯片封体、模塑化合物层和布线层。
此外，为实现上述目的，本发明还提供一种芯片，所述芯片包含如上任意一项所述的基于扇出型的封装结构。
优选地，所述芯片为封装后的运算芯片，将具有相同结构的若干个所述运算芯片设置于同一算力板上。
此外，为实现上述目的，本发明还提供一种基于扇出型的封装结构的制作方法，该方法包括：
制作一表面覆盖有一层键合胶的载板；
在所述载板的中央区域安装至少1个第二芯片，并进行塑封固化形成模塑化合物层，在模塑化合物层中预留设置有若干个导线通孔，其中，所述第二芯片的上下端面涂抹有第二介电层，位于下端面的所述第二介电层上设置有与所述第二芯片电信号连接的导电内连线；
去除载板和键合胶；
在所述模塑化合物层下端面设置布线层，所述布线层内布置有重分布线，所述布线层底面设有焊接区，所述焊接区上设有与所述重分布线相连接的焊接球；
在所述模塑化合物层上端面设置第一芯片封体，所述第一芯片封体上设有若干个与所述导线通孔相对应的导电柱，所述导电柱与导线通孔焊锡连接；及
设置电磁屏蔽层，所述电磁屏蔽层包覆所述第一芯片封体、模塑化合物层和布线层以形成芯片封装单体。
优选地，所述第一芯片封体包括第一介电层和塑封层，在所述第一介电层上设有若干个与所述导线通孔相对应的导电柱，所述导电柱上下端面分别设有接合垫，在所述塑封层内嵌设有第一芯片组和至少1个无源元件，所述第一芯片组包括至少2个第一芯片，所述第一芯片通过金属引线与接合垫键合连接。
优选地，所述第一芯片组的排列包括并排排列及/或叠加排列，所述第一芯片组的叠加排列包括斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列。
优选地，所述布线层为至少1层。
本发明与现有技术相比具有以下有益效果：
本发明提供一种基于扇出型的封装结构、芯片及其制作方法，通过在上下塑封层均嵌埋多个芯片及无源元件，集成多功能的封装以提高封装密度的产品功能需求，从而增强芯片的实用性。
为更清楚地阐述本发明的结构特征和功效，下面结合附图与具体实施例来对本发明进行详细说明。
附图说明
图1为本发明基于扇出型的封装结构的结构示意图；
图2为本发明基于扇出型的封装结构的芯片排列结构示意图；
图3为本发明基于扇出型的封装结构的总装示意图；
图4为本发明芯片布置结构示意图；
图5为本发明芯片制作方法的结构示意图；
图6为本发明芯片制作方法的流程图；
附图标记：1、第一芯片封体；101、塑封层；102、第一介电层；103、第一芯片组；1031、第一芯片；104、无源元件；105、金属引线；106、接合垫；107、导电柱；2、模塑化合物层；201、第二芯片；202、第二介电层；203、导电内连线；3、布线层；301、重分布线；302、焊接球；4、导线通孔；5、电磁屏蔽层；6、载板；7、键合胶；8、运算芯片；9、算力板。
具体实施方式
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。本申请的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本发明实施例提供了一种基于扇出型的封装结构，参考图1所示，包括第一芯片封体1、模塑化合物层2和布线层3，所述模塑化合物层2顶面设有第一芯片封体1，所述模塑化合物层2底面设有布线层3，所述模塑化合物层2设有若干个导线通孔4，所述模塑化合物层2通过导线通孔4与第一芯片封体1、布线层3电信号连接。
本发明是基于扇出型封装技术(本领域技术人员可知该技术为现有技术)，通过整合芯片及无源元件104于一体，设计成系统级的芯片封装，系统级封装简称为SIP，英文为System In a Package，将多个具有不同功能的芯片和无源元件104组装到一起，即在第一芯片封体1集成有芯片和无源元件104，在模塑化合物层2内设置有芯片，形成多功能封装以提高封装密度，满足更多产品功能需求，从而增强芯片的实用性。
需要说明的是，本发明中的芯片(不管是下述的第一芯片1031或第二芯片201)包括但不限于处理器、存储器的功能芯片以及高频芯片(例如RF射频芯片、GPS定位芯片、DRAM存储芯片、WiFi芯片或蓝牙芯片等)。芯片组可以是多个相同或不同的芯片按预先设定的排列组合进行布置，以均匀分布并提高单位面积的芯片功能密度为准，满足更多产品的功能需求，例如芯片用于个人计算机、手机、数字相机和其它电子设备。
进一步地，所述第一芯片封体1包括塑封层101、第一介电层102、第一芯片组103、无源元件104、金属引线105和接合垫106，所述第一介电层102上设有第一芯片组103，所述第一芯片组103一侧设有至少1个无源元件104，所述第一介电层102设有若干个与所述导线通孔4对应连接的导电柱107，所述导电柱107上下端面分别设有接合垫106，所述第一芯片组103通过金属引线105与接合垫106键合连接，所述第一介电层102上设有塑封层101，所述塑封层101包覆第一芯片组103、无源元件104、金属引线105和接合垫106。
本实施例中的第一芯片封体1采用在第一介电层102上安装第一芯片组103和至少1个无源元件104，第一介电层102设有若干个导电柱107，所述导电柱107上下端面分别设有接合垫106，将第一芯片组103与接合垫106通过金属引线105键合连接，之后塑封固化得到设置在第一介电层102上端面的塑封层101，塑封层101包裹第一芯片组103、无源元件104、金属引线105和接合垫106。
无源元件104，即被动电子元件，在不需要外加电源的条件下，就可以显示其特性的电子元件。例如电阻、电容、电感、光学器件、巴伦、滤波器等。
进一步地，第一芯片组103包括至少2个第一芯片1031，位于底层的第一芯片1031的有源面裸露于塑封层101底面，第一芯片组103的排列包括并排排列及/或叠加排列。
本实施例中，基于系统级芯片封装设计，第一芯片组103可采用平面并排排列或立体叠加排列，或者两者并行设计，其封装内的第一芯片1031连接方式采用线键合连接，即通过金属引线105将第一芯片1031与接合垫106相连接。
并排排列指单个裸晶芯片的设置安装，裸晶芯片的连接方式采用线键合连接。
叠加排列指多个裸晶芯片按预设的排列规则叠加在一起，以形成具有更加完整性能的芯片功能需求，在微小固定的面积上整合更多芯片功能，提高芯片的功能密度，或者相同芯片的功能密度下缩小面积，进而使封装芯片更加微小化，满足更多微小产品的需求。
进一步地，参考图2所示，所述第一芯片组103的叠加排列包括斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列。
在一个实施例中，第一芯片组103的立体叠加排列包括斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列。
斜向阶梯叠加排列，参考图2(A)所示，将相同大小的第一芯片1031按一定角度(例如45度)排列，形成具有阶梯式的叠加，以便更好的整合芯片封装空间。
水平交错叠加排列，参考图2(B)所示，将相同大小的第一芯片1031在水平方向反向错开一定距离(例如1mm)的排列，形成具有交错式的叠加，以便更好的整合芯片封装空间。
金字塔形叠加排列，参考图2(C)所示，将不同大小或功能的第一芯片1031，由大到小一层一层叠加，形成金字塔形的排列，以便更好的整合第一芯片1031封装空间，例如处理器芯片设置在底层，存储卡芯片叠加在中层，WiFi芯片设置在顶层。
需要说明的是，上述斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列包括但不限于按第一芯片1031的大小和功能排列，还可以是根据第一芯片1031的形状、结构、及其它第一芯片1031要素。
进一步地，所述模塑化合物层2内塑封有至少1个第二芯片201，所述第二芯片201上下端面设有第二介电层202，位于下端面的所述第二介电层202内设有导电内连线203，所述第二芯片201通过导电内连线203与所述布线层3电信号连接。
本实施例中，在第一芯片封体1下方设置模塑化合物层2，模塑化合物层2内嵌埋有至少1个第二芯片201，其中，第二芯片201上下端面涂抹有第二介电层202，第二介电层202内设有用于电信号连接第二芯片201的导电内连线203。第一芯片封体1与模塑化合物层2之间通过焊锡连接，彼此之间有空隙有利于提高封装密度和散热。
进一步地，所述布线层3内设有重分布线301，所述布线层3底面设有焊接区，所述焊接区上设有连接所述重分布线301的焊接球302，所述布线层3为至少1层。
本实施例中，在模塑化合物层2下端面设置布线层3，该布线层3包含多个重分布线301，在布线层3底面设有焊接区和非焊接区，非焊接区绝缘隔离，焊接区焊锡有焊接球302以电信号连接重分布线301，该焊接球302用于安装掐入某一电路板的连接。其中，布线层3为至少1层，本实施例优选为3层，每层之间的重分布线301上下连接。
进一步地，参考图3所示，该芯片封装结构还包括电磁屏蔽层5，所述电磁屏蔽层5包覆所述第一芯片封体1、模塑化合物层2和布线层3。
为确保芯片单体在产品内运行的实用性和可靠性，避免产品的其它元件的信号对芯片封装的电磁干扰，设置电磁屏蔽层5，该电磁屏蔽层5包覆所述第一芯片封体1、模塑化合物层2和布线层3。
电磁屏蔽层5为具有电磁屏蔽性能的导电硅胶材料，例如UninwellBQ-6111导电胶。
此外，为实现上述目的，参考图4所示，本发明还提供一种芯片，所述芯片包含如上任意一项所述的基于扇出型的封装结构。
本实施例中对芯片类型不做限定。例如，封装后的芯片可以为运算芯片8，将具有相同结构的多个运算芯片8设置于同一算力板9上。
应理解，对于传统计算机而言，一片印刷电路板(英文为Printed Circuit Board，简称PCB)上仅放置一个计算处理器芯片，例如中央处理器(英文为Central ProcessingUnit，简称CPU)或者图形处理单元(英文为Graphic Processing Unit，简称GPU)等。而对于采用运算芯片8的产品来说，一片算力板9(简称PCB)上往往会密集地放置多个结构相同的运算芯片8(称为计算处理器芯片)。并且，在这些运算芯片8中，至少两个运算芯片8会通过串联的方式连接在一起。
此外，为实现上述目的，参考图5所示，本发明还提供一种基于扇出型的封装结构的制作方法，该方法包括：
S1、制作一表面覆盖有一层键合胶7的载板6。
参考图6(A)所示，载板6包含玻璃、氧化硅、氧化铝、陶瓷或金属等材料载板6，键合胶7用于粘接元器件稳固以便下一步进行塑封操作。
S2、在所述载板6的中央区域安装至少1个第二芯片201，并进行塑封固化形成模塑化合物层2，在模塑化合物层2中预留设置有若干个导线通孔4，其中，所述第二芯片201的上下端面涂抹有第二介电层202，位于下端面的所述第二介电层202上设置有与所述第二芯片201电信号连接的导电内连线203。
具体的，参考图6(B)所示，获取一涂抹键合胶7后的载板6，将预先制定的第二芯片201安装在载板6上进行灌胶塑封，冷却固化后形成模塑化合物层2，第二芯片201包覆在模塑化合物层2内，其中，位于底部的第二芯片201的有源面裸露于模塑化合物层2底面。该模塑化合物层2为为环氧塑封料，例如，聚酰亚胺、硅胶或EMC(Epoxy Molding Compound)材料。
S3、去除载板6和键合胶7，参考图6(C)所示，留下模塑化合物层2。
S4、在所述模塑化合物层2下端面设置布线层3，所述布线层3内布置有重分布线301，所述布线层3底面设有焊接区，所述焊接区上设有与所述重分布线301相连接的焊接球302。
参考图6(D)所示，在模塑化合物层2下端面设置布线层3，该布线层3包含多个重分布线301，在布线层3底面设有焊接区和非焊接区，非焊接区绝缘隔离，焊接区焊锡有焊接球302以电信号连接重分布线301，该焊接球302用于安装掐入某一电路板的连接。其中，布线层3为至少1层，本实施例中优选为3层，每层之间的重分布线301上下连接。
S5、在所述模塑化合物层2上端面设置第一芯片封体1，所述第一芯片封体1上设有若干个与所述导线通孔4相对应的导电柱107，所述导电柱107与导线通孔4焊锡连接。
更进一步地，参考图6(E)所示，所述第一芯片封体1包括第一介电层102和塑封层101，在所述第一介电层102上设有若干个与所述导线通孔4相对应的导电柱107，所述导电柱107上下端面分别设有接合垫106，在所述塑封层101内嵌设有第一芯片组103和至少1个无源元件104，所述第一芯片组103包括至少2个第一芯片1031，所述第一芯片1031通过金属引线105与接合垫106键合连接。
其中，所述第一芯片组103的排列包括并排排列及/或叠加排列，所述第一芯片组103的叠加排列包括斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列。
斜向阶梯叠加排列，参考图2(A)所示，将相同大小的第一芯片1031按一定角度(例如45度)排列，形成具有阶梯式的叠加，以便更好的整合第一芯片1031封装空间。
水平交错叠加排列，参考图2(B)所示，将相同大小的第一芯片1031在水平方向反向错开一定距离(例如1mm)的排列，形成具有交错式的叠加，以便更好的整合第一芯片1031封装空间。
金字塔形叠加排列，参考图2(C)所示，将不同大小或功能的第一芯片1031，由大到小一层一层叠加，形成金字塔形的排列，以便更好的整合第一芯片1031封装空间，例如处理器芯片设置在底层，存储卡芯片叠加在中层，WiFi芯片设置在顶层。
需要说明的是，上述斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列包括但不限于按第一芯片1031的大小和功能排列，还可以是根据第一芯片1031的形状、结构、及其它第一芯片1031要素。
S6、设置电磁屏蔽层5，所述电磁屏蔽层5包覆所述第一芯片封体1、模塑化合物层2和布线层3以形成芯片封装单体。
参考图6(F)所示，为确保芯片单体在产品内运行的实用性，避免产品的其它元件的信号对芯片封装的电磁干扰，设置电磁屏蔽层5，该电磁屏蔽层5包覆所述第一芯片封体1、模塑化合物层2和布线层3。
电磁屏蔽层5为具有电磁屏蔽性能的导电硅胶材料，例如UninwellBQ-6111导电胶。
以上结合具体实施例描述了本发明的技术原理，仅是本发明的优选实施方式。本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。

Claims (14)

1.一种基于扇出型的封装结构，其特征在于，包括第一芯片封体、模塑化合物层和布线层，所述模塑化合物层顶面设有第一芯片封体，所述模塑化合物层底面设有布线层，所述模塑化合物层设有若干个导线通孔，所述模塑化合物层通过导线通孔与第一芯片封体、布线层电信号连接。
2.根据权利要求1所述的基于扇出型的封装结构，其特征在于，所述第一芯片封体包括塑封层、第一介电层、第一芯片组、无源元件、金属引线和接合垫，所述第一介电层上设有第一芯片组，所述第一芯片组一侧设有至少1个无源元件，所述第一介电层设有若干个与所述导线通孔对应连接的导电柱，所述导电柱上下端面分别设有接合垫，所述第一芯片组通过金属引线与接合垫键合连接，所述第一介电层上设有塑封层，所述塑封层包覆第一芯片组、无源元件、金属引线和接合垫。
3.根据权利要求2所述的基于扇出型的封装结构，其特征在于，所述第一芯片组包括至少2个第一芯片，位于底层的所述第一芯片的有源面裸露于塑封层底面，所述第一芯片组的排列包括并排排列及/或叠加排列。
4.根据权利要求3所述的基于扇出型的封装结构，其特征在于，所述第一芯片组的叠加排列包括斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列。
5.根据权利要求1所述的基于扇出型的封装结构，其特征在于，所述模塑化合物层内塑封有至少1个第二芯片，所述第二芯片上下端面设有第二介电层，位于下端面的所述第二介电层内设有导电内连线，所述第二芯片通过导电内连线与所述布线层电信号连接。
6.根据权利要求1所述的基于扇出型的封装结构，其特征在于，所述布线层内设有重分布线，所述布线层底面设有焊接区，所述焊接区上设有连接所述重分布线的焊接球。
7.根据权利要求6所述的基于扇出型的封装结构，其特征在于，所述布线层为至少1层。
8.根据权利要求1-7任意一项所述的基于扇出型的封装结构，其特征在于，该芯片封装结构还包括电磁屏蔽层，所述电磁屏蔽层包覆所述第一芯片封体、模塑化合物层和布线层。
9.一种芯片，其特征在于，所述芯片包含如权利要求1-8中任意一项所述的基于扇出型的封装结构。
10.根据权利要求9所述的芯片，其特征在于，所述芯片为封装后的运算芯片，将具有相同结构的若干个所述运算芯片设置于同一算力板上。
11.一种基于扇出型的封装结构的制作方法，其特征在于，该方法包括：
制作一表面覆盖有一层键合胶的载板；
在所述载板的中央区域安装至少1个第二芯片，并进行塑封固化形成模塑化合物层，在模塑化合物层中预留设置有若干个导线通孔，其中，所述第二芯片的上下端面涂抹有第二介电层，位于下端面的所述第二介电层上设置有与所述第二芯片电信号连接的导电内连线；
去除载板和键合胶；
在所述模塑化合物层下端面设置布线层，所述布线层内布置有重分布线，所述布线层底面设有焊接区，所述焊接区上设有与所述重分布线相连接的焊接球；
在所述模塑化合物层上端面设置第一芯片封体，所述第一芯片封体上设有若干个与所述导线通孔相对应的导电柱，所述导电柱与导线通孔焊锡连接；及
设置电磁屏蔽层，所述电磁屏蔽层包覆所述第一芯片封体、模塑化合物层和布线层以形成芯片封装单体。
12.根据权利要求11所述的基于扇出型的封装结构的制作方法，其特征在于，所述第一芯片封体包括第一介电层和塑封层，在所述第一介电层上设有若干个与所述导线通孔相对应的导电柱，所述导电柱上下端面分别设有接合垫，在所述塑封层内嵌设有第一芯片组和至少1个无源元件，所述第一芯片组包括至少2个第一芯片，所述第一芯片通过金属引线与接合垫键合连接。
13.根据权利要求12所述的基于扇出型的封装结构的制作方法，其特征在于，所述第一芯片组的排列包括并排排列及/或叠加排列，所述第一芯片组的叠加排列包括斜向阶梯叠加排列、水平交错叠加排列和金字塔形叠加排列。
14.根据权利要求11所述的基于扇出型的封装结构，其特征在于，所述布线层为至少1层。
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