JP4068974B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、配線基板上にメモリチップとマイコンチップを実装してシステムを構成したシステムインパッケージ(System in Package；ＳｉＰ)に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の実装密度を向上させることを目的として、配線基板上に複数の半導体チップを三次元的に実装した積層パッケージが種々提案されている。
【０００３】
例えば特許文献１には、絶縁性基板上に５個の半導体チップ（ロジックチップ、アナログ高周波チップ、メモリチップ、マイコンチップおよび電圧変換チップ）を積み重ねて実装することによって、多機能、かつ高密度実装を可能にした積層パッケージが開示されている。絶縁性基板上に積層された５個の半導体チップのうち、１層目の半導体チップは、フリップチップ方式によって絶縁性基板上の電極に接続されている。また、２層目と４層目の半導体チップは、それぞれワイヤボンディング方式によって絶縁性基板上の電極に接続され、３層目と５層目の半導体チップは、それぞれフリップチップ方式によって下層（２層目と４層目）の半導体チップに接続されている。
【０００４】
【特許文献１】
特開２００１−２９１８２１号公報
【０００５】
【発明が解決しようとする課題】
上記特許文献１は、絶縁性基板上にメモリチップおよびマイコンチップを含む複数種類の半導体チップを積層する技術を開示しているが、本発明者らが開発を進めているシステムインパッケージ(ＳｉＰ)のように、マイコンチップを多ポート構造にした場合に生じる問題点や、その解決手段については、何ら開示していない。
【０００６】
本発明の目的は、高密度実装に適した小型、高性能のシステムインパッケージ（ＳｉＰ）を実現することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明の半導体装置は、配線基板と、前記配線基板の上面に実装されたマイコンチップおよびメモリチップによってシステムが構成されたシステムインパッケージ構造を有し、前記マイコンチップは、前記メモリチップを含む前記システムの内部とのインターフェイス、および前記システムの外部とのインターフェイスをそれぞれ有する多ポート構造で構成され、前記メモリチップは、前記マイコンチップを介して前記システムの外部にアクセスされるように構成され、前記マイコンチップは、前記メモリチップの上に積層された状態で前記配線基板上に実装されているものである。
【００１０】
また、本発明の半導体装置は、配線基板と、前記配線基板の上面に実装された１個のマイコンチップおよび２個のメモリチップによってシステムが構成されたシステムインパッケージ構造を有し、前記マイコンチップは、前記２個のメモリチップを含む前記システムの内部とのインターフェイス、および前記システムの外部とのインターフェイスをそれぞれ有する多ポート構造で構成され、前記２個のメモリチップのそれぞれは、前記マイコンチップを介して前記システムの外部にアクセスされるように構成され、前記２個のメモリチップは、それらの一方が他方の上に積層された状態で前記配線基板上に実装され、前記マイコンチップは、前記２個のメモリチップの上に積層された状態で前記配線基板上に実装されているものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
図１は、本実施の形態の半導体装置を示す断面図、図２は、この半導体装置の内部構成を示す平面図、図３は、この半導体装置の配線基板上に実装された半導体チップのレイアウトを示す平面図、図４は、この半導体装置の配線基板の下面を示す平面図である。
【００１３】
本実施の形態の半導体装置は、配線基板１の主面上に３個のシリコンチップ（メモリチップ２Ａ、２Ｂおよびマイコンチップ２Ｃ）を３段に積み重ねて実装し、これらのシリコンチップ（メモリチップ２Ａ、２Ｂおよびマイコンチップ２Ｃ）をモールド樹脂３で封止したスタック構造のシステムインパッケージ（ＳｉＰ）である。
【００１４】
３段に積み重ねた上記シリコンチップ（メモリチップ２Ａ、２Ｂおよびマイコンチップ２Ｃ）のうち、下段のメモリチップ２Ａには、例えば６４メガビット(Mbit)のＤＲＡＭが形成されている。このメモリチップ２Ａは、長方形の平面形状を有し、その主面（下面）に形成された複数個のＡｕバンプ４を介して配線基板１の電極５ａに接続されている。また、メモリチップ２Ａの主面（下面）と配線基板１との隙間には、アンダーフィル樹脂７が充填されている。このように、ＤＲＡＭが形成されたメモリチップ２Ａは、フリップチップ方式によって配線基板１上に実装されている。
【００１５】
上記メモリチップ２Ａの上に積層された中段のメモリチップ２Ｂには、例えば１６メガビットのフラッシュメモリが形成されている。このメモリチップ２Ｂは、長方形の平面形状を有し、その主面（上面）の二つの短辺に沿って形成された複数個のボンディングパッド８のそれぞれは、Ａｕワイヤ１０を介して配線基板１の電極５ｂに接続されている。このメモリチップ２Ｂは、その長辺が下段のメモリチップ２Ａの長辺と交差する向きに配置され、接着剤などによってメモリチップ２Ａの上面に固定されている。このように、フラッシュメモリが形成されたメモリチップ２Ｂは、メモリチップ２Ａの上に積層され、ワイヤボンディング方式によって配線基板１に接続されている。
【００１６】
上記メモリチップ２Ｂの上に積層された上段のマイコンチップ２Ｃには、例えば動作周波数が１３３ＭＨｚの高速マイクロプロセッサ（ＭＰＵ：超小型演算処理装置）が形成されている。このマイコンチップ２Ｃは、正方形の平面形状を有し、その主面（上面）の四辺に沿って形成された複数個のボンディングパッド９のそれぞれは、Ａｕワイヤ１１を介して配線基板１の電極５ｃに接続されている。このマイコンチップ２Ｃは、下層のチップ２Ｂの中央部に配置され、接着剤などによってメモリチップ２Ｂの上面に固定されている。
【００１７】
上記マイコンチップ２Ｃは、その一辺の長さが下層のメモリチップ２Ｂの長辺よりも短い。そのため、メモリチップ２Ｂの上にマイコンチップ２Ｃを重ねても、メモリチップ２Ｂの短辺近傍に形成されたボンディングパッド８がマイコンチップ２Ｃと重なることはない。このように、ＭＰＵが形成されたマイコンチップ２Ｃは、メモリチップ２Ｂの上に積層され、ワイヤボンディング方式によって配線基板１に接続されている。
【００１８】
上記３個のシリコンチップ（２Ａ、２Ｂ、２Ｃ）が実装された配線基板１は、これらのシリコンチップ（２Ａ、２Ｂ、２Ｃ）を各種携帯機器のマザーボードに実装する際の中継基板（インターポーザー）を構成している。配線基板１の寸法は、例えば縦×横＝１３ｍｍ×１３ｍｍである。
【００１９】
上記配線基板１は、ガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような汎用樹脂を主体として構成された多層配線基板であり、その上面および内部には、電極５ａ、５ｂ、５ｃのいずれかに接続された合計４〜６層程度の配線６が形成されている。また、配線基板１の下面には、これらの配線６のいずれかに接続された、例えば２４０個の電極１２が形成されており、それぞれの電極１２には半田バンプ１３が接続されている。電極５ａ、５ｂ、５ｃ、配線６および電極１２はＣｕからなり、電極５ａ、５ｂ、５ｃ、１２の表面にはＳｎなどのメッキが施されている。配線基板１の上面および下面には、電極５ａ、５ｂ、５ｃ、１２の表面を除き、エポキシ系樹脂やアクリル系樹脂などからなるソルダレジスト１４がコーティングされている。
【００２０】
配線基板１の下面の電極１２に接続された半田バンプ１３は、システムインパッケージ（ＳｉＰ）の外部接続端子を構成している。システムインパッケージ（ＳｉＰ）は、これらの半田バンプ１３を介して各種携帯機器のマザーボードに実装される。
【００２１】
このように、本実施の形態のシステムインパッケージ（ＳｉＰ）は、配線基板１上に３個のシリコンチップ（２個のメモリチップおよび１個のマイコンチップ）を３段に積み重ねて実装し、これら３個のシリコンチップによってシステムを構成した２４０ピンのＢＧＡ(Ball Grid Array)構造で構成されている。
【００２２】
上記のようなメモリチップ２Ａ、２Ｂとマイコンチップ２Ｃとを積み重ねて実装したシステムインパッケージ（ＳｉＰ）において、特に、マイコンチップ２Ｃに以下のような多様な機能を持たせようとする場合は、マイコンチップ２Ｃのピン数がメモリチップ２Ａ、２Ｂのピン数に比べて非常に多くなるので、メモリチップ２Ａ、２Ｂの上段にマイコンチップ２Ｃを積層することによって、その構成に特有の効果が生まれる。
【００２３】
ここで、図５を用いて、マイコンチップ２Ｃおよびメモリチップ２Ａ、２Ｂの機能とそれに伴うピン構成について説明する。ここでは、実施の形態に即し、メモリチップとして、ＤＲＡＭが形成されたメモリチップ２Ａとフラッシュメモリが形成されたメモリチップ２Ｂを有する場合について説明するが、メモリチップの数や種類については、この例に限られるものではない。
【００２４】
マイコンチップの主な役割の一つとして、システムの外部に設けられた外部ＬＳＩ（２Ｄ）とシステムの内部に設けられたメモリチップ２Ａ、２Ｂとの間を仲介してデータの入出力を行うために、外部インターフェース用の論理アドレス（外部アドレス）をフラッシュメモリまたはＤＲＡＭの物理アドレスに変換する作業がある。
【００２５】
マイコンチップ２Ｃがこのような役割を担う場合、マイコンチップ２Ｃには、マイコンチップ２Ｃとメモリチップ２Ａ、２Ｂの間のインターフェースに必要なピン数以外に、外部インターフェースを構成するピンが必要になる。従って、マイコンチップ２Ｃは、外部インターフェースに必要なピン数の分、メモリチップ２Ａ、２Ｂに比較してピン数が多くなる。
【００２６】
外部インターフェースを介して出力されたデータは、外部ＬＳＩ（２Ｄ）を介してさまざまな情報に変換され、人間と情報をやり取りをするヒューマンインターフェース機器やネットワーク機器などに出力される、例えば音声情報は、スピーカーを介して音声として出力され、画像情報は、液晶（ＬＣＤ）などの画像表示装置を介して画像として出力される。もちろん、ヒューマンインターフェース機器やネットワーク機器などから入力された情報が外部ＬＳＩ（２Ｄ）を介してマイコンチップ２Ｃの外部インターフェースに入力される場合もある。
【００２７】
本実施の形態のマイコンチップ２Ｃは、外部インターフェースとしてＰＣＩバスとＵＳＢバスとを有している。このように、マイコンチップ２Ｃが複数種類の外部インターフェースを持つ場合は、マイコンチップ２Ｃの外部インターフェースが一種類の場合に比較してマイコンチップ２Ｃに必要なピン数が多くなる。
【００２８】
メモリチップがフラッシュメモリチップ（２Ｂ）やＤＲＡＭチップ（２Ａ）など複数種類ある場合、マイコンチップ２Ｃのメモリインターフェースに必要なピン数は、それぞれのメモリチップのインターフェースが有するピン数に比較して多くなる。本実施の形態では、フラッシュメモリチップ（２Ｂ）が、インターフェースの構成として、アドレスピンを２０ピン、データピンを１６ピン有し、さらにコマンドピンなどを有している。また、ＤＲＡＭチップ（２Ａ）が、インターフェースの構成として、アドレスピンを１４ピン、データピンを３２ピン有し、さらにコマンドピンなどを有する。
【００２９】
このように、メモリチップ２Ａ、２Ｂのそれぞれのインターフェースを構成するピン構成が異なる場合、マイコンチップ２Ｃは最もピン数が多いインターフェース構成に対応できるだけのピン数を持つ必要がある。本実施の形態では、マイコンチップ２Ｃはメモリインターフェースとして、アドレスピンを２０ピン、データピンを３２ピン有し、さらにメモリチップ２Ａ、２Ｂのそれぞれのコマンドピンに接続されるピンを独自に有している。このように、メモリチップとして複数種類のメモリを有する場合には、マイコンチップ２Ｃのメモリインターフェースの構成としては、それぞれのメモリチップ２Ａ、２Ｂが有するインターフェースのピン数よりも多くなる場合がある。
【００３０】
マイコンチップには、ＭＰＵ以外にさまざまな回路を有する場合があり、その場合は、それぞれの回路に対して安定した電源を供給するためにより多くのピン数が必要となる。例えば本実施の形態のマイコンチップ２Ｃは、Ａ／Ｄ変換回路やＰＬＬ回路を有しているが、Ａ／Ｄ変換回路やＰＬＬ回路は、自らが電源ノイズ源になり得ると共に、外部からの電源ノイズに弱い性質を持つため、ＭＰＵとは分離された電源供給ピンを持っており、これがマイコンチップ２Ｃのピン数をさらに増やす原因となっている。また、マイコンチップ２Ｃは、外部インターフェース回路を有しているが、外部インターフェース回路における安定した信号増幅を実現するためには、ＭＰＵなどの内部回路とは独立した電源供給ピンを必要とするので、これもマイコンチップ２Ｃのピン数を増やす原因となっている。
【００３１】
図６は、メモリチップ２Ａの主面に形成されたＡｕバンプ４のレイアウトを示す平面図、図７は、メモリチップ２Ｂの主面に形成されたボンディングパッド８のレイアウトを示す平面図である。本実施の形態では、ＤＲＡＭが形成されたメモリチップ２ＡのＡｕバンプ４は、その主面の中央に２列に配置されており、フラッシュメモリが形成されたメモリチップ２Ｂのボンディングパッド８は、その主面の二つの短辺に沿って配置されている。
【００３２】
これに対し、マイコンチップ２Ｃは、システム内部（メモリチップ２Ａ、２Ｂなど）とのインターフェイスに加えて、システム外部との各種インターフェイスを備えた多ポート構造で構成されているので、端子（ピン）の数はメモリチップ２Ａ、２Ｂに比べて遥かに多い（例えば２４０ピン）。従って、図８に示すように、マイコンチップ２Ｃのボンディングパッド９は、その主面の四辺に沿って配置されている。
【００３３】
上記のような多ピンのマイコンチップ２Ｃを配線基板１上に実装する場合、マイコンチップ２Ｃに接続される配線基板１の電極５ｃは、メモリチップ２Ａに接続される電極５ａおよびメモリチップ２Ｂに接続される電極５ｂに比べて数が多くなるので、電極５ｃ同士のピッチを確保するためには、電極５ｃを配線基板１の中心から離れた位置に配置しなければならない。また、システムインパッケージ（ＳｉＰ）の高密度実装を推進するためには、配線基板１の外形寸法を可能な限り小さくする必要がある。従って、図９に示すように、マイコンチップ２Ｃに接続される電極５ｃは、配線基板１の最外周部に配置され、メモリチップ２Ａに接続される電極５ａおよびメモリチップ２Ｂに接続される電極５ｂは、その内側に配置される。
【００３４】
一方、上記のような配線基板１上に多ピンのマイコンチップ２Ｃと少ピンのメモリチップ２Ａ、２Ｂを積み重ねて実装する場合は、マイコンチップ２Ｃをメモリチップ２Ａ、２Ｂの上段に配置しなければならない。その理由は、メモリチップ２Ｂをマイコンチップ２Ｃの上段に配置した場合は、マイコンチップ２Ｃと電極５ｃとを接続するＡｕワイヤ１１がメモリチップ２Ｂと電極５ｂとを接続するＡｕワイヤ１０と交差するので、両者が接触する恐れがあるからである。
【００３５】
また、本実施の形態のメモリチップ２Ａは、その主面の中央にボンディングパッド（図示せず）が２列に配置されているので、ワイヤボンディング方式を採用するよりは、これらのボンディングパッドにＡｕバンプ４を接続し、フリップチップ方式で電極５ａと接続するのが有利である。
【００３６】
このような理由から、本実施の形態のシステムインパッケージ（ＳｉＰ）は、メモリチップ２Ａの上にメモリチップ２Ｂを積層し、メモリチップ２Ｂの上にさらにメモリチップ２Ｃを積層する。これにより、高密度実装に適した小型、高性能のシステムインパッケージ（ＳｉＰ）を実現することができる。また、メモリチップ２Ａ、２Ｂよりも高速で動作し、従ってメモリチップ２Ａ、２Ｂよりも発熱量が大きいマイコンチップ２Ｃを最上段に配置することにより、パッケージの放熱性が向上するので、信頼性の高いシステムインパッケージ（ＳｉＰ）を実現することができる。
【００３７】
なお、上記の例とは逆に、ＤＲＡＭが形成されたメモリチップ２Ａの二つの短辺に沿ってボンディングパッドが配置され、フラッシュメモリが形成されたメモリチップ２Ｂの中央にボンディングパッドが配置されている場合は、メモリチップ２Ｂを最下段に配置してフリップチップ方式で電極５ｂと接続し、その上にメモリチップ２Ａを積層してワイヤボンディング方式で電極５ａと接続すればよい。この場合も、上記した理由から、多ピンのマイコンチップ２Ｃが最上段に配置される。
【００３８】
また、メモリチップ２Ａ、２Ｂのいずれもが、主面の周辺部にボンディングパッドを配置している場合は、メモリチップ２Ａと電極５ａおよびメモリチップ２Ｂと電極５ｂをそれぞれワイヤボンディング方式で接続すればよい。その際、メモリチップ２Ａ、２Ｂの積層順序は、ワイヤボンディングの作業性などを考慮して決定するが、いずれの場合も、上記した理由から、多ピンのマイコンチップ２Ｃが最上段に配置される。
【００３９】
次に、上記のように構成された本実施の形態の半導体装置の製造方法を図１０〜図１９を用いて説明する。
【００４０】
図１０は、システムインパッケージ（ＳｉＰ）の製造に使用するマルチ配線基板１００の主面（チップ実装面）を示す平面図、図１１は、このマルチ配線基板１００の裏面を示す平面図である。
【００４１】
マルチ配線基板１００は、前記配線基板１の母体となる基板であり、このマルチ配線基板１００を図１０、図１１に示すダイシングラインＬに沿って格子状に切断（ダイシング）することにより、複数個の配線基板１が得られる。例えば図に示すマルチ配線基板１００は、その長辺方向が６ブロックの配線基板領域に区画され、短辺方向が３ブロックの配線基板領域に区画されているので、３×６＝１８個の配線基板１が得られる。マルチ配線基板１００は、ガラス・エポキシ樹脂のような汎用樹脂を主体として構成された多層配線基板であり、その主面には、電極５ａ、５ｂ、５ｃおよび図示しない配線が形成され、裏面には、電極１２が形成されている。これらの電極５ａ、５ｂ、５ｃ、１２および配線は、樹脂の表面に貼り付けたＣｕ箔をエッチングすることによって形成される。
【００４２】
システムインパッケージ（ＳｉＰ）を製造するには、まず、上記マルチ配線基板１００と前記図６〜８に示したシリコンチップ（メモリチップ２Ａ、２Ｂおよびマイコンチップ２Ｃ）を用意する。ＤＲＡＭが形成されたメモリチップ２Ａのボンディングパッドには、ボールボンディング装置などを用いてＡｕバンプ４を接続しておく。
【００４３】
次に、図１２および図１３に示すように、マルチ配線基板１００の主面の各配線基板領域にフリップチップ方式でメモリチップ２Ａを実装し、メモリチップ２ＡのＡｕバンプ４とマルチ配線基板１００の電極５ａとを接続した後、メモリチップ２Ａとマルチ配線基板１００との隙間にアンダーフィル樹脂７を充填する。Ａｕバンプ４と電極５ａの接続は、メモリチップ２Ａとマルチ配線基板１００との隙間に異方性導電性(anisotropic conductive)樹脂または非導電性(non conductive)樹脂などからなるテープあるいはペーストを挟み込み、このテープあるいはペーストを加熱、溶融することによって行うこともできる。この場合は、アンダーフィル樹脂７を充填する工程が不要となる。
【００４４】
次に、図１４および図１５に示すように、メモリチップ２Ａの上面に接着剤などを使ってメモリチップ２Ｂを固定した後、メモリチップ２Ｂのボンディングパッド８とマルチ配線基板１００の電極５ｂとをＡｕワイヤ１０で接続する。Ａｕワイヤ１０のボンディングは、例えば超音波振動と熱圧着とを併用したワイヤボンダを使用して行う。
【００４５】
次に、図１６および図１７に示すように、メモリチップ２Ｂの上面に接着剤などを使ってマイコンチップ２Ｃを固定した後、マイコンチップ２Ｃのボンディングパッド９とマルチ配線基板１００の電極５ｃとをＡｕワイヤ１１で接続する。Ａｕワイヤ１１のボンディングは、前記Ａｕワイヤ１０のボンディングと同様、例えば超音波振動と熱圧着とを併用したワイヤボンダを使用して行う。
【００４６】
次に、図１８に示すように、マルチ配線基板１００をモールド金型（図示せず）に装着し、その主面の全体をモールド樹脂３で封止する。モールド樹脂３は、例えば粒径７０μｍ〜１００μｍ程度のシリカを分散させた熱硬化型エポキシ系樹脂からなる。
【００４７】
その後、マルチ配線基板１００の裏面の電極１２に半田バンプ１３を接続し、続いて、マルチ配線基板１００を前記図１０、図１１に示すダイシングラインＬに沿って切断し、配線基板１を個片化することにより、前記図１〜図４に示した本実施の形態のシステムインパッケージ（ＳｉＰ）が完成する。上記半田バンプ１３の接続は、例えば低融点のＰｂ−Ｓｎ共晶合金からなる半田ボールを電極１２の表面に供給した後、この半田ボールをリフローさせることによって行う。図１９は、上記した製造工程の全体フロー図である。
【００４８】
（実施の形態２）
図２０は、本実施の形態の半導体装置を示す断面図、図２１は、この半導体装置の内部構成を示す平面図である。
【００４９】
本実施の形態の半導体装置は、配線基板１の主面上に２個のシリコンチップ（メモリチップ２Ｂおよびマイコンチップ２Ｃ）を２段に積み重ねて実装し、これらのシリコンチップ（メモリチップ２Ｂおよびマイコンチップ２Ｃ）をモールド樹脂３で封止したスタック構造のシステムインパッケージ（ＳｉＰ）である。
【００５０】
メモリチップ２Ｂは、前記実施の形態１と同じく、フラッシュメモリが形成されたシリコンチップであり、その主面（上面）の二つの短辺に沿って形成された複数個のボンディングパッド８のそれぞれは、Ａｕワイヤ１０を介して配線基板１の電極５ｂに接続されている。すなわち、メモリチップ２Ｂは、ワイヤボンディング方式によって配線基板１に接続されている。
【００５１】
上記メモリチップ２Ｂの上に積層された上段のマイコンチップ２Ｃは、前記実施の形態１と同じく、高速ＭＰＵが形成されたシリコンチップであり、その主面（上面）の二つの短辺に沿って形成された複数個のボンディングパッド８のそれぞれは、Ａｕワイヤ１０を介して配線基板１の電極５ｂに接続されている。すなわち、マイコンチップ２Ｃは、メモリチップ２Ｂの上に積層され、ワイヤボンディング方式によって配線基板１に接続されている。
【００５２】
フラッシュメモリが形成されたメモリチップ２Ｂは、マイコンチップ２Ｃを通じてシステムの外部とデータのやり取りを行うように構成されているので、端子（ピン）の数は少ない。一方、マイコンチップ２Ｃは、システム内部（メモリチップ２Ｂなど）とのインターフェイスに加えて、システム外部との各種インターフェイスを備えた多ポート構造で構成されているので、端子（ピン）の数はメモリチップ２Ｂに比べて遥かに多い。
【００５３】
上記のような多ピンのマイコンチップ２Ｃを配線基板１上に実装する場合、マイコンチップ２Ｃに接続される配線基板１の電極５ｃは、メモリチップ２Ｂに接続される電極５ｂに比べて数が多くなるので、電極５ｃ同士のピッチを確保するためには、電極５ｃを配線基板１の中心から離れた位置に配置しなければならない。また、システムインパッケージ（ＳｉＰ）の高密度実装を推進するためには、配線基板１の外形寸法を可能な限り小さくする必要があるので、マイコンチップ２Ｃに接続される電極５ｃは、配線基板１の最外周部に配置され、メモリチップ２Ｂに接続される電極５ｂは、その内側に配置される。
【００５４】
また、上記のような配線基板１上に多ピンのマイコンチップ２Ｃと少ピンのメモリチップ２Ｂを積み重ねて実装する場合は、マイコンチップ２Ｃと電極５ｃとを接続するＡｕワイヤ１１がメモリチップ２Ｂと電極５ｂとを接続するＡｕワイヤ１０に接触するのを防ぐため、マイコンチップ２Ｃをメモリチップ２Ｂの上段に配置しなければならない。
【００５５】
このような理由から、２個のシリコンチップ（メモリチップ２Ｂおよびマイコンチップ２Ｃ）を２段に積み重ねて実装する場合でも、高密度実装に適した小型、高性能のシステムインパッケージ（ＳｉＰ）を実現するためには、メモリチップ２Ｂを下段に配置し、マイコンチップ２Ｃを上段に配置する。
【００５６】
本実施の形態のシステムインパッケージ（ＳｉＰ）を製造する方法は、ＤＲＡＭが形成されたメモリチップ２Ａを配線基板１に実装する工程がないことを除き、前記実施の形態１と同じである。
【００５７】
なお、上記の例では、フラッシュメモリが形成されたメモリチップ２ＢとＭＰＵが形成されたマイコンチップ２Ｃを配線基板１上に実装してシステムインパッケージ（ＳｉＰ）を構成したが、ＤＲＡＭが形成されたメモリチップ２Ａとマイコンチップ２Ｃを配線基板１上に実装してシステムインパッケージ（ＳｉＰ）を構成することもできる。
【００５８】
この場合も、メモリチップ２Ａがマイコンチップ２Ｃを通じてシステムの外部とデータのやり取りを行うように構成され、マイコンチップ２Ｃがシステム内部とのインターフェイスに加えて、システム外部との各種インターフェイスを備えた多ポート構造で構成されているときは、メモリチップ２Ａのピン数よりもマイコンチップ２Ｃのピン数が多くなる。従って、高密度実装に適した小型、高性能のシステムインパッケージ（ＳｉＰ）を実現するためには、前述した理由により、メモリチップ２Ａを下段に配置し、マイコンチップ２Ｃを上段に配置する。このシステムインパッケージ（ＳｉＰ）を製造する方法は、フラッシュメモリが形成されたメモリチップ２Ｂを配線基板１に実装する工程がないことを除き、前記実施の形態１と同じである。
【００５９】
（実施の形態３）
図２２は、本実施の形態の半導体装置を示す断面図である。この半導体装置は、前記実施の形態２と同じく、配線基板１の主面上に２個のシリコンチップ（メモリチップ２Ｂおよびマイコンチップ２Ｃ）を２段に積み重ねて実装し、これらのシリコンチップ（メモリチップ２Ｂおよびマイコンチップ２Ｃ）をモールド樹脂３で封止したスタック構造のシステムインパッケージ（ＳｉＰ）である。
【００６０】
本実施の形態のシステムインパッケージ（ＳｉＰ）は、マイコンチップ２Ｃの外形寸法がメモリチップ２Ｂの外形寸法よりも大きく、かつマイコンチップ２Ｃとメモリチップ２Ｂの間にスペーサ１５が介在されている点を除き、前記実施の形態２のシステムインパッケージ（ＳｉＰ）と同じである。
【００６１】
すなわち、メモリチップ２Ｂは、フラッシュメモリが形成されたシリコンチップであり、その主面（上面）の二つの短辺に沿って形成された複数個のボンディングパッド８のそれぞれは、Ａｕワイヤ１０を介して配線基板１の電極５ｂに接続されている。また、スペーサ１５を介して上記メモリチップ２Ｂの上に積層された上段のマイコンチップ２Ｃは、高速ＭＰＵが形成されたシリコンチップであり、その主面（上面）の四辺に沿って形成された複数個のボンディングパッド９のそれぞれは、Ａｕワイヤ１１を介して配線基板１の電極５ｃに接続されている。
【００６２】
また、前記実施の形態２と同じく、フラッシュメモリが形成されたメモリチップ２Ｂは、マイコンチップ２Ｃを通じてシステムの外部とデータのやり取りを行うように構成されているので、端子（ピン）の数が少ない。一方、マイコンチップ２Ｃは、システム内部（メモリチップ２Ｂなど）とのインターフェイスに加えて、システム外部との各種インターフェイスを備えた多ポート構造で構成されているので、端子（ピン）の数はメモリチップ２Ｂに比べて遥かに多い。
【００６３】
従って、本実施の形態においても、高密度実装に適した小型、高性能のシステムインパッケージ（ＳｉＰ）を実現するためには、少ピンのメモリチップ２Ｂを下段に配置し、多ピンのマイコンチップ２Ｃを上段に配置する。
【００６４】
本実施の形態のシステムインパッケージ（ＳｉＰ）を製造するには、まず、図２３および図２４に示すように、マルチ配線基板１００の主面の各配線基板領域に接着剤などを使ってメモリチップ２Ｂを固定した後、メモリチップ２Ｂのボンディングパッド８とマルチ配線基板１００の電極５ｂとをＡｕワイヤ１０で接続する。
【００６５】
次に、図２５および図２６に示すように、メモリチップ２Ｂの上面に接着剤などを使ってスペーサ１５を固定する。スペーサ１５は、素子が形成されていないシリコンチップからなり、メモリチップ２Ｂの上面に固定したときに、メモリチップ２Ｂのボンディングパッド８を覆わない外形寸法を有している。また、スペーサ１５は、メモリチップ２Ｂの上面に固定したときに、その上面がＡｕワイヤ１０のループ高さよりも高くなるような厚さを有している。
【００６６】
次に、図２７および図２８に示すように、スペーサ１５の上面に接着剤などを使ってマイコンチップ２Ｃを固定した後、マイコンチップ２Ｃのボンディングパッド９とマルチ配線基板１００の電極５ｃとをＡｕワイヤ１１で接続する。
【００６７】
その後、前記実施の形態１の製造方法と同じように、マルチ配線基板１００の主面の全体をモールド樹脂３で封止し、続いて、マルチ配線基板１００の裏面の電極１２に半田バンプ１３を接続した後、マルチ配線基板１００を切断して配線基板１を個片化することにより、前記図２２に示した本実施の形態のシステムインパッケージ（ＳｉＰ）が完成する。
【００６８】
なお、上記の例では、フラッシュメモリが形成されたメモリチップ２ＢとＭＰＵが形成されたマイコンチップ２Ｃを配線基板１上に実装してシステムインパッケージ（ＳｉＰ）を構成したが、ＤＲＡＭが形成されたメモリチップ２Ａと、このメモリチップ２Ａよりも外形寸法が大きいマイコンチップ２Ｃを配線基板１上に実装してシステムインパッケージ（ＳｉＰ）を構成することもできる。
【００６９】
このように、多ピン化のマイコンチップ２Ｃと少ピンのメモリチップ２Ｂ（または２Ａ）を２段に積み重ねて実装する場合、高密度実装に適した小型、高性能のシステムインパッケージ（ＳｉＰ）を実現するためには、マイコンチップ２Ｃとメモリチップ２Ｂ（または２Ａ）の相対的な外形寸法の大小に関係なく、メモリチップ２Ｂ（または２Ａ）を下段に配置し、マイコンチップ２Ｃを上段に配置する。
【００７０】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７１】
例えばＳＲＡＭが形成されたメモリチップの上にマイコンチップを積層してシステムインパッケージ（ＳｉＰ）を構成することもできる。
【００７２】
また、配線基板上には、メモリチップやマイコンチップの他にコンデンサや抵抗素子など、チップ以外の小型電子部品を実装することもできる。例えば、メモリチップの外周に沿ってチップコンデンサを搭載することにより、メモリチップの駆動時に生じるノイズを低減して高速動作を実現することができる。さらに、チップやその他の小型電子部品を実装する配線基板として、ビルドアップ基板を使用することもできる。
【００７３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７４】
配線基板上に多ピン化のマイコンチップと少ピンのメモリチップを積み重ねて実装する際、メモリチップを下段に配置し、マイコンチップを上段に配置することにより、高密度実装に適した小型、高性能のシステムインパッケージ（ＳｉＰ）を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を示す断面図である。
【図２】本発明の一実施の形態である半導体装置の内部構成を示す平面図である。
【図３】本発明の一実施の形態である半導体装置の配線基板上に実装された半導体チップのレイアウトを示す平面図である。
【図４】本発明の一実施の形態である半導体装置の配線基板の下面を示す平面図である。
【図５】本発明の一実施の形態である半導体装置のシステム構成を概略的に示すブロック図である。
【図６】メモリチップの主面に形成されたＡｕバンプのレイアウトを示す平面図である。
【図７】メモリチップの主面に形成されたボンディングパッドのレイアウトを示す平面図である。
【図８】マイコンチップの主面に形成されたボンディングパッドのレイアウトを示す平面図である。
【図９】配線基板の主面に形成された電極のレイアウトを示す平面図である。
【図１０】本発明の一実施の形態である半導体装置の製造に用いるマルチ配線基板の主面を示す平面図である。
【図１１】本発明の一実施の形態である半導体装置の製造に用いるマルチ配線基板の裏面を示す平面図である。
【図１２】本発明の一実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部平面図である。
【図１３】本発明の一実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部平面図である。
【図１５】本発明の一実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部平面図である。
【図１７】本発明の一実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体装置の製造工程を示す全体フロー図である。
【図２０】本発明の他の実施の形態である半導体装置を示す断面図である。
【図２１】本発明の他の実施の形態である半導体装置の内部構成を示す平面図である。
【図２２】本発明の他の実施の形態である半導体装置を示す断面図である。
【図２３】本発明の他の実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部平面図である。
【図２４】本発明の他の実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部断面図である。
【図２５】本発明の他の実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部平面図である。
【図２６】本発明の他の実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部断面図である。
【図２７】本発明の他の実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部平面図である。
【図２８】本発明の他の実施の形態である半導体装置の製造方法を示すマルチ配線基板の要部断面図である。
【符号の説明】
１ 配線基板
２Ａ、２Ｂ メモリチップ
２Ｃ マイコンチップ
３ モールド樹脂
４ Ａｕバンプ
５ａ、５ｂ、５ｃ 電極
６ 配線
７ アンダーフィル樹脂
８、９ ボンディングパッド
１０、１１ Ａｕワイヤ
１２ 電極
１３ 半田バンプ
１４ ソルダレジスト
１５ スペーサ
１００ マルチ配線基板
Ｌ ダイシングライン

Claims (5)

  1. 複数の第１電極及び複数の第２電極が形成された上面を有する配線基板と、
    平面形状が長方形から成り、夫々の短辺に沿って複数の第１ボンディングパッドが形成された第１主面、及び前記第１主面と反対側の第１裏面を有し、前記複数の第１電極及び前記複数の第２電極よりも内側の領域において、前記第１裏面が前記配線基板の上面と対向するように、前記配線基板の上面上に搭載されたメモリチップと、
    平面形状が四角形から成り、夫々の辺に沿って複数の第２ボンディングパッドが形成された第２主面、及び前記第２主面と反対側の第２裏面を有し、前記第２裏面が前記メモリチップの前記第１主面と対向するように、前記メモリチップの前記第１主面上に搭載されたマイコンチップと、
    前記複数の第１ボンディングパッドと前記複数の第１電極とをそれぞれ電気的に接続する複数の第１ワイヤと、
    前記複数の第２ボンディングパッドと前記複数の第２電極とをそれぞれ電気的に接続する複数の第２ワイヤと、
    を含み、
    前記複数の第２ボンディングパッドは、前記メモリチップと前記マイコンチップにより構成されるシステムの外部との外部インタフェース用パッドと、前記システムの内部に設けられた前記メモリチップとの内部インタフェース用パッドとを有し、
    前記第２ボンディングパッドの数は、前記第１ボンディングパッドの数よりも多く、
    前記マイコンチップの夫々の前記辺の長さは、前記メモリチップの夫々の前記短辺の長さよりも長く、
    前記マイコンチップの夫々の前記辺の長さは、前記メモリチップの夫々の長辺の長さよりも短く、
    前記メモリチップの前記第１主面において、前記メモリチップの夫々の前記長辺の一部は、前記マイコンチップで覆われ、
    前記メモリチップの前記第１主面において、前記メモリチップの夫々の前記短辺に沿って形成された前記複数の第１ボンディングパッドは、前記マイコンチップから露出していることを特徴とする半導体装置。
  2. 前記マイコンチップ、前記メモリチップ、前記配線基板の前記上面、前記複数の第１ワイヤ及び前記複数の第２ワイヤは、樹脂で封止されていることを特徴とする請求項１記載の半導体装置。
  3. 前記メモリチップには、ＳＲＡＭ、ＤＲＡＭまたはフラッシュメモリが形成されていることを特徴とする請求項１記載の半導体装置。
  4. 前記配線基板の前記上面と反対側の下面には、複数の半田バンプが接続されており、
    前記マイコンチップの前記外部インタフェース用パッドを介して出力されるデータは、前記半田バンプを介して前記システムの外部に出力されることを特徴とする請求項１記載の半導体装置。
  5. 前記配線基板の上面上には、前記メモリチップ及び前記マイコンチップとは異なる他の半導体チップが搭載されており、
    前記メモリチップは、前記他の半導体チップ上に積層されていることを特徴とする請求項４記載の半導体装置。
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