JP2008098679A - 半導体装置 - Google Patents

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孝洋 内藤
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宏 黒田
Yoshinari Hayashi
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Abstract

【課題】複数のチップを有するマルチチップモジュールの小型化（高密度実装化）、信頼性や機能の向上を図る。
【解決手段】絶縁膜と導電性膜の積層や加工を交互に繰り返すことにより配線が形成されたビルドアップ基板部１ｂを有する配線基板１の上部にマイコンチップ２Ｃのバンプ電極ＢＣが形成されている面を下側としてフェイスダウンボンディングし、その上部に、メモリチップ２Ａおよび２ＢをそれぞれボンディングパッドＰＢ等が形成されている面を上側として接着し、ボンディングパッドＰＢ等を、配線基板１の辺に沿ったボンディングパッドＰ２と導電性ワイヤ１０で接続する。このように多機能で端子数の多いマイコンチップ２Ｃを下層に配置することで、装置の小型化等を図ることができる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数の半導体チップを同一の配線基板上に搭載したマルチチップモジュール(Multi-Chip Module;ＭＣＭ)またはマルチチップパッケージ(Multi-Chip Package;ＭＣＰ)に適用して有効な技術に関する。
半導体装置の実装密度を向上させることを目的として、配線基板上に複数の半導体チップを三次元的に実装した積層パッケージが種々提案されている。
例えば、配線基板上にメモリチップとマイコンチップを実装してシステムを構成することがある。このようなパッケージは、システムインパッケージ(System in Package；ＳｉＰ)とも呼ばれる。
メモリチップには、ＤＲＡＭ(Dynamic Random Access Memory)や不揮発性メモリ（フラッシュメモリ）等があり、これらと高速マイクロプロセッサ（ＭＰＵ：Micro Processing Unit、超小型演算処理装置）を単一の樹脂パッケージ内に封止する。このようなＳｉＰは、メモリチップを樹脂封止したメモリ・モジュールよりも高機能であり、需要も大きい。
特に、携帯電話等の通信用モバイル機器においては、半導体装置の多機能化および小型化が要求され、ＳｉＰは、このような機器に用いて好適である。
例えば特許文献１には、ＤＲＡＭが形成されたチップ（２Ａ）およびフラッシュメモリが形成されたチップ（２Ｂ）の２個のチップの上に、高速マイクロプロセッサが形成されたチップ（２Ｃ）が実装された半導体装置が開示されている。
国際公開番号ＷＯ ０２／１０３７９３ Ａ１号公報（図２）
本発明者らは、一つのパッケージ内に複数個の半導体チップ（以下、単にチップという）を搭載したマルチチップモジュール（ＭＣＭ）を開発している。
本発明者らは、ＤＲＡＭが形成されたチップと、フラッシュメモリが形成されたチップと、高速マイクロプロセッサ（ＭＰＵ）が形成されたチップとを単一の樹脂パッケージ内に封止したマルチチップモジュールについて検討している。
上記３つのチップを配線基板上に実装する際、すべてのチップを並べて実装したのではＭＣＭが大きくなるため、これらを積層した構造のＭＣＭを検討している。
しかしながら、例えば、上記特許文献１に記載のように、多機能であるためそのピン数が多い高速マイクロプロセッサが形成されたチップを上層に配置した場合には、却ってＭＣＭが大きくなる場合が考えられる。これは、上層のチップと配線基板とをワイヤボンディング法で接続する際、ワイヤ間（配線基板のボンディングパッド間）をある程度確保する必要があるためである。
このように、複数のチップを積層する場合には、上段および下段に位置するチップの大きさを考慮して配置することも重要であるが、各チップの特性（ピン数やその配列等）を考慮して、最終的にＭＣＭを小さくできるよう組み立てる必要がある。
また、上段のチップが下段のチップの端部よりはみ出した（オーバーハングした）構造の場合には、その部分に封止樹脂が充填され難く、空気溜まり（ボイド）が生じやすい。例えば熱負荷試験などの際に、ボイド内の空気の熱膨張が繰り返されると、封止樹脂とチップの剥離や封止樹脂の割れ（パッケージクラック）を引き起こす。
本発明の目的は、複数のチップを有するマルチチップモジュールの小型化もしくは高密度実装化を図ることにある。
本発明の他の目的は、複数のチップを有するマルチチップモジュールの信頼性を向上することにある。
本発明の他の目的は、複数のチップを有するマルチチップモジュールの機能の向上を図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、複数の第１パッド及び複数の第２パッドが形成された基板主面、及び複数の第３パッドが形成され、前記基板主面と反対側の基板裏面を有する配線基板と、平面形状が一対の第１辺を有する四角形から成り、複数の第１ボンディングパッドが形成された第１表面、前記複数の第１ボンディングパッド上にそれぞれ形成された複数のバンプ電極、及び前記第１表面と反対側の第１裏面を有し、前記複数のバンプ電極が前記配線基板の前記複数の第１パッドとそれぞれ電気的に接続され、前記第１表面が前記配線基板の前記基板主面と対向するように、前記配線基板の前記基板主面上に搭載されたマイコンチップと、平面形状が一対の第２辺を有する四角形から成り、複数の第２ボンディングパッドが形成された第２表面、及び前記第２表面と反対側の第２裏面を有し、前記第２裏面が前記マイコンチップの前記第１裏面と対向し、前記一対の第２辺が前記マイコンチップの前記一対の第１辺とそれぞれ並ぶように、前記マイコンチップの前記第１裏面上に搭載されたメモリチップと、前記メモリチップの前記複数の第２ボンディングパッドと前記配線基板の前記第２パッドとをそれぞれ電気的に接続する複数のワイヤと、前記マイコンチップ、前記メモリチップ、前記複数のワイヤを封止する樹脂とを含み、前記メモリチップの前記複数の第２ボンディングパッドの数は、前記マイコンチップの前記複数の第１ボンディングパッドの数よりも少なく、前記メモリチップは、前記メモリチップの前記一対の第２辺が前記マイコンチップの前記一対の第１辺からそれぞれ外側にはみ出るように、前記マイコンチップの前記第１裏面上に搭載されているものである。
また、本発明の半導体装置は、（ａ）第１面と前記第１面に対向する第２面とを有し、前記第１面の第１領域に第１パッドが形成され、前記第１領域を囲む第２領域に第２パッドが形成された配線基板と、（ｂ）その表面にバンプ電極が形成され、前記第１パッドと前記バンプ電極が電気的に接続されるように、前記配線基板の第１領域上に搭載されたマイコンチップと、（ｃ）その表面に第３パッドが形成され、前記マイコンチップの裏面上に搭載され、前記第３パッドが前記第２パッドと導電性のワイヤを用いて接続されたメモリチップと、を有するものである。
また、本発明の半導体装置は、（ａ）第１面と前記第１面に対向する第２面とを有し、前記第１面の第１領域に第１パッドが形成され、前記第１領域を囲む第２領域に第２パッドが形成された配線基板と、（ｂ）その表面にバンプ電極が形成され、前記第１パッドと前記バンプ電極が電気的に接続されるように、前記配線基板の第１領域上に搭載されたマイコンチップと、（ｃ）前記マイコンチップの裏面上に搭載された第１および第２メモリチップであって、（ｃ１）前記第１メモリチップは、その表面に第３パッドが形成され、（ｃ２）前記第２メモリチップは、その表面に第４パッドが形成され、（ｃ３）前記第３および第４パッドは、前記第２パッドと導電性のワイヤを用いて接続されているものである。
また、本発明の半導体装置は、（ａ）第１面と前記第１面に対向する第２面とを有し、前記第１面の第１領域に第１パッドが形成され、前記第１領域を囲む第２領域に第２パッドが形成された配線基板と、（ｂ）その表面にバンプ電極が形成され、前記第１パッドと前記バンプ電極が電気的に接続されるように、前記配線基板の第１領域上に搭載されたマイコンチップと、（ｃ）前記マイコンチップの裏面上に搭載された複数のメモリチップであって、各メモリチップのそれぞれの表面に第３パッドが形成され、前記第３パッドは、前記第２パッドと導電性のワイヤを用いて接続されているものである。
本願に内示されたその他の発明の概要は以下のごとくである。
項１：（ａ）第１面と前記第１面に対向する第２面とを有し、前記第１面の第１領域に第１パッドが形成され、前記第１領域を囲む第２領域に第２パッドが形成された配線基板と、
（ｂ）その表面にバンプ電極が形成され、前記第１パッドと前記バンプ電極が電気的に接続されるように、前記配線基板の前記第１領域上に搭載されたマイコンチップと、
（ｃ）その表面に第３パッドが形成され、前記マイコンチップの裏面上に搭載され、前記第３パッドが前記第２パッドと導電性のワイヤを用いて接続されたメモリチップと、
を有することを特徴とする半導体装置。
項２：前記第３パッドの数より前記バンプ電極の数の方が多いことを特徴とする項１記載の半導体装置。
項３：前記配線基板はビルドアップ基板であることを特徴とする項１記載の半導体装置。
項４：前記第１パッドもしくは前記第２パッドの最短のピッチは、６５μｍ以下であることを特徴とする項１記載の半導体装置。
項５：（ａ）第１面と前記第１面に対向する第２面とを有し、前記第１面の第１領域に第１パッドが形成され、前記第１領域を囲む第２領域に第２パッドが形成された配線基板と、
（ｂ）その表面にバンプ電極が形成され、前記第１パッドと前記バンプ電極が電気的に接続されるように、前記配線基板の前記第１領域上に搭載されたマイコンチップと、
（ｃ）前記マイコンチップの裏面上に搭載された第１および第２メモリチップであって、
（ｃ１）前記第１メモリチップは、その表面に第３パッドが形成され、
（ｃ２）前記第２メモリチップは、その表面に第４パッドが形成され、
（ｃ３）前記第３および第４パッドは、前記第２パッドと導電性のワイヤを用いて接続されていることを特徴とする半導体装置。
項６：前記第３および第４パッドの数の和より前記バンプ電極の数の方が多いことを特徴とする項５記載の半導体装置。
項７：前記配線基板はビルドアップ基板であることを特徴とする項５記載の半導体装置。
項８：前記第１パッドもしくは前記第２パッドの最短のピッチは、６５μｍ以下であることを特徴とする項５記載の半導体装置。
項９：前記マイコンチップにより前記第１および第２メモリチップが制御されていることを特徴とする項５記載の半導体装置。
項１０：（ｄ）前記マイコンチップの第１方向の幅は、前記第１および第２メモリチップの前記第１方向の幅の和より小さく、
前記マイコンチップは、前記第１方向と直行する第２方向に延在する一組の辺を有しており、
前記第１メモリチップは、前記一組の辺のうち、一方の辺から外側にはみ出ており、
前記第２メモリチップは、前記一組の辺のうち、他方の辺から外側にはみ出ていることを特徴とする項５記載の半導体装置。
項１１：前記第１および第２メモリチップが、前記マイコンチップの前記一組の辺からはみ出している距離は、それぞれ１．５ｍｍ以下であることを特徴とする項５記載の半導体装置。
項１２：前記第１および第２メモリチップが、前記マイコンチップの前記一組の辺からはみ出している距離は、それぞれ１ｍｍ以下であることを特徴とする項５記載の半導体装置。
項１３：前記第１および第２メモリチップは、前記マイコンチップより薄いことを特徴とする項５記載の半導体装置。
項１４：前記第１および第２メモリチップの厚さは、２００μｍ以下であることを特徴とする項５記載の半導体装置。
項１５：前記第１および第２メモリチップが、前記マイコンチップの前記一組の辺からはみ出している部分の下部に、樹脂が充填されていることを特徴とする項５記載の半導体装置。
項１６：前記第１および第２メモリチップは、それぞれＤＲＡＭもしくは不揮発性メモリであることを特徴とする項５記載の半導体装置。
項１７：前記第３および第４パッドは、当該メモリチップの中央部にライン状に配置されているか、もしくは当該メモリチップの対向する２辺に沿ってライン状に配置されていることを特徴とする項５記載の半導体装置。
項１８：前記第１および第２メモリチップは、前記第３および第４パッドが前記マイコンチップの辺に沿って配列され、かつ他のメモリチップ上を超えないように前記第２パッドと前記導電性のワイヤを用いて接続されていることを特徴とする項１７記載の半導体装置。
項１９：前記第３パッドは、前記第２メモリチップ上を超えないように前記第２パッドと前記導電性のワイヤを用いて接続され、
前記第４パッドは、前記第１メモリチップ上を超えないように前記第２パッドと前記導電性のワイヤを用いて接続されていることを特徴とする項５記載の半導体装置。
項２０：（ａ）第１面と前記第１面に対向する第２面とを有し、前記第１面の第１領域に第１パッドが形成され、前記第１領域を囲む第２領域に第２パッドが形成された配線基板と、
（ｂ）その表面にバンプ電極が形成され、前記第１パッドと前記バンプ電極が電気的に接続されるように、前記配線基板の前記第１領域上に搭載されたマイコンチップと、
（ｃ）前記マイコンチップの裏面上に搭載された複数のメモリチップであって、各メモリチップのそれぞれの表面に第３パッドが形成され、前記第３パッドは、前記第２パッドと導電性のワイヤを用いて接続されていることを特徴とする半導体装置。
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
配線基板上に端子数の多いマイコンチップと端子数の比較的少ないメモリチップを積み重ねて実装する際、マイコンチップを下層に配置し、メモリチップを上層に配置することにより、半導体装置の小型化もしくは高密度実装化を図ることができる。また、信頼性を向上することができる。また、機能の向上を図ることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。なお、各図においては、パッド数等、その一部を省略して記載する場合がある。また、図面を見易くするために縦横比などの寸法を適宜変更して記載してある箇所がある。
図１は、本実施の形態の半導体装置を示す要部断面図、図２は、この半導体装置の上面を示す平面図、図３は、この半導体装置の下面を示す平面図である。
図１〜図３に示すように、本実施の形態の半導体装置は、配線基板（実装基板、パッケージ基板）１の主面上に、３個の半導体チップ（メモリチップ２Ａ、２Ｂおよびマイコンチップ２Ｃ）が搭載されている。これらの半導体チップ（以下、単にチップという）の周囲は、モールド樹脂３で封止されている。なお、図２の平面図においてはモールド樹脂３を省略してある。
このように、複数のチップを同一の配線基板上に搭載した半導体装置をマルチチップモジュール(ＭＣＭ)といい、チップが積層された構造のＭＣＭをスタック構造のＭＣＭという。また、本実施の形態の半導体装置のように、メモリチップとそれを制御するマイコンチップとを同一の配線基板上に搭載した半導体装置は、システムインパッケージ（ＳｉＰ）と呼ばれる。
次いで、配線基板１、マイコンチップ２Ｃ、メモリチップ２Ｂおよび２Ａの構成について説明する。図４〜図６、図７と図８、図９と図１０、および図１１と図１２は、それぞれ、配線基板１、マイコンチップ２Ｃ、メモリチップ２Ｂおよび２Ａの要部断面図、上面を示す平面図もしくは下面を示す平面図である。
図４〜図６に示すように、配線基板１は、その外形が、例えば１１ｍｍ×９ｍｍの略矩形状で、厚さは６５０μｍ程度（バンプ電極Ｂｐの高さ約２５０μｍを含む）である。また、配線基板１は、ベース基板部（コア部）１ａとその上下に位置するビルドアップ基板部１ｂとを有する。なお、図４の上図は、配線基板１の部分拡大図である。
ベース基板部１ａは、その表面もしくは裏面に配線を印刷法などで形成した、いわゆるプリント基板３１を複数積層した構造である。この複数枚のプリント基板３１の各配線は、ベースビア３５によって適宜接続されている。このベースビアは、ドリル加工等により形成されたスルーホールの内部に形成される。なお、図４においては、最上層および最下層のプリント基板３１の配線３３を記載し、中間層のプリント基板３１の配線を省略してある。
ビルドアップ基板部１ｂは、ベース基板部１ａの上部および下部に絶縁膜と導電性膜とを交互に積層することにより形成される。例えば、ベース基板部１ａの上部に絶縁膜としてポリイミド樹脂膜３７を形成し、ベース基板部１ａの配線３３上のポリイミド樹脂膜３７中に例えばフォトリソグラフィー技術を用いてビア（接続孔）を形成する。また、レーザを用いてビアを形成してもよい。このビア内を含むポリイミド樹脂膜３７の上部に導電性膜として例えば銅膜をメッキ法等を用いて形成する。この後、銅膜を加工し、配線３９を形成する。なお、あらかじめ配線用の溝を形成し、その内部に銅膜をメッキ法などで形成することにより配線３９を形成してもよい。
このように、ポリイミド樹脂膜３７、ビアおよび配線３９の形成を繰り返すことによりビルドアップ基板部１ｂが形成される。また、このような配線の形成方法によれば、ベース基板部１ａに形成したベースビアもしくは配線と比較して、微細なビアの形成が可能であり、また、微細なピッチで配線（パッド）を形成することができる。例えば、ビルドアップ基板部１ｂは、３０／３０μｍのラインアンドスペース（配線の最小幅が３０μｍ、配線間隔の最小幅が３０μｍ）の配線を有している。これに比較して、ベース基板部１ａは、６０／８０μｍのラインアンドスペース（配線の最小幅が６０μｍ、配線間隔の最小幅が８０μｍ）の配線を有している。このように、ビルドアップ基板部１ｂは、ベース基板部１ａに比較して、最小加工寸法が小さいという特徴がある。なお、最上層配線の上部は、パッド（パッド電極、端子、ピン）Ｐ１およびボンディングパッド（端子、ピン）Ｐ２部を除き、ポリイミド樹脂膜３７等の絶縁膜で覆われる。例えば、パッドＰ１の最小ピッチは、６５μｍ、パッドＰ２の最小ピッチは、１３５μｍである（図５）。
これに対し、ベース基板部１ａの配線は、その幅が最小でも６０μｍ程度となる。
このようにビルドアップ配線を用いることにより、微細な配線（パッド）の形成が可能となり、パッドピッチが６５μｍ以下のチップの搭載が可能となる。
また、ベース基板部１ａの下部にも配線層を形成することにより、配線基板の反りや歪みを低減することができる。例えば、パッドＰ３（バンプ電極Ｂｐ）のピッチは、５００μｍであり、ピン数は２８０ピンである（図６）。バンプ電極Ｂｐ（端子、ピン）は、例えば、半田等の導電性部材よりなり、その高さは約２５０μｍ程度である。
このように、絶縁膜と導電性膜の積層や加工を交互に繰り返すことにより形成される配線を有する基板をビルドアップ基板という。
図５に示すように、配線基板１の上面（第１面）には、パッドＰ１およびボンディングパッドＰ２が形成されている。
パッドＰ１は、配線基板１の上面の中央部の略矩形状の領域（第１領域）ＣＡの内部に、各辺に沿って配置されている。その個数（端子数、ピン数）は、２７２個程度である。また、そのピッチは、例えば６５μｍ程度である。この略矩形状の領域ＣＡ上に後述するマイコンチップ２Ｃが搭載される。
また、ボンディングパッドＰ２は、配線基板１の上面の外周部（領域ＣＡの外側、第２領域）に配置されている。ボンディングパッドＰ２は、配線基板１のＸ方向に延在する辺（Ｌ１、Ｌ２）に沿って形成され、また、Ｙ方向に延在する辺（Ｌ４）に沿って配置されている。Ｌ１およびＬ２に沿って配置されるボンディングパッドＰ２は、５６個程度で、その最小ピッチは１３５μｍ程度である。また、Ｌ４に沿って配置されるボンディングパッドＰ２は、７０個程度で、その最小ピッチは１３５μｍ程度である。
このパッドＰ１およびボンディングパッドＰ２は、配線３９、３３およびベースビア３５等を介してバンプ電極Ｂｐ（パッドＰ３）と接続されている。
図６に示すように、このバンプ電極Ｂｐ（パッドＰ３）は、配線基板１の裏面（第２面）に、アレイ状に配置され、その個数は、２８０個程度で、そのピッチは５００μｍ程度である。即ち、配線基板１のバンプ電極Ｂｐは、２８０ピンのＢＧＡ(Ball Grid Array)構造である。
この配線基板１には、３個のチップ（２Ａ、２Ｂ、２Ｃ）が実装され、この配線基板１は、これらのチップを各種携帯機器のマザーボード等に実装する際の中継基板（インターポーザー）を構成している。即ち、配線基板１のバンプ電極Ｂｐを介して各種携帯機器のマザーボード（図示せず）に実装される。
マイコンチップ２Ｃは、例えばシリコン基板（半導体基板）上に形成された複数の半導体素子（図示せず）を有する。例えば、ウエハ状態のシリコン基板をダイシングすることにより形成され、図７に示すように、その外形は、例えば６．３８ｍｍ×６．１８ｍｍの略矩形状で、厚さは０．１４ｍｍ程度である。
また、その上面（表面、素子形成面）には、パッド（図示せず）が形成され、そのパッドと電気的に接続されたバンプ電極ＢＣが形成されている。パッドは、最上層配線の露出部である。このパッド（バンプ電極ＢＣ）以外の領域は、絶縁膜で覆われている。
このバンプ電極ＢＣは、略矩形状のチップ２Ｃの各辺に沿って配置されている。その個数は、２７２個程度である。また、そのピッチは、例えば６５μｍ程度である。バンプ電極ＢＣは、Ａｕ（金）等よりなり、ボールボンディング法などを用いて形成することができる。
なお、図８に示すように、マイコンチップ２Ｃの下面（裏面）からはシリコン基板が露出している。
このマイコンチップ２Ｃのバンプ電極ＢＣが形成されている面を下側として配線基板１の上面にフェイスダウンボンディングする。即ち、バンプ電極ＢＣと配線基板のパッドＰ１とを位置合わせし、これらの間を電気的に接続する（フリップチップ接続）。マイコンチップ２Ｃのバンプ電極ＢＣ形成面と配線基板１との隙間には、アンダーフィル樹脂７が充填されている。なお、バンプ電極ＢＣの高さ（アンダーフィル樹脂７の厚さ）は例えば３０μｍ程度である（図１参照）。
このマイコンチップ２Ｃには、例えば動作周波数が１３３ＭＨｚの高速マイクロプロセッサ（ＭＰＵ）が内蔵されている。また、このマイコンチップ２Ｃは、メモリチップ（２Ａ、２Ｂ）を制御する。これらの関係については、後述する。
メモリチップ２Ｂは、例えばシリコン基板（半導体基板）上に形成されたＤＲＡＭメモリセルを有する。ＤＲＡＭメモリセルは、情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とそれに直列に接続された情報蓄積用容量とからなる。このシリコン基板上には、メモリセルの他、このメモリセルを駆動させるための周辺回路も形成されている。このＤＲＡＭは、例えば６４メガビット(Mbit)である。
このチップは、例えばウエハ状態のシリコン基板をダイシングすることにより形成され、図９に示すように、その外形は、例えば３．９４９ｍｍ×７．４２８ｍｍの略矩形状で、厚さは０．１３ｍｍ程度である。このチップ２Ｂは、マイコンチップ２Ｃより薄い。
また、その上面（表面、素子形成面）には、ボンディングパッドＰＢが形成されている。ボンディングパッドＰＢは、最上層配線の露出部である。このボンディングパッドＰＢ以外の領域は、絶縁膜で覆われている。このボンディングパッドＰＢは、メモリチップ２Ｂの中央部にライン状に配置されている。その最小ピッチは、例えば８０μｍ程度で、その個数は、例えば７０個程度である。
なお、図１０に示すように、メモリチップ２Ｂの下面（裏面）からはシリコン基板が露出している。
このメモリチップ２Ｂは、ボンディングパッドＰＢが形成されている面を上側としてマイコンチップ２Ｃの裏面（素子形成面と反対側の面）上に接着される。メモリチップ２Ｂとマイコンチップ２Ｃとの間は例えば２０μｍ程度である（図１参照）。
また、メモリチップ２ＢのボンディングパッドＰＢは、配線基板１の辺Ｌ４に沿ったボンディングパッドＰ２と導電性ワイヤ１０で接続される（図２参照）。即ち、メモリチップ２Ｂは、配線基板１のボンディングパッドＰ２とワイヤボンディングされる。この際のメモリチップ２Ｂの配置位置やワイヤボンディングの方向については、後述する。
メモリチップ２Ａは、例えばシリコン基板（半導体基板）上に形成された不揮発性メモリ（フラッシュメモリ）を有する。フラッシュメモリセルは、電荷蓄積部と制御ゲート電極を有するＭＩＳＦＥＴよりなる。このシリコン基板上には、メモリセルの他、このメモリセルを駆動させるための周辺回路も形成されている。
このフラッシュメモリは、例えば３２メガビットである。
このチップは、例えばウエハ状態のシリコン基板をダイシングすることにより形成され、図１１に示すように、その外形は、例えば４．４１ｍｍ×４．３ｍｍの略矩形状で、厚さは０．１３ｍｍ程度である。このチップ２Ａは、マイコンチップ２Ｃより薄い。
また、その上面（表面、素子形成面）には、ボンディングパッドＰＡが形成されている。ボンディングパッドＰＡは、最上層配線の露出部である。このボンディングパッドＰＡ以外の領域は、絶縁膜で覆われている。このボンディングパッドＰＡは、メモリチップ２Ａの対向する２辺に沿って配置されている。その最小ピッチは、例えば１３３μｍ程度で、その個数は、例えば５６個程度である。
なお、図１２に示すように、メモリチップ２Ａの下面（裏面）からはシリコン基板が露出している。
このメモリチップ２Ａは、ボンディングパッドＰＡが形成されている面を上側としてマイコンチップ２Ｃの裏面（素子形成面と反対側の面）上に接着される。即ち、メモリチップ２Ｂと同層に接着される。メモリチップ２Ａとマイコンチップ２Ｃとの間は例えば２０μｍ程度である。また、メモリチップ２Ａと２Ｂとの間は、例えば６００μｍ程度である（図１参照）。
また、メモリチップ２ＡのボンディングパッドＰＡは、配線基板１の辺Ｌ１およびＬ２に沿ったボンディングパッドＰ２と導電性ワイヤ１０で接続される（図２参照）。即ち、メモリチップ２Ａは、配線基板１のボンディングパッドＰ２とワイヤボンディングされる。この際のメモリチップ２Ａの配置位置やワイヤボンディングの方向については、後述する。
さらに、メモリチップ２Ａおよび２Ｂの上部や側壁はモールド樹脂３で封止される。例えば、配線基板１を窪み（キャビティ）を有する上金型および下金型で挟持し、その窪みの中に溶融樹脂を充填し硬化させる（トランスファーモールディング法（transfer molding method））。配線基板１上のモールド樹脂３の厚さは例えば６００μｍ程度である。また、ＭＣＭの高さは例えば約１．２５ｍｍである（図１参照）。
次いで、マイコンチップ２Ｃと、メモリチップ（２Ａ、２Ｂ）との制御関係について説明する。
前述の上記メモリチップ２Ａおよび２Ｂは、マイコンチップ２Ｃによって制御される。マイコンチップ２Ｃおよびメモリチップ２Ａ、２Ｂの機能とそれに伴うピン構成について図１３を参照しながら説明する。
ここでは、実施の形態に即し、メモリチップとして、ＤＲＡＭが形成されたメモリチップ２Ｂとフラッシュメモリが形成されたメモリチップ２Ａを有する場合について説明するが、メモリチップの数や種類については、この例に限られるものではない。
マイコンチップ２Ｃは、システムの外部に設けられた外部ＬＳＩ（２Ｄ）とシステムの内部に設けられたメモリチップ２Ａ、２Ｂとの間を仲介してデータの入出力を行う。そのために、マイコンチップ２Ｃは、外部インターフェース用の論理アドレス（外部アドレス）をフラッシュメモリまたはＤＲＡＭ用のアドレスに変換する。
マイコンチップ２Ｃがこのような役割を担う場合、マイコンチップ２Ｃには、マイコンチップ２Ｃとメモリチップ２Ａ、２Ｂの間のインターフェースに必要なピン数以外に、外部インターフェースを構成するピンが必要になる。従って、マイコンチップ２Ｃは、外部インターフェースに必要なピン数の分、メモリチップ２Ａ、２Ｂに比較してピン数が多くなる。
外部インターフェースを介して出力されたデータは、外部ＬＳＩ（２Ｄ）を介してさまざまな情報に変換され、人間と情報をやり取りをするヒューマンインターフェース機器やネットワーク機器などに出力される。例えば音声情報は、スピーカーを介して音声として出力され、画像情報は、液晶（ＬＣＤ）などの画像表示装置を介して画像として出力される。もちろん、ヒューマンインターフェース機器やネットワーク機器などから入力された情報が外部ＬＳＩ（２Ｄ）を介してマイコンチップ２Ｃの外部インターフェースに入力される場合もある。なお、入力情報には、マイクを介し入力される音声情報がある。また、外部ＬＳＩ（２Ｄ）は、カメラ、アンテナもしくはモデム等、さらに、他の器機とのデータのやり取りをする。
本実施の形態のマイコンチップ２Ｃは、外部インターフェースとしてＰＣＩバスとＵＳＢバスとを有している。このように、マイコンチップ２Ｃが複数種類の外部インターフェースを持つ場合は、マイコンチップ２Ｃの外部インターフェースが一種類の場合に比較してマイコンチップ２Ｃに必要なピン数が多くなる。
メモリチップがフラッシュメモリチップ（２Ａ）やＤＲＡＭチップ（２Ｂ）など複数種類ある場合、マイコンチップ２Ｃのメモリインターフェースに必要なピン数は、それぞれのメモリチップのインターフェースが有するピン数に比較して多くなる。
このように、メモリチップとして複数種類のメモリを有する場合には、マイコンチップ２Ｃのメモリインターフェースの構成としては、それぞれのメモリチップ２Ａ、２Ｂが有するインターフェースのピン数よりも多くなる場合がある。
また、マイコンチップには、ＭＰＵ以外にさまざまな回路を有する場合があり、その場合は、それぞれの回路に対して安定した電源を供給するためにより多くのピン数が必要となる。例えば本実施の形態のマイコンチップ２Ｃは、Ａ／Ｄ、Ｄ／Ａ変換回路やＰＬＬ回路を有している。このようなＡ／Ｄ、Ｄ／Ａ変換回路やＰＬＬ回路は、自らが電源ノイズ源になり得ると共に、外部からの電源ノイズに弱い性質を持つため、ＭＰＵとは分離された電源供給ピンを持っており、これがマイコンチップ２Ｃのピン数をさらに増やす原因となっている。また、マイコンチップ２Ｃは、外部インターフェース回路を有しているが、外部インターフェース回路における安定した信号増幅を実現するためには、ＭＰＵなどの内部回路とは独立した電源供給ピンを必要とするので、これもマイコンチップ２Ｃのピン数を増やす原因となっている。
従って、例えば図９および図１１を参照しながら説明したように、メモリチップ２ＢのボンディングパッドＰＢは、７０個（端子、ピン）、メモリチップ２ＡのボンディングパッドＰＡは、５６個であり、その和は１２６個程度であるのに対し、マイコンチップ２Ｃのバンプ電極ＢＣは、２７２個となっている（図７参照）。
このように、マイコンチップ２Ｃは、システム内部（メモリチップ２Ａ、２Ｂなど）とのインターフェースに加えて、システム外部との各種インターフェースを備えた多ポート構造で構成されているので、ピン数はメモリチップ２Ａ、２Ｂに比べて遥かに多い。
本実施の形態によれば、複数のチップを積層して実装したので、ＭＣＭの小型化もしくは高密度化を図ることができる。また、ＭＣＭ中にマイコンチップを内蔵しＳｉＰとしたので多機能化を図ることができる。
また、多機能であるためピン数の多いマイコンチップを下層に配置し、フリップチップ接続し、ピン数の少ないメモリチップを上層に配置し、ワイヤボンディング接続したので、ＭＣＭの小型化を図ることができる。
例えば、多機能であるためそのピン数が多いマイコンチップを上層に配置した場合には、配線基板の外周部に形成されたボンディングパッドＰ２の数が多くなる。また、マイコンチップ２Ｃと配線基板１とを、ワイヤボンディングする場合は、ワイヤ間のショートを防止するため、ボンディングパッドＰ２を広いピッチで配置する必要がある。また、ワイヤとチップ間の接触を防ぐためには、ワイヤのループ高さ（チップ表面からワイヤの最高値までの距離）を確保する必要があり、上層のチップの端部とボンディングパッドＰ２との距離を大きく確保する必要がある。これらの理由からピン数が多いマイコンチップを上層に配置した場合には、配線基板１が大きくなってしまう。
これに対して、本実施の形態においては、ピン数の少ないメモリチップを上層に配置したので、ボンディングパッドＰ２の数を少なくできる。また、そのピッチを小さく、さらに、上層のチップの端部に近づけて配置することができる。その結果、配線基板１を小さくできる。即ち、ＭＣＭを小型化できる。また、ワイヤ間のショートを防止でき、ＭＣＭの信頼性を向上させることができる。
また、配線基板１をいわゆるビルドアップ基板とすることでピン数が多いマイコンチップのフリップチップ接続に対応することができる。また、ピン数が多いマイコンチップを下段に配置し、フリップチップ接続することとしたので、接続の信頼性を向上することができる。
次いで、メモリチップ２Ａ、２Ｂの配置位置やワイヤボンディングの方向について説明する。
前述したように、マイコンチップ２Ｃは、配線基板１の中央部にフリップチップ接続され、マイコンチップ２Ｃの上部にメモリチップ２Ａ、２Ｂが接着される。
図２に示すように、メモリチップ２Ａは、そのボンディングパッドＰＡが配線基板１の４つの辺のうちのＬ１およびＬ２に沿って配列される。また、メモリチップ２Ｂは、そのボンディングパッドＰＢが配線基板１の４つの辺のうちのＬ４に沿って配列される。言い換えれば、メモリチップ２Ａおよび２Ｂは、そのボンディングパッドＰＡ、ＰＢが配列される方向がマイコンチップ２Ｃの辺の延在する方向に沿っている。
また、メモリチップ２ＢのボンディングパッドＰＢは、配線基板１の辺Ｌ４側に引き出され、メモリチップ２ＡのボンディングパッドＰＡは、配線基板１の辺Ｌ１もしくはＬ２側に引き出される。言い換えれば、メモリチップ２ＢのボンディングパッドＰＢは、Ｘ方向に、メモリチップ２ＡのボンディングパッドＰＡは、Ｙ方向に引き出される。
また、言い換えれば、メモリチップ２ＢのボンディングパッドＰＢは、同層の他のメモリチップ（この場合メモリチップ２Ａ）を超えない方向にワイヤボンディングされる。一方、メモリチップ２ＡのボンディングパッドＰＡは、同層の他のメモリチップ（この場合メモリチップ２Ｂ）を超えない方向にワイヤボンディングされる。また、言い換えれば、各メモリチップは、そのボンディングパッドと配線基板とを接続する導電性ワイヤが他のメモリチップを超えないように配置される。
このように、本実施の形態によれば、各メモリチップを、そのボンディングパッドと配線基板とを接続する導電性ワイヤが他のメモリチップを超えないように配置したので、ＭＣＭの小型化を図ることができる。また、ＭＣＭの信頼性を向上させることができる。
例えば、メモリチップのボンディングパッドと配線基板とを接続するワイヤが他のメモリチップを超えるよう配置すると、ワイヤ長が大きくなり、ワイヤのループ高さも大きくなる。その結果、配線基板が大きくなり、また、ワイヤ間やワイヤとチップとのショートの発生率も高くなる。
さらに、図１および図２に示すように、メモリチップ２Ｂおよび２ＡのＸ方向の端部は、それぞれマイコンチップ２ＣのＸ方向の端部からはみ出ている（オーバーハング状態となっている）。メモリチップ２Ｂのはみ出し量ＤＢは例えば１．２ｍｍ程度、メモリチップ２Ａのはみ出し量ＤＡは、例えば１．３ｍｍ程度である。
前述したように、メモリチップ２Ｂの外形は、例えば３．９４９ｍｍ×７．４２８ｍｍ、メモリチップ２Ａの外形は、例えば４．４１ｍｍ×４．３ｍｍである。これに対し、マイコンチップ２Ｃの外形は、例えば６．３８ｍｍ×６．１８ｍｍである。
従って、メモリチップ２Ｂおよび２Ａを図２に示す方向に配置した場合、そのＸ方向の辺の長さの和は、８．３５９ｍｍ（＝３．９４９＋４．４１）となり、マイコンチップのＸ方向の辺の長さ６．３８ｍｍより大きくなる。
よって、本実施の形態においては、マイコンチップのＹ方向に延在する辺（Ｌ３、Ｌ４）からメモリチップ２Ａおよび２Ｂをはみ出して配置している。
このように、本実施の形態によれば、本実施の形態においては、マイコンチップの両端からメモリチップ２Ａおよび２Ｂがはみ出すよう配置したので、はみ出し量（はみ出している距離）が極端に大きい箇所を無くすことができ、チップの剥離や封止樹脂の割れ（パッケージクラック）を防止することができる。
例えば、メモリチップ２ＢのボンディングパッドＰＢおよびメモリチップ２ＡのボンディングパッドＰＡをマイコンチップ２Ｃからはみ出さないように配置し、メモリチップ２Ａのみをマイコンチップ２Ｃの端部からはみ出すよう配置することも可能であるが、この場合、メモリチップ２Ａのはみ出し量が大きくなる。言い換えれば、メモリチップ２Ａがはみ出している部分の下部の窪みが大きくなる。この窪みが大きいと、チップの周囲を樹脂封止する際に、溶融樹脂が充填され難く、空気溜まり（ボイド）が生じやすい。このようなボイドが形成されると、例えば熱負荷試験などの際に内の空気の熱膨張が繰り返され、封止樹脂とチップの剥離や封止樹脂の割れ（パッケージクラック）を引き起こす。
これは、それぞれのメモリチップにおいて、チップ主面上におけるボンディングパッドの配置は様々であり、例えば、メモリチップの端辺からボンディングパッドまでの距離も様々であるために、ボンディングパッドがマイコンチップの上部に配置されることを優先させると、ボンディングパッドからメモリチップの端辺までの距離の差によって、メモリチップのはみ出し量に大きな差が生じてしまうからである。
これに対して、本実施の形態によれば、下層のチップの両側から上層のチップをはみ出させたのでチップの割れやパッケージクラックの発生を低減することができる。
特に、複数種類のメモリチップがある場合に、各メモリチップ間において、マイコンチップからはみ出すメモリチップの端辺の部分に注目した場合に、ボンディングパッドからメモリチップの端辺までの距離同士の差よりも、メモリチップのはみ出し量同士の差を小さくすることにより、各メモリチップにおける、はみ出し量の大きな相違に基づくチップの割れやパッケージクラックの発生を低減することができる。
このはみ出し量は、１．５ｍｍ以下が好ましい。また、１ｍｍ以下がより好ましい。
また、ＭＣＭの小型化（薄型化）の要求から、内蔵されるチップは薄型化する傾向にある。特に、上段のチップの厚さが２００μｍ以下の場合には、本実施の形態を用いて効果的である。
次いで、本実施の形態の半導体装置の製造方法（組立工程）を説明する。図１４〜図１７は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
図１４に示すように、配線基板１上にフリップチップ方式でマイコンチップ２Ｃを実装する。即ち、配線基板１の上面のパッドＰ１とマイコンチップのバンプ電極ＢＣを接続した後、マイコンチップ２Ｃと配線基板１との隙間にアンダーフィル樹脂７を充填する。パッドＰ１とマイコンチップのバンプ電極ＢＣとの接続は、半田バンプ電極を溶融して接続する方法、金バンプ電極を半田を介してリフロー接続する方法や、マイコンチップ２Ｃと配線基板１との隙間に異方性導電性(anisotropic conductive)樹脂または非導電性(non conductive)樹脂などからなるテープあるいはペーストを挟み込み、このテープあるいはペーストを加熱、溶融することによって行うこともできる。この場合は、アンダーフィル樹脂７を充填する工程が不要となる。
なお、図１４には、１個の配線基板しか記載していないが、例えば、複数個の配線基板を連続的に配置した基板を準備し、各チップを実装した後、個々の装置毎に切断してもよい。
次に、図１５に示すように、マイコンチップ２Ｃ上に接着剤などを使ってメモリチップ２Ａおよび２Ｂを固定する。次いで、図１６に示すように、メモリチップ２Ｂおよび２ＡのボンディングパッドＰＢ、ＰＡと配線基板１のボンディングパッドＰ２とを金線等よりなる導電性ワイヤ１０で接続する（図２参照）。このワイヤボンディングは、例えば超音波振動と熱圧着とを併用したワイヤボンダを使用して行う。
次に、図１７に示すように、配線基板１をモールド金型（図示せず）に装着し、その主面の全体をモールド樹脂３で封止する。モールド樹脂３は、例えば粒径７０μｍ〜１００μｍ程度のシリカを分散させた熱硬化型エポキシ系樹脂からなる。
その後、配線基板１の裏面のパッドＰ３上に半田よりなるバンプ電極Ｂｐを接続する。続いて、配線基板１が複数連結している場合には、ダイシングラインに沿って切断し、配線基板１を個片化する。なお、バンプ電極Ｂｐは、例えば低融点のＰｂ−Ｓｎ共晶合金からなる半田ボールをパッドＰ３の表面に供給した後、この半田ボールをリフローさせることによって形成する。
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態によれば、例えば、ボンディングパッドＰＡやＰＢは、一列に形成されているが、複数列に形成してもよい。また、バンプ電極ＢＣも複数列に形成してもよいし、また、エリア配置してもよい。
また、前記実施の形態によれば、マイコンチップ上にボンディングパッドをその中央部に有するもの（センター品）およびボンディングパッドをその両端に有するもの（両サイド品）を搭載したが、例えば、図１８に示すように、センター品を２チップ搭載してもよい。また、両サイド品を２チップ搭載してもよい。
また、前記実施の形態においては、マイコンチップ上に２つのメモリチップを搭載したが、図１９に示すように３つのチップを搭載してもよい。
また、前記実施の形態においては、メモリチップとしてＤＲＡＭやフラッシュメモリを例に挙げたが、この他ＳＲＡＭ等、他のメモリチップを用いてもよい。
また、本発明は、端子数の異なるチップを積層した半導体装置に広く適用可能である。
また、配線基板上には、メモリチップやマイコンチップの他にコンデンサや抵抗素子など、チップ以外の小型電子部品を実装することもできる。例えば、メモリチップの外周に沿ってチップコンデンサを搭載することにより、メモリチップの駆動時に生じるノイズを低減して高速動作を実現することができる。
本発明は、半導体装置、特に、複数の半導体チップを同一の配線基板上に搭載したマルチチップモジュールまたはマルチチップパッケージに適用して有効である。
本発明の一実施の形態の半導体装置を示す要部断面図である。 本発明の一実施の形態の半導体装置の上面を示す平面図である。 本発明の一実施の形態の半導体装置の下面を示す平面図である。 本発明の半導体装置に用いられる配線基板の要部断面図である。 本発明の半導体装置に用いられる配線基板の上面を示す平面図である。 本発明の半導体装置に用いられる配線基板の下面を示す平面図である。 本発明の半導体装置に用いられるマイコンチップの上面を示す平面図である。 本発明の半導体装置に用いられるマイコンチップの下面を示す平面図である。 本発明の半導体装置に用いられるメモリチップの上面を示す平面図である。 本発明の半導体装置に用いられるメモリチップの下面を示す平面図である。 本発明の半導体装置に用いられるメモリチップの上面を示す平面図である。 本発明の半導体装置に用いられるメモリチップの下面を示す平面図である。 本発明の半導体装置に用いられるマイコンチップとメモリチップとの制御関係を示すブロック図である。 本発明の一実施の形態である半導体装置の製造方法を示す配線基板の要部断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す配線基板の要部断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す配線基板の要部断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す配線基板の要部断面図である。 本発明の一実施の形態の他の半導体装置の上面を示す平面図である。 本発明の一実施の形態の他の半導体装置の上面を示す平面図である。
符号の説明
１ 配線基板
１ａ ベース基板部
１ｂ ビルドアップ基板部
２Ａ メモリチップ（チップ）
２Ｂ メモリチップ（チップ）
２Ｃ マイコンチップ（チップ）
３ モールド樹脂
７ アンダーフィル樹脂
１０ 導電性ワイヤ
３１ プリント基板
３３ 配線
３５ ベースビア
３７ ポリイミド樹脂膜（絶縁膜）
３９ 配線
ＢＣ バンプ電極
Ｂｐ バンプ電極
ＣＡ 配線基板の上面の中央部の略矩形状の領域
ＤＡ、ＤＢ はみ出し量
Ｌ１〜Ｌ４ 配線基板の辺
Ｐ１ パッド
Ｐ２ ボンディングパッド（パッド）
Ｐ３ パッド
ＰＡ ボンディングパッド（パッド）
ＰＢ ボンディングパッド（パッド）

Claims (5)

  1. 複数の第１パッド及び複数の第２パッドが形成された基板主面、及び複数の第３パッドが形成され、前記基板主面と反対側の基板裏面を有する配線基板と、
    平面形状が一対の第１辺を有する四角形から成り、複数の第１ボンディングパッドが形成された第１表面、前記複数の第１ボンディングパッド上にそれぞれ形成された複数のバンプ電極、及び前記第１表面と反対側の第１裏面を有し、前記複数のバンプ電極が前記配線基板の前記複数の第１パッドとそれぞれ電気的に接続され、前記第１表面が前記配線基板の前記基板主面と対向するように、前記配線基板の前記基板主面上に搭載されたマイコンチップと、
    平面形状が一対の第２辺を有する四角形から成り、複数の第２ボンディングパッドが形成された第２表面、及び前記第２表面と反対側の第２裏面を有し、前記第２裏面が前記マイコンチップの前記第１裏面と対向し、前記一対の第２辺が前記マイコンチップの前記一対の第１辺とそれぞれ並ぶように、前記マイコンチップの前記第１裏面上に搭載されたメモリチップと、
    前記メモリチップの前記複数の第２ボンディングパッドと前記配線基板の前記第２パッドとをそれぞれ電気的に接続する複数のワイヤと、
    前記マイコンチップ、前記メモリチップ、前記複数のワイヤを封止する樹脂と、
    を含み、
    前記メモリチップの前記複数の第２ボンディングパッドの数は、前記マイコンチップの前記複数の第１ボンディングパッドの数よりも少なく、
    前記メモリチップは、前記メモリチップの前記一対の第２辺が前記マイコンチップの前記一対の第１辺からそれぞれ外側にはみ出るように、前記マイコンチップの前記第１裏面上に搭載されていることを特徴とする半導体装置。
  2. 前記マイコンチップの複数の第１ボンディングパッドは、前記マイコンチップと前記メモリチップとで構成されるシステムの内部とのインターフェース用の内部ボンディングパッド、及び前記システムの外部とのインターフェース用の外部ボンディングパッドを有していることを特徴とする請求項１記載の半導体装置。
  3. 前記配線基板はビルドアップ基板であることを特徴とする請求項１記載の半導体装置。
  4. 前記複数の第１パッドは、前記配線基板の前記基板主面の中央部に位置する第１領域に配置され、前記複数の第２パッドは、前記第１領域の外側に位置する第２領域に配置されていることを特徴とする請求項１記載の半導体装置。
  5. 前記樹脂は、前記マイコンチップの前記一対の第１辺からそれぞれはみ出ている前記メモリチップの前記一対の第２辺の下部に形成されていることを特徴とする請求項１記載の半導体装置。
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