JP2014512688A

JP2014512688A - フリップチップ、フェイスアップおよびフェイスダウンセンターボンドメモリワイヤボンドアセンブリ

Info

Publication number: JP2014512688A
Application number: JP2014506450A
Authority: JP
Inventors: ハーバ，ベルガセム; クリスプ，リチャード・デューイット; ゾーニ，ワエル
Original assignee: テッセラ，インコーポレイテッド
Priority date: 2011-04-21
Filing date: 2012-04-11
Publication date: 2014-05-22
Also published as: US20150115477A1; CN103620778A; TW201248812A; KR102005830B1; WO2012145201A1; BR112013027142A2; US20120267796A1; CN103620778B; TW201546986A; TWI505420B; EP2700100A1; KR20140027998A; US20180025967A1; US9806017B2; US8928153B2

Abstract

超小型電子アセンブリ１０は、第１および第２の表面３４，５８と、それらの間に延在する開口３９と、端子３６とを有する基板３０を備えている。アセンブリ１０は、第１の表面３４と向き合う前面１６を有する第１の超小型電子素子１２と、第１の超小型電子素子の縁２９を超えて突出する前面２２を有する第２の超小型電子素子１４と、超小型電子素子の接点２０，５２を端子に電気的に接続する第１および第２のリード７０，７６と、第１および第２の超小型電子素子の接点を電気的に相互接続する第３のリード７３と、をさらに備えている。第１の超小型電子１２の接点２０は、縁２９に隣接して配置されている。第２の超小型電子素子１４の接点２６は、その前面の中央領域１９に配置されている。リード７０，７６，９９は、開口３９と真っ直ぐ並んだ部分を有している。

Description

［関連出願の相互参照］
本願は、２０１１年４月２１日に出願された米国仮特許出願第６１／４７７，９６７号および２０１１年１１月２９日に出願された米国特許出願第１３／３０６，０９９号の出願日の利得を主張するものであり、これらの開示内容は、参照することによって、ここに含まれるものとする。以下の本願の譲渡人に譲渡された出願：いずれも２０１１年４月２１日に出願された米国仮特許出願第６１／４７７，８２０号、第６１／４７７，８７７号、および第６１／４７７，８８３号も、参照することによって、ここに含まれるものとする。

［発明の分野］
本発明は、積層超小型電子アセンブリ、このようなアセンブリを製造する方法、およびこのようなアセンブリに有用な構成要素に関する。

半導体チップは、一般的に、個々の予めパッケージ化されたユニットとして供給されている。標準的なチップは、チップの内部回路に接続された接点を有する大きな前面を備える平坦な矩形体を有している。各チップは、典型的には、パッケージ内に実装され、該パッケージが、印刷回路基板のような回路パネルに実装され、チップの接点が回路パネルの導体に接続されることになる。多くの従来設計では、チップパッケージは、チップ自体の面積よりも著しく大きい回路パネルの面積を占めている。本開示において前面を有する平坦なチップに関して用いられる「チップの面積」という用語は、前面の面積を指すと理解されたい。「フリップチップ」設計では、チップの前面は、パッケージ基板、すなわち、チップキャリアの面と向き合っており、チップの接点は、半田ボールまたは他の接続要素によって、チップキャリアの接点に直接接合されるようになっている。次いで、このチップキャリアは、チップの前面の上に位置する端子を介して回路パネルに接合されることになる。「フリップチップ」設計は、比較的コンパクトな配置をもたらし、各チップは、例えば、本願の譲渡人に譲渡された特許文献１，２，３のいくつかの実施形態に開示されているように、チップの前面の面積と等しいかまたはいくらか大きい回路パネルの面積を占めることになる。なお、これらの文献の開示内容は、参照することによって、それらの全体がここに含まれるものとする。

いくつかの革新的な実装技術が、従来のフリップチップボンディングのコンパクト性に近いかまたは等しいコンパクト性をもたらしている。単一チップをチップ自体の面積と等しいかまたはいくらか大きい回路パネルの面積内に収容するパッケージは、一般的に、「チップサイズパッケージ」と呼ばれている。

超小型電子アセンブリによって占有される回路パネルの平面面積を最小化することに加えて、回路パネルの全高さ、すなわち、回路パネルの面と直交する全寸法を短縮するチップパッケージを製造することも望まれている。このような薄い超小型電子パッケージによって、パッケージが実装された回路パネルを隣接する構造体に近接して配置し、これによって、該回路パネルを含む製品の全体の寸法を短縮することができる。単一パッケージまたは単一モジュール内に複数のチップを実装する種々の提案がなされてきている。従来の「マルチチップモジュール」では、チップは、単一パッケージ基板上に並んで実装され、次いで、該パッケージ基板が回路パネルに実装されるようになっている。しかし、この手法では、チップによって占有される回路パネルの総面積の縮小に限りがある。総面積は、依然として、モジュール内の個々のチップの全表面積よりも大きくなっている。

複数のチップを「積層」配置に、すなわち、複数のチップを上下に重ねる配置にパッケージ化することも提案されてきている。積層配置では、いくつかのチップをこれらのチップの全面積よりも小さい回路パネルの面積内に実装することができる。いくつかの積層チップ配置が、例えば、特許文献１，３，４のいくつかの実施形態に開示されている。これらの開示内容は、参照することによって、それらの全体がここに含まれるものとする。特許文献５は、チップを上下に積層し、チップに付随して設けられた、所謂、「配線フィルム」の導体によって、チップを相互接続するようになっている装置を開示している。この開示内容も、参照することによって、ここに含まれるものとする。

米国特許第５，１４８，２６５号明細書米国特許第５，１４８，２６６号明細書米国特許第５，６７９，９７７号明細書米国特許第５，３４７，１５９号明細書米国特許第４，９４１，０３３号明細書

当技術分野におけるこれらの努力にも関わらず、チップの中央領域に実質的に配置された接点を有するチップに対するマルチチップパッケージにおけるさらなる改良が望まれている。いくつかの半導体チップ、例えば、いくつかのメモリチップは、一般的に、チップの中心軸に実質的に沿って配置された１列または２列の接点を有するものとして作製されている。

本開示は、超小型電子アセンブリおよび該超小型電子アセンブリを製造する方法に関する。本発明の一態様によれば、超小型電子アセンブリは、互いに反対側を向く第１および第２の表面および第１および第２の表面間に延在する開口を有する基板と、基板の第１の表面と向き合う前面を有する第１の超小型電子素子と、第１の超小型電子素子と向き合う前面を有する第２の超小型電子素子と、を備えている。基板は、その第２の表面に露出した第１の端子を有しているとよい。第１の超小型電子素子は、前面から遠く離れた裏面、および前面と裏面との間に延在する縁も有しているとよい。第１の超小型電子素子は、第１の超小型電子素子の縁に隣接してその前面に露出した複数の接点を有しているとよい。第２の超小型電子素子は、互いに向き合った第１および第２の縁を有しているとよい。第２の超小型電子素子の前面は、第１および第２の縁間に延在しているとよい。

第２の超小型電子素子は、第１および第２の縁から遠く離れたその前面の中央領域に配置された複数の接点を有しているとよい。第２の超小型電子素子の前面は、第１の超小型電子素子の縁を超えて突出しているとよい。超小型電子アセンブリは、第１の超小型電子素子の接点を第１の端子に電気的に接続する第１のリード、および第２の超小型電子素子の接点を第１の端子に接続する第２のリードも備えているとよい。第１および第２のリードは、開口と真っ直ぐに並んだ部分を有しているとよい。超小型電子アセンブリは、基板の第２の表面と反対側の超小型電子アセンブリの表面に露出した第２の端子も備えているとよい。第２の端子の少なくともいくつかは、超小型電子素子の少なくとも１つの上に重なっているとよい。

一実施形態では、第２の端子の少なくともいくつかは、ワイヤボンドによって、基板の第１の表面に露出した導電要素に電気的に接続されている。特定の例では、超小型電子アセンブリは、第１および第２の超小型電子素子およびワイヤボンドの少なくとも一部を少なくとも部分的に覆う封止材もさらに備えている。第２の端子が露出している超小型電子アセンブリの表面は、封止材の表面であるとよい。一例では、ワイヤボンドは、導電要素に取り付けられた基部および導電要素から遠く離れた未封止端面を有しており、縁面が、基部と未封止端面との間に延在している。未封止端面は、封止材によって被覆されていないとよい。第２の端子は、未封止端面に電気的に接続されているとよい。例示的な実施形態では、ワイヤボンドの少なくとも１つの縁面の少なくとも一部は、封止されておらず、第２の端子の少なくとも１つは、ワイヤボンドの少なくとも１つの封止されていない縁面および未封止端面に電気的に接続されている。

特定の実施形態では、ワイヤボンドは、導電要素に取り付けられたワイヤボンドの基部と導電要素から遠く離れたワイヤボンドの端との間に未封止縁面を有している。第２の端子は、未封止縁面に電気的に接続されるようになっていてもよい。一実施形態では、超小型電子素子の少なくとも１つは、揮発性ランダム・アクセス・メモリ（ＲＡＭ）を含んでおり、超小型電子素子の少なくとも１つは、不揮発性フラッシュメモリを含んでいる。例示的な実施形態では、超小型電子アセンブリは、第１の超小型電子素子の接点を第２の超小型電子素子の接点に電気的に相互接続する第３のリードをさらに備えている。第１，第２，および第３のリードは、開口と真っ直ぐに並んだ部分を有しているとよい。一例では、第１または第２のリードの少なくとも１つは、第１または第２の超小型電子素子の少なくとも１つの接点から延在するワイヤボンドを含んでいる。

特定の例では、開口と真っ直ぐに並んだ第１のリードおよび第２のリードの少なくとも１つの部分は、基板に沿って端子に延在する第２の部分を有する一体化導電要素の一部である。例示的な実施形態では、超小型電子アセンブリは、第２の超小型電子素子の前面と基板の第１の表面との間にスペーサ要素も備えている。一例では、第１の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる。特定の実施形態では、第２の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。一実施形態では、第１の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。例示的な実施形態では、超小型電子アセンブリは、第１の超小型電子素子の接点を端子に電気的に接続する第３のリードも備えている。第１のリードおよび第３のリードは、開口の両側の端子に接続されているとよい。第１，第２，および第３のリードは、開口と真っ直ぐに並んだ部分を有しているとよい。

一例では、超小型電子アセンブリは、基板の第１の表面と第２の超小型電子素子の前面との間に配置された第３の超小型電子素子と、第３の超小型電子素子の接点を端子に電気的に接続する第３のリードと、第１および第３の超小型電子素子の接点を電気的に相互接続する第４のリードと、をさらに備えている。第３の超小型電子素子は、互いに向き合った第１および第２の縁と、第１および第２の縁間に延在する前面と、第３の超小型電子素子の第１の縁に隣接してその前面上に配置された複数の接点と、を有しているとよい。第３の超小型電子素子の前面は、基板の前記第１の表面と向き合っているとよい。第１および第３の超小型電子素子の接点は、開口の両側に位置しているとよい。第１，第２，第３，および第４のリードは、開口と真っ直ぐに並んだ部分を有しているとよい。例示的な実施形態では、超小型電子アセンブリは、第１および第２の超小型電子素子の接点を電気的に相互接続する第５のリードをさらに備えている。特定の実施形態では、超小型電子アセンブリは、第２および第３の超小型電子素子の接点を電気的に相互接続する第６のリードをさらに備えている。

一実施形態では、超小型電子コンポーネントは、前述の第１および第２の超小型電子アセンブリを備えている。第１の超小型電子アセンブリは、第２の超小型電子アセンブリの上に少なくとも部分的に重なっているとよい。第１の超小型電子アセンブリの第１の端子は、第２の超小型電子アセンブリの第２の端子に接合されているとよい。例示的な実施形態では、第１の超小型電子素子の少なくとも１つは、論理機能を果たすように主に構成されている。第２の超小型電子素子の少なくとも１つは、任意の他の機能よりもメモリ記憶アレイ機能をもたらすように構成された極めて多数の能動素子を有しているとよい。特定の実施形態では、第１の超小型電子アセンブリの第１の端子の少なくともいくつかおよび第２の超小型電子アセンブリの第２の端子の少なくともいくつかは、エリアアレイで配置されている。第１および第２の超小型電子アセンブリは、接合金属の導電塊である接合ユニットによって、互いに接合されているとよい。

例示的な実施形態では、超小型電子アセンブリは、超小型電子コンポーネントの周辺に隣接して配置された接合ユニットを介して互いに電気的に接続されている。一例では、接合ユニットは、超小型電子コンポーネントの過疎中央領域の外側に配置されている。特定の例では、システムは、前述の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つまたは複数の他の電子コンポーネントと、を備えている。特定の実施形態では、端子の少なくともいくつかが、回路パネルに電気的に接続されている。一例では、システムは、ハウジングも備えており、超小型電子アセンブリおよび他の電子コンポーネントは、ハウジングに実装されている。

本発明の他の態様によれば、超小型電子アセンブリは、互いに反対側を向く第１および第２の表面および第１および第２の表面間に延在する開口を有する基板と、基板の第１の表面と向き合う前面を有する第１の超小型電子素子と、第１の超小型電子素子と向き合う前面を有する第２の超小型電子素子と、を備えている。基板は、端子を有しているとよい。第１の超小型電子素子は、前面から遠く離れた裏面、および前面と裏面との間に延在する縁を有しているとよい。第１の超小型電子素子は、第１の超小型電子素子の縁に隣接してその前面に露出した複数の接点を有しているとよい。第２の超小型電子素子は、互いに向き合った第１および第２の縁を有しているとよい。第２の超小型電子素子の前面は、第１および第２の縁間に延在しているとよい。

第２の超小型電子素子は、第１および第２の縁から遠く離れたその前面の中央領域に配置された複数の接点を有しているとよい。第２の超小型電子素子の前面は、第１の超小型電子素子の縁を超えて突出しているとよい。超小型電子アセンブリは、第１の超小型電子素子の接点を端子に電気的に接続する第１のリードと、第２の超小型電子素子の接点を端子に接続する第２のリードと、第１の超小型電子素子の接点を第２の超小型電子素子の接点に電気的に相互接続する第３のリードと、をさらに備えているとよい。第１、第２，および第３のリードは、開口と真っ直ぐに並ぶ部分を有しているとよい。

例示的な実施形態では、第１または第２のリードの少なくとも１つは、第１または第２の超小型電子素子の少なくとも１つの接点から延在するワイヤボンドを含んでいる。一実施形態では、開口と真っ直ぐに並んだ第１のリードおよび第２のリードの少なくとも１つの部分は、基板に沿って端子に延在する第２の部分を有する一体化導電要素の一部である。特定の実施形態では、超小型電子アセンブリは、第２の超小型電子素子の前面と基板の第１の表面との間にスペーサ要素も備えている。特定の実施形態では、第１の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる。例示的な実施形態では、第２の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。一実施形態では、第１の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。

本発明のさらに他の態様は、本発明の前述の態様による超小型電子アセンブリを該超小型電子アセンブリに電気的に接続された他の電子コンポーネントと連結させて組み入れるシステムを提供している。例えば、端子が回路パネルに電気的に接続されているとよい。他の例では、システムは、携帯ハウジングとすることができる単一ハウジングに配置され、および／または実装されるようになっているとよい。本発明のこの態様における好ましい実施形態によるシステムは、同等の従来システムよりも小形化することができる。

一実施形態では、超小型電子コンポーネントは、前述の第１および第２の超小型電子アセンブリを備えている。第１の超小型電子アセンブリは、第２の超小型電子アセンブリに電気的に接続されており、第２の超小型電子アセンブリの上に少なくとも部分的に重なっているとよい。例示的な実施形態では、超小型電子アセンブリは、超小型電子コンポーネントの周辺に隣接して配置された接合ユニットを介して互いに電気的に接続されている。特定の実施形態では、接合ユニットは、超小型電子コンポーネントの過疎中央領域の外側に配置されている。一実施形態では、超小型電子素子のいくつかは、揮発性ランダム・アクセス・メモリ（ＲＡＭ）を含んでおり、超小型電子素子のいくつかは、不揮発性フラッシュメモリを含んでいる。特定の実施形態では、第１の超小型電子素子の少なくとも１つは、論理機能を果たすように主に構成されており、第２の超小型電子素子の少なくとも１つは、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。

本発明のさらに他の態様によれば、超小型電子アセンブリは、互いに反対側を向く第１および第２の表面および第１および第２の表面間に延在する開口を有する基板と、基板の第１の表面と向き合う前面を有する第１の超小型電子素子と、第１の超小型電子素子と向き合う前面を有する第２の超小型電子素子と、を備えている。基板は、端子を有しているとよい。第１の超小型電子素子は、前面から遠く離れた裏面、および前面と裏面との間に延在する縁も備えているとよい。第１の超小型電子素子は、第１の超小型電子素子の縁に隣接してその前面に露出した複数の接点を有しているとよい。第２の超小型電子素子は、互いに向き合った第１および第２の縁を有しているとよい。第２の超小型電子素子の前面は、第１および第２の縁間に延在しているとよい。

第２の超小型電子素子は、第１および第２の縁から遠く離れたその前面の中央領域に配置された複数の接点を有しているとよい。第２の超小型電子素子の前面は、第１の超小型電子素子の縁を超えて突出しているとよい。超小型電子アセンブリは、第１の超小型電子素子の接点を端子に電気的に接続する第１のリードと、第２の超小型電子素子の接点を端子に接続する第２のリードと、第１の超小型電子素子の接点を端子に電気的に接続する第３のリードと、をさらに備えているとよい。第１のリードおよび第３のリードは、開口の両側の端子に接続されているとよい。第１，第２，および第３のリードは、開口と真っ直ぐに並んだ部分を有しているとよい。

特定の実施形態では、第１の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる。例示的な実施形態では、第２の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。一実施形態では、第１の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。

本発明のさらに他の態様によれば、超小型電子アセンブリは、互いに反対側を向く第１および第２の表面および第１および第２の表面間に延在する開口を有する基板と、基板の第１の表面と向き合う前面を有する第１の超小型電子素子と、第１の超小型電子と向き合う前面を有する第２の超小型電子素子と、基板の第１の表面と第２の超小型電子素子の前面との間に配置された第３の超小型電子素子と、を備えている。基板は、端子を備えているとよい。

第１の超小型電子素子は、前面から遠く離れた裏面、および前面と裏面との間に延在する縁も有しているとよい。第１の超小型電子素子は、第１の超小型電子素子の縁に隣接してその前面に露出した複数の接点を有しているとよい。第２の超小型電子素子は、互いに向き合った第１および第２の縁を有しているとよい。第２の超小型電子素子の前面は、第１および第２の縁間に延在しているとよい。第２の超小型電子素子は、第１および第２の縁から遠く離れたその前面の中央領域に配置された複数の接点を有しているとよい。第２の超小型電子素子の前面は、第１の超小型電子素子の縁を超えて突出しているとよい。第３の超小型電子素子は、互いに向き合った第１および第２の縁、第１および第２の縁間に延在する前面、および第３の超小型電子素子の第１の縁に隣接してその前面に配置された複数の接点を有しているとよい。第３の超小型電子素子の前面は、基板の第１の表面と向き合っているとよい。

超小型電子アセンブリは、第１の超小型電子素子の接点を端子に電気的に接続する第１のリードと、第２の超小型電子素子の接点を端子に電気的に接続する第２のリードと、第３の超小型電子素子の接点を前記端子に電気的に接続する第３のリードと、第１および第３の超小型電子素子の接点を電気的に相互接続する第４のリードと、をさらに備えているとよい。第１および第３の超小型電子素子の接点は、開口の両側に位置しているとよい。第１，第２，第３、および第４のリードは、開口と真っ直ぐに並んだ部分を有しているとよい。

一実施形態では、超小型電子アセンブリは、第１および第２の超小型電子素子の接点を電気的に相互接続する第５のリードも備えている。特定の実施形態では、超小型電子アセンブリは、第２および第３の超小型電子素子の接点を電気的に相互接続する第６のリードも備えている。特定の実施形態では、第１の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる。例示的な実施形態では、第２の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。一実施形態では、第１の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している。

以下、添付の図面を参照して、本発明の種々の実施形態について説明する。これらの図面は、本発明のいくつかの実施形態しか示しておらず、それ故、本発明の範囲を制限するとみなされるべきではないことを理解されたい。

本発明の一実施形態による積層超小型電子アセンブリの略横断立面図である。本発明の一実施形態による積層超小型電子アセンブリの略横断立面図である。本発明の一実施形態による積層超小型電子アセンブリの部分断面図である。図１Ａに示されている超小型電子アセンブリの平面図である。本発明の他の実施形態による積層超小型電子アセンブリの略横断立面図である。図３Ａに示されている実施形態をさらに示す部分断面図である。本発明のさらに他の実施形態による積層超小型電子アセンブリの略横断立面図である。図４に示されている積層超小型電子アセンブリの一部を示す断面図である。本発明の一実施形態による積層超小型電子アセンブリの略横断立面図である。本発明の他の実施形態による積層超小型電子アセンブリの略横断立面図である。本発明のさらに他の実施形態による積層超小型電子アセンブリの略横断立面図である。本発明の他の実施形態による積層超小型電子アセンブリの略横断立面図である。図９Ａに示されている積層超小型電子アセンブリの平面図である。本発明のさらに他の実施形態による積層超小型電子アセンブリの略横断立面図である。本発明の一実施形態によるシステムの概略図である。

図１Ａ，２を参照すると、本発明の一実施形態による積層超小型電子アセンブリ１０は、基板３０と向き合うフェイスダウン位置にある第１の超小型電子素子１２および第１の超小型電子素子１２の少なくとも一部の上に重なるフェイスダウン位置にある第２の超小型電子素子１４を備えている。いくつかの実施形態では、第１および第２の超小型電子素子１２，１４は、その前面１６に接点を有する半導体チップまたは半導体チップを含む素子であるとよい。半導体チップは、シリコンまたはガリウムヒ素のような半導体材料の薄い平板であり、個々の予めパッケージ化されたユニットとして供給されるようになっている。半導体チップは、シリコンまたはガリウムヒ素のような半導体材料の薄い平板であり、個々の予めパッケージ化されたユニットとして供給されるようになっている。半導体チップは、能動回路素子、とりわけ、トランジスタまたはダイオード、または受動回路素子、とりわけ、レジスタ、キャパシタ、またはインダクタ、または能動回路素子と受動回路素子との組合せから構成されているとよい。「能動」半導体チップでは、各超小型電子素子における能動回路素子は、典型的には、互いに電気的に接続されており、１つまたは複数の「集積回路」をもたらしている。第１および第２の超小型電子素子は、いずれも、以下に詳細に説明するように、基板３０に電気的に接続されている。次いで、この基板３０が、その表面の端子３６を介して、印刷回路基板のような回路パネルに電気的に接続されることになる。特定の実施形態では、超小型電子アセンブリ１０は、回路パネル、とりわけ、印刷回路基板の面上の対応する接点に電気的に接続されるように構成された端子を有する超小型電子「パッケージ」であるとよい。

特定の実施形態では、基板は、例えば、ポリマー材料またはセラミックまたはガラスのような無機材料からなる種々の構造の誘電体要素とすることができる。基板は、その上に端子のような導電要素、トレースおよび基板接点のような導電要素、または端子に電気的に接続される他の導電要素を有している。他の例では、基板は、シリコンのような半導体材料から本質的になっていてもよいし、または代替的に、半導体材料の層および１つまたは複数の誘電体層を含んでいてもよい。このような基板は、１℃当たり７パーツ・パー・ミリオン（７ｐｐｍ／℃）未満の熱膨張係数を有しているとよい。さらに他の実施形態では、基板は、リードフィンガーを有するリードフレームであってもよく、この場合、端子がリードフィンガーの一部、例えば、リードの端部分であってもよい。さらに他の実施形態では、基板は、リードフィンガーを有するリードフレームであってもよく、この場合、端子がリードフィンガーの一部、例えば、リードの端部分であってもよい。

第１の超小型電子素子１２は、論理機能を果たすように主に構成された半導体チップ、とりわけ、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、現場プログラム可能ゲートアレイ（ＦＰＧＡ）、または他の論理チップを含むことができる。特定の実施形態では、超小型電子素子１２は、論理機能を主にもたらすとともに、メモリ記憶アレイも含むコントローラまたはチップオンシステム（ＳＯＣ）とすることができる。他の例では、第１の超小型電子素子１２は、フラッシュ（ＮＯＲまたはＮＡＮＤ）メモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタテックランダムアクセスメモリ（ＳＲＡＭ）チップのようなメモリチップを含むことができ、またはそのようなチップであってもよく、またはいくつかの他の機能を果たすように主に構成されていてもよい。このようなメモリチップは、メモリ記憶アレイを含んでいるとよく、典型的には、極めて多数の能動回路要素、例えば、チップの他の要素よりもメモリ記憶アレイ機能をもたらすように構成されたトランジスタのような能動素子を有している。第１の超小型電子素子１２は、前面１６、そこから遠く離れた裏面１８、および前面と裏面との間に延在する第１および第２の縁２７、２９を有している。電気接点２０が、第２の縁２９に隣接して第１の超小型電子素子１２の前面１６に露出している。この開示に用いられる「導電要素が構造体の表面に「露出している（exposed）」」という記述は、該導電要素が、構造体の外側から表面に向かって該表面と直交する方向に移動する理論点との接触に利用できることを示している。従って、構造体の表面に露出した端子または他の導電要素は、このような表面から突出していてもよいし、このような表面と同一面をなしていてもよいし、またはこのような表面に対して窪んでいるが、構造体の孔または凹みを通して露出していてもよい。電気接点２０は、ボンドパッド、またはバンプ、ポストなどのような導電構造を含んでいる。ボンドパッドは、銅、ニッケル、金、アルミニウムのような一種または複数種の金属から構成されているとよく、約０．５μｍの厚みを有しているとよい。ボンドパッドの大きさは、デバイスの形式によって変更可能であるが、典型的には、片側において１０μｍ−１００μｍの大きさを有している。

第２の超小型電子素子１４は、前面２２、そこから遠く離れた裏面２４、前面と裏面との間に延在する第１および第２の縁３５，３７、および前面２２に露出した接点２６を有している。図１Ａに示されているように、第１および第２の超小型電子素子１２，１４は、第２の超小型電子素子１４の少なくとも一部が第１の超小型電子素子１２の少なくとも一部に重なるように、互いに積層されている。図１Ａに示されているような特定の実施形態では、第２の超小型電子素子１４の前面２２は、第１および第２の端領域２１、２３および第１および第２の端領域２１，２３間に延在する中央領域１９を備えている。第１の端領域２１は、中央領域１９と第１の縁３５との間に延在しており、第２の端領域２３は、中央領域１９と第２の縁３７との間に延在している。中央領域は、第２の超小型電子素子１４の第１および第２の端領域３５，３７間の距離の３分の１にわたって延在しており、第１および第２の端領域も、各々、これらの縁３５，３７間の距離の３分の１にわたって延在している。電気接点２６が、第２の超小型電子素子１４の前面２２に露出している。例えば、接点２６は、第１の表面２２の中心に隣接して１列または互いに平行の２列に配置されている。第２の超小型電子素子１４は、ＤＲＡＭチップを含んでいてもよいし、またはＤＲＡＭチップであってもよい。このようなＤＲＡＭチップは、メモリ記憶アレイを含んでいるとよく、典型的には、極めて多数の能動回路要素、例えば、他の要素よりもメモリ記憶アレイ機能をもたらすように構成されたトランジスタのような能動素子を有している。第２の超小型電子素子１４の中央領域１９の少なくとも一部は、第２の超小型電子素子の接点２６が第１の超小型電子素子１２の第２の縁２９を超えて露出するように、第１の超小型電子素子１２の第２の縁２９を超えて突出している。前述したように、一実施形態では、基板３０は、互いに反対側を向く第１および第２の表面３４，３２を有する誘導体要素を含んでいる。１つまたは複数の導電要素または端子３６が、基板３０の第２の表面３２に露出している。特定の実施形態では、端子３６のいくつかまたは全てが、第１および／または第２の超小型電子素子１２，１４に対して移動可能になっているとよい。

基板３０は、その互いに向き合った第１および第２の表面間、例えば、誘電体要素３０の互に反対側を向いた第１および第２の表面間に延在する１つまたは複数の開口をさらに備えている。図１Ａに示されている実施形態では、基板３０は、開口３９を備えており、少なくともいくつかの接点２６が基板３０の開口３９と真っ直ぐに並んでいる。複数のリードが、第２の超小型電子素子の接点２６を超小型電子アセンブリの端子３６に電気的に接続している。リードは、開口３９と真っ直ぐに並んだ部分を有している。例えば、リードは、基板接点に接合されたワイヤボンド５０を含んでおり、該基板接点は、半導体素子または誘電体要素３０に沿って延在する金属トレースのようなリードの他の一部を介して、端子３６に接続されており、またはもし基板がリードフレームから構成されているなら、リードは、そのリードフィンガーの一部であってもよい。

誘電体要素３０の第１の表面３４は、第１の超小型電子素子１２の前面１６と並置されているとよい。図１Ａに示されているように、基板３０は、第１の超小型電子素子１２の第１の縁２７および第２の超小型電子素子１４の第２の縁３５を超えて延在している。一例では、誘電体材料を含む基板は、「誘電体要素」３０と呼ばれることもあり、どのような適切な誘電体材料から部分的または全体的に作製されていてもよい。基板３０は、どのような適切な誘電体材料から部分的または全体的に作製されていてもよい。例えば、基板３０は、柔軟材料の層、例えば、ポリイミド、ＢＴ樹脂、またはテープ自動ボンディング（ＴＡＢ）テープを作製するのに一般的に用いられる他の誘電体材料の層から構成されているとよい。代替的に、基板３０は、繊維強化エポキシの厚い層のような比較的剛性のボード状材料、例えば、Ｆｒ−４またはＦｒ−５ボードから構成されていてもよい。用いられる材料に関わらず、基板３０は、単層から構成されていてもよいし、または複層から構成されていてもよい。

図１Ａに戻ると、スペーサ要素または支持要素３１が、第２の超小型電子素子１４の第１の端領域２１と誘電体要素３０の一部との間に配置されている。スペーサ要素３１は、第２の超小型電子素子を基板３０の上方に支持するのを助長するものである。このようなスペーサ要素３１は、例えば、二酸化珪素などの誘電体材料、シリコンのような半導体材料、または１つまたは複数の層からなる接着剤または他のポリマー材料から作製されているとよい。特定の実施形態では、スペーサ要素は、金属を含んでいてもよいし、または金属から作製されていてもよい。もしスペーサ要素が接着剤を含んでいるなら、該接着剤は、第２の超小型電子素子１４を基板３０に接続することができる。一実施形態では、スペーサ要素３１は、基板の第１の表面３４と実質的に直交する垂直方向において、第１の超小型電子素子１２の前面１６と裏面１８との間の厚みと実質的に同じ厚みを有している。もしスペーサ要素３１が接着剤を含んでいるなら、該接着剤は、第２の超小型電子素子１４を誘電体要素３０に接続することができる。

図１Ａ，２に示されているように、基板３０は、第２の表面３２に露出した導電要素または基板接点４０および導電トレース２５を備えている。導電トレース２５は、基板接点４０を端子３６に電気的に連結するものである。トレース２５および基板接点４０は、本願の譲渡人に譲渡された米国特許出願公開第２００５／０１８１５４４号に示されている方法を用いて作製することができる。この開示内容は、参照することによって、その全体がここに含まれるものとする。

図１に戻ると、接着層のようなスペーサ要素または支持要素３１が、第２の超小型電子素子１４の第１の端領域２１と基板３０の一部との間に配置されている。もしスペーサ要素３１が接着剤を含んでいるなら、該接着剤は、第２の超小型電子素子１４を基板３０に接続することができる。図１Ａに示されているように、第２の超小型電子素子１４の第２の端領域２３は、熱伝導性を有する接着剤のような接合材料６０によって、第１の超小型電子素子１２の第２の端領域１７に接合されている。同様に、接合材料６１、例えば、任意選択的に熱伝導性を有する接着剤が、第２の超小型電子素子の第１の端領域をスペーサ要素３１に接合している。接合材料７１が、第１の超小型電子素子の前面１６のかなりの部分と基板３０の第１の表面３４の一部との間に配置されていてもよい。特定の実施形態では、接合材料６０，６１および／または７１は、ダイ取付け接着剤から部分的または全体的に作製されているとよく、特定の例では、シリコーンエラストマーのような低弾性係数材料から構成されているとよい。しかし、特定の実施形態では、接合材料６０，６１および／または７１は、もし２つの超小型電子素子１２，１４が同一の材料から形成された従来の半導体チップであるなら、高弾性係数接着剤または半田から全体的または部分的に作製されていてもよい。何故なら、これらの超小型電子素子は、温度変化に応じて、均一に膨張および収縮する傾向にあるからである。用いられる材料に関わらず、スペーサ要素３１は、単層から構成されていてもよいし、または複層から構成されていてもよい。図４−８に関連して以下に詳細に説明するように、スペーサ要素３１は、１つまたは複数の超小型電子素子と置き換えられてもよい。

図１Ａ，２を参照すると、超小型電子アセンブリは、リード７０を備えている。リード７０は、第１の超小型電子素子の接点２０を少なくともいくつかの端子３６に電気的に接続するものである。リード７０は、基板の３０の開口３９と真っ直ぐに並んだ部分を有している。一実施形態では、リードは、ワイヤボンドのようなボンド要素７０を含んでおり、ボンド要素７０は、開口３９内を通って延在し、超小型電子素子の接点２０および基板の接点４０に接続されるようになっている。トレース（図示せず）が、基板に沿って、接点４０と端子３６との間に延在しているとよい。一変更形態では、ボンドワイヤ７０は、開口３９内に延在し、基板接点４０に電気的に接続されるワイヤボンド７２を含んでいる。ワイヤボンド７２の各々は、接点２０を基板３０の対応する基板接点４０に電気的に連結している。ワイヤボンド７０は、「熱特性が改良された中央接点を有する拡張された積層超小型電子アセンブリ」と題して２０１０年１０月１９日に出願された米国特許出願第１２／９０７，５２２号に記載されているような多重ワイヤボンド構造を含んでいてもよい。この開示内容は、参照することによって、その全体がここに含まれるものとする。前述したように、また図２に示されているように、トレース２５は、基板接点４０を端子３６に電気的に接続している。従って、リード５０は、ワイヤボンド５２、少なくともいくつかの基板接点４０、および少なくともいくつかのトレース２５を含んでいることになる。これらの要素の全てが、第１の超小型電子素子１２の接点２０と端子３６との間に電気的接続をもたらすのに貢献することになる。

図１Ｂに示されているように、代替的または付加的に、リードボンド７６のようなリードが、図示されているように基板３０の第１の表面に沿って、または第２の表面に沿って、開口３９内に延在し、接点２０に接続されるようになっているとよい。リードボンド７６は、第１の表面３４から基板３０の第２の表面３２の１つまたは複数の端子３６に延在するビア８３または任意の他の種類の導電要素に電気的に接続されるようになっているとよい。従って、リード７０は、リードボンド７６およびビア８３を含むことになる。図１Ｂにさらに示されているように、超小型電子アセンブリ１０は、リードボンド８５を備えていてもよい。リードボンド８５は、第２の超小型電子素子１４の接点２６を基板の第２の表面３２の基板接点４０に電気的に相互接続するものである。

超小型電子アセンブリ１０は、第２の超小型電子素子１４の接点２６を基板３０の第２の表面３２の少なくともいくつかの端子３６に電気的に接続するリード５０をさらに備えている。リード５０は、開口３９と真っ直ぐに並んだ部分を有しており、第２の超小型電子素子１４の接点２６を基板３０の第２の表面３２の基板接点４０に電気的に接続する多重ワイヤボンド５２を含んでいるとよい。これらのワイヤボンド５２は、開口３９を通って延在しているとよい。ワイヤボンド５２の各々は、接点２６を基板３０の対応する基板接点４０に電気的に接続している。リード５０は、「熱特性が改良された中央接点を有する拡張された積層超小型電子アセンブリ」と題して２０１０年１０月１９日に出願された米国特許出願第１２／９０７，５２２号に記載されているような多重ワイヤボンド構造を含んでいてもよい。この開示内容は、参照することによって、その全体がここに含まれるものとする。図２に示されているように、トレース２５が、基板接点４０を端子３６に電気的に接続している。従って、リード５０は、ワイヤボンド５２、少なくともいくつかの基板接点４０、および少なくともいくつかのトレース２５を含んでいることになる。これらの要素の全てが、第２の超小型電子素子１４の接点２６と端子３６との間に電気接続をもたらすのに貢献することになる。代替的または付加的に、リード５０は、接点２６を基板３０の第１の表面３４または基板の第２の表面３２のいくつかの基板接点に電気的に連結するリードボンドを含んでいてもよい。リードボンドは、必ずしも、基板３０の開口３９を貫通する必要がなく、開口と少なくとも部分的に真っ直ぐに並んでいてもよい。

超小型電子アセンブリ１０は、少なくとも第１の超小型電子素子１２および第２の超小型電子素子１４を覆うオーバモールド材または封止材１１をさらに備えているとよい。図Ａ１に示されているように、オーバモールド材１１は、第１の超小型電子素子１２の第１の縁２７および第２の超小型電子素子１４の第１の縁３５を超えて延在する基板３０の部分も覆っているとよい。その結果、オーバモールド材１１は、少なくとも第１の超小型電子素子１２の第１の縁２７、第２の超小型電子素子１４の第１の縁３５、および基板３０の第１の表面３４に接触している。オーバモールド材１１は、エポキシなどを含むどのような適切な材料から作製されていてもよい。

超小型電子アセンブリ１０は、「熱特性が改良された中央接点を有する拡張された積層超小型電子アセンブリ」と題して２０１０年１０月１９日に出願された米国特許出願第１２／９０７，５２２号に記載されているような、第１または第２の超小型電子素子１２，１４の１つまたは複数の裏面に取り付けられたヒートスプレッダまたはヒートシンクを追加的に備えていてもよい。なお、この開示内容は、参照することによって、その全体がここに含まれるものとする。いくつかの実施形態では、超小型電子アセンブリ１０は、第１および／または第２の超小型電子素子１２，１４の１つまたは複数の裏面１８，２４および可能であれば、端領域２７，３５，３７に熱的に連結されたヒートスプレッダを備えている。ヒートスプレッダは、図１Ａに示されているオーバモールド材１１によって占められた領域の一部を占めることになる。

加えて、超小型電子アセンブリ１０は、誘電体要素３０の第２の表面３２上の端子３６に取り付けられた接合ユニット８１をさらに備えている。接合ユニット８１は、半田ボールであってもよいし、または他の金属、例えば、錫、インジウム、またはその組合せの塊であってもよく、超小型電子アセンブリ１０を印刷回路基板のような回路パネルに接合し、電気的に接続するように適合されている。

図１Ｃに示されているように、超小型電子アセンブリ１０のリード５０は、付加的または代替的に、第１の超小型電子素子１２の少なくともいくつかの接点２０を開口３９の両側に配置された少なくともいくつかの基板接点４０に電気的に接続するワイヤボンド５３を含んでいてもよい。従って、ワイヤボンド５３は、基板３０の開口に跨っていることになる。加えて、リード７０は、代替的にまたは付加的に、第１の超小型電子素子１２の接点２０の少なくともいくつかを第２の超小型電子素子１４の接点２６の少なくともいくつかに電気的に接続するワイヤボンド７３を含んでいてもよい。

図３Ａは、図１Ａに示されている超小型電子アセンブリ１０の変更形態１０’を示している。この変更形態では、表面１６’の接点２０に代わって（または加えて）、第１の超小型電子素子１２’は、基板３０’から離れる方を向く表面１８’に接点２０’を備えている。このような表面１８’は、第１の超小型電子素子１２’の前面とすることができる。表面１８’は、第１の超小型電子素子１２’の第１の縁２７’に隣接する第１の端部分８２、第２の縁２９’に隣接する第２の端部分８４、および第１および第２の端部分８２，８４間の中央部分８６を有している。接点２０’は、第１の縁２７’に隣接する表面１８’の第１の端部分８２内、表面１８’の中央部分８６内、または第１の端部分および中央部分の両方内に配置されているとよい。一実施形態では、接点２０’は、表面１８’の中央部分８６に１列または互いに平行の２列に配置されている。

超小型電子アセンブリ１０’は、表面１８’の接点２０’および端子３６に電気的に接続されたリード８８を備えることができる。一例では、ワイヤボンドのようなリード８８の部分は、第１の超小型電子素子１２’の第１の縁２７を超えて、接点４０’に延在し、該接点４０’が、例えば、トレース（図示せず）または他の導電要素を介して、端子に接続されるようになっている。リード８８は、接点２０’から第１の超小型電子素子の第１の縁２７’を超えて、基板３０’の第１の表面３４’の接点４０’に延在するワイヤボンド９０を含んでいるとよく、該接点と端子３６との間に導電トレースのような基板の他の導電構造を含んでいるとよい。図３Ｂに示されているように、リード部分５２’、例えば、ワイヤボンドが、超小型電子素子１４’の接点２６を開口３９’の片側または両側の接点４０’に接続することができる。

図４，５は、図１Ａに示されている超小型電子アセンブリ１０の変更形態を示している。図１Ａに示されている超小型電子アセンブリ１００は、フェイスアップ位置にある第１の超小型電子素子１０１を有する点において、図３Ａに示されている超小型電子アセンブリ１０に類似している。この変更形態では、フリップチップ位置にある第３の超小型電子素子１１２が、スペーサ要素３１に代わって設けられている。しかし、図示されている特定の例では、第１の超小型電子素子１０１は、図の右側に位置しており、第３の超小型電子素子１１２は、図の左側に位置している。第３の超小型電子素子１１２は、その前面１１６に複数の接点１２０を備えている。第３の超小型電子素子１１２の接点１２０は、基板１３０の第２の表面１３２に少なくともいくつかの端子１３６に接続されている。

フリップチップ接続部１４３は、金属のバンプ、例えば、半田のような接合金属を介して、第１の超小型電子素子１１２の前面１１６の電気接点１２０を基板３０の第１の表面１３４の少なくともいくつかの接点１４１に電気的に接続している。次いで、この超小型電子素子は、反転され、これによって、金属バンプは、超小型電子素子の接点（例えば、ボンドパッド）と基板との間の電気経路をもたらすと共に、基板に対する超小型電子素子の機械的な取付けをもたらすことになる。フリップチッププロセスには多くの変更形態があるが、一般的な一構成では、半田が金属バンプとして用いられ、この場合、半田をボンドパッドおよび基板に固定するための方法として、該半田を熔融させるようになっている。熔融すると、半田は、流動し、切頭球を形成することになる。

フリップチップ相互接続部は、ワイヤボンドを介して誘電体要素に接続された他の超小型電子素子と比較して、第１の超小型電子素子１１２に極めて多数の（入力／出力）Ｉ／Ｏをもたらすことになる。加えて、フリップチップ相互接続部は、第２の超小型電子素子１１４と基板１３０との間のワイヤボンド経路を最小限にし、これによって、ワイヤボンドのインピーダンスを低減させることができる。

図４，５に示されている実施形態では、フリップチップ相互接続部１４３は、第１の超小型電子素子１１２と基板１３０との間に配置された半田ボールのような複数の固体金属バンプ１４５を備えている。各金属バンプ１４５は、導電球または導電ポストとすることができる。各固体金属バンプ１４５は、第１の超小型電子素子１１２の接点１２０と基板１３０の基板接点１４１との間に配置され（かつ接触し）、これによって、電気接点１２０と導電要素１４１との間に電気接続をもたらすことになる。金属バンプ１４５は、接合金属または任意の他の適切な接合材料から本質的になっている。

アンダーフィル１４７が、第１の超小型電子素子１１２を基板１３０に付着させるために固体金属バンプ１４５を包囲している。アンダーフィル１４７は、特に、第１の超小型電子素子１１２を基板１３０に連結するために、第１の超小型電子素子１１２の前面１１６と基板１３０の第１の表面１３４との間に配置されている。例えば、アンダーフィル１４７は、エポキシ樹脂のようなポリマー接着剤から全体的または部分的に作製されているとよい。しかし、いくつかの実施形態では、アンダーフィル１４７が全体的に省略されている。

図６は、図４に示されている超小型電子アセンブリ１００の変更形態を示している。超小型電子アセンブリ２００は、超小型電子アセンブリ１００に類似しているが、第１の超小型電子を基板接点に電気的に接続するフリップチップ接続部を備えていない。代わって、第１の超小型電子素子２１２は、フェイスアップ配置されており、その第１の縁２２７に隣接して一列または複数列の接点２２０を備えている。リード２７０が、接点２２０を基板２３０の第２の表面２３２上の端子２３６に電気的に接続している。

リード２７０は、接点２２０から、第１の超小型電子素子２１２の第１の縁２２７を超えて、基板２３０の第２の表面２３２の基板接点２３０に延在するワイヤボンド２７２を含んでいる。加えて、リード２７０は、基板接点２４０を少なくともいくつかの端子２３６に電気的に接続するビア２８３または任意の他の適切な導電要素を含んでいる。ビア２８３は、基板２３０の第１の表面２３４から第２の表面２３２に向かって、基板２３０を貫通している。

超小型電子アセンブリ２００は、第２の超小型電子素子２１４の前面２２２の接点２２６を少なくともいくつかの端子２３６に電気的に接続するリード２５０をさらに備えている。リード２５０の一部は、基板２３０の開口２３９と真っ直ぐに並んでいる。この変更形態では、リード２５０は、接点２２６から開口２３９内に延在する多重ワイヤボンド２５２を含んでいる。ワイヤボンド２５２は、基板２３０の第２の表面２３２において開口２３９の両側に配置された基板接点２４０に電気的に接続されるようになっている。

図７は、図６に示されている超小型電子アセンブリ２００の変更形態を示している。図７に示されている超小型電子アセンブリ３００は、スペーサ要素３１に置き換えられた第３の超小型電子素子３０１を有していることを除けば、図１Ａ，１Ｂに示されている超小型電子アセンブリ２００と実質的に同様である。第３の超小型電子素子は、第１の超小型電子素子１２（図１Ａ）と同様の基板に対する電気的相互接続部を有している。

図８は、図７に示されている超小型電子アセンブリ３００の変更形態を示している。この変更形態では、図示されている超小型電子アセンブリ４００は、回路パネル９００、例えば、印刷回路基板のような外部コンポーネントに実装されており、付加的な電気接続部またはリードを備えている。図８は、印刷回路基板のような回路パネルに電気的に実装された１つの超小型電子アセンブリしか示していないが、本明細書に記載された超小型電子アセンブリのいずれが、超小型電子アセンブリの外部の回路パネルまたは他のコンポーネントに実装されてもよい。

超小型電子アセンブリ４００は、電気接続部またはリード４７４を備えている。リード４７４は、開口４３９を横切って延在し、第１の超小型電子素子４１２の接点４２０を第３の超小型電子素子４０１の接点４９０に電気的に接続している。リード４７４は、ワイヤボンドおよび／またはリードボンドを含んでいる。他の組の電気接続部またはリード４７６が、基板４３０の開口４３９と少なくとも部分的に真っ直ぐに並んでおり、第１の超小型電子素子４１２の少なくともいくつかの接点４２０を第２の超小型電子素子４１４の少なくともいくつかの接点４２６に電気的に接続している。リード４７６は、ワイヤボンドおよび／またはリードボンドを含んでいる。さらに他の組の電気接続部またはリード４７８が、基板４３０の開口４３９と少なくとも部分的に真っ直ぐん並んでおり、第２の超小型電子素子４１４の少なくともいくつかの接点４２６を第３の超小型電子素子４０１の少なくともいくつかの接点４９０に電気的に接続している。リード４７８は、ワイヤボンドおよび／またはリードボンドを含んでいる。

図９Ａは、図１Ａに示されている略側断面図を積層した変更形態を示している。超小型電子コンポーネント５００は、積層された第１および第２の超小型電子アセンブリ５１０ａ，５１０ｂ（総称的に、超小型電子アセンブリ５１０）を有している。これらの超小型電子アセンブリ５１０は、各々、図１Ａ−８を参照して前述した超小型電子アセンブリのいずれであってもよく、これらの超小型電子アセンブリは、互いに同じであってもよいしまたは異なっていてもよい。スタック内にどのような数の超小型電子アセンブリ５１０、例えば、図９Ａに示されているように、２つの超小型電子アセンブリ５１０ａ，５１０ｂが含まれていてもよい。

半田ボールのような接合ユニット５８１が、第１および第２の超小型電子アセンブリ５１０ａ，５１０ｂを互いに接合し、かつ互いに電気的に連結している。このような接合ユニット５８１は、第１の超小型電子アセンブリ５１０ａの基板５３０の第２の表面５３２に露出した端子５３６と、第２の超小型電子アセンブリ５１０ｂの基板５３０の第１の表面５３４に露出した端子５３６’とに取り付けられている。積層超小型電子アセンブリ５１０を備える超小型電子コンポーネント５００は、超小型電子コンポーネント５００の上面５０１または底面５０２に露出した接合ユニット５８１を用いて、印刷回路基板のような回路パネルに取り付けられるようになっている。

図９Ｂに示されているように、超小型電子コンポーネント５００は、超小型電子コンポーネントの周辺５０３に隣接して配置された接合ユニット５８１を備えている。接合ユニット５８１は、超小型電子コンポーネント５００の過疎（depopulated）中央領域５９０の外側に配置されている。このような実施形態では、接合ユニット５８１は、超小型電子アセンブリ５１０の第１および第２の超小型電子要素５１２，５１４の上に重ならないように、配置されている。このような実施形態によって、超小型電子コンポーネント５００が中央領域５９０内に接合ユニット５８１を含む場合よりも、複数の超小型電子アセンブリ５１０が互いに接合されたときの積層高さを小さくすることができる。

図９Ａに示されているように、超小型電子コンポーネント５００は、超小型電子アセンブリ５１０の第１および第２の超小型電子素子５１２，５１４を少なくとも部分的に覆う単一の封止材５１１を有している。このような実施形態では、これらの超小型電子アセンブリ５１０は、封止されることなく、互いに接合され、次いで、接合された超小型電子コンポーネント内のそれぞれの超小型電子素子を覆う単一の封止材５１１が施されることになる。封止材５１１は、超小型電子コンポーネントの以下の部分、すなわち、超小型電子コンポーネントの外部の１つまたは複数のコンポーネントに電気的に接続されるように構成されていない部分を覆うようになっている。

代替的実施形態では、超小型電子アセンブリ５１０の各々は、図１０に示されている実施形態と同じように、個別に形成され、それぞれ、封止材が施されるようになっていてもよい。各超小型電子アセンブリ５１０に対して個別に施された封止材を有するこのような実施形態では、このように封止された超小型電子アセンブリは、例えば、図１０に示されているような形態で互いに積層され、かつ互いに接合され、それらの間に電気的連通をもたらすようになっている。

特定の例では、超小型電子コンポーネント５００は、例えば、スマートフォン用途用の非均質メモリとして機能するように構成されているとよい。このような例では、超小型電子アセンブリ５１０内の超小型電子素子５１２，５１４のいくつかは、揮発性ＲＡＭのようなメモリ記憶素子を含むことができ、超小型電子素子５１２，５１４のいくつか、不揮発性フラッシュメモリのようなメモリ記憶素子を含むことができる。

図１０は、図１Ａに示されている略側断面図を積層した変更形態を示している。超小型電子コンポーネント６００は、積層された第１および第２の超小型電子アセンブリ６１０ａ，６１０ｂ（総称的に、超小型電子アセンブリ６１０）を有している。超小型電子アセンブリ６１０は、各々、図１Ａ−８を参照して前述した超小型電子アセンブリのいずれでもよく、これらの超小型電子アセンブリは、互いに同じであってもよいし、または異なっていてもよい。スタック内にどのような数の超小型電子アセンブリ６１０、例えば、図１０Ａに示されているように、２つの超小型電子アセンブリ６１０ａ，６１０ｂが含まれていてもよい。

超小型電子コンポーネント６００は、以下の点、すなわち、接合ユニット６８１の少なくともいくつかが超小型電子素子６１２，６１４の上に重なるように、かつ超小型電子アセンブリ６１０ａ，６１０ｂの各々が、個別に形成され、それぞれ、封止材６１１ａ，６１０ｂが施される点を除けば、図９Ａ、９Ｂに示されている超小型電子コンポーネント５００と同じである。代替的な実施形態では、超小型電子コンポーネント６００は、図９Ａに示されている単一の封止材５１１と同じように、超小型電子アセンブリ６１０の第１および第２の超小型電子素子６１２，６１４を少なくとも部分的に覆う単一の封止材を有していてもよい。

図１０に示されているように、接合ユニット６８１が、これらの超小型電子アセンブリ６１０を互いに接合し、かつ電気的に連結するようになっている。このような接合ユニット６８１は、第１の超小型電子アセンブリ６１０ａの基板６３０の第２の表面６３２に露出した端子６３６と、第２の超小型電子アセンブリ６１０ｂの封止材６１１ｂの上面６０３に露出した端子６８２とに取り付けられている。端子６８２は、ワイヤボンド６０４によって、基板６３０の第１の表面６３４に露出した導電要素６３６’に電気的に接続されている。封止材６１１ａまたは６１１ｂの上面６０３に露出した端子６８２のいくつかは、超小型電子素子６１２，６１４の少なくとも１つの上に重なっている。超小型電子素子６１２，６１４の少なくとも１つの上に重なる端子６８２を備える超小型電子アセンブリ６１０を有するこのような超小型電子コンポーネント６００では、各超小型電子アセンブリ６１０の端子６８２，６３６は、超小型電子アセンブリ６１０のエリアアレイ積層を可能とするエリアアレイに配置されることになる。

封止材６１１ａまたは６１１ｂの上面６０３に露出した端子６８２は、上面の上方に延在していてもよいし、上面と同じ平面をなしていてもよいし、または上面の下方に凹んでいてもよい。このような端子６８２は、どのような形状、例えば、パッド状またはボール状であってもよい。端子６８２およびワイヤボンド６０４の形状および構成の他の例は、２０１１年５月３日に出願された同時係属中の共有に係る韓国特許出願第１０−２０１１−００４１８４３号に図示され、かつ記載されている。この開示内容は、参照することによって、ここに含まれるものとする。

ワイヤボンド６０４は、その基部６０７において導電要素６３６’に接合され、基部６０７および基板６３０から遠く離れた自由端６０８に延在している。ワイヤボンド６０４の自由端６０８は、超小型電子素子６１２，６１４または（超小型電子素子６１２，６１４に接続される）超小型電子アセンブリ６１０a内の任意の他の導電特徴部に電気的に接続または接合されないという点において、自由な端として特徴付けられている。換言すれば、自由端６０８は、半田ボールまたは本明細書において検討した他の特徴部を介して、超小型電子アセンブリ６１０ａの外部の導電特徴部に直接的または間接的に電気的に接続されることが可能になっている。自由端６０８は、例えば、封止材６１１ａによって所定位置に保持されてもよいし、または他の導電特徴部に電気的に接続されてもよいという事実は、このような任意の特徴部が超小型電子素子６１２，６１４に電気的に接続されていない限り、該自由端６０８は、ここに述べたように「自由」ではないことを意味するものではない。逆に、基部６０７は、ここで述べたように、超小型電子素子６１２，６１４に直接または間接的に接続されることになるので、自由ではない。

ワイヤボンド６０４は、銅、金、ニッケル、半田、アルミニウム、などのような導電材料から形成されているとよい。付加的に、ワイヤボンド６０４は、例えば、銅またはアルミニウムのような導電材料のコアに皮膜が施された組合せ材料から作製されていてもよい。この皮膜は、アルミニウム、ニッケル、などのような第２の導電材料であるとよい。代替的に、皮膜は、絶縁材料、例えば、絶縁被覆であってもよい。一実施形態では、ワイヤボンド６０４を形成するために用いられるワイヤは、約１５μｍから１５０μｍの間の厚み、例えば、ワイヤ長さを横断する寸法を有することができる。

ワイヤボンド６０４の自由端６０８は、端面６３８を有している。端面６３８は、複数のワイヤボンド６０４のそれぞれの端面６３８によって形成されたアレイにおける接点の少なくとも一部を形成している。ワイヤボンド６０４の（未封止部分とも呼ばれる）一部は、封止材６１１ａによって覆われておらず、これによって、ワイヤボンドを封止材の外側に位置する特徴部または要素に対する電気接続に利用することが可能になる。一実施形態では、ワイヤボンド６０４の端面６３８は、封止材６１１ａによって覆われておらず、該封止材の上面６０３に露出している。端面６３８が封止材によって覆われていない構成に加えて、またはそれに代わって、ワイヤボンド６０４の縁面６０５の一部が封止材６１１aによって覆われないようになっている実施形態も可能である。換言すればと、封止材６１１ａは、ワイヤボンド６０４の一部、例えば、端面６３８、縁面６０５、またはこれらの組合せを除けば、第１の表面６３４の上方の超小型電子アセンブリ６１０ａの全てを覆っているとよい。

一実施形態では、端面６３８と縁面６０５の一部とが、封止材６１１aによって被覆されないようになっている。このような構成によって、半田ボールなどによって、他の導電要素への接続が可能になる。具体的には、半田が縁面６０５に沿って濡れることによって、端面６３８への接合に加えて、縁面６０５への接合が可能にする。図示されている実施形態では、封止材６１１ａの上面６０３のような表面が、超小型電子素子６１２，６１４を覆うのに十分な距離だけ、基板６３０の第１の表面６３４から離間しているとよい。従って、ワイヤボンド６０４の端６３８が上面６０３と同一平面になっている超小型電子アセンブリ６１０aの実施形態は、超小型電子素子６１２，６１４よりも基板６３０の上方に高く延在するワイヤボンド６０４を備えているとよい。

積層超小型電子アセンブリ６１０を備える超小型電子コンポーネント６００は、超小型電子コンポーネント６００の上面６０１または底面６０２に露出した接合ユニット６８１によって、印刷回路基板のような回路パネルに取り付けられることになる。

特定の例では、超小型電子コンポーネント６００は、例えば、スマートフォン用途用の非均質メモリとして機能するように構成されている。このような例では、超小型電子アセンブリ６１０内の超小型電子アセンブリ６１２，６１４のいくつかは、揮発性ＲＡＭのようなメモリ記憶要素を含むことができ、超小型電子要素６１２，６１４のいくつかは、不揮発性フラッシュメモリのようなメモリ記憶要素を含むことができる。

図９Ａ，９Ｂ，１０は、ワイヤボンドを介して基板の接点に電気的に接続された超小型電子要素を示しているが、他の実施形態では、このような超小型電子要素は、他の接続構成、例えば、基板の接点への１つまたは複数の超小型電子要素のリードボンド実装およびフリップチップ実装を介して、基板の接点に電気的に接続されてもよい。

前述した超小型電子アセンブリは、図１１に示されるような種々の電子システムの構築に利用可能である。例えば、本発明のさらに他の実施形態によるシステム１１００は、前述の超小型電子アセンブリ１１０６を他の電子コンポーネント１１０８，１１１０と併用することができる。図示されている例では、コンポーネント１１０８は、半導体チップであり、コンポーネント１１１０は、ディスプレイスクリーンであるが、どのような他のコンポーネントが用いられてもよい。もちろん、説明を明瞭にするために、図１１には２つの付加的なコンポーネントしか示されていないが、システムは、どのような数のこのようなコンポーネントを備えていてもよい。超小型電子アセンブリ１１０６は、前述したアセンブリのいずれであってもよい。さらに他の変更形態では、どのような数のこのような超小型電子アセンブリが用いられてもよい。

超小型電子アセンブリ１１０６およびコンポーネント１１０８，１１１０は、破線によって概略的に描かれている共通ハウジング１１０１内に実装されており、必要に応じて、互いに電気的に相互接続され、所望の回路を形成するようになっている。図示されている例示的なシステムでは、システムは、柔軟な印刷回路基板のような回路パネル１１０２を含んでおり、回路パネルは、コンポーネントを互いに相互接続する多数の導体１１０４を備えている。これらの回路の１つのみが図１１に示されている。しかし、これは単なる例示にすぎず、電気的接続をなすどのような適切な構造が用いられてもよい。ハウジング１１０１は、例えば、携帯電話または携帯情報端末に用いられる形式の携帯ハウジングとして描かれており、スクリーン１１１０がこのハウジングの表面に露出している。構造体１１０６が撮像チップのような光感応要素を含んでいる場合、レンズ１１１１または他の光学素子が光を構造体に導くために設けられてもよい。ここでも、図１１に示されている簡素化されたシステムは、単なる例示にすぎず、例えば、前述の構造体を用いて、他のシステム、例えば、デスクトップコンピュータ、ルーターなどのような定置構造と一般的に見なされるシステムを作製することも可能である。

本発明をここでは特定の実施形態を参照して説明してきたが、これらの実施形態は、本発明の原理および用途の単なる例示にすぎないことを理解されたい。従って、例示的な実施形態に対して多くの修正がなされてもよいこと、および添付の請求項に記載される本発明の精神および範囲から逸脱することなく、他の構成が考案されてもよいことを理解されたい。

種々の従属請求項およびそこに記載される特徴は、元の請求項に記載されるのと異なる方法によって組み合わされてもよいことを理解されたい。また、個々の実施形態に関連して記載された特徴は、記載された実施形態の他の特徴と共有されてもよいことを理解されたい。

Claims

超小型電子アセンブリにおいて、
互いに反対側を向く第１および第２の表面および前記第１および第２の表面間に延在する開口を有する基板であって、前記基板の前記第２の表面に露出した第１の端子を有している、基板と、
前記基板の前記第１の表面と向き合う前面、そこから遠く離れた裏面、および前記前面と前記裏面との間に延在する縁を有する第１の超小型電子素子であって、前記第１の超小型電子素子の前記縁に隣接してその前記前面に露出した複数の接点を有している、第１の超小型電子素子と、
互いに向き合った第１および第２の縁、前記第１および第２の縁間に延在する前面、および前記第１および第２の縁から遠く離れたその前記前面の中央領域に配置された複数の接点を有する第２の超小型電子素子であって、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子と向き合っており、前記第１の超小型電子素子の前記縁を超えて突出している、第２の超小型電子素子と、
前記第１の超小型電子素子の前記接点を前記第１の端子に電気的に接続する第１のリードと、
前記第２の超小型電子素子の前記接点を前記第１の端子に接続する第２のリードであって、前記第１および第２のリードは、前記開口と真っ直ぐに並んだ部分を有している、第２のリードと、
前記基板の前記第２の表面と反対側の前記超小型電子アセンブリの表面に露出した第２の端子であって、前記第２の端子の少なくともいくつかは、前記超小型電子素子の少なくとも１つの上に重なっている、第２の端子と、
を備えている、ことを特徴とする超小型電子アセンブリ。
前記第２の端子の少なくともいくつかは、ワイヤボンドによって、前記基板の前記第１の表面に露出した導電要素に電気的に接続されている、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第１および第２の超小型電子素子および前記ワイヤボンドの少なくとも一部を少なくとも部分的に覆う封止材をさらに備えており、前記第２の端子が露出している前記超小型電子アセンブリの前記表面は、前記封止材の表面である、ことを特徴とする請求項２に記載の超小型電子アセンブリ。
前記ワイヤボンドは、前記導電要素に取り付けられた基部および前記導電要素から遠く離れた未封止端面を有しており、縁面が、前記基部と前記未封止端面との間に延在しており、前記未封止端面は、前記封止材によって被覆されておらず、前記第２の端子は、前記未封止端面に電気的に接続されている、ことを特徴とする請求項３に記載の超小型電子アセンブリ。
前記ワイヤボンドの少なくとも１つの縁面の少なくとも一部は、封止されておらず、前記第２の端子の少なくとも１つは、前記ワイヤボンドの前記少なくとも１つの前記封止されていない縁面および前記未封止端面に電気的に接続されている、ことを特徴とする請求項４に記載の超小型電子アセンブリ。
前記ワイヤボンドは、前記導電要素に取り付けられた前記ワイヤボンドの基部と前記導電要素から遠く離れた前記ワイヤボンドの端との間に未封止縁面を有しており、前記第２の端子は、前記未封止縁面に電気的に接続されている、ことを特徴とする請求項３に記載の超小型電子アセンブリ。
前記超小型電子素子の少なくとも１つは、揮発性ランダム・アクセス・メモリ（ＲＡＭ）を含んでおり、前記超小型電子素子の少なくとも１つは、不揮発性フラッシュメモリを含んでいる、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第１の超小型電子素子の前記接点を前記第２の超小型電子素子の前記接点に電気的に相互接続する第３のリードをさらに備えており、前記第１，第２，および第３のリードは、前記開口と真っ直ぐに並んだ部分を有している、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第１または第２のリードの少なくとも１つは、前記第１または第２の超小型電子素子の少なくとも１つの前記接点から延在するワイヤボンドを含んでいる、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記開口と真っ直ぐに並んだ前記第１のリードおよび前記第２のリードの少なくとも１つの前記部分は、前記基板に沿って前記端子に延在する第２の部分を有する一体化導電要素の一部である、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第２の超小型電子素子の前記前面と前記基板の前記第１の表面との間にスペーサ要素をさらに備えている、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第１の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第２の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第１の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第１の超小型電子素子の前記接点を前記端子に電気的に接続する第３のリードをさらに備えており、前記第１のリードおよび前記第３のリードは、前記開口の両側の前記端子に接続されており、前記第１，第２，および第３のリードは、前記開口と真っ直ぐに並んだ部分を有している、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記基板の前記第１の表面と前記第２の超小型電子素子の前記前面との間に配置された第３の超小型電子素子であって、前記第３の超小型電子素子は、互いに向き合った第１および第２の縁と、前記第１および第２の縁間に延在する前面と、前記第３の超小型電子素子の前記第１の縁に隣接してその前記前面上に配置された複数の接点と、を有しており、前記第３の超小型電子素子の前記前面は、前記基板の前記第１の表面と向き合っている、第３の超小型電子素子と、
前記第３の超小型電子素子の前記接点を前記端子に電気的に接続する第３のリードと、
前記第１および第３の超小型電子素子の前記接点を電気的に相互接続する第４のリードであって、前記第１および第３の超小型電子素子の前記接点は、前記開口の両側に位置しており、前記第１，第２，第３，および第４のリードは、前記開口と真っ直ぐに並んだ部分を有している、第４のリードと、
をさらに備えている、ことを特徴とする請求項１に記載の超小型電子アセンブリ。
前記第１および第２の超小型電子素子の前記接点を電気的に相互接続する第５のリードをさらに備えている、ことを特徴とする請求項１６に記載の超小型電子アセンブリ。
前記第２および第３の超小型電子素子の前記接点を電気的に相互接続する第６のリードをさらに備えている、ことを特徴とする請求項１７に記載の超小型電子アセンブリ。
各々が請求項１に記載されているような第１および第２の超小型アセンブリを備える超小型電子コンポーネントにおいて、前記第１の超小型電子アセンブリは、前記第２の超小型電子アセンブリの上に少なくとも部分的に重なっており、前記第１の超小型電子アセンブリの前記第１の端子は、前記第２の超小型電子アセンブリの前記第２の端子に接合されている、ことを特徴とする超小型電子コンポーネント。
前記第１の超小型電子素子の少なくとも１つは、論理機能を果たすように主に構成されており、前記第２の超小型電子素子の少なくとも１つは、任意の他の機能よりもメモリ記憶アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項１９に記載の超小型電子コンポーネント。
前記第１の超小型電子アセンブリの前記第１の端子の少なくともいくつかおよび前記第２の超小型電子アセンブリの前記第２の端子の少なくともいくつは、エリアアレイで配置されており、前記第１および第２の超小型電子アセンブリは、接合金属の導電塊である接合ユニットによって、互いに接合されている、ことを特徴とする請求項１９に記載の超小型電子コンポーネント。
前記超小型電子アセンブリは、前記超小型電子コンポーネントの周辺に隣接して配置された接合ユニットを介して互いに電気的に接続されている、ことを特徴とする請求項１９に記載の超小型電子コンポーネント。
前記接合ユニットは、前記超小型電子コンポーネントの過疎中央領域の外側に配置されている、ことを特徴とする請求項２２に記載の超小型電子コンポーネント。
請求項１に記載の超小型電子アセンブリと、前記超小型電子アセンブリに電気的に接続された１つまたは複数の他の電子コンポーネントと、を備えるシステム。
前記端子の少なくともいくつかが、回路パネルに電気的に接続されている、ことを特徴とする請求項２４に記載のシステム。
ハウジングをさらに備えており、前記超小型電子アセンブリおよび前記他の電子コンポーネントは、前記ハウジングに実装されている、ことを特徴とする請求項２５に記載のシステム。
超小型電子アセンブリにおいて、
互いに反対側を向く第１および第２の表面および前記第１および第２の表面間に延在する開口を有する基板であって、端子を有している、基板と、
前記基板の前記第１の表面と向き合う前面、そこから遠く離れた裏面、および前記前面と前記裏面との間に延在する縁を有する第１の超小型電子素子であって、前記第１の超小型電子素子の前記縁に隣接してその前記前面に露出した複数の接点を有している、第１の超小型電子素子と、
互いに向き合った第１および第２の縁、前記第１および第２の縁間に延在する前面、および前記第１および第２の縁から遠く離れたその前記前面の中央領域に配置された複数の接点を有する第２の超小型電子素子であって、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子と向き合っており、前記第１の超小型電子素子の前記縁を超えて突出している、第２の超小型電子素子と、
前記第１の超小型電子素子の前記接点を前記端子に電気的に接続する第１のリードと、
前記第２の超小型電子素子の前記接点を前記端子に電気的に接続する第２のリードと、
前記第１の超小型電子素子の前記接点を前記第２の超小型電子素子の前記接点に電気的に相互接続する第３のリードであって、前記第１、第２，および第３のリードは、前記開口と真っ直ぐに並ぶ部分を有している、第３のリードと、
を備えている、ことを特徴とする超小型電子アセンブリ。
前記第１または第２のリードの少なくとも１つは、前記第１または第２の超小型電子素子の少なくとも１つの接点から延在するワイヤボンドを含んでいる、ことを特徴とする請求項２７に記載の超小型電子アセンブリ。
前記開口と真っ直ぐに並んだ前記第１のリードおよび前記第２のリードの少なくとも１つの前記部分は、前記基板に沿って前記端子に延在する第２の部分を有する一体化導電要素の一部である、ことを特徴とする請求項２７に記載の超小型電子アセンブリ。
前記第２の超小型電子素子の前記前面と前記基板の前記第１の表面との間にスペーサ要素をさらに備えている、ことを特徴とする請求項２７に記載の超小型電子アセンブリ。
前記第１の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる、ことを特徴とする請求項２７に記載の超小型電子アセンブリ。
前記第２の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項２７に記載の超小型電子アセンブリ。
前記第１の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項２７に記載の超小型電子アセンブリ。
請求項２７に記載の超小型電子アセンブリと、前記超小型電子アセンブリに電気的に接続された１つまたは複数の他の電子コンポーネントと、を備えるシステム。
前記端子が回路パネルに電気的に接続されている、ことを特徴とする請求項３４に記載のシステム。
ハウジングをさらに備えており、前記超小型電子アセンブリおよび前記他の電子コンポーネントは、前記ハウジングに実装されている、ことを特徴とする請求項３５に記載のシステム。
各々が請求項２７に記載されているような第１および第２の超小型電子アセンブリを備える超小型電子コンポーネントにおいて、前記第１の超小型電子アセンブリは、前記第２の超小型電子アセンブリに電気的に接続されており、前記第２の超小型電子アセンブリの上に少なくとも部分的に重なっている、ことを特徴とする超小型電子コンポーネント。
前記超小型電子アセンブリは、前記超小型電子コンポーネントの周辺に隣接して配置された接合ユニットを介して互いに電気的に接続されている、ことを特徴とする請求項３７に記載の超小型電子コンポーネント。
前記接合ユニットは、前記超小型電子コンポーネントの過疎中央領域の外側に配置されている、ことを特徴とする請求項３８に記載の超小型電子コンポーネント。
前記超小型電子素子のいくつかは、揮発性ランダム・アクセス・メモリ（ＲＡＭ）を含んでおり、前記超小型電子素子のいくつかは、不揮発性フラッシュメモリを含んでいる、ことを特徴とする請求項３７に記載の超小型電子コンポーネント。
前記第１の超小型電子素子の少なくとも１つは、論理機能を果たすように主に構成されており、前記第２の超小型電子素子の少なくとも１つは、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項３７に記載の超小型電子コンポーネント。
互いに反対側を向く第１および第２の表面および前記第１および第２の表面間に延在する開口を有する基板であって、端子を有している、基板と、
前記基板の前記第１の表面と向き合う前面、そこから遠く離れた裏面、および前記前面と前記裏面との間に延在する縁を有する第１の超小型電子素子であって、前記第１の超小型電子素子の前記縁に隣接してその前記前面に露出した複数の接点を有している、第１の超小型電子素子と、
互いに向き合った第１および第２の縁、前記第１および第２の縁間に延在する前面、および前記第１および第２の縁から遠く離れたその前記前面の中央領域に配置された複数の接点を有する第２の超小型電子素子であって、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子と向き合っており、前記第１の超小型電子素子の前記縁を超えて突出している、第２の超小型電子素子と、
前記第１の超小型電子素子の前記接点を前記端子に電気的に接続する第１のリードと、
前記第２の超小型電子素子の前記接点を前記端子に電気的に接続する第２のリードと、
前記第１の超小型電子素子の前記接点を前記端子に電気的に接続する第３のリードであって、前記第１のリードおよび前記第３のリードは、前記開口の両側の端子に接続されており、前記第１，第２，および第３のリードは、前記開口と真っ直ぐに並んだ部分を有している、第３のリードと、
を備えている、ことを特徴とする超小型電子アセンブリ。
前記第１の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる、ことを特徴とする請求項４２に記載の超小型電子アセンブリ。
前記第２の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項４２に記載の超小型電子アセンブリ。
前記第１の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項４２に記載の超小型電子アセンブリ。
互いに反対側を向く第１および第２の表面および前記第１および第２の表面間に延在する開口を有する基板であって、端子を有している、基板と、
前記基板の前記第１の表面と向き合う前面、そこから遠く離れた裏面、および前記前面と前記裏面との間に延在する縁を有する第１の超小型電子素子であって、前記第１の超小型電子素子の前記縁に隣接してその前記前面に露出した複数の接点を有している、第１の超小型電子素子と、
互いに向き合った第１および第２の縁、前記第１および第２の縁間に延在する前面、および前記第１および第２の縁から遠く離れたその前記前面の中央領域に配置された複数の接点を有する第２の超小型電子素子であって、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子と向き合っており、前記第１の超小型電子素子の前記縁を超えて突出している、第２の超小型電子素子と、
前記基板の前記第１の表面と前記第２の超小型電子素子の前記前面との間に配置された第３の超小型電子素子であって、前記第３の超小型電子素子は、互いに向き合った第１および第２の縁、前記第１および第２の縁間に延在する前面、および前記第３の超小型電子素子の前記第１の縁に隣接してその前記前面に配置された複数の接点を有しており、前記第３の超小型電子素子の前記前面は、前記基板の前記第１の表面と向き合っている、
第３の超小型電子素子と、
前記第１の超小型電子素子の前記接点を前記端子に電気的に接続する第１のリードと、
前記第２の超小型電子素子の前記接点を前記端子に電気的に接続する第２のリードと、
前記第３の超小型電子素子の前記接点を前記端子に電気的に接続する第３のリードと、
前記第１および第３の超小型電子素子の前記接点を電気的に相互接続する第４のリードであって、前記第１および第３の超小型電子素子の前記接点は、前記開口の両側に位置しており、前記第１，第２，第３、および第４のリードは、前記開口と真っ直ぐに並んだ部分を有している、第４のリードと、
を備えている、ことを特徴とする超小型電子アセンブリ。
前記第１および第２の超小型電子素子の前記接点を電気的に相互接続する第５のリードをさらに備えている、ことを特徴とする請求項４６に記載の超小型電子アセンブリ。
前記第２および第３の超小型電子素子の前記接点を電気的に相互接続する第６のリードをさらに備えている、ことを特徴とする請求項４７に記載の超小型電子アセンブリ。
前記第１の超小型電子素子は、論理機能を主に果たすように構成されたチップを含んでいる、ことを特徴とする請求項４６に記載の超小型電子アセンブリ。
前記第２の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項４６に記載の超小型電子アセンブリ。
前記第１の超小型電子素子は、任意の他の機能よりもメモリ機能アレイ機能をもたらすように構成された極めて多数の能動素子を有している、ことを特徴とする請求項４６に記載の超小型電子アセンブリ。