JP4086068B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4086068B2
JP4086068B2 JP2005370199A JP2005370199A JP4086068B2 JP 4086068 B2 JP4086068 B2 JP 4086068B2 JP 2005370199 A JP2005370199 A JP 2005370199A JP 2005370199 A JP2005370199 A JP 2005370199A JP 4086068 B2 JP4086068 B2 JP 4086068B2
Authority
JP
Japan
Prior art keywords
lsi
heat
chip
lsi chip
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005370199A
Other languages
English (en)
Other versions
JP2006210892A (ja
Inventor
研二 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2005370199A priority Critical patent/JP4086068B2/ja
Publication of JP2006210892A publication Critical patent/JP2006210892A/ja
Application granted granted Critical
Publication of JP4086068B2 publication Critical patent/JP4086068B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13025Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171Disposition
    • H01L2224/1718Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は半導体装置に係り、特に複数の大規模半導体集積回路(LSI)チップが積層された半導体装置に関する。
近年、多層回路基板に機能の異なる複数のLSIチップを二次元配置するだけでなく、三次元に積層する構造の半導体装置が知られている。図7はこの三次元の積層配置の従来の半導体装置の一例の構造図を示す。同図において、中継基板1の上にLSIチップ2が4層積層されており、各LSIチップ2には各LSIチップ2を電気的に接続する貫通電極3が形成されており、また、はんだバンプ4で互いに機械的及び電気的に接続されている。
また、最上部のLSIチップ2の上面には放熱シート5を介してヒートシンク6が形成されている。また、中継基板1の裏面には中継基板1上のパッケージを外部のPWB(Printed Wiring Board)に接続するためにはんだボール7が設けられている。この従来の半導体装置では、ヒートシンク6は最上部LSIチップ2の上面からの熱を伝達し外部雰囲気中に放熱する。
また、発熱部品に取り付けられたヒートシンクが、準発熱部品と高熱伝導性の絶縁材料とによって熱的に接するように取り付けられた装置が従来より知られている(例えば、特許文献1参照)。
また、ヒートシンクの一方の側に2つの凸部を形成し、その凸部で形成する凹部を付き合わせて作った仕切り形成されたダクト内に接続用リード線を収容し、凹部は他のヒートシンクを当接させるか、他の部品を当接させることにより、ダクト内に接続用リード線を収容することによって接続用リード線を発熱部品から保護する構成のヒートシンク構造が従来より知られている(例えば、特許文献2参照)。
更に、複数のブロックを組み合わせてヒートシンク台を構成することが知られている(例えば、特許文献3参照)。この特許文献3のヒートシンク台は、低熱膨張性金属と、高熱伝導性金属との合金体からなる部分を有するLSI用のヒートシンク台であり、上記合金体の部分が、低熱膨張性金属と高熱伝導性金属とが互いに均一に分散された溶体化した上で全体に金属拡散接合された組織により構成されている。
特開2000−307277号公報(第3頁) 特開2002−158320号公報(第2−3頁) 特開平9−25525号公報(第2頁)
しかしながら、図7に示した従来の積層LSIチップ構造の半導体装置においては、次のような課題がある。第1の課題は、ヒートシンク6が一平面で、LSIチップ2と接続する構造であるため、最上部のLSIチップ2の上面以外にヒートシンク6を取り付けることができないため、最上部以外の下部のLSIチップ2からの熱は、はんだバンプ4を通して、最上部のLSIチップ2に伝導させる以外に放熱する手段がない。このため、半導体装置全体として効率的な放熱ができないということである。
第2の課題は、最上部以外の下部のLSIチップ2の発熱による熱は、はんだバンプ4を介して上下方向の熱伝導のみ許されるため、はんだバンプ4部分で、伝熱する面積が小さくなり、効率良く放熱できないということである。
なお、特許文献1記載の装置では、発熱部品がパワートランジスタ等であるため発熱量が大きく、マイコン等のLSIは熱影響を受け易い部品として低熱伝導性の絶縁材料を塗布することにより、熱影響を防止するようにしている。また、特許文献2記載のヒートシンク構造は、凹部を持つ2つのヒートシンクをつき合わせて作ったダクトの中に接続用リードを通し、発熱部品から保護する構造により、ケーブルの固定部材や耐熱チューブ等をケーブルに被せることがないようにしているに過ぎない。
更に、特許文献3記載のヒートシンクとして複数のブロックを組み合わせたときには、立体容器状にはならず、LSIと接続されるのは、組み合わせた別の部品の一平面である。また、ヒートシンク台はヒートシンクとして組み立てられたものが、一平面からの放熱となる。
従って、上記の特許文献1乃至3記載の各発明を組み合わせた場合、熱伝導性絶縁材で部品間を接する構成で、ブロックを組み合わせ、焼結することで製造されるヒートシンクであり、ケーブル保持用の凹部を持つヒートシンクが構成されるものであり、積層LSIチップ構造には適用できない。
本発明は以上の点に鑑みなされたもので、積層された複数のLSIチップのうち最上部以外の下部のLSIチップからも、効率の良い放熱を可能にした半導体装置を提供することを目的とする。
上記の目的を達成するため、本発明は、互いにチップサイズが異なる複数のLSIチップが、チップサイズが大きいものから順に基板上に順次積層され、最上部のLSIチップは最もチップサイズが小さなLSIチップである積層構造の半導体装置であって、上下に隣接する2つのLSIチップとの間又は最下部のLSIチップの下面と基板との間に設けられた熱伝導性部材と、複数のLSIチップのうち、最上部のLSIチップの表面、及び上下に隣接するLSIチップのうち上部に隣接するLSIチップの範囲より外側に現れた下部側のLSIチップの表面と、複数のLSIチップの各側面と、熱伝導性部材の側面にそれぞれ接触し、かつ、被覆する放熱シートと、放熱シートのLSIチップ側面の反対側表面が内面に接触され、かつ、積層構造の全体を覆うように、積層構造に対応した階段状の掘り込みが底面に形成されたヒートシンクとを有することを特徴とする。
この発明では、互いにチップサイズが異なる複数のLSIチップが、チップサイズが大きいものから順に基板上に順次積層され、最上部のLSIチップは最もチップサイズが小さなLSIチップである積層構造の半導体装置において、最上部のLSIチップの上面以外に、下部のLSIチップの上面の一部からの熱を熱伝導性部材及び放熱シートを介してヒートシンクに伝導させることができると共に、最上部のLSIチップの表面以外に、複数のLSIチップの側面からの熱を熱伝導性部材及び放熱シートを介してヒートシンクに伝導させ、ヒートシンクにより外部雰囲気中に放熱することができる。
また、上記の目的を達成するため、本発明は、複数のLSIチップが基板上に積層された積層構造の半導体装置において、上下に隣接するLSIチップとの間又は最下部のLSIチップの下面と基板との間に設けられており、上下に隣接する複数のLSIチップ間の電気的接続及び機械的接続を行うはんだバンプを逃がす開口部が穿設された低弾性係数の高分子材料からなる第1の放熱シートと、複数のLSIチップのうち、最上部のLSIチップの表面及び複数のLSIチップの各側面と第1の放熱シートの端部をそれぞれ被覆する第2の放熱シートと、第2の放熱シートのLSIチップに接する面と反対側表面が内面に接触され、かつ、積層構造の全体を覆うヒートシンクとを有することを特徴とする。
この発明では、最上部のLSIチップの上面以外に、下部のLSIチップの上面の一部からの熱を第1及び第2放熱シートを介してヒートシンクに伝導させ、ヒートシンクにより外部雰囲気中に放熱することができ、また、最上部のLSIチップの表面以外に、複数のLSIチップの側面からの熱を第1及び第2の放熱シートを介してヒートシンクに伝導させ、ヒートシンクにより外部雰囲気中に放熱することができる。
また、上記の目的を達成するため、本発明は、互いにチップサイズが異なる複数のLSIチップが、チップサイズが大きいものから順に基板上に順次積層され、最上部のLSIチップは最もチップサイズが小さなLSIチップである積層構造の半導体装置であって、上下に隣接する2つのLSIチップとの間又は最下部のLSIチップの下面と基板との間に設けられた第1の放熱シートと、複数のLSIチップのうち、最上部のLSIチップの表面、及び上下に隣接するLSIチップのうち上部に隣接するLSIチップの範囲より外側に現れた下部側のLSIチップの表面と、複数のLSIチップの各側面と、熱伝導性部材の側面にそれぞれ接触し、かつ、被覆する第2の放熱シートと、第2の放熱シートのLSIチップ側面の反対側表面が内面に接触され、かつ、積層構造の全体を覆うように、積層構造に対応した階段状の掘り込みが底面に形成されたヒートシンクとを有することを特徴とする。
この発明では、互いにチップサイズが異なる複数のLSIチップが、チップサイズが大きいものから順に基板上に順次積層され、最上部のLSIチップは最もチップサイズが小さなLSIチップである積層構造の半導体装置において、最上部のLSIチップの上面以外に、下部のLSIチップの上面の一部からの熱を第1及び第2の放熱シートを介してヒートシンクに伝導させることができると共に、最上部のLSIチップの表面以外に、複数のLSIチップの側面からの熱を第1及び第2の放熱シートを介してヒートシンクに伝導させ、ヒートシンクにより外部雰囲気中に放熱することができる。
ここで、上記の最上部のLSIチップは、同じ最上層に設けられた2つ以上のLSIチップからなる構成でもよく、また、第1の放熱シートは、上下に隣接する複数のLSIチップ間の電気的接続及び機械的接続を行うはんだバンプを逃がす開口部が穿設された低弾性係数の高分子材料からなることを特徴とする。また、第2の放熱シートの部分は、熱伝導性のある液状の材料からなる構成でもよい。更に、本発明は、上記のLSIチップに替えて積層可能な電子部品が積層されてなる構成でも適用できる。
本発明によれば、最上部のLSIチップ又は電子部品の上面以外に、下部のLSIチップ又は電子部品の上面の一部からの熱をヒートシンクによって、外部雰囲気中に放熱することができるようにしているので、半導体装置全体として効率的な放熱ができる。
また、本発明によれば、最上部のLSIチップ又は電子部品の表面以外に、LSIチップ又は電子部品の側面からの熱を、ヒートシンクによって、外部雰囲気中に放熱することができるようにしているので、半導体装置全体としての放熱性能を向上させることができる。
次に、本発明になる半導体装置の各実施の形態について図面と共に説明する。
(第1の実施の形態)
図1は本発明になる半導体装置の第1の実施の形態の断面構造図を示す。同図中、図7と同一構成部分には同一符号を付してある。図1において、中継基板1の上に各々同一チップサイズのLSIチップ2が4層積層されており、各LSIチップ2には各LSIチップ2の間を電気的に接続する貫通電極3が形成されており、また、はんだバンプ4で互いに機械的及び電気的に接続されている。中継基板1は、LSIチップ2の積層構造を外部のPWB(Printed Wiring Board)に実装するときに、PWBのピッチに対応させるために、パッドピッチの拡大やPWBとLSIとの熱膨張係数の差を緩和するために使用されるもので、LSIパッケージとしてハンドリングできるという作用も有する。
また、ヒートシンク8はこれら4層の積層LSIチップ構造全体を覆う形状で構成されている。放熱シート9の表面及び裏面の一方の面は複数のLSIチップ2の各側面と最上部のLSIチップの表面にそれぞれ接触しており、放熱シート9の他方の面はヒートシンク8の内面に接触している。また、上下に隣接するLSIチップ2の間及びLSIチップ2と中継基板1の表面との間には、それぞれ熱伝導性アンダーフィル樹脂10が充填されている。熱伝導性アンダーフィル樹脂10の側面は、LSIチップ2の側面と同一平面になるように構成されており、LSIチップ2の側面と同様に放熱シート9が接触している。放熱シート9の反対側は、ヒートシンク8の内側に接触している。
このように、本実施の形態によれば、複数のLSIチップ2を積層したスタックチップ構造において、最上部のLSIチップ2の表面からの放熱のみでなく、下部のLSIチップ2の側面及びLSIチップ2の下面及び、その直下のLSIチップ2の上面からの放熱を効率的に行うために、LSIチップ2の側面及びLSIチップ2の下の熱伝導性アンダーフィル樹脂10からの放熱が可能なヒートシンク構造にしたことを特徴としている。
これにより、本実施の形態では、ヒートシンク8が、LSIチップ2の発熱による熱を、LSIチップ2の側面及び、LSIチップ2の下面とその直下のLSIチップ2の上面から、熱伝導性アンダーフィル樹脂10及び放熱シート9を介して伝熱させて、これを外部雰囲気中に放熱する構成であるため、従来に比べて高い放熱効果を得ることができる。
なお、図1のLSIチップ2の積層構造及び、その製造方法は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成並びに製造方法の説明は省略する。
次に、図1の半導体装置の動作(熱伝導の経路)を説明する。図1において、装置の動作により、LSIチップ2が発熱すると、LSIチップ2側面からの熱は、放熱シート9内を熱伝導し、ヒートシンク8に到達する。ヒートシンク8に到達した熱は、ヒートシンク8から冷却用ファンによる強制対流あるいは自然対流による熱伝達で外部雰囲気中に放熱される。
一方、LSIチップ2の下面及び、その直下のLSIチップ2の上面からの熱は、熱伝導性アンダーフィル樹脂10内を伝導し、更に、放熱シート9内を伝導して、ヒートシンク8に伝導する。ヒートシンク8に伝導した熱は、ヒートシンク8から同様に強制対流あるいは自然対流による熱伝達で外部雰囲気中に放熱される。
また、LSIチップ2の下面からの熱には、熱伝導性アンダーフィル樹脂10内を伝導し、上部のLSIチップ2に伝導する熱もある。上部のLSIチップ2に伝導した熱は、LSIチップ2内を伝導し、その上部の熱伝導性アンダーフィル樹脂10内を伝導し、更に上部のLSIチップ2に伝導し、最終的には、最上部のLSIチップ2に伝導する。
最上部のLSIチップ2の表面からの熱は、放熱シート9内を伝導してヒートシンク8に到達する。最上部のLSIチップ2からヒートシンク8に到達した熱は、ヒートシンク8から上記と同様に強制対流あるいは自然対流による熱伝達で外部雰囲気中に放熱される。
なお、上記実施の形態で、LSIチップ2の部分については、積層可能なQFP(Quad Flat Package)等の電子部品で構成してもよい。また、放熱シート9の部分を構成する材料については、放熱シート9のように固体である必要はなく、LSIチップ2の熱を効率良くヒートシンク8に伝導できればよいので、熱伝導性の良い(熱拡散率(=熱伝導係数/比熱/密度)の高い)液状の材料(例えば、シリコーン樹脂とフィラー(固体粒子)の混合物)で構成することも可能である。
更に、熱伝導性アンダーフィル樹脂10の部分を構成する材料についても、アンダーフィル樹脂のように弾性係数の高い材料でなくても、LSIチップ2の熱を効率良く、ヒートシンク8や上部のLSIチップ2に伝導できればよいので、熱伝導性の良い液状の材料(例えば、シリコーン樹脂とフィラー(固体粒子)の混合物)で構成してもよい。
(第2の実施の形態)
次に、本発明の第2の実施の形態について説明する。図2(A)は本発明になる半導体装置の第2の実施の形態の断面構造図を示す。同図中、図1と同一構成部分には同一符号を付し、その説明を省略する。図2(A)に示す構造の第2の実施の形態は、基本的構成は上記の第1の実施の形態と同様であるが、LSIチップ2の下面の放熱構造について、さらに工夫している。
すなわち、図2(A)に示すように、本実施の形態のLSIチップ2の下面の放熱構造は、LSIチップ2の下部に熱伝導性アンダーフィル樹脂10ではなく、はんだバンプ4を逃げるように開口部が開けられた、LSI下放熱シート11を上下に隣接するLSIチップ2の間及びLSIチップ2と中継基板1との間にそれぞれ設けた構造である。
このLSI下放熱シート11は、図2(B)にその一例の上面図を示すように、四角形の放熱シートに、複数個の開口部12が規則的に穿設された構造である。開口部12は、はんだバンプ4を逃げるために設けられている。
これにより、本実施の形態によれば、LSIチップ2間は、LSI下放熱シート11で挟まれているので、LSIチップ2からの熱はLSI下放熱シート11により、ヒートシンク8に伝導させることができ、半導体装置全体として、効率良く放熱できるという効果が得られる。
本実施の形態では、LSIチップ2の下のLSI下放熱シート11の部分は、アンダーフィル樹脂のように、弾性率の高い材料ではなく、流動性の材料(例えば、シリコーン樹脂とフィラー:固体粒子の混合物)で構成してもよい。この場合は、第1の実施の形態で、熱伝導性アンダーフィル樹脂10の部分を熱伝導性の良い液状の材料(例えば、シリコーン樹脂とフィラー(固体粒子)の混合物)で構成した場合と同じとなる。
また、本実施の形態において、積層LSI構造の部分については積層可能なQFPなどの一般的なLSIパッケージ構造で構成してもよい。また、LSI下放熱シート11の部分は、はんだバンプ部分を逃すことのできる開口穴の開いた放熱シートのような弾性係数の低い高分子材料で構成してもよい。ここで、熱伝導性の良い液状の材料や弾性係数の低い高分子材料で構成する理由は、接触面積を大きくすることで、上下のLSIチップ2間の熱抵抗を小さくすることができるからである。
(第3の実施の形態)
次に、本発明の第3の実施の形態について説明する。図3は本発明になる半導体装置の第3の実施の形態の断面構造図を示す。同図中、図1と同一構成部分には同一符号を付し、その説明を省略する。図3において、中継基板1の上に半導体チップサイズが上部に行くほど小さくなるように、下から上に順にLSIチップ2a、2b、2cが3層積層されている。各LSIチップ2a、2b、2cには隣接するLSIチップ2a、2b、2cを電気的に接続するための貫通電極3が形成されており、また、各LSIチップ2a、2b、2c間は、はんだバンプ4で互いに機械的、及び、電気的に接続されている。
ヒートシンク13は、底面にこれら3層の積層LSIチップ構造の外形に対応した段階状の掘り込みを有し、構造全体を覆う形状で構成されている。放熱シート14の表面及び裏面の一方の面は、3層のLSIチップ2a、2b、2cの各側面と、最上部のLSIチップ2cの表面と、上部LSIチップ2c、2bの範囲より外側に現れた下部LSIチップ2b、2aの各表面とにそれぞれ接触しており、放熱シート14の他方の面はヒートシンク13の内面に接触するように形成されている。
また、上下に隣接するLSIチップ2aと2bの間、2bと2cの間及びLSIチップ2aと中継基板1の表面との間には、それぞれ熱伝導性アンダーフィル樹脂10が充填されている。熱伝導性アンダーフィル樹脂10の側面は、充填部分の上側のLSIチップ2a、2b又は2cの側面と同一平面になるように構成されており、LSIチップ2a〜2cの側面と同様に放熱シート14が接触している。放熱シート14の反対側は、ヒートシンク13の内側に接触している。
以上詳細に本実施の形態の構成を述べたが、図3のLSIチップの積層構造及び、その構造方法は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。
次に、図3の半導体装置の動作(熱伝導の経路)を説明する、図3において、装置の動作により、LSIチップ2a〜2cが発熱すると、最上部LSIチップ2cの表面及び、下部のLSIチップ2b、2aの表面で上部LSIチップ2c、2bの範囲より外側に現れた下部LSIチップ2b、2aの各表面、及び、最上部LSIチップ2cを含めた、下部の複数のLSIチップ2b、2aの側面からの熱は、放熱シート14内を熱伝導し、ヒートシンク13に到達する。ヒートシンク13に到達した熱は、ヒートシンク13から冷却用ファンによる強制対流あるいは、自然対流による熱伝達で外部雰囲気中に放熱される。
また、LSIチップ2a〜2cの各下面からの熱には、熱伝導性アンダーフィル樹脂10内を伝導し、上部のLSIチップ2a〜2cに伝導する熱もある。上部のLSIチップ2a、2bに伝導した熱は、そのLSIチップ2a、2b内を伝導し、最終的には、最上部のLSIチップ2cに伝導する。このような経路で伝導した最上部のLSIチップ2cからの熱は、放熱シート14内を伝導し、ヒートシンク13に到達する。最上部のLSIチップ2cからヒートシンク13に到達した熱はヒートシンク13から上記と同様に強制対流あるいは自然対流による熱伝達で外部雰囲気中に放熱される。
このように、本実施の形態によれば、最上部のLSIチップ2cの上面以外に、下部のLSIチップ2b、2aの上面の一部からの熱をヒートシンク13によって、外部雰囲気中に放熱することができるようにしているので、半導体装置全体として効率的な放熱ができる。また、本実施の形態によれば、最上部のLSIチップ2cの表面以外に、積層されている各LSIチップ2a〜2cの側面からの熱を、ヒートシンク13によって、外部雰囲気中に放熱することができるようにしているので、半導体装置全体としての放熱性能を向上させることができる。
なお、上記実施の形態では、LSIチップ2a〜2cについては、積層可能なQFP(Quad Flat Package)等の電子部品で構成してもよい。また、放熱シート14の部分を構成する材料については、放熱シート14のように固体である必要はなく、LSIチップ2a〜2cの熱を効率良く、ヒートシンク13や上部のLSIチップ2a〜2cに伝導できればよいので、熱伝導性の良い液状の材料(例えば、シリコーン樹脂とフィラー(固体粒子)の混合物)で構成してもよい。
更に、伝導性アンダーフィル樹脂10の部分を構成する材料についても、アンダーフィル樹脂のように弾性係数の高い材料でなくても、LSIチップ2a〜2cの熱を効率良くヒートシンク13や上部LSIチップ2b、2cに伝導できればよいので、熱伝導性の良い液状の材料(例えば、シリコーン樹脂とフィラー(固体粒子)の混合物)で構成してもよい。ここで、熱伝導性の良い液状の材料や弾性係数の低い高分子材料で構成する理由は、接触面積を大きくすることで、上下のLSIチップ2a、2b間、2b、2c間の各熱抵抗を小さくすることができるからである。
(第4の実施の形態)
次に、本発明の第4の実施の形態について説明する。図4(A)は本発明になる半導体装置の第4の実施の形態の断面図を示す。同図中、図3と同一構成部分には同一符号を付し、その説明を省略する。図4(A)に示す構造の第4の実施の形態は、基本的構成は上記の第3の実施の形態と同様であるが、LSIチップ2a〜2cの下面の放熱構造について、さらに工夫している。
すなわち、図4(A)に示すように、本実施の形態のLSIチップ2a〜2cの下面の放熱構造は、LSIチップ2a〜2cの下部に熱伝導性アンダーフィル樹脂10ではなく、はんだバンプ4を逃げるように開口部が開けられた、LSI下放熱シート15を上下に隣接するLSIチップ2cと2bの間、LSIチップ2bと2aの間、及び、LSIチップ2aと中継基板1との間にそれぞれ設けた構造である。
このLSI放熱シート15は、図4(B)にその一例の上面図を示すように、四角形の放熱シートに、複数個の開口部16が規則的に穿設された構造である。開口部16は、はんだバンプ4を逃げるために設けられている。
これにより本実施の形態によれば、LSIチップ2cと2bの間、LSIチップ2bと2aの間、及び、LSIチップ2aと中継基板1との間は、LSI下放熱シート15で挟まれているので、LSIチップ2a〜2cからの熱はLSI下放熱シート15により、放熱シート14を経由してヒートシンク13に伝導させることができ、半導体装置全体として、効率良く放熱できるという効果が得られる。
なお、本実施の形態においても、放熱シート14を構成する材料については、熱伝導性の良い液状の材料(例えば、シリコーン樹脂とフィラー(固体粒子)の混合物)で構成してもよい。また、本実施の形態において、積層LSI2a〜2cの部分については積層可能なQFPなどの一般的なLSIパッケージ構造で構成してもよい。また、LSI下放熱シート15の部分は、はんだバンプ部分を逃すことのできる開口穴の開いた放熱シートのような弾性係数の低い高分子材料で構成してもよい。ここで、熱伝導性の良い液状の材料や弾性係数の低い高分子材料で構成する理由は、接触面積を大きくすることで、上下のLSIチップ2間の熱抵抗を小さくすることができるからである。
(第5の実施の形態)
次に、本発明の第5の実施の形態について説明する。図5は本発明になる半導体装置の第5の実施の形態の断面図を示す。同図中、図3と同一構成部分には同一符号を付し、その説明を省略する。図5において、中継基板1上にLSIチップが3層積層された構造であり、かつ、それらLSIチップは、半導体チップサイズが上部に行くほど小さくなるように積層されている点は、第3及び第4の実施の形態と同様であるが、本実施の形態では、最上部のLSIチップが2つのLSIチップ2dと2eとからなる点に特徴がある。
LSIチップ2a、2bには隣接するLSIチップ2a、2bを電気的に接続するための貫通電極3が形成されており、また、LSIチップ2a、2b間と、LSIチップ2b、2d間、LSIチップ2b、2e間は、はんだバンプ4で互いに機械的、及び、電気的に接続されている。
ヒートシンク17は、底面にこれら3層の積層LSIチップ構造の外形に対応した段階状の掘り込みを有し、構造全体を覆う形状で構成されている。放熱シート18の表面及び裏面の一方の面は、3層のLSIチップ2a、2b、2d、2eの各側面と、最上部のLSIチップ2d、2eの表面と、上部LSIチップ2d、2e、2bの範囲より外側に現れた下部LSIチップ2b、2aの各表面とにそれぞれ接触しており、放熱シート18の他方の面はヒートシンク17の内面に接触するように形成されている。
また、上下に隣接するLSIチップ2bと2dの間、LSIチップ2bと2eとの間には、他の上下に隣接するLSIチップ間や中継基板1とLSIチップ2a間と同様に、それぞれ熱伝導性アンダーフィル樹脂10が充填されている。熱伝導性アンダーフィル樹脂10の側面は、充填部分の上側のLSIチップ2a、2b、2d、又は2eの側面と同一平面になるように構成されており、LSIチップ2a、2b、2d、又は2eの側面と同様に放熱シート18が接触している。放熱シート18の反対側は、ヒートシンク17の内側に接触している。
本実施の形態も上記の各実施の形態と同様に、最上部のLSIチップ2d、2eの上面以外に、下部のLSIチップ2b、2aの上面の一部からの熱をヒートシンク17によって、外部雰囲気中に放熱することができるようにしているので、半導体装置全体として効率的な放熱ができる。また、本実施の形態によれば、最上部のLSIチップ2d、2eの表面以外に、積層されている各LSIチップ2a、2bの側面からの熱を、ヒートシンク17によって、外部雰囲気中に放熱することができるようにしているので、半導体装置全体としての放熱性能を向上させることができる。
(第6の実施の形態)
次に、本発明の第6の実施の形態について説明する。図6は本発明になる半導体装置の第6の実施の形態の断面図を示す。同図中、図5と同一構成部分には同一符号を付し、その説明を省略する。図6に示す実施の形態は、第5の実施の形態では最上部のLSIチップであったLSIチップ2eの更に上部に、LSIチップ2eとチップサイズが同一か小さなLSIチップ2fを積層した点に特徴がある。
LSIチップ2a、2b、2eには隣接するLSIチップ2a、2b、2e、2fを電気的に接続するための貫通電極3が形成されており、また、LSIチップ2a、2b間と、LSIチップ2b、2d間、LSIチップ2b、2e間、LSIチップ2e、2f間は、はんだバンプ4で互いに機械的、及び、電気的に接続されている。
ヒートシンク20は、底面にこれら積層LSIチップ構造の外形に対応した段階状の掘り込みを有し、構造全体を覆う形状で構成されている。放熱シート19の表面及び裏面の一方の面は、LSIチップ2a、2b、2d、2e、2fの各側面と、最上部のLSIチップ2d、2fの表面と、上部LSIチップ2d、2f、2bの範囲より外側に現れた下部LSIチップ2b、2aの各表面とにそれぞれ接触しており、放熱シート19の他方の面はヒートシンク20の内面に接触するように形成されている。
また、上下に隣接するLSIチップ2fと2eの間には、他の上下に隣接するLSIチップ間や中継基板1とLSIチップ2a間と同様に、それぞれ熱伝導性アンダーフィル樹脂10が充填されている。熱伝導性アンダーフィル樹脂10の側面は、充填部分の上側のLSIチップ2a、2b、2d、2e又は2fの側面と同一平面になるように構成されており、LSIチップ2a、2b、2d、2e又は2fの側面と同様に放熱シート19が接触している。放熱シート19の反対側は、ヒートシンク17の内側に接触している。
このような構造により、本実施の形態も上記の各実施の形態と同様に、半導体装置全体の効率的な放熱ができ、放熱性能を向上できる。
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、第5及び第6の実施の形態における熱伝導性アンダーフィル樹脂10の替わりに、はんだバンプ4を逃げるように開口部が開けられた、LSI下放熱シートを設けるようにしてもよい。また、第1及び第2の実施の形態の最上部の層のLSIチップ又は電子部品を、図5に示すように複数のLSIチップ又は電子部品からなる構成としてもよい。
本発明の第1の実施の形態の断面構造図である。 本発明の第2の実施の形態の断面構造図及び要部の上面図である。 本発明の第3の実施の形態の断面構造図である。 本発明の第4の実施の形態の断面構造図及び要部の上面図である。 本発明の第5の実施の形態の断面構造図である。 本発明の第6の実施の形態の断面構造図である。 従来の一例の断面構造図である。
符号の説明
1 中継基板
2、2a〜2c LSIチップ
3 貫通電極
4 はんだバンプ
5、9、14、18、19 放熱シート
6、8、13、17、20 ヒートシンク
7 はんだボール
10 熱伝導性アンダーフィル樹脂
11、15 LSI下放熱シート
12、16 開口部



Claims (8)

  1. 互いにチップサイズが異なる複数のLSIチップが、チップサイズが大きいものから順に基板上に順次積層され、最上部のLSIチップは最もチップサイズが小さなLSIチップである積層構造の半導体装置であって、
    上下に隣接する2つの前記LSIチップとの間又は最下部の前記LSIチップの下面と前記基板との間に設けられた熱伝導性部材と、
    前記複数のLSIチップのうち、最上部のLSIチップの表面、及び上下に隣接するLSIチップのうち上部に隣接するLSIチップの範囲より外側に現れた下部側のLSIチップの表面と、前記複数のLSIチップの各側面と、前記熱伝導性部材の側面にそれぞれ接触し、かつ、被覆する放熱シートと、
    前記放熱シートの前記LSIチップ側面の反対側表面が内面に接触され、かつ、前記積層構造の全体を覆うように、該積層構造に対応した階段状の掘り込みが底面に形成されたヒートシンクと
    を有することを特徴とする半導体装置。
  2. 前記最上部のLSIチップは、同じ最上層に設けられた2つ以上のLSIチップからなることを特徴とする請求項記載の半導体装置。
  3. 前記熱伝導性部材は、熱伝導性アンダーフィル樹脂であることを特徴とする請求項1又は2記載の半導体装置。
  4. 複数のLSIチップが基板上に積層された積層構造の半導体装置において、
    上下に隣接する前記LSIチップとの間又は最下部の前記LSIチップの下面と前記基板との間に設けられており、上下に隣接する前記複数のLSIチップ間の電気的接続及び機械的接続を行うはんだバンプを逃がす開口部が穿設された低弾性係数の高分子材料からなる第1の放熱シートと、
    前記複数のLSIチップのうち、最上部のLSIチップの表面及び前記複数のLSIチップの各側面と前記第1の放熱シートの端部をそれぞれ被覆する第2の放熱シートと、
    前記第2の放熱シートの前記LSIチップに接する面と反対側表面が内面に接触され、かつ、前記積層構造の全体を覆うヒートシンクと
    を有することを特徴とする半導体装置。
  5. 互いにチップサイズが異なる複数のLSIチップが、チップサイズが大きいものから順に基板上に順次積層され、最上部のLSIチップは最もチップサイズが小さなLSIチップである積層構造の半導体装置であって、
    上下に隣接する2つの前記LSIチップとの間又は最下部の前記LSIチップの下面と前記基板との間に設けられた第1の放熱シートと、
    前記複数のLSIチップのうち、最上部のLSIチップの表面、及び上下に隣接するLSIチップのうち上部に隣接するLSIチップの範囲より外側に現れた下部側のLSIチップの表面と、前記複数のLSIチップの各側面と、前記熱伝導性部材の側面にそれぞれ接触し、かつ、被覆する第2の放熱シートと、
    前記第2の放熱シートの前記LSIチップ側面の反対側表面が内面に接触され、かつ、前記積層構造の全体を覆うように、該積層構造に対応した階段状の掘り込みが底面に形成されたヒートシンクと
    を有することを特徴とする半導体装置。
  6. 前記最上部のLSIチップは、同じ最上層に設けられた2つ以上のLSIチップからなることを特徴とする請求項4又は5記載の半導体装置。
  7. 前記第1の放熱シートは、上下に隣接する前記複数のLSIチップ間の電気的接続及び機械的接続を行うはんだバンプを逃がす開口部が穿設された低弾性係数の高分子材料からなることを特徴とする請求項5又は6記載の半導体装置。
  8. 前記LSIチップに替えて積層可能な電子部品が積層されてなることを特徴とする請求項1乃至のうちいずれか一項記載の半導体装置。
JP2005370199A 2004-12-27 2005-12-22 半導体装置 Expired - Fee Related JP4086068B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005370199A JP4086068B2 (ja) 2004-12-27 2005-12-22 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004375903 2004-12-27
JP2005370199A JP4086068B2 (ja) 2004-12-27 2005-12-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2006210892A JP2006210892A (ja) 2006-08-10
JP4086068B2 true JP4086068B2 (ja) 2008-05-14

Family

ID=36967322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005370199A Expired - Fee Related JP4086068B2 (ja) 2004-12-27 2005-12-22 半導体装置

Country Status (1)

Country Link
JP (1) JP4086068B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280418A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 带有散热装置的半导体封装

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7429792B2 (en) * 2006-06-29 2008-09-30 Hynix Semiconductor Inc. Stack package with vertically formed heat sink
KR100809696B1 (ko) 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
KR100807050B1 (ko) * 2006-08-23 2008-02-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR101524173B1 (ko) 2007-03-06 2015-05-29 가부시키가이샤 니콘 반도체 장치 및 이 반도체 장치의 제조 방법
KR101477309B1 (ko) * 2007-03-06 2014-12-29 가부시키가이샤 니콘 반도체 장치
JP4571679B2 (ja) * 2008-01-18 2010-10-27 Okiセミコンダクタ株式会社 半導体装置
US8299590B2 (en) * 2008-03-05 2012-10-30 Xilinx, Inc. Semiconductor assembly having reduced thermal spreading resistance and methods of making same
KR101046252B1 (ko) 2009-09-25 2011-07-04 앰코 테크놀로지 코리아 주식회사 Tsv를 이용한 적층 칩 패키지
KR101111423B1 (ko) * 2009-10-01 2012-02-15 앰코 테크놀로지 코리아 주식회사 열방출 수단을 갖는 적층 칩 반도체 패키지
US8553420B2 (en) * 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2012216838A (ja) * 2011-03-31 2012-11-08 Mitsubishi Chemicals Corp 三次元集積回路積層体
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8338963B2 (en) * 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
JP5696647B2 (ja) * 2011-11-18 2015-04-08 富士通株式会社 半導体装置およびその製造方法
JP5626400B2 (ja) * 2013-04-22 2014-11-19 株式会社ニコン 積層型半導体装置
DE112017005682T5 (de) 2016-11-11 2019-08-14 Mitsubishi Electric Corporation Halbleitereinheit und verfahren zur herstellung derselben sowie drahtlose datenübertragungsvorrichtung
JP7063302B2 (ja) * 2019-04-03 2022-05-09 株式会社デンソー 電子装置
CN115332241B (zh) * 2022-07-25 2023-09-12 太极半导体(苏州)有限公司 一种加强散热的存储芯片的封装结构及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3207138B2 (ja) * 1997-07-29 2001-09-10 三菱電機株式会社 水蒸発式冷却装置
JP4381533B2 (ja) * 1999-12-14 2009-12-09 株式会社ケミトロニクス 冷却器付半導体集積回路装置及びその製造方法
JP2001189412A (ja) * 1999-12-27 2001-07-10 Mitsubishi Electric Corp 半導体装置および半導体実装方法
JP2002176135A (ja) * 2000-12-07 2002-06-21 Toshiba Corp 積層型の半導体装置とその製造方法
JP2002261232A (ja) * 2001-03-01 2002-09-13 Hitachi Ltd 半導体装置
JP4079604B2 (ja) * 2001-05-30 2008-04-23 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3944898B2 (ja) * 2001-12-19 2007-07-18 ソニー株式会社 半導体装置
JP2003283144A (ja) * 2002-03-27 2003-10-03 Minolta Co Ltd 回路基板の放熱構造
JP2004111656A (ja) * 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280418A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 带有散热装置的半导体封装
KR101394205B1 (ko) * 2010-06-09 2014-05-14 에스케이하이닉스 주식회사 반도체 패키지

Also Published As

Publication number Publication date
JP2006210892A (ja) 2006-08-10

Similar Documents

Publication Publication Date Title
JP4086068B2 (ja) 半導体装置
KR102005313B1 (ko) 반도체 장치
JP3671457B2 (ja) 多層基板
JP5081578B2 (ja) 樹脂封止型半導体装置
KR100865125B1 (ko) 반도체 패키지 및 그 제조방법
TWI467726B (zh) 堆疊封裝結構
CN108292639B (zh) 半导体装置
TW201428936A (zh) 將中央處理單元/圖形處理單元/邏輯晶片嵌入疊合式封裝結構基板之方法
WO2018216646A1 (ja) 半導体装置
JP2006073651A (ja) 半導体装置
JP6917287B2 (ja) 電子制御装置
JP2010080572A (ja) 電子装置
CN213752684U (zh) 具有竖直热管理的堆叠式硅封装组件
US11145566B2 (en) Stacked silicon package assembly having thermal management
JP2006295119A (ja) 積層型半導体装置
US7388286B2 (en) Semiconductor package having enhanced heat dissipation and method of fabricating the same
JP2011035352A (ja) 半導体装置
JP2008016653A (ja) 半導体パッケージ、その製造方法、プリント基板及び電子機器
JPWO2018216627A1 (ja) 電子機器
JP5115200B2 (ja) 電子素子、それを有するパッケージ及び電子装置
JP2007281201A (ja) 半導体装置
JP2007281043A (ja) 半導体装置
WO2020195834A1 (ja) 電子装置
JP3818310B2 (ja) 多層基板
JP2017130618A (ja) 電子部品放熱構造

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080211

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4086068

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140228

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees