KR100865125B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

반도체 패키지 및 그 제조방법이 개시된다. 소정의 패턴이 형성된 제1 기판; 제1 기판의 일면에 플립칩 방식으로 실장되는 제1 칩; 제1 기판 및 제1 칩을 커버하는 제1 몰딩부; 제1 몰딩부를 관통하며, 제1 기판에 형성된 패턴과 전기적으로 연결되는 제1 비아; 제1 몰딩부에 안착되며, 양면에 각각 소정의 패턴이 형성된 인터포저(interposer); 인터포저를 관통하며, 인터포저의 양면을 전기적으로 연결하는 제2 비아; 도전볼을 개재하여 인터포저에 형성된 패턴과 전기적으로 연결되도록 인터포저에 안착되는 제2 기판; 및 제2 기판에 실장되는 제2 칩을 포함하는 반도체 패키지는, 하층 패키지에 플립칩 방식으로 칩을 실장하고, 상층 패키지와 하층 패키지 사이에 인터포저를 개재함으로써, 방열성능을 개선할 수 있고, 고집적화를 구현할 수 있다.
반도체, 패키지, 산화알루미늄, 인터포저(interposer)

Description

반도체 패키지 및 그 제조방법{Semiconductor and method for manufacturing thereof}
도 1은 종래기술에 따른 반도체 패키지를 나타내는 단면도.
도 2는 본 발명의 일 측면에 따른 반도체 패키지를 나타내는 단면도.
도 3은 도 2의 반도체 패키지를 제조하는 방법을 나타내는 순서도.
도 4는 도 3의 제조방법을 나타내는 흐름도.
도 5는 본 발명의 다른 측면에 따른 반도체 패키지를 나타내는 단면도.
도 6은 도 5의 반도체 패키지를 제조하는 방법을 나타내는 순서도.
도 7은 도 6의 제조방법을 나타내는 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
10, 50: 기판 11, 42: 패턴
12: 패드 13: 범프
43: 비아 14: 수동소자
15, 51: 도전볼 20, 60: 칩(chip)
21: 솔더 30, 70: 몰딩부
40: 인터포저(interposer) 61: 와이어
310, 350: 기판 311, 335: 패턴
312, 342: 패드 314: 수동소자
315, 351: 도전볼 320, 340, 360: 칩(chip)
321, 341: 솔더 322: 언더필부
331: 지지부 332: 인터포저(interposer)
333, 344: 비아 362, 334: 접착층
361: 와이어 370: 몰딩부
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
MP3 플레이어, 휴대폰, 노트북 등과 같은 최근의 전자기기는, 메인보드에 많은 수의 반도체 칩들이 패키징 되어 최소의 면적으로 다기능을 수행할 수 있도록 설계되는 동시에, 초소형화와 열 방출이 용이한 구조로 되어 가는 추세에 있다. 이에 따라 반도체칩이 고집적화 됨은 물론, 이를 패키징한 반도체 패키지의 크기도 축소되고 있다.
한편, 반도체 패키지가 경박단소만이 아니라 고성능화, 시스템화 됨으로 인해서 다양한 기능을 가진 패키지를 하나의 패키지로 구현하기 위해 여러 가지 패키 지를 적층시키는 방법이 등장하고 있다.
도 1은 종래기술에 따른 반도체 패키지를 나타내는 단면도로서, 패키지 위에 패키지를 다시 적층하는 패키지 온 패키지 (Package On Package, POP) 구조가 제시되고 있다. 종래기술에 따르면, 하나의 칩이 내장된 패키지 위에 또 다른 패키지를 적층하기 위해, 하측부에 실장된 칩 주위에, 즉 상측과 하층 패키지 사이에 메탈패드를 형성하여 상측과 하층 패키지를 접속하는 구조를 제시하고 있다.
이러한 종래기술에 따른 반도체 패키지에 있어서, 상층 패키지를 실장하기 위한 메탈패드로 인하여 실장 면적이 줄어들게 되고, 이 때문에 RLC와 같은 수동소자를 실장하기 위한 충분한 공간을 확보하기 어렵게 되는 문제점이 제시되고 있다. 또한, 패키지를 적층함에 있어서 패키지에서 발생할 수 있는 휘어짐에 의해 견고한 적층이 어려워지는 문제점 또한 제시되고 있다.
본 발명은 방열성능이 개선되고, 고집적화를 구현할 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 소정의 패턴이 형성된 제1 기판; 제1 기판의 일면에 플립칩 방식으로 실장되는 제1 칩; 제1 기판 및 제1 칩을 커버하는 제1 몰딩부; 제1 몰딩부를 관통하며, 제1 기판에 형성된 패턴과 전기적으로 연결되는 제1 비아; 제1 몰딩부에 안착되며, 양면에 각각 소정의 패턴이 형성된 인터포저(interposer); 인터포저를 관통하며, 인터포저의 양면을 전기적으로 연결하는 제2 비아; 도전볼을 개재하여 인터포저에 형성된 패턴과 전기적으로 연결되도록 인터포저에 안착되는 제2 기판; 및 제2 기판에 실장되는 제2 칩을 포함하는 반도체 패키지를 제공할 수 있다.
인터포저는 산화된 금속층일 수 있으며, 예를 들면 산화알루미늄(Al2O3)일 수 있고, 제1 기판에는 수동소자가 실장될 수도 있으며, 제1 비아는 솔더범프일 수 있다.
한편, 제2 칩은 제2 기판에 와이어 본딩 방식으로 연결되고, 제2 칩 및 제2 기판을 커버하는 제2 몰딩부가 구비될 수 있으며, 제1 기판의 타면에는 복수의 도전볼이 형성될 수도 있다.
본 발명의 다른 측면에 따르면, 소정의 패턴이 형성된 제1 기판의 일면에 플립칩 방식으로 제1 칩을 실장하는 단계; 제1 기판에 형성된 패턴과 전기적으로 연결되는 소정의 위치에 솔더링을 수행하여 범프를 형성하는 단계; 제1 기판과 제1 칩을 커버하도록 몰딩을 수행하여 제1 몰딩부를 형성하는 단계; 제1 몰딩부에 인터포저를 안착시키는 단계; 및 제2 칩이 실장되는 제2 기판을 인터포저에 안착시키는 단계를 포함하는 반도체 패키지 제조방법을 제공할 수 있다.
제1 몰딩부를 형성한 다음, 제1 몰딩부의 일부를 그라인딩(grinding) 하는 단계를 더 수행할 수 있으며, 인터포저로는 산화된 금속층을 이용할 수 있다. 예를 들면, 인터포저로 산화알루미늄(Al2O3)을 이용할 수 있다.
제1 기판의 일면에 수동소자를 실장하는 단계를 더 수행할 수 있으며, 제1 기판의 타면에 복수의 도전볼을 결합하는 단계를 더 수행할 수도 있다.
본 발명의 또 다른 측면에 따르면, 소정의 패턴이 형성된 제1 기판; 제1 기판의 일면에 플립칩 방식으로 실장되는 제1 칩; 제1 기판의 가장자리에 소정의 두께로 형성되는 지지부; 가장자리가 지지부에 안착되어 제1 기판을 커버함으로써 제1 기판과의 사이에 캐비티를 형성하며, 양면에 각각 소정의 패턴이 형성된 인터포저(interposer); 지지부 및 인터포저를 관통하는 비아; 제1 기판과 대향하는 인터포저의 일면에 실장되는 제2 칩; 도전볼을 개재하여 인터포저의 타면에 안착되는 제2 기판; 및 제2 기판에 실장되는 제3 칩을 포함하는 반도체 패키지를 제공할 수 있다.
인터포저로는 산화된 금속층을 이용할 수 있으며, 예를 들면, 산화알루미늄(Al2O3)을 이용할 수 있다.
제1 기판에는 수동소자가 실장될 수 있으며, 제1 기판의 타면에는 복수의 도전볼이 형성될 수도 있다.
본 발명의 또 다른 측면에 따르면, 소정의 패턴이 형성된 제1 기판의 일면에 플립칩 방식으로 제1 칩을 실장하는 단계; 산화금속층의 중앙부를 식각하여 캐비티를 형성하는 단계; 캐비티 내부에 제2 칩을 실장하는 단계; 산화금속층의 가장자리를 관통하도록 비아를 형성하는 단계; 제2 칩과 제1 칩이 서로 대향하도록, 산화금속층을 제1 기판에 안착시키는 단계; 및 제3 칩이 실장되는 제2 기판을 산화금속층 상에 안착시키는 단계를 포함하는 반도체 패키지 제조방법을 제공할 수 있다.
산화금속층으로는 산화알루미늄(Al2O3)을 이용할 수 있으며, 제1 기판에 수동소자를 실장하는 단계를 더 수행할 수 있다.
또한, 제1 기판의 타면에 복수의 도전볼을 결합하는 단계를 더 수행할 수도 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일 측면에 따른 반도체 패키지를 나타내는 단면도이다. 도 2를 참조하면, 기판(10,50), 패턴(11,42), 패드(12), 범프(13), 수동소자(14), 도 전볼(15,51), 칩(chip, 20,60), 솔더(21), 몰딩부(30, 70), 인터포저(interposer, 40), 비아(43), 와이어(61)가 도시되어 있다.
본 실시예에 따른 반도체 패키지는 인터포저(40)를 사이에 두고 하층 패키지 위에 상층 패키지가 적층되는 구조를 갖는다. 먼저 하층 패키지의 구조에 대해 설명하면 다음과 같다.
기판(10)은 하층 패키지의 기본 구성으로서, 기판(10) 상에 소정의 패턴(11)과 패드(12) 및 수동소자(14)들이 실장될 수 있다. 또한, 기판(10)의 저면에는 복수 개의 도전볼(15)들이 결합되어, BGA(ball grid array)를 구성할 수도 있게 된다.
기판(10)에는 칩(20)이 실장된다. 칩(20)은 솔더(21)를 매개로 하여 기판(10) 상에 형성된 패드(12)에 직접 연결될 수 있다. 즉, 플립칩 방식으로 실장될 수 있다. 이를 통하여, 기판(10) 상에서 상층 패키지와의 연결을 위한 패턴(11) 등을 형성할 수 있는 공간을 충분히 확보할 수 있게 될 뿐만 아니라, RLC와 같은 여러 가지 수동소자(14)를 실장할 수도 있게 되어, 하층 패키지 자체를 시스템화 할 수도 있게 된다.
이러한 기판(10)은 몰딩부(30)에 의해 커버된다. 즉, 하층 패키지의 기판(10)과 기판(10)에 실장된 칩(20) 및 각종 소자들이 몰딩부(30)에 의해 커버되어, 외부로부터 보호될 수 있는 것이다.
이 때, 몰딩부(30)를 관통하여 하층 패키지와 추후에 설명할 상층 패키지를 전기적으로 연결하는 비아가 형성될 수 있다.
본 실시예에서는 이러한 비아로 솔더범프(13)를 제시하도록 한다. 즉, 하층 패키지의 기판(10) 상에 소정 높이의 솔더범프(13)를 형성한 다음, 몰딩부(30)를 형성함으로써, 비아를 용이하게 형성할 수 있도록 하는 것이다.
그 밖에, 몰딩부(30)를 형성한 다음 홀을 천공하고, 도전성 물질을 충전하는 방법 등으로 비아를 형성할 수도 있음은 물론이다.
인터포저(40)는 상술한 구조의 하층 패키지와 추후에 설명할 상층 패키지 사이에 개재된다. 이러한 인터포저(40)로서, 본 실시예에서는 산화금속층을 제시하도록 한다. 산화금속층을 이용함으로써, 본 실시예에 따른 반도체 패키지 내부에서 발생할 수 있는 열을 효율적으로 분산시킬 수 있는 기능을 기대할 수도 있다. 또한, 하층 패키지의 휘어짐으로 인해 발생할 수 있는 적층 상의 신뢰성 문제를 해결할 수도 있게 된다. 본 실시예에서는, 이러한 산화금속층으로서 경제성과 방열효율 등을 고려하여 산화알루미늄(Al2O3)을 제시하도록 한다.
인터포저(40)의 양면에는 각각 소정의 패턴(42)이 형성될 수 있다. 하측의 패턴은 하층 패키지와 전기적으로 연결될 수 있고, 상측의 패턴은 상층 패키지와 전기적으로 연결될 수 있다. 또한, 인터포저(40)를 관통하는 비아(43)는 인터포저(40)의 상하를 서로 전기적으로 연결할 수 있다. 이러한 구조를 통하여 하층 패키지와 상층 패키지가 서로 전기적으로 연결될 수 있게 된다.
이러한 인터포저(40)의 상면에는 상층 패키지가 적층될 수 있다. 상층 패키지와 인터포저(40) 사이의 전기적인 연결을 위하여 상층 패키지의 저면에는 도전 볼(51)이 형성될 수 있다. 상층 패키지의 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
기판(50)은 상층 패키지의 기본 구성으로서, 기판(50) 상에는 소정의 패턴(미도시) 및 칩(60)이 실장될 수 있다. 또한, 기판(50)의 저면에는 앞서 설명한 바와 같이 복수 개의 도전볼(51)들이 결합되어, 인터포저(40)와 전기적으로 연결되는 구조를 이룰 수 있게 된다.
칩(60)은 접착층(62)을 통하여 기판(50)에 견고히 안착될 수 있으며, 와이어(61)를 통하여 기판(50)에 형성된 패턴(미도시)과 전기적으로 연결될 수 있다.
이러한 구조로 칩(60)이 실장되는 기판(50)은 몰딩부(70)에 의해 커버됨으로써 외부로부터 보호될 수 있게 된다.
한편, 하층 패키지의 경우와 마찬가지로, 상층 패키지의 기판(50)에도 칩(60)뿐만 아니라 RLC와 같은 수동소자 등이 실장될 수 있음은 물론이다.
상술한 구조의 반도체 패키지를 제조하는 방법이 도 3 및 도 4에 도시되어 있다. 도 3은 도 2의 반도체 패키지를 제조하는 방법을 나타내는 순서도이고, 도 4는 도 3의 제조방법을 나타내는 흐름도이다. 도 4를 참조하면, 기판(10,50), 패턴(11,42), 패드(12), 범프(13), 수동소자(14), 도전볼(15,51), 칩(chip, 20,60), 솔더(21), 몰딩부(30, 70), 인터포저(interposer, 40), 비아(43), 와이어(61)가 도시되어 있다.
본 실시예를 설명함에 있어서, 제1 기판, 제1 칩 및 제1 몰딩부는 하층 패키 지의 기판, 칩 및 몰딩부를 의미하고, 제2 기판, 제2 칩 및 제2 몰딩부는 상층 패키지의 기판과 칩 및 몰딩부를 의미하는 것으로서, 이는 구별의 편의를 위한 것에 불과하다.
먼저, 소정의 패턴이 형성된 제1 기판의 일면에 플립칩 방식으로 제1 칩을 실장한다(S110). 도 4의 (a) 및 (b)에 도시된 바와 같이, 솔더(21)를 매개로 하여 기판(10) 상에 형성된 패드(12)에 칩(20)을 직접 연결하는 것이다. 이를 통하여, 기판(10) 상에서 상층 패키지와의 연결을 위한 패턴(11) 등을 형성할 수 있는 공간을 충분히 확보할 수 있게 될 뿐만 아니라, RLC와 같은 여러 가지 수동소자(14)를 실장할 수도 있게 되어, 하층 패키지 자체를 시스템화 할 수도 있게 된다.
다음으로, 도 4의 (c)에 도시된 바와 같이, 제1 기판의 일면에 수동소자를 실장할 수도 있다(S115). 이러한 수동소자(14)에 의해 하층 패키지를 시스템화 할 수 있음은 앞서 설명한 바와 같다.
다음으로, 도 4의 (d)에 도시된 바와 같이, 제1 기판에 형성된 패턴과 전기적으로 연결되는 소정의 위치에 솔더링을 수행하여 범프를 형성한다(S120). 이렇게 형성되는 범프(13)는 상층 패키지와 하층 패키지를 전기적으로 연결하는 비아로서의 기능을 수행할 수 있다. 따라서, 범프(13)는 하층 패키지와 상층 패키지를 연결하기에 충분한 높이로 형성될 수 있다.
다음으로, 도 4의 (e)에 도시된 바와 같이, 제1 기판과 제1 칩을 커버하도록 몰딩을 수행하여 제1 몰딩부를 형성한다(S130). 이와 같은 몰딩을 통해, 하층 패키지의 기판(10)과 기판에 실장된 칩(20) 및 각종 소자들이 커버되도록 함으로써, 이 들을 외부로부터 보호할 수 있게 된다.
한편, 몰딩을 수행한 다음, 도 4의 (f)에 도시된 바와 같이 제1 몰딩부의 일부를 그라인딩할 수도 있다(S135). 몰딩에 의해 범프가 완전히 매립된 경우, 몰딩부(30')의 일부를 제거하여 범프(13)가 노출될 수 있도록 하기 위함이다. 이러한 방법으로 범프(13)가 노출되도록 함으로써, 하층 패키지와 상층 패키지를 전기적으로 연결하는 비아로서의 기능을 수행하도록 할 수 있게 된다. 도 4의 (f)에 도시된 참조번호 30은 그라인딩을 수행한 후 몰딩부의 모습을 나타낸다.
다음으로, 도 4의 (g)에 도시된 바와 같이, 제1 몰딩부에 인터포저를 안착시킨다(S140). 이러한 인터포저(40)로서, 본 실시예에서는 산화금속층을 제시하도록 한다. 산화금속층을 이용함으로써, 반도체 패키지 내부에서 발생할 수 있는 열을 효율적으로 분산시킬 수 있는 기능을 기대할 수도 있다. 또한, 하층 패키지의 휘어짐으로 인해 발생할 수 있는 적층 상의 신뢰성 문제를 해결할 수도 있게 된다. 본 실시예에서는, 이러한 산화금속층으로서, 경제성과 방열효율 등을 고려하여 산화알루미늄(Al2O3)을 제시하도록 한다.
알루미늄을 산화시키는 방법으로는, 산소 분위기에서 녹는점 가까이 가열하는 열산화(thermal oxidation) 방식, 마이크로 웨이브를 이용한 산소 플라즈마 처리, 이온 스캐터링(ion scattering)을 이용하는 방식, 양극산화(anodized oxidation) 방식 등을 이용할 수 있다. 이 밖에도, CVD(chemical vapor deposition) 방식, PECVD(plasma-enhanced chemical vapor deposition) 방식, MOCVD(metal organic chemical vapor deposition) 방식, ALD(atomic layer deposition) 방식 등과 같은 증착방법을 이용할 수도 있다.
인터포저(40)의 양면에는 각각 소정의 패턴(42)이 형성될 수 있다. 하측의 패턴은 하층 패키지와 전기적으로 연결될 수 있고, 상측의 패턴은 상층 패키지와 전기적으로 연결될 수 있다. 또한, 인터포저(40)를 관통하는 비아(43)는 인터포저(40)의 상하를 서로 전기적으로 연결할 수 있다. 이러한 구조를 통하여 하층 패키지와 상층 패키지가 서로 전기적으로 연결될 수 있게 된다.
다음으로, 도 4의 (h)에 도시된 바와 같이, 제2 칩이 실장되는 제2 기판을 인터포저에 안착시킨다(S150). 제2 칩(60)이 실장되는 제2 기판(50)은 상층 패키지를 구성하게 된다.
제2 기판(50)은 상층 패키지의 기본 구성으로서, 기판(50) 상에는 소정의 패턴(미도시) 및 칩(60)이 실장될 수 있다. 또한, 기판(50)의 저면에는 앞서 설명한 바와 같이 복수 개의 도전볼(51)들이 결합되어, 인터포저(40)와 전기적으로 연결되는 구조를 이룰 수 있게 된다.
칩(60)은 접착층(62)을 통하여 기판에 견고히 안착될 수 있으며, 와이어(61)를 통하여 기판에 형성된 패턴(미도시)과 전기적으로 연결될 수 있다.
이러한 구조로 칩(60)이 실장되는 기판(50)은 몰딩부(70)에 의해 커버됨으로써 외부로부터 보호될 수 있게 된다.
한편, 하층 패키지의 경우와 마찬가지로, 상층 패키지의 기판(50)에도 칩(60)뿐만 아니라 RLC와 같은 수동소자 등이 실장될 수 있음은 물론이다.
다음으로, 도 4의 (i)에 도시된 바와 같이, 제1 기판의 타면에 복수의 도전볼을 결합한다(S160). 하층 패키지의 기판(10) 저면에 복수의 도전볼(15)을 결합함으로써, BGA(ball grid array)를 구성할 수 있게 된다.
도 5는 본 발명의 다른 측면에 따른 반도체 패키지를 나타내는 단면도이다. 도 5를 참조하면, 기판(310,350), 패턴(311,335,343), 패드(312,342), 수동소자(314), 도전볼(315,351), 칩(chip, 320,340,360), 솔더(321,341), 언더필부(322), 지지부(331), 인터포저(interposer, 332), 비아(333,344), 접착층(362,334), 와이어(361), 몰딩부(370)가 도시되어 있다.
본 실시예에 따른 반도체 패키지 역시 앞서 설명한 제1 실시예의 경우와 같이 인터포저(332)를 사이에 두고 하층 패키지 위에 상층 패키지가 적층되는 구조를 갖는다. 다만, 인터포저에도 칩이 실장되는 것에 그 차이가 있다. 먼저 하층 패키지의 구조에 대해 설명하면 다음과 같다.
기판(310)은 하층 패키지의 기본 구성으로서, 기판(310) 상에 소정의 패턴(311)과 패드(312) 및 수동소자(314)들이 실장될 수 있다. 또한, 기판(310)의 저면에는 복수 개의 도전볼(315)들이 결합되어, BGA(ball grid array)를 구성할 수도 있다.
기판(310)에는 칩(320)이 실장된다. 칩(320)은 솔더(321)를 매개로 하여 기판(310) 상에 형성된 패드(312)에 직접 연결되고 언더필부(322)에 의해 견고히 지지될 수 있다. 즉, 플립칩 방식으로 실장될 수 있다. 이를 통하여, 기판(310) 상에 서 상층 패키지와의 연결을 위한 패턴(311) 등을 형성할 수 있는 공간을 충분히 확보할 수 있게 될 뿐만 아니라, RLC와 같은 여러 가지 수동소자(314)를 실장할 수도 있게 되어, 하층 패키지 자체를 시스템화 할 수도 있게 된다.
이러한 기판(310)은 기판(310)의 가장자리에 소정의 두께로 형성되는 지지부(331)와, 지지부(331)에 안착되는 형상의 인터포저(332)에 의해 커버될 수 있다. 즉, 인터포저(332)에 의해 기판(310)의 상면은 커버되며, 인터포저(332)와 기판(310) 사이에는 지지부(331)의 두께만큼의 캐비티가 형성될 수 있게 되는 것이다.
인터포저(332)로서, 본 실시예에서는 산화금속층을 제시하도록 한다. 산화금속층을 이용함으로써, 본 실시예에 따른 반도체 패키지 내부에서 발생할 수 있는 열을 효율적으로 분산시킬 수 있는 기능을 기대할 수도 있다. 또한, 하층 패키지의 휘어짐으로 인해 발생할 수 있는 적층 상의 신뢰성 문제를 해결할 수도 있게 된다. 본 실시예에서는, 이러한 산화금속층으로서 경제성과 방열효율 등을 고려하여 산화알루미늄(Al2O3)을 제시하도록 한다.
인터포저(332)와 지지부(331)는 별로도 제작되어 결합되는 구조를 가질 수도 있으나, 두꺼운 판재를 식각하여 캐비티를 형성함으로써 인터포저(332)와 지지부(331)가 일체로 이루어지는 구조를 가지도록 할 수도 있다. 이 경우, 지지부(331) 역시 산화알루미늄(Al2O3)으로 이루어질 수 있다.
인터포저(332)의 저면에는 칩(340)이 실장될 수 있다. 앞서 설명한 바와 같 이, 기판(310)과 인터포저(332)에 의해 형성되는 공간인 캐비티를 충분히 활용할 수 있도록, 기판(310)의 상면과 인터포저(332)의 하면에 각각 칩(320,340)을 실장함으로써, 집적도를 극대화 시킬 수 있는 것이다.
도 5에는 플립칩 방식으로 인터포저(332)의 저면에 실장된 칩(340)이 도시되어 있으나, 와이어 본딩 방식을 이용할 수도 있음은 물론이며, 칩을 실장하는 방식은 설계상의 필요에 따라 다양하게 변경할 수 있다.
인터포저(332)의 저면에 실장된 칩(340)은 인터포저(332)에 형성된 패턴(343) 및 인터포저(332)를 관통하는 비아(344)를 통하여 상층 패키지와도 전기적으로 연결될 수 있다.
지지부(331)는 접착층(334) 등을 통하여 기판(310)에 견고히 안착될 수 있다. 이러한 지지부(331)에는, 하층 패키지와 상층 패키지를 전기적으로 연결하는 비아(333)가 형성될 수 있다. 즉, 도 5에 도시된 바와 같이, 지지부(331) 및 지지부(331) 상면의 인터포저(332)를 관통하는 비아(333)가 형성될 수 있는 것이다. 이러한 비아(333)에 의하여 하층 패키지의 기판(310)에 형성된 패턴(311)과 인터포저(332)에 형성된 패턴(343,335) 및 상층 패키지의 기판(350)에 형성된 패턴(미도시)이 서로 전기적으로 연결될 수 있게 된다.
한편, 지지부(331)에 의해 캐비티가 형성되고, 이렇게 형성된 캐비티에 칩들(320,340)이 배치되므로, 지지부(331)의 높이는 칩들(320,340)의 두께 등을 고려하여 결정될 수 있다.
인터포저(332)의 상면에는 상층 패키지가 적층될 수 있다. 상층 패키지와 인 터포저(332) 사이의 전기적인 연결을 위하여 상층 패키지의 저면에는 도전볼(351)이 형성될 수 있다. 상층 패키지의 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
기판(350)은 상층 패키지의 기본 구성으로서, 기판(350) 상에는 소정의 패턴(미도시) 및 칩(360)이 실장될 수 있다. 또한, 기판(350)의 저면에는 앞서 설명한 바와 같이 복수 개의 도전볼(351)들이 결합되어, 인터포저(332)와 전기적으로 연결되는 구조를 이룰 수 있게 된다.
칩(360)은 접착층(362)을 통하여 기판에 견고히 안착될 수 있으며, 와이어(361)를 통하여 기판(350)에 형성된 패턴(미도시)과 전기적으로 연결될 수 있다. 이러한 구조로 칩(360)이 실장되는 기판(350)은 몰딩부(370)에 의해 커버됨으로써 외부로부터 보호될 수 있게 된다.
한편, 하층 패키지의 경우와 마찬가지로, 상층 패키지의 기판(350)에도 칩(360)뿐만 아니라 RLC와 같은 수동소자(314) 등이 실장될 수 있음은 물론이다.
상술한 구조의 반도체 패키지를 제조하는 방법이 도 6 및 도 7에 도시되어 있다. 도 6은 도 5의 반도체 패키지를 제조하는 방법을 나타내는 순서도이고, 도 7은 도 6의 제조방법을 나타내는 흐름도이다. 도 7을 참조하면, 기판(310,350), 패턴(311,335,343), 패드(312,342), 수동소자(314), 도전볼(315,351), 칩(chip, 320,340,360), 솔더(321,341), 언더필부(322), 지지부(331), 인터포저(interposer, 332), 비아(333), 접착층(362,334), 와이어(361), 몰딩부(370)가 도시되어 있다.
본 실시예를 설명함에 있어서, 제1 기판, 제1 칩, 제2 칩은 하층 패키지의 기판 및 칩을 의미하고, 제2 기판, 제3 칩은 상층 패키지의 기판 및 칩을 의미하는 것으로서, 이는 구별의 편의를 위한 것에 불과하다.
소정의 패턴이 형성된 제1 기판의 일면에 플립칩 방식으로 제1 칩을 실장한다(S210). 도 7의 (a) 및 (b)에 도시된 바와 같이, 솔더를 매개로 하여 기판(310) 상에 형성된 패드(312)에 칩(320)을 직접 연결하는 것이다. 이를 통하여, 기판(310) 상에서 상층 패키지와의 연결을 위한 패턴(311) 등을 형성할 수 있는 공간을 충분히 확보할 수 있게 될 뿐만 아니라, RLC와 같은 여러 가지 수동소자(314)를 실장할 수도 있게 되어, 하층 패키지 자체를 시스템화 할 수도 있게 된다.
다음으로, 도 7의 (c)에 도시된 바와 같이, 제1 기판에 수동소자를 실장할 수 있다(S215). 이러한 수동소자(314)에 의해 하층 패키지를 시스템화 할 수 있음은 앞서 설명한 바와 같다.
이상에서 설명한 하층 패키지의 기판(310)과 별도로, 도 7의 (d) 및 (e)에 도시된 바와 같이, 산화금속층(330)의 중앙부를 식각하여 캐비티를 형성한다(S220). 이는 하층 패키지의 기판(310)을 커버하는 지지부(331) 및 인터포저(332)를 형성하기 위한 것으로서, 산화알루미늄을 이용할 수 있음은 앞서 설명한 바와 같다.
한편, 캐비티 내부에 배치될 칩(320,340)들의 두께 등을 고려하여 지지부(331)의 높이, 즉 캐비티의 깊이를 결정할 수 있음 또한 앞서 설명한 바와 같다.
다음으로, 도 7의 (f)에 도시된 바와 같이, 캐비티 내부에 제2 칩을 실장한 다(S230). 도 7의 (f)에는 플립칩 방식으로 실장된 칩(340)이 도시되어 있으나, 와이어 본딩 방식을 이용할 수도 있음은 물론이며, 칩을 실장하는 방식은 설계상의 필요에 따라 다양하게 변경할 수 있다.
다음으로, 도 7의 (g)에 도시된 바와 같이, 산화금속층의 가장자리를 관통하도록 비아를 형성한다(S240). 산화금속층의 가장자리, 즉 지지부(331)와 인터포저(332)를 모두 관통하는 비아(333)는 하층 패키지와 상층 패키지를 전기적으로 연결하는 기능을 수행할 수 있다. 이러한 비아(333)를 형성하기 위하여 산화금속층의 가장자리에 홀을 천공하고, 홀에 도전성 물질을 충전시키는 방법을 이용할 수 있으며, 그 밖의 여러 방법을 이용할 수도 있음은 물론이다.
다음으로, 도 7의 (h)에 도시된 바와 같이 제2 칩과 제1 칩이 서로 대향하도록, 산화금속층을 제1 기판에 안착시킨다(S250). 이로써 하층 패키지의 기판(310)이 산화금속층에 의해 커버될 수 있게 된다.
다음으로, 도 7의 (i)에 도시된 바와 같이, 제3 칩(360)이 실장되는 제2 기판(350)을 인터포저(332) 상에 안착시킨다(S260). 제3 칩(360)이 실장되는 제2 기판(350)은 상층 패키지를 구성하게 된다.
제2 기판(350)은 상층 패키지의 기본 구성으로서, 기판(350) 상에는 소정의 패턴(미도시) 및 칩(360)이 실장될 수 있다. 또한, 기판(350)의 저면에는 앞서 설명한 바와 같이 복수 개의 도전볼(351)들이 결합되어, 인터포저(332)와 전기적으로 연결되는 구조를 이룰 수 있게 된다.
칩(360)은 접착층(362)을 통하여 기판(350)에 견고히 안착될 수 있으며, 와 이어(361)를 통하여 기판(350)에 형성된 패턴(미도시)과 전기적으로 연결될 수 있다. 이러한 구조로 칩(360)이 실장되는 기판(350)은 몰딩부(370)에 의해 커버됨으로써 외부로부터 보호될 수 있게 된다.
한편, 하층 패키지의 경우와 마찬가지로, 상층 패키지의 기판(350)에도 칩(360)뿐만 아니라 RLC와 같은 수동소자 등이 실장될 수 있음은 물론이다.
다음으로, 도 7의 (j)에 도시된 바와 같이, 제1 기판의 타면에 복수의 도전볼(315)을 결합한다(S270). 하층 패키지의 기판 저면에 복수의 도전볼(315)을 결합함으로써, BGA(ball grid array)를 구성할 수 있게 된다.
이상 본 발명의 여러 실시예에 따른 반도체 패키지 및 그 제조방법에 설명하였으며, 전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 하층 패키지에 플립칩 방식으로 칩을 실장하고, 상층 패키지와 하층 패키지 사이에 인터포저를 개재함으로써, 방열성능을 개선할 수 있고, 고집적화를 구현할 수 있다.

Claims (22)

  1. 소정의 패턴이 형성된 제1 기판;
    상기 제1 기판의 일면에 플립칩 방식으로 실장되는 제1 칩;
    상기 제1 기판 및 상기 제1 칩을 커버하는 제1 몰딩부;
    상기 제1 몰딩부를 관통하며, 상기 제1 기판에 형성된 패턴과 전기적으로 연결되는 제1 비아;
    상기 제1 몰딩부에 안착되며, 양면에 각각 소정의 패턴이 형성된 인터포저(interposer);
    상기 인터포저를 관통하며, 상기 인터포저의 양면을 전기적으로 연결하는 제2 비아;
    도전볼을 개재하여 상기 인터포저에 형성된 패턴과 전기적으로 연결되도록 상기 인터포저에 안착되는 제2 기판; 및
    상기 제2 기판에 실장되는 제2 칩을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 인터포저는 산화된 금속층인 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 인터포저는 산화알루미늄(Al2O3)인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 기판에 실장되는 수동소자를 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 비아는 솔더범프인 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 칩은 상기 제2 기판에 와이어 본딩 방식으로 연결되며,
    상기 제2 칩 및 상기 제2 기판을 커버하는 제2 몰딩부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 기판의 타면에 형성되는 복수의 도전볼을 더 포함하는 반도체 패키지.
  8. 소정의 패턴이 형성된 제1 기판의 일면에 플립칩 방식으로 제1 칩을 실장하는 단계;
    상기 제1 기판에 형성된 패턴과 전기적으로 연결되는 소정의 위치에 솔더링을 수행하여 범프를 형성하는 단계;
    상기 제1 기판과 상기 제1 칩을 커버하도록 몰딩을 수행하여 제1 몰딩부를 형성하는 단계;
    상기 제1 몰딩부에 인터포저를 안착시키는 단계; 및
    제2 칩이 실장되는 제2 기판을 상기 인터포저에 안착시키는 단계를 포함하는 반도체 패키지 제조방법.
  9. 제8항에 있어서,
    상기 제1 몰딩부를 형성한 다음, 상기 제1 몰딩부의 일부를 그라인딩(grinding) 하는 단계를 더 포함하는 반도체 패키지 제조방법.
  10. 제8항에 있어서,
    상기 인터포저는 산화된 금속층인 것을 특징으로 하는 반도체 패키지 제조방법.
  11. 제10항에 있어서,
    상기 인터포저는 산화알루미늄(Al2O3)인 것을 특징으로 하는 반도체 패키지 제조방법.
  12. 제10항에 있어서,
    상기 제1 기판의 일면에 수동소자를 실장하는 단계를 더 포함하는 반도체 패키지 제조방법.
  13. 제10항에 있어서,
    상기 제1 기판의 타면에 복수의 도전볼을 결합하는 단계를 더 포함하는 반도체 패키지 제조방법.
  14. 소정의 패턴이 형성된 제1 기판;
    상기 제1 기판의 일면에 플립칩 방식으로 실장되는 제1 칩;
    상기 제1 기판의 가장자리에 소정의 두께로 형성되는 지지부;
    가장자리가 상기 지지부에 안착되어 상기 제1 기판을 커버함으로써 상기 제1 기판과의 사이에 캐비티를 형성하며, 양면에 각각 소정의 패턴이 형성된 인터포저(interposer);
    상기 지지부 및 상기 인터포저를 관통하는 비아;
    상기 제1 기판과 대향하는 상기 인터포저의 일면에 실장되는 제2 칩;
    도전볼을 개재하여 상기 인터포저의 타면에 안착되는 제2 기판; 및
    상기 제2 기판에 실장되는 제3 칩을 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 인터포저는 산화된 금속층인 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 인터포저는 산화알루미늄(Al2O3)인 것을 특징으로 하는 반도체 패키지.
  17. 제14항에 있어서,
    상기 제1 기판에 실장되는 수동소자를 더 포함하는 반도체 패키지.
  18. 제14항에 있어서,
    상기 제1 기판의 타면에 형성되는 복수의 도전볼을 더 포함하는 반도체 패키지.
  19. 소정의 패턴이 형성된 제1 기판의 일면에 플립칩 방식으로 제1 칩을 실장하는 단계;
    산화금속층의 중앙부를 식각하여 캐비티를 형성하는 단계;
    상기 캐비티 내부에 제2 칩을 실장하는 단계;
    상기 산화금속층의 가장자리를 관통하도록 비아를 형성하는 단계;
    상기 제2 칩과 상기 제1 칩이 서로 대향하도록, 상기 산화금속층을 상기 제1 기판에 안착시키는 단계; 및
    제3 칩이 실장되는 제2 기판을 상기 산화금속층 상에 안착시키는 단계를 포함하는 반도체 패키지 제조방법.
  20. 제19항에 있어서,
    상기 산화금속층은 산화알루미늄(Al2O3)인 것을 특징으로 하는 반도체 패키지 제조방법.
  21. 제19항에 있어서,
    상기 제1 기판에 수동소자를 실장하는 단계를 더 포함하는 반도체 패키지 제조방법.
  22. 제19항에 있어서,
    상기 제1 기판의 타면에 복수의 도전볼을 결합하는 단계를 더 포함하는 반도체 패키지 제조방법.
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