KR20150096949A - 반도체 패키지 및 그의 형성방법 - Google Patents

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chip
semiconductor
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박진우
이종호
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Abstract

반도체 패키지가 개시된다. 반도체 패키지는 제1 패키지 기판, 상기 제1 패키지 기판 상에 배치된 제1 반도체 칩, 상기 제1 반도체 칩 상에 제공되고 상기 제1 반도체 칩에 중첩되는 칩 영역 및 상기 칩 영역에 인접한 연결 영역을 포함하고 상기 칩 영역에서 상기 제1 반도체 칩에 마주보는 함몰부를 갖는 제1 면과 상기 함몰부에 대향하는 돌출부를 갖는 제2 면을 포함하는 제2 패키지 기판, 및 상기 제2 패키지 기판 상에 배치된 제2 반도체 칩을 포함하고, 상기 제2 패키지 기판은 상기 칩 영역과 상기 연결 영역에서 동일한 두께를 갖는다.

Description

반도체 패키지 및 그의 형성방법{A SEMICONDUCTOR PACKAGE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 패키지 및 그의 형성방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판 상에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 그러나, 이러한 방법들은 전체 반도체 패키지의 두께가 두꺼워지도록 한다.
본 발명이 해결하고자 하는 일 과제는 패키지 온 패키지의 연결부재들 사이의 미세 피치의 구현이 가능한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 패키지 온 패키지의 연결부재들 사이의 미세 피치의 구현이 가능한 반도체 패키지 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 장치가 제공된다. 상기 장치는 제1 패키지 기판; 상기 제1 패키지 기판 상에 배치된 제1 반도체 칩; 상기 제1 반도체 칩 상에 제공되고, 상기 제1 반도체 칩에 중첩되는 칩 영역 및 상기 칩 영역에 인접한 연결 영역을 포함하고, 상기 칩 영역에서 상기 제1 반도체 칩에 마주보는 함몰부를 갖는 제1 면과 상기 함몰부에 대향하는 돌출부를 갖는 제2 면을 포함하는 제2 패키지 기판; 및 상기 제2 패키지 기판 상에 배치된 제2 반도체 칩을 포함하고, 상기 제2 패키지 기판은 상기 칩 영역과 상기 연결 영역에서 동일한 두께를 갖는다.
일 예로, 상기 제1 반도체 칩의 상부는 상기 함몰부 내로 삽입될 수 있다.
일 예로, 상기 제1 반도체 칩은 칩 범프들을 통하여 상기 제1 패키지 기판에 전기적으로 연결될 수 있다.
일 예로, 상기 장치는 상기 제1 패키지 기판 및 상기 제1 반도체 칩의 측면의 적어도 일부를 덮고, 상기 제1 반도체 칩의 상부면을 노출하는 몰딩막을 더 포함할 수 있다.
일 예로, 상기 몰딩막의 두께는 상기 연결 영역으로부터 상기 제1 반도체 칩으로 갈수록 두꺼워질 수 있다.
일 예로, 상기 제1 반도체 칩의 상부면은 상기 몰딩막의 상부면 보다 높을 수 있다.
일 예로, 상기 장치는 상기 연결 영역에 제공되어 상기 제1 패키지 기판과 상기 제2 패키지 기판을 전기적으로 연결하는 연결부재를 더 포함하고, 상기 전기 연결부의 상부면은 상기 제1 반도체 칩의 상부면보다 낮을 수 있다.
일 예로, 상기 제2 패키지 기판은 순차적으로 적층된 제1 금속층, 코어층, 및 제2 금속층을 포함할 수 있다.
일 예로, 상기 코어층은 변형이 가능한 고분자 수지를 포함할 수 있다.
반도체 패키지 형성방법이 제공된다. 상기 방법은 제1 반도체 칩이 배치된 제1 패키지 기판을 준비하고; 순차적으로 적층된 제1 금속층, 코어층, 및 제2 금속층을 포함하고, 균일한 두께를 갖고, 서로 대향하는 제1 면과 제2 면을 갖는 제2 패키지 기판을 준비하고; 상기 제2 패키지 기판을 변형하여, 상기 제1 면으로 돌출된 돌출부와 상기 돌출부에 대향되어 상기 제2 면에서 함몰된 함몰부를 형성하고; 그리고 상기 제1 반도체 칩이 상기 함몰부로 향하도록, 상기 제1 패키지 기판을 상기 제2 패키지 기판에 결합하는 것을 포함한다.
일 예로, 상기 제1 반도체 칩은 칩 범프들을 통하여 상기 제1 패키지 기판에 전기적으로 연결되도록 배치될 수 있다.
일 예로, 상기 코어층은 변형이 가능한 고분자 수지를 포함할 수 있다.
일 예로, 상기 제1 패키지 기판을 준비하는 것은: 상기 제1 패키지 기판 상에 상기 제1 반도체 칩을 배치하고; 그리고 상기 제1 패키지 기판 및 상기 제1 반도체 칩의 측면의 적어도 일부를 덮고, 상기 제1 반도체 칩의 상부면을 노출하는 몰딩막을 형성하는 것을 포함할 수 있다.
일 예로, 상기 제1 반도체 칩의 상부면은 상기 몰딩막의 상부면 보다 높을 수 있다.
본 발명의 개념에 따르면, 패키지 온 패키지에서 패키지들 사이 간격을 줄일 수 있다. 이에 따라 반도체 패키지의 전체 높이를 낮게 할 수 있다. 패키지 온 패키지의 연결부재들 사이의 미세 피치의 구현이 가능하다.
도 1 및 도 2는 본 발명의 일 실시예들에 따른 반도체 패키지를 나타낸 평면도들이다.
도 3 내지 도 9는 본 발명의 개념에 따른 반도체 패키지의 예들에 관한 것으로, 도 1 및 도 2의 I-I' 선에 따른 단면도들이다.
도 10은 본 발명의 다른 실시예들에 따른 반도체 패키지를 나타낸 평면도이다.
도 11은 본 발명의 다른 실시예들에 따른 반도체 패키지에 관한 것으로, 도 10의 II-II' 선에 따른 단면도이다.
도 12는 본 발명의 또 다른 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 또 다른 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 상부 패키지 기판의 제조 방법의 일 예를 나타낸 단면도들이다.
도 15a 내지 도 15d는 본 발명의 실시예들에 따른 상부 패키지의 제조 방법의 일 예를 나타낸 단면도들이다.
도 16a 내지 도 16e는 본 발명의 실시예들에 따른 하부 패키지에서의 하부 몰딩막을 형성하는 방법의 일 예를 나타낸 단면도들이다.
도 17은 본 발명의 개념에 따라, 하부 패키지와 상부 패키지를 결합하는 방법을 도시하는 단면도이다.
도 18은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 및 도 2는 본 발명의 일 실시예들에 따른 반도체 패키지를 나타낸 평면도들이다. 도 3은 본 발명의 개념에 따른 반도체 패키지의 일 예에 관한 것으로, 도 1 및 도 2의 I-I' 선에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지는 하부 패키지(100)와 하부 패키지(100) 상에 적층된 상부 패키지(200)를 포함할 수 있다. 반도체 패키지는 칩 영역(CR), 및 칩 영역(CR)에 인접한 연결 영역(IR)을 포함할 수 있다. 칩 영역(CR)은 반도체 칩들이 형성되는 영역으로, 반도체 패키지의 중앙에 배치될 수 있다. 연결 영역(IR)은 반도체 패키지의 가장자리에 배치될 수 있다.
하부 패키지(100)는 하부 패키지 기판(10) 상에 배치된 하부 반도체 칩(30), 하부 패키지 기판(10)과 하부 반도체 칩(30)을 전기적으로 연결하는 칩 범프들(22), 및 하부 패키지 기판(10) 상에 제공되어 하부 반도체 칩(30)을 덮는 하부 몰딩막(27)을 포함할 수 있다.
하부 패키지 기판(10)은 다층으로 구성된 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다. 하부 패키지 기판(10)은 복수 층의 절연막들(11)을 포함할 수 있다. 절연막들(11) 사이에 내부 배선들(미도시)이 배치될 수 있다. 연결 영역(IR)에서, 하부 패키지 기판(10)의 가장자리의 상부면에 하부 연결 패드들(17)이 배치될 수 있다. 칩 영역(CR)에서, 하부 패키지 기판(10)의 중앙의 상부면에 칩 패드들(24)이 배치될 수 있다. 하부 패키지 기판(10)의 하부면에 볼 랜드들(12)이 배치될 수 있다. 볼 랜드들(12) 각각에 외부 단자들(15)이 부착될 수 있다. 외부 단자들(15)은 반도체 패키지를 외부 장치(미도시)와 전기적으로 연결할 수 있다.
칩 패드들(24) 상에 하부 반도체 칩(30)이 배치될 수 있다. 하부 반도체 칩(30)의 하부면에 칩 범프들(22)이 부착될 수 있다. 칩 범프들(22)과 칩 패드들(24)이 접촉하여, 하부 반도체 칩(30)과 하부 패키지 기판(10)을 전기적으로 연결할 수 있다. 이와 같이, 하부 반도체 칩(30)은 플립 칩 공정으로 하부 패키지 기판(10) 상에 실장될 수 있다.
하부 반도체 칩(30)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다. 이와 달리, 하부 반도체 칩(30)의 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다.
하부 몰딩막(27)은 하부 패키지 기판(10) 상에 제공되어, 칩 범프들(22) 사이를 채울 수 있다. 하부 몰딩막(27)은 하부 반도체 칩(30)의 측면의 대부분을 덮을 수 있다. 하부 반도체 칩(30)의 상부면(30a)과 하부 반도체 칩(30)의 측면의 적어도 일부가 하부 몰딩막(27)에 의해 노출될 수 있다. 하부 반도체 칩(30)의 상부면(30a)은 하부 몰딩막(27)의 상부면(27a)보다 더 높게 위치할 수 있다. 즉, 하부 패키지 기판(10)의 상부면을 기준으로, 하부 반도체 칩(30)의 상부면(30a)의 높이(H1)은 하부 몰딩막(27)의 상부면(27a)의 높이(H2) 보다 클 수 있다. 하부 반도체 칩(30)은 하부 몰딩막(27)으로부터 돌출될 수 있다. 하부 몰딩막(27)의 두께는 연결 영역(IR)으로부터 하부 반도체 칩(30)으로 갈수록 두꺼워질 수 있다. 아울러, 하부 반도체 칩(30)의 측면에 인접하는 하부 몰딩막(27)의 상부면(27a)은 오목한 표면을 가질 수 있다.
연결 영역(IR)에서 하부 몰딩막(27)은 관통홀들(29)을 포함할 수 있다. 관통홀들(29)에 의해 하부 연결 패드들(17)이 노출될 수 있다. 관통홀들(29)의 하부는 관통홀들(29)의 상부보다 좁은 폭을 가질 수 있다. 다시 말해, 관통홀들(29)의 측벽은 테이퍼진 형태를 가질 수 있다.
상부 패키지(200)는 상부 패키지 기판(50), 상부 패키지 기판(50)의 상부면에 배치된 상부 반도체 칩들(70), 상부 패키지 기판(50)과 반도체 칩들(70)을 전기적으로 연결하는 본딩 와이어들(72), 및 상부 패키지 기판(50) 상의 상부 반도체 칩들(70)을 덮는 상부 몰딩막(80)을 포함할 수 있다.
상부 패키지 기판(50)은 제1 금속층(50a), 코어층(50b), 및 제2 금속층(50c)이 차례로 적층된 인쇄회로기판(PCB)일 수 있다. 제 1 금속층(50a)의 상부 및 제2 금속층(50c)의 아래에 실리콘층(미도시)이 더 적층될 수 있다. 제1 금속층(50a) 및 제2 금속층(50b)은 구리를 포함할 수 있다. 상세하게, 제1 금속층(50a) 및 제2 금속층(50c)은 동판 적층판(CopperClad Laminate)으로 형성된 구리 패턴을 포함할 수 있다. 코어층(50b)은 변형이 가능한 고분자 수지를 포함할 수 있다. 상세하게, 코어층(50b)은 고신율(high elongation)을 갖고, 충격에 강하며(high tonghness), 그리고 낮은 모듈러스(low modulus)을 갖는 물질로 형성될 수 있다. 코어층(50b)은 예를 들어, 폴리 이미드(poly-imide) 또는 액정 폴리머(liquid crystal polymer; LCP)를 포함할 수 있다.
상부 패키지 기판(50)은 칩 영역(CR)과 연결 영역(IR)을 포함할 수 있다. 칩 영역(CR)에서의 상부 패키지 기판(50)의 (하부 패키지 기판(10)으로부터의) 높이는 연결 영역(IR)에서의 것보다 높을 수 있다. 구체적으로, 칩 영역(CR)에서, 상부 패키지 기판(50)의 하부면(51a)은 위로 함몰되고, 상부 패키지 기판(50)의 상부면(51b)은 위로 돌출될 수 있다. 다시 말하면, 상부 패키지 기판(50)은 칩 영역(CR)에서 함몰부(52)를 갖는 하부면(51a) 및 함몰부(52)에 대향하는 돌출부(54)를 갖는 상부면(51b)을 포함할 수 있다. 함몰부(52)는 제1 반도체 칩(30)과 마주본다. 함몰부(52)는 제1 반도체 칩(30)과 마주보는 제1 주면(main surface, 52a) 및 제1 주면(52a)으로부터 연결 영역(IR)로 연장되는 제1 측면(52b)을 포함할 수 있다. 돌출부(54)는 제1 주면(52a)과 마주보는 제2 주면(main surface, 54a) 및 제2 주면(54a)으로부터 연결 영역(IR)로 연장되는 제2 측면(54b)을 포함할 수 있다. 함몰부(52)와 돌출부(54)는 서로 마주볼 수 있다. 제1 주면(52a)과 제2 주면(main surface, 54a), 제1 측면(52b)과 제2 측면(54b)은 서로 평행할 수 있다. 상세하게, 상부 패키지 기판(50)의 두께는 연결 영역(IR), 및 칩 영역(CR)에서 동일할 수 있다. 상부 패키지 기판(50)의 하부면(51a)은 제1 주면(52a) 및 제1 측면(52b)을 포함하고, 상부 패키지 기판(50)의 상부면(51b)은 제2 주면(54a) 및 제2 측면(54b)을 포함할 수 있다.
도 14c를 참조하면, 연결 영역(IR)에서의 하부면(51a)과 제1 주면(52a) 사이의 높이(d)는 대략 약 1mm 이하일 수 있다. 연결 영역(IR)에서의 하부면(51a)으로부터 제1 측면(52b)의 기울기(θ)는 0°보다 크고 90°보다 작거나 같을 수 있다. 제1 측면(52b)의 기울기와 제2 측면(54b)의 기울기는 동일할 수 있다.
다시 도 3을 참조하면, 연결 영역(IR)에서, 상부 패키지 기판(50)의 하부면(51a)에 상부 연결 패드들(62)이 배치될 수 있다. 상세하게, 상부 연결 패드들(62)은 상부 패키지 기판(50)의 연결 영역(IR)에 배치되고, 하부 연결 패드들(17)과 마주볼 수 있다. 칩 영역(CR)에서, 상부 패키지 기판(50)의 상부면(51b)에 와이어 패드들(64)이 배치될 수 있다. 상세하게, 와이어 패드들(64)은 상부 패키지 기판(50)의 제2 주면(54a) 상에 배치될 수 있다.
상부 반도체 칩들(70)은 상부 패키지 기판(50)의 칩 영역(CR)의 제2 주면(54a) 상에 배치될 수 있다. 상부 반도체 칩들(70)은 접착막들(73)에 의해 상부 패키지 기판(50) 상에 고정될 수 있다. 상부 반도체 칩들(70)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다. 이와 달리, 상부 반도체 칩들(70)의 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다. 상부 반도체 칩들(70) 상에 본딩 패드들(74)이 배치될 수 있다. 본딩 패드들(74)은 본딩 와이어(72)를 통해 와이어 패드들(64)과 연결될 수 있다. 이에 따라, 상부 반도체 칩들(70)은 상부 패키지 기판(50)과 전기적으로 연결될 수 있다.
상부 몰딩막(76)은 상부 패키지 기판(50) 및 상부 반도체 칩들(70)을 덮도록 형성될 수 있다.
하부 패키지(100) 상에 상부 패키지(200)가 적층되고, 하부 반도체 칩(30)의 상부는 상부 패키지 기판(50)의 함몰부(52) 내로 삽입될 수 있다. 하부 반도체 칩(30)의 상부면(30a) 및 하부 몰딩막(27)의 상부면(27a)은 상부 패키지 기판(50)의 하부면(51a)과 이격되어 배치되는 것으로 도시된다. 그러나, 이에 한정되는 것은 아니다. 도시된 것과는 달리, 하부 반도체 칩(30)의 상부면(30a) 및 하부 몰딩막(27)의 상부면(27a)은 상부 패키지 기판(50)의 하부면(51a)과 접촉될 수 있다.
관통홀들(29) 내에 하부 연결 패드들(17)과 상부 연결 패드들(62)을 연결하는 연결 부재들(25)이 배치될 수 있다. 연결 부재들(25)은 연결 영역(IR)에서 하부 패키지 기판(10)과 상부 패키지 기판(50) 사이에 배치될 수 있다. 도 1과 같이, 연결 부재들(25)은 평면적으로 보아 하부 반도체 칩(30) 및 상부 반도체 칩들(70)을 둘러싸도록 형성될 수 있다. 이와는 달리, 도 2와 같이, 연결 부재들(25)은 하부 반도체 칩(30) 및 상부 반도체 칩들(70)의 양측에서 서로 마주보도록 배치될 수 있다. 연결 부재들(25)은 하부 패키지(100)와 상부 패키지(200)를 전기적으로 연결할 수 있다.
본 발명의 개념에 따르면, 상부 패키지 기판(50)이 하부 반도체 칩(30)의 상부를 수용할 수 있는 함몰부(52)를 가짐에 따라, 패키지 온 패키지에서의 하부 패키지(100)와 상부 패키지(200) 사이 간격을 줄일 수 있다. 이에 따라, 반도체 패키지 전체의 높이를 낮게 할 수 있다. 나아가, 패키지 온 패키지의 연결 부재들(25)의 높이를 줄일 수 있다. 따라서, 패키지 온 패키지의 연결 부재들(25) 사이의 간격을 줄일 수 있다.
도 4는 본 발명의 개념에 따른 반도체 패키지의 일 예에 관한 것으로, 도 1 및 도 2의 I-I'선에 따른 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 4를 참조하면, 하부 몰딩막(27)에 노출된 하부 반도체 칩(30)과 하부 패키지 기판(50) 사이에 열 전달막(82)이 개재될 수 있다. 상세하게, 열 전달막(82)은 하부 반도체 칩(30)의 상부면(30a)과, 하부 반도체 칩(30)에 마주보는 상부 패키지 기판(50)의 함몰부(52)의 제1 주면(52a) 사이에 제공될 수 있다. 열 전달막(82)은 열 매개 물질(Thermal Interface Material, TIM)을 포함할 수 있다.
나아가, 상부 몰딩막(76) 상에 방열판(Heat Sink, 84)이 추가적으로 배치될 수 있다. 방열판(84)은 금속판일 수 있다. 방열판(84)은 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 주석(Sn), 또는 이들의 합금을 포함할 수 있다.
도 5는 본 발명의 개념에 따른 반도체 패키지의 일 예에 관한 것으로, 도 1 및 도 2의 I-I'선에 따른 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 5를 참조하면, 하부 몰딩막(27)은 평평한 상부면(27a)을 가지며, 하부 몰딩막(27)의 상부면(27a)과 하부 반도체 칩(30)의 상부면(30a)은 동일한 평면 상에 위치할 수 있다. 하부 몰딩막(27)의 상부면(27a)과 하부 반도체 칩(30)의 상부면(30a)이 서로 접촉하는 것으로 도시되지만, 이에 한정되는 것은 아니다.
도 6은 본 발명의 개념에 따른 반도체 패키지의 일 예에 관한 것으로, 도 1 및 도 2의 I-I'선에 따른 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 6을 참조하면, 하부 몰딩막(27)에 노출된 하부 반도체 칩(30)과 하부 패키지 기판(50) 사이에 열 전달막(82)이 개재될 수 있다. 상세하게, 열 전달막(82)은 하부 반도체 칩(30)의 상부면(30a)과, 하부 반도체 칩(30)에 마주보는 상부 패키지 기판(50)의 함몰부(52)의 제1 주면(52a) 사이에 제공될 수 있다. 열 전달막(82)은 열 매개 물질(Thermal Interface Material, TIM)을 포함할 수 있다.
나아가, 상부 몰딩막(76) 상에 방열판(Heat Sink, 84)이 추가적으로 배치될 수 있다. 방열판(84)은 금속판일 수 있다. 방열판(84)은 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 주석(Sn), 또는 이들의 합금을 포함할 수 있다.
도 7은 본 발명의 개념에 따른 반도체 패키지의 일 예에 관한 것으로, 도 1 및 도 2의 I-I'선에 따른 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 7을 참조하면, 하부 패키지 기판(10)과 하부 반도체 칩(30) 사이에 언더필 수지막(86)이 채워질 있다. 언더필 수지막(86)은 칩 범프들(22) 사이를 채울 수 있다. 언더필 수지막(86)은 하부 반도체 칩(30)의 상부면, 하부 반도체 칩(30)의 측면, 및 연결 부재들(25)은 노출할 수 있다. 도 3에서 설명된 하부 몰딩막(27)은 형성되지 않는다.
도 8은 본 발명의 개념에 따른 반도체 패키지의 일 예에 관한 것으로, 도 1 및 도 2의 I-I'선에 따른 단면도이다. 설명의 간결함을 위해, 도 7을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 8을 참조하면, 하부 반도체 칩(30)과 하부 패키지 기판(50)의 사이에 열 전달막(82)이 개재될 수 있다. 상세하게, 열 전달막(82)은 하부 반도체 칩(30)의 상부면(30a)과, 하부 반도체 칩(30)과 마주보는 상부 패키지 기판(50)의 함몰부(52)의 제1 주면(52a) 사이에 제공될 수 있다.
나아가, 상부 몰딩막(76) 상에 방열판(Heat Sink, 84)이 더 배치될 수 있다. 방열판(84)은 금속판일 수 있다. 방열판(84)은 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 주석(Sn), 또는 이들의 합금을 포함할 수 있다.
도 9는 본 발명의 개념에 따른 반도체 패키지의 일 예에 관한 것으로, 도 1 및 도 2의 I-I'선에 따른 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 9를 참조하면, 칩 영역(CR)에서, 제1 칩 패드들(24)이 하부 패키지 기판(10)의 상부면에 배치될 수 있다. 제1 칩 범퍼들(22)이 제1 칩 패드들(24) 상에 부착될 수 있다. 제1 하부 반도체 칩(30)이 제1 칩 범퍼들(22) 상에 배치될 수 있다. 제2 칩 패드들(26)이 제1 하부 반도체 칩(30)의 하부면 상에 형성될 수 있다. 제2 칩 패드들(26)은 도전성 물질로 형성될 수 있다. 제1 칩 범퍼들(22)은 제1 칩 패드들(24)과 제2 칩 패드들(26)을 연결할 수 있다.
관통 실리콘 비아들(Through Silicon Via, TSV)(32)이 제1 하부 반도체 칩(30)을 관통하여 제2 칩 패드들(26)과 전기적으로 연결될 수 있다. 관통 실리콘 비아들(32)은 제2 칩 패드들(26)과 직접 연결되지 않고, 제1 하부 반도체 칩(30) 내의 배선층(미도시)을 통해 연결될 수 있다.
관통 실리콘 비아들(32)은 적어도 하나의 금속을 포함할 수 있다. 관통 실리콘 비아들(32)은 예를 들어, 장벽 금속층(미도시) 및 장벽 금속층 상의 배선 금속층(미도시)을 포함할 수 있다. 장벽 금속층은 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN) 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다. 배선 금속층은 예를 들어, 알루미늄(Al), 금(Au), 베릴륨(Ba), 비스무스(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn) 및 지르코늄(Zr) 중 적어도 하나를 포함할 수 있다.
제1 하부 반도체 칩(30) 상에 제2 하부 반도체 칩(40)이 적층될 수 있다. 제2 하부 반도체 칩(40)은 제3 칩 패드들(28) 및 제2 칩 범프들(29)을 통해 제1 하부 반도체 칩(30)과 전기적으로 연결될 수 있다. 제3 칩 패드들(28)은 제1 하부 반도체 칩(30)의 상부면에 형성되고 관통 실리콘 비아들(32)과 접촉할 수 있다. 제2 칩 범프들(29)은 제3 칩 패드들(28)과 제2 하부 반도체 칩(40) 사이에 배치될 수 있다. 제3 칩 패드들(28) 및 제2 칩 범프들(29)은 도전성 물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Ti) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
제1 하부 반도체 칩(30)은 로직 소자일 수 있다. 예를 들어, 제1 하부 반도체 칩(30)은 마이크로 프로세서(micro-processor) 또는 어플레이케이션 프로세서(application processor)일 수 있다. 제2 하부 반도체 칩(40)은 메모리 소자일 수 있다.
제 1 하부 반도체 칩(30) 및 제2 하부 반도체 칩(40)은 하부 몰딩막(27)에 의해 덮일 수 있다. 하부 몰딩막(27)은 평평한 상부면(27a)을 가지고, 제2 하부 반도체 칩(40)의 상부면(40a)이 노출되도록 형성될 수 있다. 하부 몰딩막(27)의 상부면(27a)과 제2 하부 반도체 칩(40)의 상부면(40a)은 동일한 평면 상에 위치할 수 있다.
제2 하부 반도체 칩(40)과 상부 패키지 기판(50)의 함몰부(52) 사이에 열 전달막(82)이 개재될 수 있다.
도 10은 본 발명의 다른 실시예들에 따른 반도체 패키지를 나타낸 평면도이다. 도 11은 본 발명의 다른 실시예에 따른 반도체 패키지에 관한 것으로, 도 10의 II-II'선에 따른 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 10 및 도 11을 참조하면, 칩 영역(CR)은 반도페 패키지의 일측에 배치될 수 있다. 전술한 일 실시예들에서의 칩 영역(CR)의 배치 또한 이와 유사할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 12를 참조하면, 다른 하부 패키지(310)가 실장된 인쇄회로보드(300) 상에 상부 패키지(200)가 실장될 수 있다.
인쇄회로보드(300) 상에는 회로 패턴들(미도시), 도금 인입선들(미도시) 및 다른 하부 패키지(310)의 외부 단자들과 접촉하는 패드부들(미도시)이 형성될 수 있다. 인쇄회로보드(300) 상에 회로 패턴들, 도금 인입선들 및 패드부들의 일부를 덮는 절연막이 적층될 수 있다.
다른 하부 패키지(310)는 패키지 온 패키지(Package on Package), 칩 온 패키지(Chip on Package), 시스템 온 패키지(System on Package) 및 웨이퍼 레벨 패키지(Wafer level Pakage) 중 어느 하나일 수 있으며, 이에 한정하지 않는다.
상부 패키지 기판(50)의 하부면 상에 형성된 연결 단자들(62)이 인쇄회로보드(300) 상의 패드부들(67)과 연결되어, 상부 패키지(200)는 인쇄회로보드(300) 상에 직접 실장될 수 있다. 상부 패키지(200)는 인쇄회로보드(300)와 직접적으로 연결될 수 있다. 다른 하부 패키지(310)는 상부 패키지(200)의 함몰부(52) 내로 삽입되도록 배치될 수 있다.
도 13을 참조하면, 상부 패키지(200)의 함몰부(52) 상에 복수 개의 수동 소자들(69)이 배치될 수 있다. 상세하게, 수동 소자들(69)은 함몰부(52)의 제1 주면(52a) 상에 부착될 수 있다. 수동 소자들(69)은 칩 커패시터, 칩 저항(chip resistor), 또는 인덕터(inductor)일 수 있다. 칩 커패시터는 디커플링 커패시터(decoupling capacitor)일 수 있다. 수동 소자들(69)은 능동 소자인 반도체 칩의 신소 처리 속도를 높이거나, 필터링 기능을 수행할 수 있다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 상부 패키지 기판(50)의 제조 방법의 일 예를 나타낸 단면도들이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 14a를 참조하면, 제1 하부 금형(601) 및 제1 상부 금형(603)을 준비한다. 제1 하부 금형(601)의 중심부는 돌출될 수 있다. 제1 상부 금형(603)의 중심부는 함몰될 수 있다. 제1 하부 금형(601)의 돌출부(601a)와 제1 상부 금형(603)의 함몰부(603a)는, 제1 하부 금형(601)과 제1 상부 금형(603)이 서로 맞물릴 수 있도록 형성될 수 있다.
제1 하부 금형(601) 및 제1 상부 금형(603) 사이에 상부 패키지 기판(50)을 제공한다. 상부 패키지 기판(50)은 차례로 적층된 제1 금속층(50a), 코어층(50b), 및 제2 금속층(50c)을 포함할 수 있다. 코어층(50b)은 고신율(high elongation)이고, 충격에 강하며(high tonghness), 그리고 낮은 모듈러스(low modulus)를 갖는 물질을 포함할 수 있다. 코어층(50b)은 예를 들어, 폴리 이미드(poly-imide) 또는 액정 폴리머(liquid crystal polymer; LCP)를 포함할 수 있다.
도 14b를 참조하면, 고온에서, 제1 하부 금형(601) 및 제1 상부 금형(603)에 압력을 가하여 상부 패키지 기판(50)을 누른다. 이에 따라, 제1 하부 금형(601)과 제1 상부 금형(603) 사이에 개재된 상부 패키지 기판(50)은, 제1 하부 금형(601) 및 제1 상부 금형(603)의 표면 형태에 따라 변형될 수 있다.
도 14c를 참조하면, 제1 하부 금형(601) 및 제1 상부 금형(603)을 분리하여, 함몰부(52)와 돌출부(54)를 갖는 상부 패키지 기판(50)을 형성할 수 있다.
도 15a 내지 도 15d는 본 발명의 실시예들에 따른 상부 패키지(200)의 제조 방법의 일 예를 나타낸 단면도들이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 15a를 참조하면, 제2 하부 금형(605)과 제2 상부 금형(607)을 준비한다. 제2 하부 금형(605)은 그의 중앙에 돌출부(605a)를 포함할 수 있다. 제2 상부 금형(607)은 그의 중앙에 함몰부(607a)를 포함할 수 있다. 제2 하부 금형(605)의 돌출부(605a)와 제2 상부 금형(607)의 함몰부(607a)의 형태는 다를 수 있다. 제2 상부 금형(607)의 함몰부(607a)의 깊이(D1)는 제2 하부 금형(605)의 돌출부의 높이(D2)보다 클 수 있다. 제2 상부 금형(607)의 함몰부(607a)의 폭(W1)은 제2 하부 금형(605)의 돌출부(605a)의 폭(W2)보다 클 수 있다.
마주보는 제2 하부 금형(605)과 제2 상부 금형(607) 사이에 상부 패키지(200)를 제공한다. 상세하게, 상부 패키지(200)는 제2 하부 금형(605) 상에 배치되고, 제2 상부 금형(607)과는 수직적으로 이격될 수 있다.
상부 패키지(200)는 상부 패키지 기판(50), 상부 패키지 기판(50)의 상부면에 배치된 상부 반도체 칩들(70), 및 상부 패키지 기판(50)과 반도체 칩들(70)을 연결하는 본딩 와이어들(72)을 포함할 수 있다.
상부 패키지 기판(50)은 제1 금속층(50a), 코어층(50b), 및 제2 금속층(50c)이 차례로 적층된 인쇄회로기판(PCB)일 수 있다. 제 1 금속층(50a)의 상부 및 제2 금속층(50c)의 아래에 실리콘층(미도시)이 더 적층될 수 있다. 제1 금속층(50a) 및 제2 금속층(50b)은 구리를 포함할 수 있다. 상세하게, 제1 금속층(50a) 및 제2 금속층(50c)은 동판 적층판(CopperClad Laminate)으로 형성된 구리 패턴을 포함할 수 있다. 코어층(50b)은 변형이 가능한 고분자 수지를 포함할 수 있다. 상세하게, 코어층(50b)은 고신율(high elongation)을 갖고, 충격에 강하며(high tonghness), 그리고 낮은 모듈러스(low modulus)을 갖는 물질로 형성될 수 있다. 코어층(50b)은 예를 들어, 폴리 이미드(poly-imide) 또는 액정 폴리머(liquid crystal polymer; LCP)를 포함할 수 있다.
상부 반도체 칩들(70)은 접착막들(73)에 의해 상부 패키지 기판(50) 상에 고정될 수 있다. 상부 반도체 칩들(70)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다.
제2 상부 금형(607)과 상부 패키지(200) 사이로 몰딩 수지(76a)를 공급한다.
도 15b 및 도 15c를 참조하면, 제2 상부 금형(607)이 상부 패키지(200)에 닫도록 한다. 몰딩 수지(76a)가 상부 패키지(200) 상에 형성되어, 상부 반도체 칩들(70)을 덮는다.
고온에서, 제2 하부 금형(605) 및 제2 상부 금형(607)에 압력을 가하여 상부 패키지 기판(50)을 누른다. 이에 따라, 제2 하부 금형(603)과 제2 상부 금형(607) 사이에 개재된 상부 패키지 기판(50)은, 제2 하부 금형(605)의 표면 형태에 따라 변형될 수 있다.
도 15d를 참조하면, 제2 하부 금형(605) 및 제2 상부 금형(607)을 분리하여, 함몰부(52)와 돌출부(54)를 갖는 상부 패키지 기판(50), 및 상부 패키지 기판(50) 상의 상부 몰딩막(76)을 포함하는 상부 패키지(200)를 형성할 수 있다.
도 16a 내지 도 16d는 본 발명의 실시예들에 따라, 하부 패키지(100)의 하부 몰딩막(27)을 형성하는 방법의 일 예를 나타낸 단면도들이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 16a를 참조하여, 하부 패키지(100)가 준비된다. 하부 패키지(100)는 하부 패키지 기판(10) 상에 배치된 하부 반도체 칩(30), 칩 범프들(22), 칩 패드들(24), 하부 연결 패드들(17), 제1 예비 연결 부재들(25a), 및 외부 단자들(15)을 포함할 수 있다.
도 16b를 참조하여, 하부 패키지(100)가 하부 플레이트(91) 상에 배치될 수 있다. 하부 패키지(100) 상에 상부 플레이트(92)가 배치될 수 있다. 하부 플레이트(91)와 상부 플레이트(92)는 서로 마주보도록 배치될 수 있다. 상부 플레이트(92)의 하부면에는 신축 부재(93)가 부착될 수 있다. 신축 부재(93)는 고무판일 수 있다.
도 16c 및 도 16d를 참조하여, 하부 플레이트(91)와 상부 플레이트(92) 사이로 하부 패키지(100)를 덮도록 몰딩 수지를 제공할 수 있다. 고온에서, 하부 플레이트(91)와 상부 플레이트(92)에 압력을 인가하여, 하부 몰딩막(27)을 형성한다. 하부 몰딩막(27)의 상부면(27a)은 신축 부재(83)의 변형에 의한 형상을 가질 수 있다. 하부 몰딩막(27)의 상부면(27a)은 하부 패키지(100)의 하부 반도체 칩(30)에 인접할수록 높아진다. 하부 반도체 칩(30)의 상부면(30a)에는 신축 부재(93)이 접촉하므로, 하부 몰딩막(27)이 형성되지 않을 수 있다.
도 16e를 참조하여, 하부 몰딩막(27)에 하부 연결 패드들(17)을 노출하는 관통홀들(29)이 형성될 수 있다. 관통홀들(29)은 레이저에 의하여 형성될 수 있다.
이후, 도 17을 참조하여, 도 15d의 상부 패키지(200)의 하부면에 상부 연결 패드들(62) 및 제2 예비 연결부재들(25b)이 형성될 수 있다. 도 16e를 참조하여 설명된 하부 패키지(100)와 상부 패키지(200)를 서로 인접하게 배치하여, 도 3을 참조하여 설명된 반도체 패키지가 형성될 수 있다.
이와는 달리, 도 14c를 참조하여 설명된 상부 패키지 기판(50) 상에 상부 반도체 칩들(70)을 실장하여 상부 패키지(200)를 형성하고, 이를 도 16e를 참조하여 설명된 하부 패키지(100) 상에 배치하여, 도 3을 참조하여 설명된 반도체 패키지가 형성될 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 장치들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 18은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다. 도 18을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 패키지 기술로 제조될 수 있다. 나아가, 본 발명의 기술에 따라, 컨트롤러(1110)와 기억 장치(1130, memory device)가 하나의 반도체 패키지로 제조될 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 메모리 시스템(1200)은 기억 장치(1210)를 포함한다. 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 시스템(1200)은 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 패키지 기술로 형성될 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 시스템(1200)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(1200)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 시스템(1200)은 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 20은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20은 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판 상에 배치된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 제공되고, 상기 제1 반도체 칩에 중첩되는 칩 영역 및 상기 칩 영역에 인접한 연결 영역을 포함하고, 상기 칩 영역에서 상기 제1 반도체 칩에 마주보는 함몰부를 갖는 제1 면과 상기 함몰부에 대향하는 돌출부를 갖는 제2 면을 포함하는 제2 패키지 기판; 및
    상기 제2 패키지 기판 상에 배치된 제2 반도체 칩을 포함하고,
    상기 제2 패키지 기판은 상기 칩 영역과 상기 연결 영역에서 동일한 두께를 갖는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 반도체 칩의 상부는 상기 함몰부 내로 삽입되는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제1 반도체 칩의 상부면은 상기 제2 패키지 기판으로부터 이격되고,
    상기 제1 반도체 칩의 상부면 상에 제공되어, 상기 함몰부로 삽입되고 상기 제2 패키지 기판에 접촉하는 열 전달막을 더 포함하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제1 패키지 기판 및 상기 제1 반도체 칩의 측면의 적어도 일부를 덮고, 상기 제1 반도체 칩의 상부면을 노출하는 몰딩막을 더 포함하는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 몰딩막의 두께는 상기 연결 영역으로부터 상기 제1 반도체 칩으로 갈수록 두꺼워지는 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 연결 영역에 제공되어 상기 제1 패키지 기판과 상기 제2 패키지 기판을 전기적으로 연결하는 연결부재를 더 포함하고,
    상기 전기 연결부의 상부면은 상기 제1 반도체 칩의 상부면보다 낮은 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 제2 패키지 기판은 순차적으로 적층된 제1 금속층, 코어층, 및 제2 금속층을 포함하고, 상기 코어층은 변형이 가능한 고분자 수지를 포함하는 반도체 패키지.
  8. 제1 반도체 칩이 배치된 제1 패키지 기판을 준비하고;
    순차적으로 적층된 제1 금속층, 코어층, 및 제2 금속층을 포함하고, 균일한 두께를 갖고, 서로 대향하는 제1 면과 제2 면을 갖는 제2 패키지 기판을 준비하고;
    상기 제2 패키지 기판을 변형하여, 상기 제1 면으로 돌출된 돌출부와 상기 돌출부에 대향되어 상기 제2 면에서 함몰된 함몰부를 형성하고; 그리고
    상기 제1 반도체 칩이 상기 함몰부로 향하도록, 상기 제1 패키지 기판을 상기 제2 패키지 기판에 결합하는 것을 포함하는 반도체 패키지 형성방법.
  9. 청구항 8에 있어서,
    상기 코어층은 변형이 가능한 고분자 수지를 포함하는 반도체 패키지 형성방법.
  10. 청구항 8에 있어서,
    상기 제1 패키지 기판을 준비하는 것은:
    상기 제1 패키지 기판 상에 상기 제1 반도체 칩을 배치하고; 그리고
    상기 제1 패키지 기판 및 상기 제1 반도체 칩의 측면의 적어도 일부를 덮고, 상기 제1 반도체 칩의 상부면을 노출하는 몰딩막을 형성하는 것을 포함하고,
    상기 제1 반도체 칩의 상부면은 상기 몰딩막의 상부면 보다 높은 반도체 패키지 형성방법.


KR1020140017879A 2014-02-17 2014-02-17 반도체 패키지 및 그의 형성방법 KR20150096949A (ko)

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