TWI556324B - 堆疊式半導體封裝、包含該堆疊式半導體封裝的半導體裝置以及該堆疊式半導體封裝的製造方法 - Google Patents

堆疊式半導體封裝、包含該堆疊式半導體封裝的半導體裝置以及該堆疊式半導體封裝的製造方法 Download PDF

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TWI556324B TW100135759A TW100135759A TWI556324B TW I556324 B TWI556324 B TW I556324B TW 100135759 A TW100135759 A TW 100135759A TW 100135759 A TW100135759 A TW 100135759A TW I556324 B TWI556324 B TW I556324B
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權興奎
李秀昶
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三星電子股份有限公司
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Description

堆疊式半導體封裝、包含該堆疊式半導體封裝的半導體裝置以及該堆疊式半導體封裝的製造方法 【相關專利申請案之交叉參考】
本申請案主張2010年10月14日於韓國智慧財產局申請之韓國專利申請案第10-2010-0100327號之權益，該專利申請案之全部揭露內容以引用方式併入本案。
發明概念是有關於半導體裝置。發明概念特別是有關於堆疊型半導體封裝及堆疊型半導體封裝的製造方法。
許多的現代電子裝置越是小型精巧及多功能越受歡迎。因此，越來越需要更小、更薄以及更輕的半導體封裝，並且需要在預定空間內具有更高容量(例如資料儲存容量)的半導體晶片。然而，在一定的空間內半導體晶片可具有多少容量有其限制。因此，包含堆疊式半導體晶片或堆疊式半導體晶片封裝(例如層疊封裝(package on package,POP))之堆疊式半導體封裝(stacked semiconductor packages)正被積極地開發。
根據發明概念的一方面，提供一種堆疊式半導體封裝，包括：第一半導體封裝；第二半導體封裝；以及多個接點(connections)，其電性連接第一半導體封裝與第二半導體封裝且其中至少一部分接點具有不同的高度。第一半導體封裝包括第一封裝基板以及安裝在第一封裝基板上的第一半導體晶片。第一封裝基板具有構成其外部週邊區域之 橫向的第一邊及第二邊，且其中第一邊比第二邊長。第二半導體封裝包括第二封裝基板以及安裝在第二封裝基板上的第二半導體晶片。上述接點沿著包含第一邊及第二邊的第一封裝基板的外部週邊區域配置於第一半導體晶片的外面。上述接點的第一群沿著第一封裝基板的較長第一邊配置且沿著較長第一邊彼此相隔，並且這些接點的高度從較長第一邊的中心到外圍區域變化。
根據發明概念的另一方面，提供一種半導體裝置，包括：主機板；多個外部接觸電極，配置在主機板上；第一半導體封裝；第二半導體封裝；以及接點，其電性連接第一半導體封裝與第二半導體封裝且其中至少一部分具有不同的高度。第一半導體封裝包括第一封裝基板以及安裝在第一封裝基板上的第一半導體晶片。第一封裝基板具有構成其外部週邊區域之橫向的第一邊及第二邊，並且其中第一邊比第二邊長。第二半導體封裝包括第二封裝基板以及安裝在第二封裝基板上的第二半導體晶片。上述接點沿著包含第一邊及第二邊的第一封裝基板的外部週邊區域配置在第一半導體晶片的外面。上述接點的第一群沿著第一封裝基板的較長第一邊配置且沿著較長第一邊彼此相隔，並且這些接點的高度從較長第一邊的中心到外圍區域變化。
根據本發明的另一方面，提供一種堆疊式半導體封裝的製造方法，此方法包括：提供第一半導體封裝，包含第一封裝基板以及安裝在第一封裝基板上的第一半導體晶片；提供第二半導體封裝，包含第二封裝基板以及安裝在 第二封裝基板上的第二半導體晶片；在半導體晶片外面的第一封裝基板頂面的外圍區域與對應於此外圍區域的第二封裝基板區域之間形成多個連接部分，其中在連接部分當中，沿著第一封裝基板的較長邊所配置之連接部分的高度從較長邊的中心到外圍區域逐漸改變；以及熱處理連接部分以便在第一半導體封裝上堆疊第二半導體封裝。
一種堆疊式半導體封裝的製造方法，此方法包括：提供第一半導體封裝，包含第一封裝基板以及安裝在第一封裝基板上的第一半導體晶片；提供第二半導體封裝，包含第二封裝基板以及安裝在第二封裝基板上的第二半導體晶片；形成堆疊，其中第一半導體封裝及第二半導體封裝以第一封裝基板的頂面面對第二封裝基板的底面的方式並列；以及提供多個接點，其中位於第一半導體晶片外面的第一封裝基板頂面的外圍區域與對齊堆疊中的外圍區域之第二封裝基板的底面區域之間的至少一部分具有不同的高度，接著熱處理接點以便將第二半導體封裝固定在第一半導體封裝。尤其，上述接點的第一群沿著第一封裝基板的較長第一邊配置且沿著較長第一邊彼此相隔，並且第一群的接點的高度從第一封裝基板的較長第一邊的中心到外圍區域變化。
從以下結合隨附圖式所描述之發明概念的實施方式可以更清楚地瞭解發明概念。
以下將參考附圖更完整地說明發明概念之各種實施 例及實施例的實例。在圖中，為了清楚起見可能誇大以剖面呈現之元件、分層以及區域的大小及相對大小。尤其，半導體裝置及其製程期間所製造的中間結構之剖面圖是示意圖，因而出現於不同剖面圖的相同元件未必前後一致地繪示。並且，所有圖面的相同參考數字(包含使用上標的參考數字)用以表示相同元件。
須知當一元件或分層稱為「位於」或「連接」另一元件或分層時，其可能直接位於或直接連接此另一元件或分層，或者可能存在中介的元件或分層。相反地，當一元件或分層稱為「直接位於」或「直接連接」另一元件或分層時，不存在中介的元件或分層。
在此所使用之用以說明發明概念的特定例子或實施例的其他術語僅適用於其上下文。例如，當術語「包括」在本說明書中使用時表示存在所述之特徵或製程，但不排除存在或附加其他的特徵或製程。例如，當術語金屬互連部分(metal interconnection portion)在此使用時可能表示由導電線路、引線、焊墊及/或墊片所構成的圖案化金屬層，如同任何所屬技術領域中具有通常知識者所理解。
並且，例如「上方」及「下方」之空間關係術語用以說明圖中所繪示之一元件及/或特徵與另一元件及/或特徵的關係。因此，此空間關係術語可應用於與圖中所繪示之方位不同的方位。雖然，為了便於說明，顯然所有此種空間關係術語是指圖中所繪示之方位，然其未必侷限於發明概念的實施例，其在使用時可假定不同於那些圖中所繪示 之方位。此外，術語「頂」或「底」在用以說明一表面時可能不是指圖中所繪示之方位而可能是指其相對於另一元件或分層之配置，這將由繪圖及文字說明的上下文清楚得知。例如，配置於基板上的電極墊(electrode pad)的「頂」面可能是指電極墊的表面朝向遠離基板的方向，縱使此「頂」面在圖中所繪示之方位朝下因而是所繪示之方位的最低表面。
現在將參考圖1詳細地說明依照發明概念之堆疊式半導體封裝1的第一實施例。
堆疊式半導體封裝1包括下方半導體封裝10、上方半導體封裝20以及多個接點30。上方半導體封裝20經由接點30堆疊在下方半導體封裝10上。注意，為了方便起見，圖1繪示依照發明概念之下方半導體封裝10及上方半導體封裝20的理想化形狀，例如在下方半導體封裝10及上方半導體封裝20中沒有任何翹曲度(warpage)。
下方半導體封裝10包括例如下方封裝基板11、金屬互連部分12、保護部分13、第一半導體晶片14、導電凸塊(conductive bumps)15、成型構件(molding member)16以及外部接觸電極17。
下方封裝基板11可具有已知厚度的長方形平板形狀以便具有頂面111及底面112，並且可由絕緣材料構成。就後者而言，下方封裝基板11可由習知之硬樹脂(stiff resin)、感光液態介電質(photosensitive liquid dielectric)、感光乾膜介電質(photosensitive dry-film dielectric)、乾式 (熱固化)柔性聚醯亞胺薄膜(dry(thermally cured)flexible polyimide film)、熱固性液態介電質(thermally cured liquid dielectric)、樹脂塗佈銅箔(resin-coated copper foil,RCC)、熱塑性塑膠(thermoplastic)或柔性樹脂(flexible resin)構成。另一方面，下方封裝基板11可以是陶瓷。然而，這些材料只是舉例說明。
金屬互連部分12包括位於下方封裝基板11的頂面111上的第一電極墊121以及位於下方封裝基板11的底面112上的第二電極墊122。雖然未繪示，但是第一電極墊121將經由在下方封裝基板11內延伸/穿過下方封裝基板11的導孔(vias)電性連接第二電極墊122。並且，可配置至少一層內部互連層(inner interconnection layer)於在下方封裝基板11內且連接上述導孔以導引訊號從第一電極墊121到第二電極墊122，反之亦然。
金屬互連部分12，亦即電極墊121及122，可由鋁或銅構成。此外，金屬互連部分12的主要暴露表面可鍍錫(Sb)、金(Au)、鎳(Ni)或鉛(Pb)。如同所屬技術領域所周知，金屬互連部分12的形成方式可能是藉由鑄造、製成薄板或電鍍在下方封裝基板11的頂面111(及底面112)上形成金屬層，然後藉由蝕刻金屬層來圖案化金屬層。
保護部分13可包括覆蓋下方封裝基板11的頂面111之第一保護層131以及覆蓋下方封裝基板11的底面112之第二保護層132。保護部分13的每一層可由絕緣材料構成。例如，保護部分13的每一層可由利用光微影技術圖案 化的焊料光阻(solder photoresist)構成。
第一保護層131只暴露每一個第一電極墊121的上方表面的中心區域。同樣地，第二保護層132只暴露每一個第二電極墊122的上方表面的中心區域。由基板11、電極墊121及122以及保護層131及132所構成的結構稱為阻焊層限定(solder mask defined,SMD)互連線基板。圖9至圖12所繪示之堆疊式半導體封裝包括此種阻焊層限定(SMD)類型互連線基板。
然而，保護部分13的保護層可暴露每一個第一電極墊121及每一個第二電極墊122的全部上方表面。如此構成的結構稱為非阻焊層限定(non-solder mask defined,NSMD)互連線基板。圖13至圖16所繪示之堆疊式半導體封裝包括非阻焊層限定(NSMD)互連線基板。
再度參照圖1，第一半導體晶片14包括例如光電裝置、邏輯裝置、通訊裝置、數位訊號處理器或系統整合晶片(system-on-chip)。在所繪示之例子中，第一半導體晶片14安裝在下方封裝基板11的頂面111的中心區域上。然而，第一半導體晶片14也可安裝在下方封裝基板11的底面112上。
並且，在所繪示之例子中，第一半導體晶片14利用覆晶方法安裝在第一封裝基板11上。然而，第一半導體晶片14也可藉由打線接合安裝在第一封裝基板11上。作為另一選擇，第一半導體晶片14可嵌入下方封裝基板11，在此情況下可最小化下方半導體封裝10的厚度。
並且，在所繪示之例子中，下方半導體封裝10只具有一個半導體晶片。然而，下方半導體封裝10可具有互相堆疊的兩個或更多個半導體晶片。在這種情況下，例如其中一個半導體晶片可以是邏輯裝置而另一個半導體晶片則可以是中央處理器(central processing unit,CPU)裝置。
導電凸塊15將插入下方封裝基板11的頂面111與第一半導體晶片14之間，並且電性連接下方封裝基板11與第一半導體晶片14。尤其，形成於第一半導體晶片14上的接觸墊(未繪示)是配置成面對下方封裝基板11的頂面111，並且第一半導體晶片14的接觸墊分別經由導電凸塊15電性連接形成於下方封裝基板11的頂面111上的黏結指(bonding fingers)或焊墊(bonding pads)(未繪示)。
成型構件16可藉由例如環氧模造物(epoxy molding compound,EMC)之絕緣樹脂形成於下方封裝基板11的頂面111上，以便保護導電凸塊15及接點30。尤其，成型構件16填充第一半導體晶片14與下方封裝基板11的頂面111之間的空間，以便保護第一半導體晶片14與導電凸塊15之間的電觸點。並且，成型構件16可覆蓋第一半導體晶片14的側面及接點30的側面。
在本實施例中，成型構件16並未延伸至第一半導體晶片14的上方表面之上。亦即，第一半導體晶片14的上方表面將暴露。因此，堆疊式半導體封裝1可擁有優良的結構、電性以及物理特性。例如，堆疊式半導體封裝1可具有優良的散熱特性，且可以較薄。因此，堆疊式半導體 封裝1可抗翹曲(warping)或扭曲，使得下方封裝基板11及第一半導體晶片14保持非常平坦。此外，可直接施加物理壓力於第一半導體晶片14，亦即未經由成型構件16來施加。因此，本實施例促進柵格陣列技術或多層成型技術的使用。
外部接觸電極17可以是焊料球、焊料凸塊或焊料膏，並且可排列成柵格陣列使得下方半導體封裝具有球柵陣列(ball grid array,BGA)封裝的形狀。在任一種情況下，外部接觸電極17分別形成於第二電極墊122上，並且是下方半導體封裝10藉以安裝或配置在母基板(mother substrate)或另一個半導體封裝上的手段。就此而言，可執行例如波焊製程或回流焊接製程之高溫熱處理製程，以便經由外部接觸電極17接合第二電極墊122與主機板或另一個半導體封裝。
這實施例的上方半導體封裝20的例子具有上方封裝基板21、金屬互連部分22、保護部分23、第二半導體晶片24、黏著層25、焊墊26、連結線(bonding wires)27以及成型構件28。在這方面上方半導體封裝20的結構類似於下方半導體封裝10的結構，因此可參考先前的說明，但是以下也將更詳細地說明上方半導體封裝20的某些部分/組成元件。
上方封裝基板21可以是由絕緣材料構成的長方形平板以便具有頂面211及下方表面212。
金屬互連部分22包括形成於上方封裝基板21的頂面 211上之第一電極墊221以及形成於上方封裝基板21的底面212上之第二電極墊222。雖然未繪示，但是第一電極墊221可經由通過上方封裝基板21的導孔電性連接第二電極墊222。此外，可配置用以電性連接第一電極墊221與第二電極墊222之至少一層內部互連層於上方封裝基板內。
保護部分23由絕緣材料構成以保護金屬互連部分22，並且在這例子中包括覆蓋上方封裝基板21的頂面211之第一保護層231以及覆蓋上方封裝基板21的底面212之第二保護層232。並且，在本實施例中，第一保護層231只暴露每一個第一電極墊221的上方表面的中心區域，而第二保護層232只暴露每一個第二電極墊222下方表面的中心區域。然而，保護部分23可暴露每一個第一電極墊221及第二電極墊222的全部上方表面。
第二半導體晶片24可以是揮發性記憶體裝置，例如動態隨機存取記憶體(dynamic random access memory,DRAM)或靜態隨機存取記憶體(static random access memory,SRAM)，或是非揮發性記憶體裝置，例如快閃記憶體。並且，在所繪示之例子中，上方半導體封裝20只具有一個第一半導體晶片。然而，上方半導體封裝20可包括兩個或更多個互相堆疊的半導體晶片。
並且，在所繪示之例子中，第二半導體晶片24安裝在上方封裝基板21的頂面211的中心區域上，且藉由黏著層25予以固定。然而，第二半導體晶片24也可安裝在上 方封裝基板21的底面212上。
並且，在所繪示之例子中，第二半導體晶片24藉由打線接合安裝在上方封裝基板21上。尤其，焊墊26形成於第二半導體晶片24的頂面上，並且焊墊26分別經由連結線27電性連接第一電極墊221。然而，第二半導體晶片24也可藉由覆晶接合安裝在上方封裝基板21上。作為另一選擇，第二半導體晶片24可嵌入上方封裝基板21，在此情況下可最小化上方半導體封裝20的厚度。
成型構件28形成於上方封裝基板21的上方表面211上，以便保護第二半導體晶片24、黏著層25、焊墊26以及連結線27。為此，成型構件28可由絕緣樹脂構成，例如環氧模造物(EMC)。
圖2是與圖1的堆疊式半導體封裝相對應的堆疊式半導體封裝(然其並未應用本發明的觀念)所展示之參考表面的翹曲度的曲線圖，這是當相對應的堆疊式半導體封裝的上方封裝與下方封裝互相連接時在對應於接點30的接點上執行回流焊接製程所導致的結果。在這方面，回流焊接製程導致相對應的下方半導體封裝由於下方封裝基板與其成型構件之間的不同熱膨脹係數(coefficients of thermal expansion,CTE)可能翹曲。同樣地，相對應的上方半導體封裝由於上方封裝基板與其成型構件之間的不同熱膨脹係數(CTE)可能翹曲。
在圖2的曲線圖中，沿著X軸的點代表回流焊接製程期間的溫度(以℃為單位)且沿著Y軸的點代表所發生的翹 曲度(以微米(μm)為單位)。並且，曲線「PKG1」繪示回流焊接製程所導致之與下方半導體封裝10相對應的下方半導體封裝的翹曲度，亦即下方半導體封裝的「回流焊接曲線圖(reflow soldering profile)」。曲線「PKG2」是與上方半導體封裝20相對應的上方半導體封裝的回流焊接曲線圖。注意，下方半導體封裝的翹曲度是在下方半導體封裝的底面與參考表面之間測量，而上方半導體封裝的翹曲度則是在上方半導體封裝的底面與參考表面之間測量。
就此而言，回流焊接製程是藉由在部件之間的連結點提供預備焊料膏(solder paste或solder cream)體(在此例是接點)且予以熔化來執行結合兩個部件之焊接之製程。例如，在部件之間提供其熔點低於要連結的部件的基本金屬(base metal)的熔點之錫/鉛(Sn/Pb)或錫/鉛/金(Sn/Pb/Au)焊料且予以熔化。所獲得的液體焊料濕潤部件，在此同時，焊料的金屬成分在部件的基本金屬粒子之間擴散以形成藉以牢固地結合部件之合金。
用以導出圖2的曲線圖之回流焊接製程實施於幾個溫度範圍，亦即：從例如大約25℃的室溫到大約100℃之加熱溫度範圍；從大約100℃到大約200℃之浸潤(soaking)溫度範圍；從大約200℃到峰值(其值大約是245℃)之回流焊接溫度範圍；以及從大約200℃到室溫之冷卻溫度範圍。在這方面，回流焊接溫度範圍接近焊料的熔點。然而，焊料的熔點取決於其成分。例如，若焊料包括96.5%錫(Sn)及3.5%銀(Ag)，則焊料的熔點大約是221℃，並且若焊料 包括99.3%錫(Sn)及0.7%銅(Cu)，則焊料的熔點大約是227℃。因此，回流焊接溫度範圍取決於焊料的成分，所以圖2只是繪示回流焊接製程的某一個例子的結果。
參照圖2，下方半導體封裝的翹曲度的數值在室溫下是負數，這意味著下方半導體封裝在室溫下將向上凸出地翹曲。另一方面，在高溫下，亦即在回流焊接溫度範圍內，下方半導體封裝的翹曲度的數值是正數，這意味著下方半導體封裝在回流焊接溫度範圍內已經向下凸出地翹曲。並且，上方半導體封裝的翹曲度的數值在室溫下是負數，這意味著上方半導體封裝在室溫下將向上凸出地翹曲。另一方面，一旦在回流焊接製程期間溫度已經增加，上方半導體封裝的翹曲度將具有正值。然而，當溫度達到大約240℃的峰值時以及之後當溫度減少時，上方半導體封裝的翹曲度將具有負值，因此這些溫度將導致上方封裝向上凸出地翹曲。
因此，在接近大約220℃的溫度範圍內與接點30相對應的接點將凝固，下方半導體封裝的翹曲度將具有正值且上方半導體封裝的翹曲度將具有負值。因此，當接點凝固時，上方半導體封裝的中心區域與下方半導體封裝的中心區域之間的間隔變成大於上方半導體封裝的外部週邊區域與下方半導體封裝的外部週邊區域之間的間隔。
此外，上述類型的回流焊接製程可能導致半導體封裝的鄰近焊料球短路。尤其，當半導體封裝與主機板或另一個半導體封裝之間的缺口較小時，極有可能由於半導體封 裝的翹曲度以及在回流焊接溫度範圍內焊料球的熔化使得半導體封裝的鄰近焊料球變成短路。
根據以下將更詳細地說明的發明概念之一方面，用以連接半導體封裝與主機板或另一個半導體封裝之焊料接點的高度被設定為互不相同，以補償在回流焊接溫度範圍內半導體封裝的翹曲度。依照發明概念之另一方面，用以連接半導體封裝與主機板或另一個半導體封裝之焊料接點的高度被設定為互不相同，以避免在回流焊接製程期間鄰近的焊料球短路。
圖3繪示圖1的堆疊式半導體封裝1的下方半導體封裝10的頂面111。
參照圖3，考慮到在回流焊接製程期間下方半導體封裝10可能產生的翹曲度，位於下方半導體封裝10的頂面111上的第一電極墊121可具有不同的大小。在此例中，下方半導體封裝10的頂面111具有用以安裝第一半導體晶片14之中心區域111A以及用以配置第一電極墊121之外圍區域111B。並且，外圍區域111B被細分為分別由沿著封裝10的第一對邊延伸之下方半導體封裝10的頂面111的較長部分所構成的長邊外圍區域111B_L，以及分別由沿著封裝10的第二對邊延伸之下方半導體封裝10的頂面111的較短部分所構成的短邊外圍區域111B_S。每一個長邊外圍區域111B_L可依序被區分為沿著區域111B_L的長度排成陣列之第一至第五區域A、B、C、D以及E。
在這實施例的實例中，位於第一區域A上的第一電極 墊121a的平均大小是大約0.24毫米(mm)，位於第二區域B上的第一電極墊121b的平均大小是大約0.23毫米(mm)，位於第三區域C上的第一電極墊121c的平均大小是大約0.22毫米(mm)，位於第四區域D上的第一電極墊121d的平均大小是大約0.23毫米(mm)，位於第五區域E上的第一電極墊121e的平均大小是大約0.24毫米(mm)。
在此例中，短邊外圍區域111B_S未區分為個別的區域，並且位於短邊外圍區域111B_S上的第一電極墊121的大小實質上相同。在此例中，位於短邊外圍區域111B_S上的第一電極墊121的大小與位於長邊外圍區域111B_L的第一區域A及第五區域E上的第一電極墊121a及121e的大小相同，例如，位於短邊外圍區域111B_S與第一區域A及第五區域E上的第一電極墊121的平均大小是大約0.24毫米(mm)。
圖4繪示圖1的堆疊式半導體封裝1的上方半導體封裝20的底面212。
參照圖4，考慮到在回流焊接製程期間下方半導體封裝10可能產生的翹曲度，位於上方半導體封裝20的底面212上的第二電極墊222可具有不同的大小。在這方面，這例子的上方半導體封裝20的底面212被區分為在其邊界內提供第二半導體晶片24之中心區域212A，以及其上配置第二電極墊222之外圍區域212B。並且，外圍區域212B被細分為長邊外圍區域212B_L及短邊外圍區域212B_S，類似於下方半導體封裝10的底面。
在此例中每一個長邊外圍區域212B_L被區分為沿著其長度排成陣列之第一至第五區域F、G、H、I以及J。在這實施例中，再度以實例說明，位於第一區域F上的第二電極墊222a的平均大小是大約0.24毫米(mm)，位於第二區域G上的第二電極墊222b的平均大小是大約0.23毫米(mm)，位於第三區域H上的第二電極墊222c的平均大小是大約0.22毫米(mm)，位於第四區域I上的第二電極墊222d的平均大小是大約0.23毫米(mm)，位於第五區域J上的第二電極墊222e的平均大小是大約0.24毫米(mm)。
短邊外圍區域212B_S未細分為個別的區域，並且位於短邊外圍區域212B_S上的第二電極墊222的大小實質上相同。此外，位於短邊外圍區域212B_S上的第二電極墊222的大小可等同位於長邊外圍區域212B_L的第一區域F及第五區域J上的第二電極墊222a及222e的大小，亦即，在此例中位於短邊外圍區域212B_S與第一區域F及第五區域J上的第二電極墊222的大小平均每一個是大約0.24毫米(mm)。
圖5是堆疊式半導體封裝的下方半導體封裝與上方半導體封裝之間的間隔的曲線圖，此封裝位於或對應於與沿著圖3及圖4的線I-I'所截取的剖面對齊的空間。
在圖5的曲線圖中，沿著X軸的點代表沿著已測量間隔之下方半導體封裝與上方半導體封裝之間的空間之位置，而沿著Y軸的點代表以微米(μm)為單位之下方半導體封裝與上方半導體封裝之間的間隔。就此而言，圖5的X 軸的「左側」部分對應於圖3的第一區域A及第二區域B與圖4的第一區域F及第二區域G，其「中心」對應於圖3的第三區域C與圖4的第三區域H，而其「右側」對應於圖3的第四區域D及第五區域E與圖4的第四區域I及第五區域J。亦即，X軸對應於堆疊式半導體封裝的較長外邊。
並且，在圖5中，曲線「51」表示沿著依照發明概念之堆疊式封裝的每一個較長邊之下方半導體封裝10與上方半導體封裝20之間的間隔，而曲線「52」、「53」、以及「54」則表示堆疊式半導體封裝的其他例子的間隔。
如曲線「51」所繪示，由於在回流焊接製程期間下方半導體封裝10及上方半導體封裝20的翹曲度，下方半導體封裝10與上方半導體封裝20之間的間隔在「中心」是大約35微米(μm)，在「左側」是大約10微米(μm)，並且在「右側」是大約20微米(μm)。
圖6是在回流焊接製程期間下方半導體封裝10及上方半導體封裝20的翹曲度所導致之堆疊式半導體封裝的下方半導體封裝與上方半導體封裝之間的間隔的曲線圖，此封裝位於或對應於與沿著圖3及圖4的線III-III'所截取的剖面對齊的空間。
在圖6的曲線圖中，沿著X軸的點代表沿著已測量間隔之下方半導體封裝與上方半導體封裝之間的空間之位置，而沿著Y軸的點代表以微米(μm)為單位之下方半導體封裝與上方半導體封裝之間的間隔。就此而言，X軸的「左 側」部分對應於圖3及圖4的字母III的相鄰區域，其「右側」對應於圖3及圖4的字母III'的相鄰區域，以及其「中心」對應於兩者之間的區域。亦即，X軸對應於堆疊式半導體封裝的較短外邊。
並且，在圖6中，曲線「61」表示依照發明概念之堆疊式封裝的下方半導體封裝10與上方半導體封裝20之間的間隔，而曲線「62」及「63」則表示在其他例子中堆疊式半導體封裝的間隔。
如曲線「61」所繪示，下方半導體封裝10與上方半導體封裝20之間的間隔在「中心」是大約15微米(μm)，其非常類似於在「右側」下方半導體封裝10與上方半導體封裝20之間的間隔。並且，如曲線「63」所繪示，下方半導體封裝10與上方半導體封裝20之間的間隔在「中心」是大約25微米(μm)，其非常類似於在「左側」下方半導體封裝10與上方半導體封裝20之間的間隔。
圖7是圖3的下方半導體封裝10的透視圖，而圖8則是圖4的上方半導體封裝20的透視圖。
參照圖7及圖8，下方半導體封裝10是朝下凸出，更具體地說，此下方半導體封裝的基板的底面112的較長(第一)邊是凸的且其頂面111的較長(第一)邊是凹的。尤其，下方半導體封裝10的較長對邊的翹曲程度較高，而下方半導體封裝10的較短對邊的翹曲程度則是低到可以忽略。
上方半導體封裝20是朝上凸出，更具體地說，此上方半導體封裝的基板的底面212的較長邊是凹的且其頂面 211的較長邊是凸的。尤其，類似於下方半導體封裝10，上方半導體封裝20的較長(第一)邊的翹曲程度較高，而上方半導體封裝20的較短(第二)邊的翹曲程度則是低到可以忽略。
因此，沿著下方半導體封裝10及上方半導體封裝20的較長邊，下方半導體封裝10與上方半導體封裝20之間的間隔在其中心區域最大且朝向較長邊的外圍區域逐漸減少。並且，在下方半導體封裝10及上方半導體封裝20的較短邊，下方半導體封裝10與上方半導體封裝之間的間隔實質上相同。
圖9是沿著圖3及圖4的線I-I'所截取的堆疊式半導體封裝1的實例的剖面圖。
參照圖3、圖4以及圖9，下方半導體封裝10是朝下凸出而上方半導體封裝20是朝上凸出。因此，插入下方半導體封裝10與上方半導體封裝20之間的接點30的高度互不相同。尤其，沿著第一半導體封裝1互相面對的較長第一邊的每一邊，接點30的高度從每一個第一邊的中心到外圍區域逐漸減少。
並且，在所繪示之本實施例的實例中，沿著下方半導體封裝10的每一個外圍區域111B_L所配置之第一電極墊121的頂面的暴露區域的大小互不相同。尤其，如圖3所繪示，暴露區域的大小從堆疊式半導體封裝1的每一個較長邊的中心到外圍區域逐漸增加。並且，沿著上方半導體封裝20的每一個第一外圍區域212B_L所配置之第二電極 墊222的頂面的暴露區域的大小互不相同。尤其，如圖4所繪示，這些暴露區域的大小也從堆疊式半導體封裝1的每一個較長邊的中心到外圍區域逐漸增加。
在另一個例子中，沿著下方半導體封裝10的每一個較長第一邊所配置之第一電極墊121的頂面的暴露區域的大小從堆疊式半導體封裝1的每一個第一邊的中心到外圍區域逐漸增加，而沿著上方半導體封裝20的每一個較長第一邊所配置之第二電極墊222的頂面的暴露區域的大小則相同。
在又另一個例子中，沿著下方半導體封裝10的每一個較長第一邊所配置之第一電極墊121的頂面的暴露區域的大小實質上相同，而沿著上方半導體封裝20的每一個較長第一邊所配置之第二電極墊222的頂面的暴露區域的大小則從堆疊式半導體封裝1的每一個較長邊的中心到外圍區域逐漸增加。
當分別對插入第一電極墊121與第二電極墊222之間的相同體積焊料執行回流焊接製程時，第一電極墊121及/或第二電極墊222的頂面的暴露區域的大小決定回流焊接製程所形成的接點30的高度。尤其，若暴露區域越大則接點30變得越寬，因而接點30也變得越短。因此，在任一上述例子中，沿著堆疊式半導體封裝1的第一邊(對應於圖3及圖4的區域111B_L及211B_L)所配置之每一組接點30的高度從較長邊的中心到外圍區域逐漸減少。
在另一個實施例中，沿著下方半導體封裝10的每一 個外圍區域111B_L所配置之第一電極墊121的頂面的暴露區域的大小可實質上相同，且沿著上方半導體封裝20的每一個外圍區域212B_L所配置之第二電極墊222的頂面的暴露區域的大小可實質上相同。在這種情況下，用以形成分別沿著堆疊式半導體封裝1的每一個第一邊所配置之接點30之焊料體具有不同的體積，因而這些接點30也具有不同的體積。尤其，沿著堆疊式半導體封裝1的第一較長邊(對應於圖3及圖4的區域111B_L及211B_L)所配置之每一組接點30的體積從第一邊的中心到外圍區域逐漸減少，相對地每一組此種接點30的高度從第一邊的中心到外圍區域逐漸減少。
圖10繪示沿著圖3及圖4的線II-II'截取之堆疊式半導體封裝1的剖面。
參照圖10，在這剖面中沒有電極墊配置於下方半導體封裝10的基板11的上方表面111的中心區域111A上。更確切地說，電極墊121只有配置於外圍區域111B_S上，並且在這種情況下位於外圍區域111B_S上的第一電極墊121的頂面的暴露區域的大小實質上相同。同樣地，沒有電極墊配置於上方半導體封裝20的基板21的下方表面212的中心區域212A上。更確切地說，電極墊121只有配置於外圍區域212B_S上，並且在這種情況下位於外圍區域212B_S上的第二電極墊222的頂面的暴露區域的大小實質上相同。
圖11繪示沿著圖3及圖4的線III-III'截取之堆疊式半 導體封裝1的剖面。
參照圖3、圖4以及圖11，配置於下方半導體封裝10與上方半導體封裝20之間的接點30的高度沿著堆疊式半導體封裝的每一個較短(第二)邊(對應於外圍區域111B_S及212B_S)實質上相同。
沿著堆疊式半導體封裝1的這剖面，下方半導體封裝10的第一電極墊121的頂面的暴露區域的大小實質上相同。同樣地，沿著這剖面，第二電極墊222的頂面的暴露區域的大小實質上相同。因此，當相等體積焊料使用於沿著外圍區域111B_S與外圍區域212B_S所配置之第一電極墊121與第二電極墊222之間時，回流焊接製程所形成的接點30的高度將實質上相同。就此而言，沿著這剖面之接點30的高度可實質上等同於圖9所繪示之剖面的最外圍區域所配置之接點30(在所繪示之例子是兩個)的高度。
圖12繪示沿著圖3及圖4的線IV-IV'截取之堆疊式半導體封裝1的剖面。
參照圖3、圖4以及圖12，沿著這剖面，沒有電極墊配置於中心區域111A上。更確切地說，第一電極墊121只配置於外圍區域111B_L上，在這種情況下位於外圍區域111B_L上的第一電極墊121的頂面的暴露區域的大小實質上相同。並且，沿著這剖面，沒有電極墊配置於中心區域212A上。更確切地說，第二電極墊222只配置於外圍區域212B_L上，在這種情況下第二電極墊222的頂面的暴露區域的大小實質上相同。因此，當相等體積焊料使 用於位在外圍區域111B_L及212B_L的中心區域C之第一電極墊121與第二電極墊222之間時，回流焊接製程所形成的接點30的高度將實質上相同。
圖13是堆疊式半導體封裝1’的另一個實施例的剖面圖。這實施例類似以上關於圖1及圖3至圖12所繪示及說明之實施例，並且這實施例的剖面圖對應於沿著圖3及圖4的線I-I'截取之剖面圖，其中所繪示之電極墊本身(特別是電極墊的全部頂面)的相對大小藉由後續說明將變得更清楚。
參照圖3、圖4以及圖13，在堆疊式半導體封裝1'的每一個較長第一邊，下方半導體封裝10'是朝下凸出，而上方半導體封裝20'則是朝上凸出。因此，沿著堆疊式半導體封裝1'的每一個較長邊所配置之接點30'的高度從第一邊的中心到外圍區域逐漸減少，類似於上述實施例。
在這實施例中，雖然在下方半導體封裝10'中配置於下方封裝基板11的頂面111上的第一保護層131'覆蓋第一電極墊121'的側面，但是卻暴露每一個第一電極墊121'的整個上方表面。同樣地，配置於下方封裝基板11的底面112上的第二保護層132'覆蓋第二電極墊122'的側面，但是卻暴露每一個第二電極墊122'的整個頂面。並且，在上方半導體封裝20'中，配置於上方封裝基板21的底面212上的第二保護層232'覆蓋第二電極墊222'的側面，但是卻暴露每一個第二電極墊222'的整個頂面。如同先前所述，這種結構稱為非阻焊層限定(NSMD)類型互連線基板。亦 即，在非阻焊層限定(NSMD)類型互連線基板中，電極墊的大小對照於電極墊的頂面的面積。
下方半導體封裝10'的第一電極墊121'的大小互不相同，特別是沿著堆疊式半導體封裝1'的每一個較長邊從中心到外圍區域逐漸增加，如同圖3所繪示之第一電極墊121a、121b、121c、121d以及121e的相對大小。並且，上方半導體封裝20'的第二電極墊222'的大小互不相同，特別是沿著堆疊式半導體封裝1'的每一個較長邊從中心到外圍區域逐漸增加，如同圖4所繪示之第二電極墊222a、222b、222c、222d以及222e的相對大小。
當分別對插入第一電極墊121’與第二電極墊222’之間的相等體積焊料執行回流焊接製程時，第一電極墊121’及/或第二電極墊222’的大小決定回流焊接製程所形成的接點30’的高度。尤其，若電極墊越大則接點30’變得越寬，因而接點30’也變得越短。因此，在任一上述實例中，沿著堆疊式半導體封裝1’的較長第一邊(對應於圖3及圖4的區域111B_L及211B_L)所配置之每一組接點30的高度從第一邊的中心到外圍區域逐漸減少。
在這實施例的另一個例子中，位於下方半導體封裝10'的外圍區域111B_L上的第一電極墊121'的大小沿著堆疊式半導體封裝1'的第一邊從中心到外圍區域逐漸增加，而位於上方半導體封裝20'的外圍區域212B_L上的第二電極墊222'的大小則實質上相同。
在這實施例的另一個例子中，位於上方半導體封裝20' 的外圍區域212B_L上的第二電極墊222'的大小從堆疊式半導體封裝1’的第一邊的中心到外圍區域逐漸增加，而位於下方半導體封裝10'的外圍區域111B_L上的第一電極墊121'的大小則實質上相同。
即使在這些實例中，由於以上所解釋之原因，連接部分30'的高度將從堆疊式半導體封裝1'的每一個較長第一邊的中心到外圍區域逐漸減少。
在另一個實施例中，沿著下方半導體封裝10的每一個外圍區域111B_L的第一電極墊121’的大小可實質上相同，並且沿著上方半導體封裝20的每一個外圍區域212B_L的第二電極墊222’的大小可實質上相同。在這種情況下，沿著堆疊式半導體封裝1’的每一個較長第一邊的用以形成接點30’之焊料體分別具有不同的體積，因而這些接點30’也具有不同的體積。尤其，沿著堆疊式半導體封裝1的較長第一邊(對應於圖3及圖4的區域111B_L及211B_L)所配置之每一組接點30’的體積從第一邊的中心到外圍區域逐漸減少，相對地每一組此種接點30’的高度也從第一邊的中心到外圍區域逐漸減少。
圖14至圖16是沿著圖3及圖4的線II-II’、III-III’以及IV-IV’截取之堆疊式半導體封裝1’的剖面圖，其中參考數字121a至121e及222a至222e繪示電極墊本身的剖面的相對大小，特別是如上所述之暴露頂面的相對大小。因為這些圖所繪示之外觀/特徵類似於圖10至圖12的相對應剖面圖所繪示之外觀/特徵，顯然其說明亦類似於圖10至 圖12的說明，所以堆疊式半導體封裝1’的這實施例的此種外觀/特徵將不會更詳細地予以說明。
圖17是依照發明概念之沿著圖3及圖4的線I-I'截取之堆疊式半導體封裝1”的另一個實施例的剖面圖，在這種情況下再度繪示電極墊的頂面所暴露之中心區域的相對大小。
參照圖3、圖4以及圖17，下方半導體封裝10是朝下凸出且上方半導體封裝20是朝上凸出。因此，插入下方半導體封裝10與上方半導體封裝20之間的接點30”的高度互不相同。尤其，接點30”的高度沿著第一半導體封裝1”的每一個互相面對的較長第一邊從每一個第一邊的中心到外圍區域逐漸減少。
在堆疊式半導體封裝1”的這實施例中，每一個接點30"包括互相電性連接之第一接觸電極31及第二接觸電極32。每一個第一接觸電極31電性連接到下方半導體封裝10的個別第一電極墊121，而每一個第二接觸電極32電性連接到上方半導體封裝20的個別第二電極墊222。
在圖17所繪示之例子中，第一接觸電極31及第二接觸電極32每一個都是球形焊料球。然而，第一接觸電極31群組及第二接觸電極32群組當中至少一個接觸電極可以是半球形。另一方面，第一接觸電極31群組及第二接觸電極32群組當中至少一個接觸電極可以是平台形(mesa-shaped)、圓柱形或多邊柱形(polygonal pillar-shaped)。此外，導電構件(中介層(interposer))可配置 於第一接觸電極31群組與第二接觸電極32群組之間。
在任一種情況下，藉由分別在下方半導體封裝10及上方半導體封裝20上提供第一接觸電極31及第二接觸電極32，可防止在下方半導體封裝10及上方半導體封裝20變翹曲時第一電極墊121與第二電極墊222的短路。
並且如同圖17的實施例所繪示，第二接觸電極32的高度分別大於相對應的(亦即電性連接的)第一接觸電極31的高度。例如，位於第一電極墊121a及121e上的第一接觸電極31a及31e的高度可以是大約0.155毫米(mm)，位於第一電極墊121b及121d上的第一接觸電極31b及31d的高度可以是大約0.160毫米(mm)，以及位於第一電極墊121c上的第一接觸電極31c的高度可以是大約0.167毫米(mm)。並且，位於第二電極墊222a及222e上的第二接觸電極32a及32e的高度可以是大約0.188毫米(mm)，位於第二電極墊222b及222d上的第二接觸電極32b及32d的高度可以是大約0.193毫米(mm)，以及位於第二電極墊222c上的第二接觸電極32c的高度可以是大約0.198毫米(mm)。
然而，第一接觸電極31的高度也可以大於相對應的第二接觸電極32的高度。另一方面，第一接觸電極31的高度可等於相對應的第二接觸電極32的高度。
並且，在圖17的實施例所繪示之實例中，沿著下方半導體封裝10的每一個外圍區域111B_L所配置之第一電極墊121a至121e的頂面的暴露區域的大小互不相同。尤 其，暴露區域的大小從堆疊式半導體封裝1”的每一個第一邊的中心到外圍區域逐漸增加。並且，沿著上方半導體封裝20的每一個第一外圍區域212B_L所配置之第二電極墊222a至222e的頂面的暴露區域的大小互不相同。尤其，這些暴露區域的大小也從堆疊式半導體封裝1”的每一個較長第一邊的中心到外圍區域逐漸增加。
圖18至圖20是沿著圖3及圖4的線II-II’、III-III’以及IV-IV’截取之堆疊式半導體封裝1”的剖面圖。因為這些圖所繪示之外觀/特徵類似於圖10至圖12的相對應剖面圖所繪示之外觀/特徵，顯然其說明亦類似於圖10至圖12的說明，所以堆疊式半導體封裝1”的這實施例的此種外觀/特徵將不會更詳細地予以說明。
在依照發明概念之一種堆疊式半導體封裝的另一個實施例中，下方半導體封裝10及上方半導體封裝20每一個都可包括非阻焊層限定(NSMD)類型互連基板，以及類似於圖17至圖20所繪示之接點30”之接點。因此，在這種情況下下方半導體封裝10的第一電極墊的大小互不相同，如同圖3所繪示之第一電極墊121a、121b、121c、121d以及121e的相對大小。同樣地，上方半導體封裝20的第二電極墊的大小互不相同，如同圖4所繪示之第二電極墊222a、222b、222c、222d以及222e的相對大小。
在上述之每一個實施例及其實例中，堆疊式半導體封裝具有由回流焊接製程所形成之凹面下方半導體封裝及凸面上方半導體封裝，回流焊接製程是用以形成電性連接此 封裝之接點。然而，依照發明概念之一種堆疊式半導體封裝可實施為具有凹面的上方半導體封裝。在這實施例中，沿著下方封裝基板的每一個較長邊(對應於圖3的外圍區域111b_L)所配置之接點的高度從下方封裝基板的較長邊的中心到外部區域逐漸增加。接點的高度的變化能由以上所述之任何方式來產生，例如，藉由使用不同大小的(第一及/或第二)電極墊或在第一電極墊與第二電極墊之間提供不同體積的焊料。
圖21是與沿著圖3的線I-I'截取之剖面對齊的空間內堆疊式封裝的下方半導體封裝10與主機板之間的間隔的曲線圖，所述間隔是由回流焊接製程期間下方半導體封裝10與主機板的翹曲造成。
在圖21的曲線圖中，沿著X軸的點代表沿著已測量間隔之下方半導體封裝10與主機板之間的空間之位置，而沿著Y軸的點代表以微米(μm)為單位之下方半導體封裝與主機板之間的間隔。就此而言，圖21的X軸的「左側」部分對應於圖3的第一區域A及第二區域B，其「中心」對應於圖3的第三區域C，而其「右側」對應於圖3的第四區域D及第五區域E。亦即，X軸對應於堆疊式半導體封裝的外圍區域的較長邊。
此外，在圖21中，曲線「71」表示依照發明概念之下方半導體封裝10與主機板之間的間隔，並且曲線「72」、「73」以及「74」表示位於主機板上的堆疊式半導體封裝的其他實例之間隔。
如同曲線「71」所繪示，下方半導體封裝10與主機板之間的間隔在「中心」是大約70微米(μm)，在「左側」是大約110微米(μm)，以及在「右側」是大約40微米(μm)。
圖22是與沿著圖3的線III-III'截取之剖面對齊的空間內下方半導體封裝10與主機板之間的間隔的曲線圖，所述間隔是由回流焊接製程期間下方半導體封裝10與主機板的翹曲造成。
在圖22的曲線圖中，沿著X軸的點代表沿著已測量間隔之下方半導體封裝與主機板之間的空間之位置，並且沿著Y軸的點代表以微米(μm)為單位之下方半導體封裝與主機板之間的間隔。就此而言，X軸的「左側」部分對應於圖3的字母III的相鄰區域，其「右側」對應於圖3的字母III'的相鄰區域，以及其「中心」對應於其間的區域。亦即，X軸對應於堆疊式半導體封裝的外圍區域的較短邊。
並且，在圖22中，曲線「81」表示依照發明概念之下方半導體封裝10與主機板之間的間隔，並且曲線「82」、「83」以及「84」表示此種裝置的其他實例之間隔。
如同曲線「81」所繪示，下方半導體封裝10與主機板之間的間隔在「中心」是大約90微米(μm)，其非常類似在「右側」的下方半導體封裝10與上方半導體封裝20之間的間隔。並且，如同曲線「63」所繪示，下方半導體封裝10與上方半導體封裝20之間的間隔在「中心」是大約25微米(μm)，其非常類似在「左側」的下方半導體封裝10與上方半導體封裝20之間的間隔。
如同曲線「81」至「84」之每一條所繪示，下方半導體封裝與主機板之間的間隔在「中心」較小，並且下方半導體封裝與主機板之間的間隔在「左側」及「右側」較大。然而，相較於圖21的曲線圖的結果，其翹曲度較小。例如，如同曲線「81」所繪示，下方半導體封裝與主機板之間的間隔在「中心」範圍是大約90微米(μm)，並且下方半導體封裝與主機板之間的間隔在「左側」是大約95微米(μm)。亦即，此間隔的差異在「中心」與「左側」範圍是大約5微米(μm)。因此，相較於互相面對的較長邊對，下方半導體封裝10的互相面對的較短邊對幾乎沒有彎曲。
圖23是依照發明概念之一種包含堆疊式半導體封裝及主機板的半導體裝置2沿著堆疊式半導體封裝的較長邊之一截取的剖面圖，如同圖3及圖4的線I-I’的情況。
在圖23所繪示之例子中，半導體裝置2的堆疊式半導體封裝類似於圖9至圖12的堆疊式半導體封裝1。亦即，堆疊式半導體封裝1包括下方半導體封裝10、上方半導體封裝20以及接點30。
如同先前所述，在回流焊接溫度範圍內，可假設下方半導體封裝10是朝下凸出的形狀。因此，在這種情況下，半導體裝置2的下方半導體封裝10與主機板40之間的間隔從堆疊式半導體封裝1的較長邊的中心到外圍(末端)區域逐漸增加。依照發明概念之一方面，外部接觸電極17形成不同的高度以補償下方半導體封裝10的翹曲度。
在這裝置2中，第二電極墊122配置於下方半導體封 裝10的下方封裝基板11的底面112上，並且外部接觸電極17配置於第二電極墊122上。並且，主機板40包括板子(由絕緣材料構成)以及配置於此板子的頂面上的外部接觸端子41。外部接觸電極17分別電性連接外部接觸端子41。因此，下方半導體封裝10藉由外部接觸端子41安裝在母基板40上。
在這實施例中，第二電極墊122的頂部的暴露區域沿著下方封裝基板11的每一個較長第一邊變化。在所繪示之實例中，第二電極墊122的暴露區域從下方封裝基板11的較長第一邊的中心到外部區域逐漸減少。因此，在經歷回流焊接製程之後所形成的外部接觸電極17的高度將從堆疊式半導體封裝1的較長邊的中心到外圍區域逐漸增加。因此，可補償回流焊接製程所導致的下方半導體封裝的翹曲度，並且可防止與底面112的中心相鄰之外部接觸電極17短路。
在這實例中，外部接觸端子41的大小實質上相同。然而，外部接觸端子41的大小可根據暴露於外部接觸電極之第二電極墊122的頂部區域的大小予以測定。因此，外部接觸端子41的大小可從堆疊式半導體封裝1的較長第一邊的中心到外圍區域逐漸減少。
在另一個實施例中，外部接觸電極17的體積可變化。例如，外部接觸電極17的體積從下方封裝基板11的底面112的中心到外部區域逐漸增加。以此方式，外部接觸電極17的高度可從下方封裝基板11的底面112的中心到外 部區域不斷變化，例如增加。並且，在這種情況下，第二電極墊122所暴露之頂部區域的大小及/或外部接觸端子41的大小可實質上相同。並且，第二電極墊122所暴露之頂部區域的大小及/或外部接觸端子41的大小可從堆疊式半導體封裝1的較長邊的中心到外圍區域逐漸減少。
圖24是依照發明概念之一種包含堆疊式半導體封裝及主機板的半導體裝置的另一個實施例沿著堆疊式半導體封裝的較長邊之一截取的剖面圖，如同圖3及圖4的線I-I’的情況。
在圖24所繪示之實例中，半導體裝置2'的堆疊式半導體封裝類似於圖13至圖16的堆疊式半導體封裝1'。亦即，堆疊式半導體封裝1'包括下方半導體封裝10'、上方半導體封裝20'以及接點30'。
同樣在這實施例中，依照發明概念之一方面，外部接觸電極17'與上述相同的機制來形成不同的高度以補償下方半導體封裝10的翹曲度。
因為圖24的實施例的其他特徵、外觀及優點顯然可從以上的圖13至圖16以及圖23的實施例的說明得知，所以此種特徵及外觀將不會更詳細地予以說明。並且，顯然所有針對圖13至圖16及圖23的實施例所說明之變化同樣可應用於圖24的這實施例，其中包括與外部接觸端子41的相對大小、第二電極墊122所暴露之頂部區域的相對大小以及外部接觸電極17'的體積有關之變化。
圖25是依照發明概念之一種包含堆疊式半導體封裝 及主機板的半導體裝置的又另一個實施例沿著堆疊式半導體封裝的較長邊之一截取的剖面圖，如同圖3及圖4的線I-I’的情況。
在圖25所繪示之例子中，半導體裝置2"的堆疊式半導體封裝類似於圖17至圖20的堆疊式半導體封裝1"。亦即，堆疊式半導體封裝2"包括下方半導體封裝10、上方半導體封裝20以及接點30"。
因為圖25的實施例的其他特徵、外觀及優點顯然可從以上的圖17至圖20以及圖23的實施例的說明得知，所以此種特徵及外觀將不會更詳細地予以說明。並且，顯然所有針對圖17至圖20以及圖23的實施例所說明之變化同樣可應用於圖25的這實施例，其中包括與外部接觸端子41的相對大小、第二電極墊122所暴露之頂部區域的相對大小以及外部接觸電極17'的體積有關之變化。
圖26是依照發明概念之一種堆疊式半導體封裝的製造方法的流程圖。此方法可用以製造圖1以及圖3至圖20所繪示及/或說明之任一種堆疊式半導體封裝。
參照圖26，於步驟S100，提供包含第一封裝基板以及安裝在第一封裝基板上的第一半導體晶片之第一半導體封裝。第一封裝基板包括頂面及底面，並且第一半導體晶片可安裝在第一封裝基板的頂面的中心區域上。第一半導體封裝可包括互相堆疊之兩個或更多個半導體晶片。
於步驟S200，提供包含第二封裝基板以及安裝在第二封裝基板上的第二半導體晶片之第二半導體封裝。第二封 裝基板包括頂面及底面，並且第二半導體晶片安裝在第二封裝基板的頂面的中心區域上。就此而言，第二半導體晶片大於第一半導體晶片。並且，第二半導體封裝可包括互相堆疊之兩個或更多個半導體晶片。
於步驟S300，在第一半導體晶片外面的第一封裝基板的頂面的外圍區域與對應於此外圍區域的第二封裝基板的底面區域之間提供構成接點的材料，例如多個焊料體。其達成方式可以是例如利用第二封裝基板上提供的焊料體將第二半導體封裝堆疊在第一半導體封裝上(在製造圖9至圖16的實施例的狀況中)或利用第一封裝基板及第二封裝基板上提供的焊料體將一個封裝堆疊在另一個封裝上(在製造圖17至圖20的實施例的狀況中)。在製造圖17至圖20的實施例的狀況中，可在個別的焊料體群組之間提供導電中介層。
在任一種情況下，沿著堆疊的第一封裝及第二封裝的互相面對的第一較長邊及互相面對的第二較短邊形成構成接點的材料(亦即此例之焊料體)。
於步驟S400，對材料(焊料體)執行熱處理(例如回流焊接製程)，藉以形成用以連接第一半導體封裝與第二半導體封裝之接點。由於回流焊接製程和提供基板封裝及焊料體所採取的手段(亦即適當地選擇導電墊片(conductive pads)的大小或至少是於其上設置焊料體之導電墊片的頂面暴露區域的大小，同時適當地選擇焊料體的體積)，沿著堆疊的封裝基板的每一個第一邊所配置之接點的高度將從第一邊 的中心到外圍區域不斷變化。例如，接點的高度從中心到外圍區域逐漸減少。另一方面，沿著每一個第二邊所配置之接點的高度可實質上相同。
圖27繪示依照發明概念之一種使用堆疊式半導體封裝之半導體模組的例子。
參照圖27，半導體模組3A的這實例包括模組板310、多個接觸端子320以及多個堆疊式半導體封裝330。模組板310可以是印刷電路板。堆疊式半導體封裝330安裝在模組板310上，並且至少一個堆疊式半導體封裝330是依照發明概念之一種堆疊式半導體封裝(例如圖9至圖20所繪示之封裝1、1'以及1"之任一個)。接觸端子320形成於模組板310的側邊，並且電性連接堆疊式半導體封裝330。
圖28繪示依照發明概念之一種使用堆疊式半導體封裝之半導體模組的另一個實例。
參照圖28，半導體模組3B的這實例包括模組板340以及多個安裝在模組板340上的堆疊式半導體封裝350。模組板340可以是印刷電路板，並且至少一個堆疊式半導體封裝330是依照發明概念之一種堆疊式半導體封裝(例如圖9至圖20所繪示之封裝1、1'以及1"之任一個)。
圖29繪示依照發明概念之一種使用堆疊式半導體封裝之記憶卡的實例。記憶卡4可用於各種手提式裝置以儲存資料。例如，記憶卡4可以是多媒體卡(multi media card,MMC)或安全數位(secure digital,SD)卡。
參照圖29，這實例的記憶卡4包括控制器410、記憶 體420以及包含控制器410及記憶體420之外殼430。控制器410與記憶體420將有效地連接以便互相交換電訊號。例如，根據控制器410的命令，記憶體420與控制器410將互相交換資料。如此，記憶卡4可儲存資料於記憶體420或可從記憶體420輸出資料到外部。
記憶體420包括至少一個依照發明概念之堆疊式半導體封裝或包含堆疊式半導體封裝之半導體裝置。
圖30繪示依照發明概念之一種使用堆疊式半導體封裝之電子系統5的實例。電子系統5可用於例如行動電話、MP3播放器、導航裝置、固態硬碟(solid state drive,SSD)或家用電器。
參照圖30，這實例的電子系統500包括處理器510、記憶單元520、輸入/輸出裝置530以及匯流排540。處理器510、記憶單元520以及輸入/輸出裝置530經由匯流排540互相資料通訊。處理器510執行程式及控制電子系統500。輸入/輸出裝置530可輸入或輸出電子系統500的資料。電子系統500可經由輸入/輸出裝置530連接到外部裝置，例如個人電腦或網路，以便與外部裝置交換資料。記憶單元520可儲存用以操作處理器510之程式碼及資料，並且包括至少一個依照發明概念之堆疊式半導體封裝或包含堆疊式半導體封裝之半導體裝置。
最後，以上已經詳細地說明本發明的實施例及其實例。然而，本發明可能以許多不同的形式來實施，因此不應視為侷限於上述實施例。更確切地說，提供這些實施例 使本發明的揭露更齊全，且更完整地傳達本發明的觀念給任何所屬技術領域中具有通常知識者。因此，本發明之精神和範圍並未侷限於上述實施例及其實例，而本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1、1'、1"、330、350‧‧‧堆疊式半導體封裝
2、2'、2"‧‧‧半導體裝置
3A、3B‧‧‧半導體模組
4‧‧‧記憶卡
5‧‧‧電子系統
10、10'‧‧‧下方半導體封裝
11‧‧‧下方封裝基板
12、12'、22、22'‧‧‧金屬互連部分
13、13'、23、23'‧‧‧保護部分
14‧‧‧第一半導體晶片
15‧‧‧導電凸塊
16、16'、16"、28‧‧‧成型構件
17、17'‧‧‧外部接觸電極
20、20'‧‧‧上方半導體封裝
21‧‧‧上方封裝基板
24‧‧‧第二半導體晶片
25‧‧‧黏著層
26‧‧‧焊墊
27‧‧‧連結線
30、30'、30"‧‧‧接點
31、31a、31b、31c、31d、31e‧‧‧第一接觸電極
32、32a、32b、32c、32d、32e‧‧‧第二接觸電極
40‧‧‧主機板
41‧‧‧外部接觸端子
51、52、53、54、61、62、63‧‧‧下方半導體封裝與上方半導體封裝之間的間隔
71、72、73、74、81、82、83、84‧‧‧下方半導體封裝與主機板之間的間隔
111‧‧‧下方封裝基板的頂面
111A‧‧‧下方封裝基板的頂面的中心區域
111B‧‧‧下方封裝基板的頂面的外圍區域
111B_L‧‧‧下方封裝基板的頂面的長邊外圍區域
111B_S‧‧‧下方封裝基板的頂面的短邊外圍區域
112‧‧‧下方封裝基板的底面
121、121'、121a、121b、121c、121d、121e‧‧‧位於下方封裝基板的頂面之第一電極墊
122、122'‧‧‧位於下方封裝基板的底面之第二電極墊
131、131'‧‧‧覆蓋下方封裝基板的頂面之第一保護層
132、132'‧‧‧覆蓋下方封裝基板的底面之第二保護層
211‧‧‧上方封裝基板的頂面
212‧‧‧上方封裝基板的底面
212A‧‧‧上方封裝基板的底面的中心區域
212B‧‧‧上方封裝基板的底面的外圍區域
212B_L‧‧‧上方封裝基板的底面的長邊外圍區域
212B_S‧‧‧上方封裝基板的底面的短邊外圍區域
221、221'‧‧‧位於上方封裝基板的頂面之第一電極墊
222、222'、222a、222b、222c、222d、222e‧‧‧位於上方封裝基板的底面之第二電極墊
231、231'‧‧‧覆蓋上方封裝基板的頂面之第一保護層
232、232'‧‧‧覆蓋上方封裝基板的底面之第二保護層
310、340‧‧‧模組板
320‧‧‧接觸端子
410‧‧‧控制器
420‧‧‧記憶體
430‧‧‧外殼
510‧‧‧處理器
520‧‧‧記憶單元
530‧‧‧輸入/輸出裝置
540‧‧‧匯流排
A‧‧‧長邊外圍區域111B_L的第一區
B‧‧‧長邊外圍區域111B_L的第二區
C‧‧‧長邊外圍區域111B_L的第三區
D‧‧‧長邊外圍區域111B_L的第四區
E‧‧‧長邊外圍區域111B_L的第五區
F‧‧‧長邊外圍區域212B_L的第一區
G‧‧‧長邊外圍區域212B_L的第二區
H‧‧‧長邊外圍區域212B_L的第三區
I‧‧‧長邊外圍區域212B_L的第四區
J‧‧‧長邊外圍區域212B_L的第五區
PKG1‧‧‧下方半導體封裝的彎曲
PKG2‧‧‧上方半導體封裝的回流焊接曲線圖
S90、S100、S200、S300、S400‧‧‧步驟
圖1是依照本發明之一種堆疊式半導體封裝的一般或理想化形狀的剖面示意圖。
圖2是在製造圖1的堆疊式半導體封裝期間執行回流焊接製程時根據下方半導體封裝及上方半導體封裝的溫度之參考表面的翹曲度的曲線圖。
圖3是圖1的一般或理想化堆疊式半導體封裝的下方半導體封裝的平面圖。
圖4是圖1的一般或理想化堆疊式半導體封裝的上方半導體封裝的底視圖。
圖5是與沿著圖3及圖4的線I-I'截取的剖面相對應之空間內下方半導體封裝與上方半導體封裝之間的間隔的曲線圖。
圖6是與沿著圖3及圖4的線III-III'截取的剖面相對應之空間內下方半導體封裝與上方半導體封裝之間的間隔的曲線圖。
圖7是回流焊接製程所導致之圖1的下方半導體封裝的透視圖。
圖8是回流焊接製程所導致之圖1的上方半導體封裝的透視圖。
圖9是依照本發明之一種沿著圖3及圖4的線I-I'截取之堆疊式半導體封裝1的實施例的剖面圖。
圖10是沿著圖3及圖4的線II-II'截取之圖9的堆疊式半導體封裝的剖面圖。
圖11是沿著圖3及圖4的線III-III'截取之圖9的堆疊式半導體封裝的剖面圖。
圖12是沿著圖3及圖4的線IV-IV'截取之圖9的堆疊式半導體封裝的剖面圖。
圖13是另一種沿著圖3及圖4的線I-I'截取之堆疊式半導體封裝的實施例的剖面圖。
圖14是沿著圖3及圖4的線II-II'截取之圖13的堆疊式半導體封裝的實施例的剖面圖。
圖15是沿著圖3及圖4的線III-III'截取之圖13的堆疊式半導體封裝的實施例的剖面圖。
圖16是沿著圖3及圖4的線IV-IV'截取之圖13的堆疊式半導體封裝的實施例的剖面圖。
圖17是另一種沿著圖3及圖4的線I-I'截取之堆疊式半導體封裝的實施例的剖面圖。
圖18是沿著圖3及圖4的線II-II'截取之圖17的堆疊式半導體封裝1的實施例的剖面圖。
圖19是沿著圖3及圖4的線III-III'截取之圖17的堆疊式半導體封裝1的實施例的剖面圖。
圖20是沿著圖3的下方半導體封裝及圖4的上方半導體封裝的線IV-IV'截取之圖17的堆疊式半導體封裝1的 實施例的剖面圖。
圖21是依照本發明之沿著與圖3的線I-I'相對應的線截取之半導體裝置的下方半導體封裝與主機板之間的間隔的曲線圖。
圖22是依照本發明之沿著與圖3的線III-III'相對應的線截取之半導體裝置的下方半導體封裝與主機板之間的間隔的曲線圖。
圖23是依照本發明之一種半導體裝置的實施例的剖面圖。
圖24是依照本發明之另一種半導體裝置的實施例的剖面圖。
圖25是依照本發明之又另一種半導體裝置的實施例的剖面圖。
圖26是依照本發明之一種堆疊式半導體封裝的製造方法的流程圖。
圖27是依照本發明之一種包含堆疊式半導體封裝的半導體模組的實例的示意圖。
圖28是依照本發明之另一種包含堆疊式半導體封裝的半導體模組的實例的示意圖。
圖29是依照本發明之一種使用堆疊式半導體封裝的記憶卡的實例的示意圖。
圖30是依照本發明之一種使用堆疊式半導體封裝的電子系統的實例的示意圖。
1‧‧‧堆疊式半導體封裝
10‧‧‧下方半導體封裝
11‧‧‧下方封裝基板
12‧‧‧金屬互連部分
13‧‧‧保護部分
16、28‧‧‧成型構件
17‧‧‧外部接觸電極
20‧‧‧上方半導體封裝
21‧‧‧上方封裝基板
30‧‧‧接點
111‧‧‧下方封裝基板的頂面
112‧‧‧下方封裝基板的底面
121‧‧‧位於下方封裝基板的頂面之第一電極墊
122‧‧‧位於下方封裝基板的底面之第二電極墊
131‧‧‧覆蓋下方封裝基板的頂面之第一保護層
132‧‧‧覆蓋下方封裝基板的底面之第二保護層
211‧‧‧上方封裝基板的頂面
212‧‧‧上方封裝基板的底面
222‧‧‧位於上方封裝基板的底面之第二電極墊
232‧‧‧覆蓋上方封裝基板的底面之第二保護層

Claims (37)

  1. 一種堆疊式半導體封裝，包括：第一半導體封裝，包括第一封裝基板以及安裝在所述第一封裝基板上的第一半導體晶片，所述第一封裝基板具有構成其外部週邊區域之橫向的第一邊及第二邊，其中所述第一邊比所述第二邊長；第二半導體封裝，包括第二封裝基板以及安裝在所述第二封裝基板上的第二半導體晶片；以及多個接點，電性連接所述第一半導體封裝與所述第二半導體封裝，所述接點沿著包括所述第一邊及所述第二邊之所述第一封裝基板的外部週邊區域配置於所述第一半導體晶片的外面，其中所述接點的第一群沿著所述第一封裝基板的所述較長第一邊配置且沿著所述較長第一邊彼此相隔，所述接點的第二群沿著所述第一封裝基板的所述第二邊配置且沿著所述較短第二邊彼此相隔，並且所述第一群的接點的高度從所述較長第一邊的中心到外圍區域變化，且所述第二群的接點的高度實質上相同。
  2. 如申請專利範圍第1項所述之堆疊式半導體封裝，其中所述第一半導體封裝更包括多個配置於所述第一封裝基板的頂面上且分別電性連接所述接點之第一電極墊，以及所述第二半導體封裝更包括多個配置於所述第二封裝基板的底面上且分別電性連接所述接點之第二電極墊。
  3. 如申請專利範圍第2項所述之堆疊式半導體封裝， 其中所述第一群的所述接點的所述高度從所述較長第一邊的中心到外圍區域逐漸減少。
  4. 如申請專利範圍第3項所述之堆疊式半導體封裝，其中所述第二封裝基板也具有構成其外部週邊區域之橫向的第一邊及第二邊，所述第二封裝基板的所述第一邊比所述第二封裝基板的所述第二邊長，以及所述第一封裝基板的所述第一邊及所述第二邊分別配置於所述堆疊式半導體封裝的相同邊作為所述第二封裝基板的所述第一邊及所述第二邊，所述第一電極墊包括沿著所述第一封裝基板的所述較長第一邊配置之電極墊的第一群，所述第二電極墊包括沿著所述第二封裝基板的所述較長第一邊配置之電極墊的第一群，以及在所述電極墊的所述第一群的至少一群當中，暴露於所述接點之所述電極墊的區域的大小從所述第一封裝基板及所述第二封裝基板的所述較長第一邊的中心到外圍區域變化。
  5. 如申請專利範圍第4項所述之堆疊式半導體封裝，其中所述第一電極墊包括沿著所述第一封裝基板的所述第二邊配置之電極墊的第二群，所述第二電極墊包括沿著所述第二封裝基板的所述第二邊配置之電極墊的第二群，以及在所述電極墊的所述第二群的至少一群當中，暴露於所述接點之所述電極墊的區域的大小實質上相同。
  6. 如申請專利範圍第4項所述之堆疊式半導體封裝，其中所述第一半導體封裝更包括第一保護層，所述第一保護層配置於所述第一封裝基板的頂面上且只暴露每一個所述第一電極墊的頂面的中心區域，所述第二半導體封裝更包括第二保護層，所述第二保護層配置於所述第二封裝基板的底面上且只暴露每一個所述第二電極墊的頂面的中心區域，以及所述電極墊的頂面的中心區域分別是暴露於所述接點之所述電極墊的區域。
  7. 如申請專利範圍第4項所述之堆疊式半導體封裝，其中所述第一半導體封裝更包括第一保護層，所述第一保護層配置於所述第一封裝基板的頂面上且暴露每一個所述第一電極墊的全部頂面，所述第二半導體封裝更包括第二保護層，所述第二保護層配置於所述第二封裝基板的底面上且暴露每一個所述第二電極墊的全部頂面，以及所述第一電極墊及所述第二電極墊的頂面分別是暴露於所述接點之所述電極墊的區域。
  8. 如申請專利範圍第3項所述之堆疊式半導體封裝，其中所述第一群的所述接點的體積從所述較長第一邊的中心到外圍區域逐漸減少。
  9. 如申請專利範圍第8項所述之堆疊式半導體封裝，其中所述接點的第二群沿著所述第一封裝基板的所述第二邊配置且沿著所述第二邊彼此相隔，並且所述第二群的接 點的體積實質上相同。
  10. 如申請專利範圍第2項所述之堆疊式半導體封裝，其中所述接點之每一個包括：多個第一接觸電極，分別配置於所述第一電極墊上；以及多個第二接觸電極，分別配置於所述第二電極墊上且分別電性連接所述第一接觸電極。
  11. 如申請專利範圍第10項所述之堆疊式半導體封裝，其中所述第二封裝基板也具有構成其外部週邊區域之橫向的第一邊及第二邊，所述第二封裝基板的所述第一邊比所述第二封裝基板的所述第二邊長，並且所述第一封裝基板的所述第一邊及所述第二邊分別配置於所述堆疊式半導體封裝的相同邊作為所述第二封裝基板的所述第一邊及所述第二邊，以及所述第一接觸電極的高度及/或所述第二接觸電極的高度從所述第一封裝基板及所述第二封裝基板的所述較長邊的中心到外圍區域逐漸減少。
  12. 如申請專利範圍第11項所述之堆疊式半導體封裝，其中所述第一電極墊包括沿著所述第一封裝基板的所述較長第一邊所配置之電極墊的第一群，所述第二電極墊包括沿著所述第二封裝基板的所述較長第一邊所配置之電極墊的第一群，以及在所述電極墊的所述第一群的至少一群當中，暴露於所述接點之所述電極墊的區域的大小從所述第一封裝基板 及所述第二封裝基板的所述較長第一邊的中心到外圍區域變化。
  13. 如申請專利範圍第12項所述之堆疊式半導體封裝，其中所述第一電極墊包括沿著所述第一封裝基板的所述第二邊所配置之電極墊的第二群，所述第二電極墊包括沿著所述第二封裝基板的所述第二邊所配置之電極墊的第二群，以及在所述電極墊的所述第二群的至少一群當中，暴露於所述接點之所述電極墊的區域的大小實質上相同。
  14. 如申請專利範圍第12項所述之堆疊式半導體封裝，其中所述第一半導體封裝更包括第一保護層，所述第一保護層配置於所述第一封裝基板的頂面上且只暴露每一個所述第一電極墊的頂面的中心區域，所述第二半導體封裝更包括第二保護層，所述第二保護層配置於所述第二封裝基板的底面上且只暴露每一個所述第二電極墊的頂面的中心區域，以及所述電極墊的頂面的中心區域分別是暴露於所述接點之所述電極墊的區域。
  15. 如申請專利範圍第12項所述之堆疊式半導體封裝，其中所述第一半導體封裝更包括第一保護層，所述第一保護層配置於所述第一封裝基板的頂面上且暴露每一個所述第一電極墊的全部頂面，所述第二半導體封裝更包括第二保護層，所述第二保護層配置於所述第二封裝基板的底面上且暴露每一個所述 第二電極墊的全部頂面，以及所述第一電極墊及所述第二電極墊的頂面分別是暴露於所述接點之所述電極墊的區域。
  16. 如申請專利範圍第11項所述之堆疊式半導體封裝，其中所述第一接觸電極包括沿著所述第一封裝基板的所述較長第一邊所配置之接觸電極的第一群，所述第二接觸電極包括沿著所述第二封裝基板的所述較長第一邊所配置之接觸電極的第一群，以及所述第一群的至少一群的所述接觸電極的體積從所述第一封裝基板及所述第二封裝基板的所述較長第一邊的中心到外圍區域逐漸減少。
  17. 如申請專利範圍第16項所述之堆疊式半導體封裝，其中所述第一接觸電極包括沿著所述第一封裝基板的所述第二邊所配置之接觸電極的第二群，所述第二接觸電極包括沿著所述第二封裝基板的所述第二邊所配置之接觸電極的第二群，以及所述第二群的至少一群的所述接觸電極的體積實質上相同。
  18. 如申請專利範圍第1項所述之堆疊式半導體封裝，其中所述接點以鄰近所述第一封裝基板的外圍週邊邊緣之兩列或更多列來配置。
  19. 一種半導體裝置，包括：主機板；多個外部接觸電極，配置於所述主機板上； 第一半導體封裝，包括第一封裝基板以及安裝在所述第一封裝基板的頂面上的第一半導體晶片，所述第一封裝基板具有構成其外部週邊區域之橫向的第一邊及第二邊，其中所述第一邊比所述第二邊長，並且所述第一半導體封裝經由所述外部接觸電極電性連接所述主機板；多個接點，沿著包括所述第一邊及所述第二邊之所述第一封裝基板的外部週邊區域配置於所述第一半導體晶片的外面，其中所述接點的第一群沿著所述第一封裝基板的所述較長第一邊配置且沿著所述較長第一邊彼此相隔，所述接點的第二群沿著所述第一封裝基板的所述第二邊配置且沿著所述第二邊彼此相隔，並且所述第一群的接點的高度從所述較長第一邊的中心到外圍區域變化，且所述第二群的接點的高度實質上相同；以及第二半導體封裝，包括第二封裝基板以及安裝在所述第二封裝基板上的第二半導體晶片，其中所述第二半導體封裝經由所述接點電性連接所述第一半導體封裝。
  20. 如申請專利範圍第19項所述之半導體裝置，其中所述第一群的所述接點的高度從所述第一邊的中心到外圍區域逐漸減少。
  21. 如申請專利範圍第20項所述之半導體裝置，其中所述第一半導體封裝更包括多個配置於所述第一封裝基板的頂面上且分別電性連接所述接點之第一電極墊，以及所述第二半導體封裝更包括多個配置於所述第二封裝基板的底面上且分別電性連接所述接點之第二電極墊。
  22. 如申請專利範圍第21項所述之半導體裝置，其中所述第二封裝基板也具有構成其外部週邊區域之橫向的第一邊及第二邊，所述第二封裝基板的所述第一邊比所述第二封裝基板的所述第二邊長，並且所述第一封裝基板的所述第一邊及所述第二邊分別配置於所述堆疊式半導體封裝的相同邊作為所述第二封裝基板的所述第一邊及所述第二邊，所述第一電極墊包括沿著所述第一封裝基板的所述較長第一邊所配置之電極墊的第一群，所述第二電極墊包括沿著所述第二封裝基板的所述較長第一邊所配置之電極墊的第一群，以及在所述電極墊的所述第一群的至少一群當中，暴露於所述接點之所述電極墊的區域的大小從所述第一封裝基板及所述第二封裝基板的所述較長第一邊的中心到外圍區域逐漸增加。
  23. 如申請專利範圍第20項所述之半導體裝置，其中所述接點的所述第一群的體積從所述較長第一邊的中心到外圍區域逐漸減少。
  24. 如申請專利範圍第19項所述之半導體裝置，其中所述第一半導體封裝更包括多個配置於所述第一封裝基板的底面上且分別電性連接所述外部接觸電極之下方電極墊。
  25. 如申請專利範圍第24項所述之半導體裝置，其中所述下方電極墊包括沿著所述第一封裝基板的所述較長第 一邊所配置之下方電極墊的第一群，以及暴露於與其連接的所述外部接觸電極之所述第一群的下方電極墊的區域的大小從所述較長第一邊的中心到外圍區域變化。
  26. 如申請專利範圍第19項所述之半導體裝置，其中所述外部接觸電極包括沿著所述第一封裝基板的所述較長第一邊所配置之外部接觸電極的第一群，以及所述第一群的外部接觸電極的高度從所述較長第一邊的中心到外圍區域不斷變化。
  27. 如申請專利範圍第19項所述之半導體裝置，其中所述外部接觸電極包括沿著所述第一封裝基板的所述較長第一邊所配置之外部接觸電極的第一群，以及所述外部接觸電極的體積從所述較長第一邊的中心到外圍區域不斷變化。
  28. 如申請專利範圍第26項所述之半導體裝置，其中所述主機板包括板子以及配置於所述板子的頂面上且分別電性連接所述外部接觸電極之多個接觸墊。
  29. 如申請專利範圍第28項所述之半導體裝置，其中所述接觸墊的大小實質上相同。
  30. 一種堆疊式半導體封裝的製造方法，所述方法包括：提供第一半導體封裝，包括第一封裝基板以及安裝在所述第一封裝基板上的第一半導體晶片，所述第一封裝基板具有構成其外部週邊區域之橫向的第一邊及第二邊，其 中所述第一邊比所述第二邊長；提供第二半導體封裝，包括第二封裝基板以及安裝在所述第二封裝基板上的第二半導體晶片；形成堆疊，其中所述第一半導體封裝及所述第二半導體封裝以所述第一封裝基板的頂面面對所述第二封裝基板的底面的方式並列；在所述第一半導體晶片外面的所述第一封裝基板的頂面的外圍區域與對齊所述堆疊中的所述外圍區域之所述第二封裝基板的底面的區域之間提供多個接點，所述接點包括沿著所述第一封裝基板的所述第一較長邊與所述第二邊配置，其中所述接點的第一群將沿著所述第一封裝基板的所述較長第一邊配置且沿著所述較長第一邊彼此相隔，所述接點的第二群將沿著所述第一封裝基板的所述第二邊配置且沿著所述第二邊彼此相隔，並且所述第一群的接點的高度從所述較長第一邊的中心到外圍區域不斷變化，而所述第二群的接點的高度實質上相同；以及接著熱處理所述接點以便將所述第二半導體封裝固定在所述第一半導體封裝。
  31. 如申請專利範圍第30項所述之堆疊式半導體封裝的製造方法，其中沿著所述第一封裝基板的所述較長第一邊予以配置之所述第一群的所述接點的高度變成從所述較長第一邊的中心到外圍區域逐漸減少。
  32. 如申請專利範圍第31項所述之堆疊式半導體封裝 的製造方法，其中提供所述第一半導體封裝及所述第二半導體封裝包括：在所述第一封裝基板的頂面上形成多個第一電極墊；以及在所述第二封裝基板的底面上形成多個第二電極墊。
  33. 如申請專利範圍第32項所述之堆疊式半導體封裝的製造方法，其中形成所述第一電極墊包括：沿著所述第一封裝基板的所述第一較長邊形成所述第一電極墊的第一群，以及針對所述第一電極墊的所述第一群，暴露所述第一電極墊的頂面區域，其大小從所述第一封裝基板的所述較長第一邊的中心到外圍區域逐漸增加，以及提供所述接點，包括在所述電極墊的所述第一群所暴露之頂面區域上提供所述接點的第一群。
  34. 如申請專利範圍第32項所述之堆疊式半導體封裝的製造方法，其中所述第二半導體封裝的所述第二封裝基板具有構成其外部週邊區域之橫向的第一邊及第二邊，所述第二封裝基板的所述第一邊比其第二邊長，形成所述第二電極墊包括：沿著所述第二封裝基板的所述第一較長邊形成所述第二電極墊的第一群，以及針對所述第二電極墊的所述第一群，暴露所述第二電極墊的頂面區域，其大小從所述第二封裝基板的所述較長第一邊的中心到外圍區域逐漸增加，以及 提供所述接點，包括在所述第二電極墊的所述第一群所暴露之區域上提供所述接點的第一群。
  35. 如申請專利範圍第32項所述之堆疊式半導體封裝的製造方法，其中形成每一個所述接點包括：分別在每一個所述第一電極墊上形成第一接觸電極；以及分別在每一個所述第二電極墊上形成第二接觸電極。
  36. 一種記憶卡，包括：記憶體，包含如申請專利範圍第1項所述之堆疊式半導體封裝；以及控制器，有效地連接所述記憶體以便傳送電訊號到所述記憶體以及從所述記憶體接收電訊號。
  37. 一種電子系統，包括：記憶體，包含如申請專利範圍第1項所述之堆疊式半導體封裝；匯流排；以及處理器，經由所述匯流排與所述記憶體通訊。
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