JP7219571B2 - 印刷回路基板及びそれを含む半導体パッケージ - Google Patents

印刷回路基板及びそれを含む半導体パッケージ Download PDF

Info

Publication number
JP7219571B2
JP7219571B2 JP2018178934A JP2018178934A JP7219571B2 JP 7219571 B2 JP7219571 B2 JP 7219571B2 JP 2018178934 A JP2018178934 A JP 2018178934A JP 2018178934 A JP2018178934 A JP 2018178934A JP 7219571 B2 JP7219571 B2 JP 7219571B2
Authority
JP
Japan
Prior art keywords
region
wiring
circuit board
printed circuit
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018178934A
Other languages
English (en)
Other versions
JP2019080048A (ja
Inventor
虱気 李
永培 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2019080048A publication Critical patent/JP2019080048A/ja
Application granted granted Critical
Publication of JP7219571B2 publication Critical patent/JP7219571B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は印刷回路基板及びそれを含む半導体パッケージに係り、より詳細には複数の配線層を有する印刷回路基板及びそれを含む半導体パッケージに係る。
半導体産業において、半導体素子及びこれを利用する電子製品の高容量、薄型化、小型化に対する需要が多くなってこれに関連された多様なパッケージ技術が次々登場している。半導体パッケージは集積回路チップを電子製品に使用するのに適合な形態に具現したものである。通常、半導体パッケージは印刷回路基板ＰＣＢ上に半導体チップを実装し、ボンディングワイヤ乃至バンプを利用してこれらを電気的に連結することが一般的である。電子産業の発達に応じて半導体パッケージの高機能化、高速化、及び小型化の要求が増大されている。
米国特許第６，８６４，４３４号公報 米国特許第６，０８７，７１７号公報 米国特許第７，３８７，９４５号公報 米国特許第７，９６５，４９７号公報 米国特許第８，０１４，１５４号公報 米国特許第８，２３２，６４２号公報 米国特許第８，７０３，５３５号公報 米国特許第９，４７８，５００号公報 米国特許出願公開第２００９／０２８９３５０号明細書 米国特許出願公開第２０１６／００７９２０１号明細書
本発明が解決しようとする課題は、曲がりを最小化させて信頼性を向上させた印刷回路基板を提供することにある。
本発明が解決しようとする課題は、信頼性が向上された印刷回路基板を含む半導体パッケージを提供することにある。
本発明の概念に係る印刷回路基板は互いに隣接する第１領域及び第２領域を有することができる。印刷回路基板は、互いに対向する第１面及び第２面を含むベース層と、前記第１面に提供される第１配線層と、前記第２面に提供される第２配線層と、を含むことができる。前記第１及び第２領域の各々の上部に前記第１配線層が配置され、前記第１及び第２領域の各々の下部に前記第２配線層が配置され、前記第１領域の前記上部は第１配線面積比率を有し、前記第２領域の前記上部は第２配線面積比率を有し、前記第１領域の前記下部は第３配線面積比率を有し、前記第２領域の前記下部は第４配線面積比率を有し、前記第２及び第３配線面積比率の各々が前記第１及び第４配線面積比率の各々より大きい。
本発明の他の概念に係る印刷回路基板は複数の領域に区画されることができる。印刷回路基板は、互いに対向する第１面及び第２面を含むベース層と、前記第１面に提供される複数の第１配線を含む第１配線層と、前記第２面に提供される複数の第２配線を含む第２配線層と、を含むことができる。前記複数の領域は互いに隣接する第１領域及び第２領域を含み、前記第１領域に対する前記第１領域内の前記第１配線層の面積比率は前記第２領域に対する前記第２領域内の前記第１配線層の面積比率より小さく、前記第１領域に対する前記第１領域内の前記第２配線層の面積比率は前記第２領域に対する前記第２領域内の前記第２配線層の面積比率より大きい。
本発明のその他の概念に係る、半導体パッケージは、互いに隣接する複数の領域を有する印刷回路基板、及び前記印刷回路基板上の半導体チップを含むことができる。前記印刷回路基板は、互いに対向する第１面及び第２面を含むベース層と、前記第１面に提供される複数の第１配線を含む第１配線層と、前記第２面に提供される複数の第２配線を含む第２配線層と、を含むことができる。前記複数の領域は互いに隣接する第１領域及び第２領域を含み、前記第１領域に対する前記第１領域内の前記第１配線層の面積比率は前記第１領域に対する前記第１領域内の前記第２配線層の面積比率より小さく、前記第２領域に対する前記第２領域内の前記第１配線層の面積比率は前記第２領域に対する前記第２領域内の前記第２配線層の面積比率より大きい。
本発明に係る印刷回路基板及びそれを含む半導体パッケージは、互いに隣接する領域の間に曲がる方向が互いに異なることができる。したがって、印刷回路基板の全体的な曲がり現象を最小化することができる。印刷回路基板の曲がり現象が最小化されることによって、印刷回路基板と半導体チップとの間又は印刷回路基板とパッケージ基板との間の接触不良を防止することができる。結果的に、全体的な半導体パッケージの信頼性を向上させることができる。
本発明の実施形態に係る印刷回路基板を概略的に示す斜視図である。 図１の印刷回路基板の上部の第５領域及び第６領域を示す平面図である。 図１の印刷回路基板の下部の第５領域及び第６領域を示す平面図である。 図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。 本発明の実施形態に係る印刷回路基板の曲がりを概略的に示す断面図である。 本発明の比較例に係る印刷回路基板の曲がりを概略的に示す断面図である。 本発明の実施形態に係る印刷回路基板を説明するためのものであって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。 本発明の実施形態に係る印刷回路基板を説明するためのものであって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。 本発明の実施形態に係る印刷回路基板を説明するためのものであって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。 本発明の実施形態に係る半導体パッケージを説明するための断面図である。 本発明の実施形態に係る半導体パッケージを説明するための断面図である。 本発明の実施形態に係る半導体パッケージを説明するための断面図である。 本発明の実施形態に係る半導体パッケージを説明するための断面図である。
図１は本発明の実施形態に係る印刷回路基板を概略的に示す斜視図である。図２Ａは図１の印刷回路基板の上部の第５領域及び第６領域を示す平面図である。図２Ｂは図１の印刷回路基板の下部の第５領域及び第６領域を示す平面図である。図３は図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。図４は本発明の実施形態に係る印刷回路基板の曲がりを概略的に示す断面図である。図５は本発明の比較例に係る印刷回路基板の曲がりを概略的に示す断面図である。
図１、図２Ａ、図２Ｂ、図３、及び図４を参照すれば、印刷回路基板１００は第１乃至第９領域ＲＧ１－ＲＧ９を含む。印刷回路基板１００を９個の領域に区画して、前記領域を各々第１乃至第９領域ＲＧ１－ＲＧ９として定義する。一例として、第１乃至第９領域ＲＧ１－ＲＧ９は互いに同一の平面サイズを有する。他の例として、第１乃至第９領域ＲＧ１－ＲＧ９は互いに異なる平面的サイズを有してもよい。平面視で、第１乃至第９領域ＲＧ１－ＲＧ９の各々は方形状を有する。
第１乃至第９領域ＲＧ１－ＲＧ９は第１方向Ｄ１及び第２方向Ｄ２に２次元的に配列される。本実施形態では例示的に印刷回路基板１００が第１乃至第９領域ＲＧ１－ＲＧ９を有することを図示したが、印刷回路基板１００はさらに多い領域に区画されることができ、これは特別に制限されない。本実施形態に係る印刷回路基板１００は少なくとも９個の領域ＲＧ１－ＲＧ９を含む。
印刷回路基板１００は上部ＵＰ及び下部ＬＰを含む。印刷回路基板１００の上部ＵＰの第１、第３、第５、第７、及び第９領域ＲＧ１、ＲＧ３、ＲＧ５、ＲＧ７、ＲＧ９は第１変形領域Ａ１である。印刷回路基板１００の上部ＵＰの第２、第４、第６、及び第８領域ＲＧ２、ＲＧ４、ＲＧ６、ＲＧ８は第２変形領域Ａ２である。上部ＵＰの第１及び第２変形領域Ａ１、Ａ２は第１方向Ｄ１に沿って互いに交互に配列される。上部ＵＰの第１及び第２変形領域Ａ１、Ａ２は第２方向Ｄ２に沿って互いに交互に配列される。互いに隣接する一対の領域の中で１つは第１変形領域Ａ１であり、他の１つは第２変形領域Ａ２である。
印刷回路基板１００の下部ＬＰの第２、第４、第６、及び第８領域ＲＧ２、ＲＧ４、ＲＧ６、ＲＧ８は第１変形領域Ａ１である。印刷回路基板１００の下部ＬＰの第１、第３、第５、第７、及び第９領域ＲＧ１、ＲＧ３、ＲＧ５、ＲＧ７、ＲＧ９は第２変形領域Ａ２である。印刷回路基板１００の下部ＬＰの第１及び第２変形領域Ａ１、Ａ２は、先に説明した印刷回路基板１００の上部ＵＰの第１及び第２変形領域Ａ１、Ａ２の配列と同様に、互いに交互に配列される。
印刷回路基板１００の下部ＬＰの第１及び第２変形領域Ａ１、Ａ２の配列は印刷回路基板１００の上部ＵＰの第１及び第２変形領域Ａ１、Ａ２の配列と反対である。再び言えば、第１、第３、第５、第７、及び第９領域ＲＧ１、ＲＧ３、ＲＧ５、ＲＧ７、ＲＧ９の各々は、その上部ＵＰに第１変形領域Ａ１及びその下部ＬＰに第２変形領域Ａ２を含む。第２、第４、第６、及び第８領域ＲＧ２、ＲＧ４、ＲＧ６、ＲＧ８の各々は、その上部ＵＰに第２変形領域Ａ２及びその下部ＬＰに第１変形領域Ａ１を含む。
第１変形領域Ａ１は第２変形領域Ａ２に比べて熱変形がさらに大きく発生する。第１変形領域Ａ１の熱変形率は第２変形領域Ａ２の熱変形率より大きい。例えば、いずれか１つの第１変形領域Ａ１の配線層の面積比率はこれと隣接する第２変形領域Ａ２の配線層の面積比率より小さく、これに対する具体的な説明は後述する。前記熱変形率は、印刷回路基板１００に半導体パッケージ製造工程の内、熱が加えられることによって該当領域が変形される程度を意味する。再び言えば、前記熱変形率は該当領域の水平的長さが増加する程度を意味する。
以下、図２Ａ、図２Ｂ、及び図３を参照して印刷回路基板１００の第５領域ＲＧ５及び第６領域ＲＧ６を代表的に詳細に説明する。
印刷回路基板１００はベース層１１０、第１絶縁膜１２０、第２絶縁膜１３０、及び配線１４０を含む。ベース層１１０は、互いに対向する第１面１１０ａ及び第２面１１０ｂを有する。第１絶縁膜１２０はベース層１１０の第１面１１０ａ上に提供され、第２絶縁膜１３０はベース層１１０の第２面１１０ｂ上に提供される。
ベース層１１０はフェノール樹脂、エポキシ樹脂、ポリイミドの中で選択される少なくとも１つの物質からなされる。例えば、ベース層１１０はＦＲ４（Ｆｒａｍｅ Ｒｅｔａｒｄａｎｔ ４）、四官能性エポキシ（Ｔｅｔｒａｆｕｎｃｔｉｏｎａｌ ｅｐｏｘｙ）、ポリフェニレンエーテル（Ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒ）、エポキシ／ポリフェニレン酸化物（Ｅｐｏｘｙ／ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｏｘｉｄｅ）、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ ｔｒｉａｚｉｎｅ）、サーマウント（Ｔｈｅｒｍｏｕｎｔ）、シアネートエステル（Ｃｙａｎａｔｅ ｅｓｔｅｒ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）及び液晶高分子（Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）の中で選択される少なくとも１つの物質を含む。
例えば、第１及び第２絶縁膜１２０、１３０の各々は感光性ソルダレジスト（Ｐｈｏｔｏ－Ｉｍａｇｅａｂｌｅ Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）をスクリーン印刷法又はスプレーコーティング法で全体塗布することによって形成される。又は、第１及び第２絶縁膜１２０、１３０の各々はフィルム型ソルダレジスト物質をラミネーティング（ｌａｍｉｎａｔｉｎｇ）法で接着した後、不必要な部分を露光及び現像で除去し、熱、ＵＶ、又はＩＲで硬化することによって形成される。
図示していないが、第１及び第２絶縁膜１２０、１３０の各々は配線１４０の少なくとも一部分を露出する開口部を有する。前記開口部によって露出された配線１４０の前記少なくとも一部分は印刷回路基板１００のパッドである。
配線１４０は、ベース層１１０の第１面１１０ａ上に提供される第１配線１４０ａ、ベース層１１０の第２面１１０ｂ上に提供される第２配線１４０ｂ、及びベース層１１０内に提供されるビア１４０ｃを含む。各々のビア１４０ｃはいずれか１つの第１配線１４０ａといずれか１つの第２配線１４０ｂを垂直的に連結する。
第１配線１４０ａは第１配線層ＬＡ１を構成し、第２配線１４０ｂは第２配線層ＬＡ２を構成する。本実施形態では２つの配線層（第１配線層ＬＡ１及び第２配線層ＬＡ２）を含む印刷回路基板１００を例示したが、他の実施形態において印刷回路基板１００は追加的な配線層をさらに含んでもよい。例えば、第１配線層ＬＡ１及び第２配線層ＬＡ２の間に追加的なベース層がさらに提供され、前記追加的なベース層内に第３配線層がさらに提供されてもよい（後述する図８参照）。
印刷回路基板１００の上部ＵＰは第１絶縁膜１２０及び第１配線１４０ａからなされた第１配線層ＬＡ１を含む。印刷回路基板１００の下部ＬＰは第２絶縁膜１３０及び第２配線１４０ｂからなされた第２配線層ＬＡ２を含む。
第１配線１４０ａの各々の厚さは第２配線１４０ｂの各々の厚さと実質的に同一である。第１配線１４０ａの平均的なパターン幅は第２配線１４０ｂの平均的なパターン幅と実質的に同一である。第１配線１４０ａ、第２配線１４０ｂ及びビア１４０ｃは同一な金属物質を含み、例えば銅を含む。
第１変形領域Ａ１は相対的に小さい配線面積比率を有し、第２変形領域Ａ２は相対的に大きい配線面積比率を有する。配線面積比率とは、該当領域の単位面積に対する配線の平面的面積の比率を意味する。例えば、第１変形領域Ａ１の各々の配線面積比率は５５％乃至６５％である。第２変形領域Ａ２の各々の配線面積比率は６５％乃至８０％である。
第５領域ＲＧ５の上部ＵＰは第１変形領域Ａ１である。第５領域ＲＧ５の上部ＵＰは第１配線面積比率を有する。一例として、第５領域ＲＧ５の平面的面積は１００であり、第５領域ＲＧ５の上部ＵＰ内の第１配線１４０ａの平面的面積の合計（即ち、第５領域ＲＧ５の第１配線層ＬＡ１の面積）は６０である。この場合、第５領域ＲＧ５の上部ＵＰの前記第１配線面積比率は６０％である。
第６領域ＲＧ６の上部ＵＰは第２変形領域Ａ２である。第６領域ＲＧ６の上部ＵＰは第２配線面積比率を有する。一例として、第６領域ＲＧ６の平面的面積は１００であり、第６領域ＲＧ６の上部ＵＰ内の第１配線１４０ａの平面的面積の合計（即ち、第６領域ＲＧ６の第１配線層ＬＡ１の面積）は７０である。この場合、第６領域ＲＧ６の上部ＵＰの前記第２配線面積比率は７０％である。
第５領域ＲＧ５の平面的面積と第６領域ＲＧ６の平面的面積とは互いに実質的に同一である。第５領域ＲＧ５の第１配線層ＬＡ１の第１配線１４０ａは４個であり、第６領域ＲＧ６の第１配線層ＬＡ１の第１配線１４０ａは５個である。したがって、第５領域ＲＧ５の上部ＵＰの前記第１配線面積比率は、これと隣接する第６領域ＲＧ６の上部ＵＰの前記第２配線面積比率より小さい。
第５領域ＲＧ５の下部ＬＰは第５領域ＲＧ５の上部ＵＰと反対である第２変形領域Ａ２である。第５領域ＲＧ５の下部ＬＰは第３配線面積比率を有する。一例として、第５領域ＲＧ５の平面的面積は１００であり、第５領域ＲＧ５の下部ＬＰ内の第２配線１４０ｂの平面的面積の合計（即ち、第５領域ＲＧ５の第２配線層ＬＡ２の面積）は７０である。この場合、第５領域ＲＧ５の下部ＬＰの前記第３配線面積比率は７０％である。
第５領域ＲＧ５内で、第１配線層ＬＡ１の第１配線１４０ａは４個であり、第２配線層ＬＡ２の第２配線１４０ｂは５個である。したがって、第５領域ＲＧ５の上部ＵＰの前記第１配線面積比率は、第５領域ＲＧ５の下部ＬＰの前記第３配線面積比率より小さい。
第６領域ＲＧ６の下部ＬＰは第６領域ＲＧ６の上部ＵＰと反対である第１変形領域Ａ１である。第６領域ＲＧ６の下部ＬＰは第４配線面積比率を有する。一例として、第６領域ＲＧ６の平面的面積は１００であり、第６領域ＲＧ６の下部ＬＰ内の第２配線１４０ｂの平面的面積の合計（即ち、第６領域ＲＧ６の第２配線層ＬＡ２の面積）は６０である。この場合、第６領域ＲＧ６の下部ＬＰの前記第４配線面積比率は６０％である。
第６領域ＲＧ６内で、第１配線層ＬＡ１の第１配線１４０ａは５個であり、第２配線層ＬＡ２の第２配線１４０ｂは４個である。したがって、第６領域ＲＧ６の上部ＵＰの前記第２配線面積比率は、第６領域ＲＧ６の下部ＬＰの前記第４配線面積比率より大きい。
第５領域ＲＧ５の平面的面積と第６領域ＲＧ６の平面的面積は互いに実質的に同一である。第５領域ＲＧ５の第２配線層ＬＡ２の第２配線１４０ｂは５個であり、第６領域ＲＧ６の第２配線層ＬＡ２の第２配線１４０ｂは４個である。したがって、第５領域ＲＧ５の下部ＬＰの前記第３配線面積比率は、これと隣接する第６領域ＲＧ６の下部ＬＰの前記第４配線面積比率より大きい。
図４を再び参照すれば、第５領域ＲＧ５の上部ＵＰ（即ち、第１変形領域Ａ１）は第５領域ＲＧ５の下部ＬＰ（即ち、第２変形領域Ａ２）に比べて配線面積比率が小さいので、第５領域ＲＧ５の上部ＵＰ（即ち、第１変形領域Ａ１）で発生される熱変形は第５領域ＲＧ５の下部ＬＰ（即ち、第２変形領域Ａ２）で発生される熱変形に比べて小さい。したがって、第５領域ＲＧ５は下に（即ち、第３方向Ｄ３の反対方向）曲がる。
第６領域ＲＧ６の上部ＵＰ（即ち、第２変形領域Ａ２）は第６領域ＲＧ６の下部ＬＰ（即ち、第１変形領域Ａ１）に比べて配線面積比率が大きいので、第６領域ＲＧ６の上部ＵＰ（即ち、第２変形領域Ａ２）で発生される熱変形は第６領域ＲＧ６の下部ＬＰ（即ち、第１変形領域Ａ１）で発生される熱変形に比べて大きい。したがって、第６領域ＲＧ６は上に（即ち、第３方向Ｄ３）曲がる。
第１乃至第９領域ＲＧ１－ＲＧ９の中で互いに隣接する領域は、先に説明した第５領域ＲＧ５及び第６領域ＲＧ６と同一な第１及び第２変形領域Ａ１、Ａ２の間の配置関係を有する。即ち、印刷回路基板１００の上部ＵＰにおいて、前記互いに隣接する領域は各々第１変形領域Ａ１及び第２変形領域Ａ２である。印刷回路基板１００の下部ＬＰにおいて、前記互いに隣接する領域は各々第２変形領域Ａ２及び第１変形領域Ａ１である。したがって、図４に図示されたように印刷回路基板１００の少なくとも一断面は波状の曲がり構造を有する。
図５を再び参照すれば、本発明の比較例に係る印刷回路基板１００’は複数の領域に区画されない。再び言えば、印刷回路基板１００’の上部ＵＰ’は先に説明した第１及び第２変形領域が交互に配列されない。印刷回路基板１００’の下部ＬＰ’は先に説明した第１及び第２変形領域が交互に配列されない。結果的に、本発明の比較例に係る印刷回路基板１００’は上のみ（即ち、第３方向Ｄ３）に曲がった形態を有し、この場合、印刷回路基板１００’の曲がり程度は図４に示した本発明の実施形態に係る印刷回路基板１００に比べてさらに大きくなる。本発明の実施形態に係る印刷回路基板１００は互いに隣接する領域の間で曲がる方向が互いに異なり得る。したがって、印刷回路基板１００の全体的な曲がり現象を最小化することができる。
その他、第５及び第６領域ＲＧ５、ＲＧ６を除外した残る領域ＲＧ１－ＲＧ４、ＲＧ７－ＲＧ９に関する具体的な説明は先に第５領域ＲＧ５及び第６領域ＲＧ６を参照して説明したことと実質的に同一又は類似である。
図６は本発明の実施形態に係る印刷回路基板を説明するためのものであって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。本実施形態では、先に図１、図２Ａ、図２Ｂ、及び図３を参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図１、図２Ａ、図２Ｂ、及び図６を参照すれば、ベース層１１０内に配線１４０が提供される。再び言えば、第１配線層ＬＡ１及び第２配線層ＬＡ２はベース層１１０内に埋め込まれる。第１配線１４０ａの上面はベース層１１０の第１面１１０ａと共面をなす。第２配線１４０ｂの底面はベース層１１０の第２面１１０ｂと共面をなす。第１絶縁膜１２０はベース層１１０の第１面１１０ａ及び第１配線１４０ａの上面を覆う。第２絶縁膜１３０はベース層１１０の第２面１１０ｂ及び第２配線１４０ｂの底面を覆う。
図７は本発明の実施形態に係る印刷回路基板を説明するためのものであって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。本実施形態では、先に図３、図４Ａ、図４Ｂ、図５、及び図６を参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図１、図２Ａ、図２Ｂ、及び図７を参照すれば、第５領域ＲＧ５の第１配線層ＬＡ１の第１配線１４０ａの各々は第１厚さＴ１を有する。第６領域ＲＧ６の第１配線層ＬＡ１の第１配線１４０ａの各々は第２厚さＴ２を有する。第１厚さＴ１は第２厚さＴ２より小さい。再び言えば、第１変形領域Ａ１内の配線の厚さは第２変形領域Ａ２内の配線の厚さより小さい。
ベース層１１０上の第１絶縁膜１２０は第３厚さＴ３を有する。第１絶縁膜１２０は外部に露出された第１面１２０ａを有する。ベース層１１０の第１面１１０ａと第１絶縁膜１２０の第１面１２０ａとの間の厚さは第３厚さＴ３である。
第１配線１４０ａの各々は第１絶縁膜１２０によって覆われた第１面１４０ａａを有する。第５領域ＲＧ５の第１配線１４０ａの第１面１４０ａａと第１絶縁膜１２０の第１面１２０ａとの間の厚さは第４厚さＴ４である。第６領域ＲＧ６の第１配線１４０ａの第１面１４０ａａと第１絶縁膜１２０の第１面１２０ａとの間の厚さは第５厚さＴ５である。第４厚さＴ４は第５厚さＴ５より大きい。再び言えば、第１変形領域Ａ１内の第１配線１４０ａ上の第１絶縁膜１２０の厚さは第２変形領域Ａ２内の第１配線１４０ａ上の第１絶縁膜１２０の厚さより大きい。
第５領域ＲＧ５の第２配線層ＬＡ２の第２配線１４０ｂの各々は第６厚さＴ６を有する。第６領域ＲＧ６の第２配線層ＬＡ２の第２配線１４０ｂの各々は第７厚さＴ７を有する。第６厚さＴ６は第７厚さＴ７より大きい。さらに、第６厚さＴ６は第１厚さＴ１より大きい。第７厚さＴ７は第２厚さＴ２より小さい。
ベース層１１０上の第２絶縁膜１３０は第８厚さＴ８を有する。第２絶縁膜１３０は外部に露出された第１面１３０ａを有する。ベース層１１０の第２面１１０ｂと第２絶縁膜１３０の第１面１３０ａとの間の厚さは第８厚さＴ８である。一例として、第８厚さＴ８は第３厚さＴ３と実質的に同一である。
第２配線１４０ｂの各々は第２絶縁膜１３０によって覆われた第１面１４０ｂａを有する。第５領域ＲＧ５の第２配線１４０ｂの第１面１４０ｂａと第２絶縁膜１３０の第１面１３０ａとの間の厚さは第９厚さＴ９である。第６領域ＲＧ６の第２配線１４０ｂの第１面１４０ｂａと第２絶縁膜１３０の第１面１３０ａとの間の厚さは第１０厚さＴ１０である。第９厚さＴ９は第１０厚さＴ１０より小さい。さらに、第９厚さＴ９は第４厚さＴ４より小さい。第１０厚さＴ１０は第５厚さＴ５より大きい。
図８は本発明の実施形態に係る印刷回路基板を説明するためのものであって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。本実施形態では、先に図１、図２Ａ、図２Ｂ、及び図３を参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図１、図２Ａ、図２Ｂ、及び図８を参照すれば、印刷回路基板１００は第１ベース層１１０ｘ、第２ベース層１１０ｙ、第１絶縁膜１２０、第２絶縁膜１３０、及び配線１４０を含む。第１配線層ＬＡ１と第２配線層ＬＡ２との間に第３配線層ＬＡ３が提供される。第３配線層ＬＡ３は第３配線１４０ｄを含む。第３配線１４０ｄは第２ベース層１１０ｙ内に提供される。再び言えば、第３配線１４０ｄは第２ベース層１１０ｙ内に埋め込まれる。ビア１４０ｃは、第１配線層ＬＡ１と第３配線層ＬＡ３との間及び第３配線層ＬＡ３と第２配線層ＬＡ２との間に提供される。本実施形態に係る印刷回路基板１００は最大３つの配線層（第１配線層ＬＡ１、第２配線層ＬＡ２、及び第３配線層ＬＡ３）を含む。
図９乃至図１２は本発明の実施形態に係る半導体パッケージを説明するための断面図である。
先ず図９を参照すれば、本実施形態に係る半導体パッケージは印刷回路基板１００及び印刷回路基板１００上に実装された第１半導体チップ２００を含む。印刷回路基板１００は先の図１、図２Ａ、図２Ｂ、図３、及び図４を参照して説明したことと同一である。
印刷回路基板１００は互いに対向する第１面１００ａ及び第２面１００ｂを有する。印刷回路基板１００の第２面１００ｂ上に複数の第１外部端子１５０が提供される。第１外部端子１５０は、印刷回路基板１００の第２配線層ＬＡ２のパッド１４５に付着される。一例として、第１外部端子１５０の各々はソルダボール又はソルダバンプである。
第１半導体チップ２００は印刷回路基板１００の第１面１００ａ上に実装される。第１半導体チップ２００と印刷回路基板１００との間に接着層２１０が介在される。印刷回路基板１００の第１面１００ａの一部と第１半導体チップ２００を覆う第１モールディング膜２３０が提供される。第１モールディング膜２３０は絶縁性ポリマー、例えばエポキシ系ポリマーを含む。
第１半導体チップ２００は、その一面に隣接する第１回路層２０５を含む。第１回路層２０５は、第１半導体チップ２００のシリコン基板上に形成されたトランジスタ及び前記トランジスタ上の配線を含む。第１半導体チップ２００の第１回路層２０５は、ボンディングワイヤ２２０を通じて印刷回路基板１００の第１配線層ＬＡ１のパッド１４５と電気的に連結される。
図１０を参照すれば、本実施形態に係る半導体パッケージは印刷回路基板１００及び第１半導体チップ２００を含む。本実施形態では、先に図９を参照して説明したことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
第１半導体チップ２００は印刷回路基板１００上にフリップチップ実装される。第１半導体チップ２００の第１回路層２０５は印刷回路基板１００の第１面１００ａと対向する。印刷回路基板１００と第１半導体チップ２００との間に複数の第２外部端子２５０が提供される。第２外部端子２５０は、印刷回路基板１００の第１配線層ＬＡ１のパッド１４５に付着される。第２外部端子２５０を通じて印刷回路基板１００の第１配線層ＬＡ１と第１半導体チップ２００の第１回路層２０５が互いに電気的に連結される。
本発明の実施形態に係る半導体パッケージは印刷回路基板１００の曲がり現象が最小化されることによって、印刷回路基板１００と第１半導体チップ２００との間の接触不良を防止することができる。結果的に、全体的な半導体パッケージの信頼性を向上させることができる。
図１１を参照すれば、本実施形態に係る半導体パッケージは下部パッケージＰＡ２及び上部パッケージＰＡ１を含む。上部パッケージＰＡ１は印刷回路基板１００及び第１半導体チップ２００を含む。本実施形態では、先に図９を参照して説明したことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
下部パッケージＰＡ２は第１パッケージ基板３００及び第１パッケージ基板３００上に実装された第２半導体チップ４００を含む。第１パッケージ基板３００の底面上に複数の第３外部端子３５０が提供される。第３外部端子３５０は第１パッケージ基板３００の下部の下部パッド３２０に付着される。一例として、第３外部端子３５０の各々はソルダボール又はソルダバンプである。
第２半導体チップ４００は第１パッケージ基板３００の上面上にフリップチップ実装される。第２半導体チップ４００の第２回路層４０５は第１パッケージ基板３００の上面と対向する。第１パッケージ基板３００と第２半導体チップ４００との間に複数の第４外部端子４５０が提供される。第４外部端子４５０は、第１パッケージ基板３００の上部の上部パッド３１０に付着される。第４外部端子４５０を通じて第１パッケージ基板３００と第２半導体チップ４００とが互いに電気的に連結される。第１パッケージ基板３００の上面及び第２半導体チップ４００を覆う第２モールディング膜３６０が提供される。
上部パッケージＰＡ１の印刷回路基板１００と下部パッケージＰＡ２の第１パッケージ基板３００との間に第５外部端子３７０が提供される。第５外部端子３７０の下部は第１パッケージ基板３００の上部の上部パッド３１０に付着される。第５外部端子３７０の上部は印刷回路基板１００の第２配線層ＬＡ２のパッドに付着される。第５外部端子３７０を通じて、下部パッケージＰＡ２と上部パッケージＰＡ１とが互いに電気的に連結される。
上部パッケージＰＡ１に関する具体的な説明は、先に図９を参照して説明したことと類似である。一例として、第１半導体チップ２００はメモリチップである。図示しないが、第１半導体チップ２００は複数で提供される。複数の第１半導体チップ２００は垂直方向に積層されるか、或いは２次元的に配列される。一例として、第２半導体チップ４００はプロセッサチップである。
図１２を参照すれば、本実施形態に係る半導体パッケージは下部パッケージＰＡ２、上部パッケージＰＡ１、及びこれらの間に介在された印刷回路基板１００を含む。印刷回路基板１００は先の図１、図２Ａ、図２Ｂ、図３、及び図４を参照して説明したことと同一である。本実施形態では、先に図９及び図１１を参照して説明したことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
上部パッケージＰＡ１は第２パッケージ基板５００及び第２パッケージ基板５００上に実装された第１半導体チップ２００を含む。第２パッケージ基板５００の底面上に複数の第６外部端子５５０が提供される。第６外部端子５５０は第２パッケージ基板５００の下部の下部パッド５２０に付着される。ボンディングワイヤ２２０を通じて、第１半導体チップ２００と第２パッケージ基板５００とが互いに電気的に連結される。
第５外部端子３７０が印刷回路基板１００の第２配線層ＬＡ２のパッドに付着される。第５外部端子３７０を通じて、下部パッケージＰＡ２と印刷回路基板１００とが互いに電気的に連結される。印刷回路基板１００と上部パッケージＰＡ１との間に第６外部端子５５０が介在される。第６外部端子５５０は印刷回路基板１００の第１配線層ＬＡ１のパッドに付着される。第６外部端子５５０を通じて、上部パッケージＰＡ１と印刷回路基板１００とが互いに電気的に連結される。結果的に、印刷回路基板１００は上部及び下部パッケージＰＡ１、ＰＡ２の間に介在されて、これらを互いに電気的に連結する。
本発明の実施形態に係る半導体パッケージは印刷回路基板１００の曲がり現象が最小化されることによって、印刷回路基板１００と第１パッケージ基板３００との間及び印刷回路基板１００と第２パッケージ基板５００との間の接触不良を防止することができる。結果的に、全体的な半導体パッケージの信頼性を向上させることができる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に実施されることもあり得る。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
１００ 印刷回路基板
１１０ ベース層
１２０ 第１絶縁膜
１３０ 第２絶縁膜
１４０ 配線
１４０ａ 第１配線
１４０ｂ 第２配線
１４０ｃ ビア
１４０ｄ 第３配線
１４５ パッド
１５０ 第１外部端子
２００ 第１半導体チップ
２０５ 第１回路層
２１０ 接着層
２２０ ボンディングワイヤ
２３０ 第１モールディング膜
２５０ 第２外部端子
ＰＡ１ 上部パッケージ
ＰＡ２ 下部パッケージ
３００ 第１パッケージ基板
３１０ 上部パッド
３２０ 下部パッド
３５０ 第３外部端子
３６０ 第２モールディング膜
３７０ 第５外部端子
４００ 第２半導体チップ
４０５ 第２回路層
４５０ 第４外部端子
５００ 第２パッケージ基板
５５０ 第６外部端子

Claims (21)

  1. １つの半導体パッケージ用の印刷回路基板において、
    互いに対向する第１面及び第２面を含むベース層と、
    前記第１面に提供される第１配線層と、
    前記第２面に提供される第２配線層と、を含み、
    前記印刷回路基板は、市松模様に配列された第１領域及び第２領域を含み、
    前記第１及び第２領域の各々の上部に前記第１配線層が配置され、
    前記第１及び第２領域の各々の下部に前記第２配線層が配置され、
    前記第１領域の前記上部は、第１配線面積比率を有し、
    前記第２領域の前記上部は、第２配線面積比率を有し、
    前記第１領域の前記下部は、第３配線面積比率を有し、
    前記第２領域の前記下部は、第４配線面積比率を有し、
    前記第２及び第３配線面積比率の各々が、前記第１及び第４配線面積比率の各々より大きい、印刷回路基板。
  2. 前記第１領域のサイズ及び形状は、前記第２領域のサイズ及び形状と実質的に同一である、請求項１に記載の印刷回路基板。
  3. 前記第１配線面積比率は、前記第１領域の面積に対する前記第１領域内の前記第１配線層の面積比率であり、
    前記第２配線面積比率は、前記第２領域の面積に対する前記第２領域内の前記第１配線層の面積比率であり、
    前記第３配線面積比率は、前記第１領域の面積に対する前記第１領域内の前記第２配線層の面積比率であり、
    前記第４配線面積比率は、前記第２領域の面積に対する前記第２領域内の前記第２配線層の面積比率である、請求項１に記載の印刷回路基板。
  4. 前記印刷回路基板内の配線層は、最大３つの層からなる、請求項１に記載の印刷回路基板。
  5. 第１領域内の前記第１配線層の配線厚さは、前記第２領域内の前記第１配線層の配線厚さと異なる、請求項１に記載の印刷回路基板。
  6. 前記第１配線層は、前記ベース層の前記第１面上に配置される第１配線を含み、
    前記第２配線層は、前記ベース層の前記第２面上に配置される第２配線を含む、請求項１に記載の印刷回路基板。
  7. 前記第１配線を覆う第１絶縁膜をさらに含み、
    前記第１配線の各々は、前記第１絶縁膜によって覆われた一面を有し、
    前記第１絶縁膜は、外部に露出された一面を有し、
    前記第１領域内の前記第１配線の中でいずれか１つの前記一面と前記第１絶縁膜の前記一面との間の厚さは、前記第２領域内の前記第１配線の中でいずれか１つの一面と前記第１絶縁膜の前記一面との間の厚さと異なる、請求項６に記載の印刷回路基板。
  8. 前記第１配線層は、前記ベース層内に埋め込まれた第１配線を含み、
    前記第２配線層は、前記ベース層に埋め込まれた第２配線を含む、請求項１に記載の印刷回路基板。
  9. 前記第１領域は、第１方向に曲がり、
    前記第２領域は、前記第１方向に反対である第２方向に曲がり、
    前記第１及び第２方向は、前記第１面に対して垂直である、請求項１に記載の印刷回路基板。
  10. 複数の領域に区画された、１つの半導体パッケージ用の印刷回路基板において、
    互いに対向する第１面及び第２面を含むベース層と、
    前記第１面に提供される複数の第１配線を含む第１配線層と、
    前記第２面に提供される複数の第２配線を含む第２配線層と、を含み、
    前記複数の領域は、市松模様に配列された第１領域及び第２領域を含み、
    前記第１領域に対する前記第１領域内の前記第１配線層の面積比率は、前記第２領域に対する前記第２領域内の前記第１配線層の面積比率より小さく、
    前記第１領域に対する前記第１領域内の前記第２配線層の面積比率は、前記第２領域に対する前記第２領域内の前記第２配線層の面積比率より大きい、印刷回路基板。
  11. 前記第１領域に対する前記第１領域内の前記第１配線層の面積比率は、前記第１領域に対する前記第１領域内の前記第２配線層の面積比率より小さく、
    前記第２領域に対する前記第２領域内の前記第１配線層の面積比率は、前記第２領域に対する前記第２領域内の前記第２配線層の面積比率より大きい、請求項１０に記載の印刷回路基板。
  12. 前記第１領域のサイズ及び形状は、前記第２領域のサイズ及び形状と実質的に同一である、請求項１０に記載の印刷回路基板。
  13. 第１領域内の前記第１配線の各々の厚さは、前記第２領域内の前記第１配線の各々の厚さと異なる、請求項１０に記載の印刷回路基板。
  14. 第１領域内の前記第１配線の各々の厚さは、前記第１領域内の前記第２配線の各々の厚さと異なる、請求項１０に記載の印刷回路基板。
  15. 前記第１配線を覆う第１絶縁膜をさらに含み、
    前記第１配線の各々は、前記第１絶縁膜によって覆われた一面を有し、
    前記第１絶縁膜は、外部に露出された一面を有し、
    前記第１領域内の前記第１配線の中でいずれか１つの前記一面と前記第１絶縁膜の前記一面との間の厚さは、前記第２領域内の前記第１配線の中でいずれか１つの前記一面と前記第１絶縁膜の前記一面との間の厚さと異なる、請求項１０に記載の印刷回路基板。
  16. 前記第１配線を覆う第１絶縁膜と、
    前記第２配線を覆う第２絶縁膜と、をさらに含み、
    前記第１配線の各々は、前記第１絶縁膜によって覆われた一面を有し、
    前記第２配線の各々は、前記第２絶縁膜によって覆われた一面を有し、
    前記第１絶縁膜は、外部に露出された一面を有し、
    前記第２絶縁膜は、外部に露出された一面を有し、
    前記第１領域内の前記第１配線の中でいずれか１つの前記一面と前記第１絶縁膜の前記一面との間の厚さは、前記第１領域内の前記第２配線の中でいずれか１つの前記一面と前記第２絶縁膜の前記一面との間の厚さと異なる、請求項１０に記載の印刷回路基板。
  17. 互いに隣接する複数の領域を有する印刷回路基板と、
    前記印刷回路基板上の半導体チップと、を含み、
    前記印刷回路基板は、
    互いに対向する第１面及び第２面を含むベース層と、
    前記第１面に提供される複数の第１配線を含む第１配線層と、
    前記第２面に提供される複数の第２配線を含む第２配線層と、を含み、
    前記複数の領域は、市松模様に配列された第１領域及び第２領域を含み、
    前記第１領域に対する前記第１領域内の前記第１配線層の面積比率は、前記第１領域に対する前記第１領域内の前記第２配線層の面積比率より小さく、
    前記第２領域に対する前記第２領域内の前記第１配線層の面積比率は、前記第２領域に対する前記第２領域内の前記第２配線層の面積比率より大きい、半導体パッケージ。
  18. 前記印刷回路基板内の配線層は最大３つの層からなる、請求項１７に記載の半導体パッケージ。
  19. 前記印刷回路基板内の前記複数の領域は、少なくとも９個の領域を含む、請求項１７に記載の半導体パッケージ。
  20. 前記第１領域のサイズ及び形状は、前記第２領域のサイズ及び形状と実質的に同一である、請求項１７に記載の半導体パッケージ。
  21. 前記第１領域に対する前記第１領域内の前記第１配線層の面積比率は、前記第２領域に対する前記第２領域内の前記第１配線層の面積比率より小さく、
    前記第１領域に対する前記第１領域内の前記第２配線層の面積比率は、前記第２領域に対する前記第２領域内の前記第２配線層の面積比率より大きい、請求項１７に記載の半導体パッケージ。
JP2018178934A 2017-10-24 2018-09-25 印刷回路基板及びそれを含む半導体パッケージ Active JP7219571B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170138563A KR102437245B1 (ko) 2017-10-24 2017-10-24 인쇄회로기판 및 그를 포함하는 반도체 패키지
KR10-2017-0138563 2017-10-24

Publications (2)

Publication Number Publication Date
JP2019080048A JP2019080048A (ja) 2019-05-23
JP7219571B2 true JP7219571B2 (ja) 2023-02-08

Family

ID=65996767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018178934A Active JP7219571B2 (ja) 2017-10-24 2018-09-25 印刷回路基板及びそれを含む半導体パッケージ

Country Status (5)

Country Link
US (2) US10506706B2 (ja)
JP (1) JP7219571B2 (ja)
KR (1) KR102437245B1 (ja)
CN (1) CN109699118B (ja)
DE (1) DE102018120854A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112993A (ja) 2006-10-30 2008-05-15 Samsung Electro-Mechanics Co Ltd 回路基板の製造方法
JP2016134410A (ja) 2015-01-16 2016-07-25 イビデン株式会社 プリント配線板

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629164U (ja) * 1992-09-08 1994-04-15 株式会社富士通ゼネラル 両面実装プリント配線基板
JP3202525B2 (ja) 1995-03-27 2001-08-27 キヤノン株式会社 電気回路基板及びそれを備えた表示装置
JPH10270592A (ja) 1997-03-24 1998-10-09 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6203967B1 (en) 1998-07-31 2001-03-20 Kulicke & Soffa Holdings, Inc. Method for controlling stress in thin film layers deposited over a high density interconnect common circuit base
TWI229574B (en) 2002-11-05 2005-03-11 Siliconware Precision Industries Co Ltd Warpage-preventing circuit board and method for fabricating the same
JP4437051B2 (ja) 2004-04-01 2010-03-24 イビデン株式会社 フレックスリジッド配線板
JP4020097B2 (ja) 2004-05-11 2007-12-12 セイコーエプソン株式会社 半導体チップ、半導体装置及びその製造方法、並びに電子機器
TWI287960B (en) * 2005-01-12 2007-10-01 Benq Corp One/multi layer printed circuit board capable of preventing electrostatic discharge and routing method thereof
CN101278393A (zh) 2005-09-29 2008-10-01 日本电气株式会社 半导体封装、衬底、使用这种半导体封装或衬底的电子器件和用于校正半导体封装翘曲的方法
US8014154B2 (en) 2006-09-27 2011-09-06 Samsung Electronics Co., Ltd. Circuit substrate for preventing warpage and package using the same
US20080182398A1 (en) 2007-01-30 2008-07-31 Carpenter Burton J Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
JP2009152282A (ja) * 2007-12-19 2009-07-09 Shinko Electric Ind Co Ltd 集合配線基板及び半導体パッケージ
KR101009414B1 (ko) 2008-07-14 2011-01-19 삼성모바일디스플레이주식회사 평판 디스플레이 장치 및 그 제조방법
KR101096039B1 (ko) 2009-11-09 2011-12-19 주식회사 하이닉스반도체 인쇄회로기판 및 이를 이용한 반도체 패키지
JP2012195568A (ja) 2011-02-28 2012-10-11 Koa Corp 金属ベース回路基板
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
US8703535B2 (en) 2012-06-07 2014-04-22 Stats Chippac Ltd. Integrated circuit packaging system with warpage preventing mechanism and method of manufacture thereof
JP5994484B2 (ja) * 2012-08-24 2016-09-21 イビデン株式会社 プリント配線板
JP2015225895A (ja) * 2014-05-26 2015-12-14 イビデン株式会社 プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
CN105336722A (zh) * 2014-06-26 2016-02-17 三星电机株式会社 印刷电路板、具有印刷电路板的半导体封装件和制造方法
KR102214512B1 (ko) * 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
KR20160019252A (ko) 2014-08-11 2016-02-19 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법
JP6467858B2 (ja) * 2014-10-20 2019-02-13 イビデン株式会社 プリント配線板
JP2016139632A (ja) * 2015-01-26 2016-08-04 京セラ株式会社 配線基板
US9478500B2 (en) 2015-02-17 2016-10-25 Advanced Semiconductor Engineering, Inc. Interposer substrate, semiconductor structure and fabricating process thereof
US9907156B1 (en) * 2015-03-06 2018-02-27 Juniper Networks, Inc. Cross-talk reduction for high speed signaling at ball grid array region and connector region
CN106192303B (zh) 2015-04-30 2019-12-06 青岛海尔洗衣机有限公司 一种衣物分类存放装置、洗衣机及其控制方法
KR102486558B1 (ko) * 2015-06-24 2023-01-10 삼성전자주식회사 회로 기판 및 이를 구비한 반도체 패키지
US9953934B2 (en) 2015-12-16 2018-04-24 Intel Corporation Warpage controlled package and method for same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112993A (ja) 2006-10-30 2008-05-15 Samsung Electro-Mechanics Co Ltd 回路基板の製造方法
JP2016134410A (ja) 2015-01-16 2016-07-25 イビデン株式会社 プリント配線板

Also Published As

Publication number Publication date
KR20190045693A (ko) 2019-05-03
JP2019080048A (ja) 2019-05-23
CN109699118A (zh) 2019-04-30
DE102018120854A1 (de) 2019-04-25
US11140772B2 (en) 2021-10-05
US20190124761A1 (en) 2019-04-25
KR102437245B1 (ko) 2022-08-30
US20200092989A1 (en) 2020-03-19
US10506706B2 (en) 2019-12-10
CN109699118B (zh) 2024-01-30

Similar Documents

Publication Publication Date Title
US10431536B2 (en) Interposer substrate and semiconductor package
US9685429B2 (en) Stacked package-on-package memory devices
TWI556324B (zh) 堆疊式半導體封裝、包含該堆疊式半導體封裝的半導體裝置以及該堆疊式半導體封裝的製造方法
US7968991B2 (en) Stacked package module and board having exposed ends
JP5002533B2 (ja) スタック型チップパッケージ構造
US11437326B2 (en) Semiconductor package
KR101198411B1 (ko) 패키지 온 패키지 기판
KR101964389B1 (ko) 수직 상호연결들을 갖는 집적 회로 패키징 시스템 및 그 제조 방법
US10141255B2 (en) Circuit boards and semiconductor packages including the same
WO2014120483A1 (en) ULTRA THIN PoP PACKAGE
KR102454214B1 (ko) 반도체 패키지
JP7219571B2 (ja) 印刷回路基板及びそれを含む半導体パッケージ
US10008441B2 (en) Semiconductor package
CN111063677A (zh) 半导体封装件
KR20070083021A (ko) 휨 방지용 인쇄회로기판
TWI447869B (zh) 晶片堆疊封裝結構及其應用
KR20130015685A (ko) 반도체 패키지 및 이의 제조 방법
KR100813621B1 (ko) 적층형 반도체 소자 패키지
KR20240138915A (ko) 반도체 패키지
KR20240054825A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR101213187B1 (ko) 다층 ｐｃｂ 기판 및 이를 이용한 반도체 패키지
TW202306079A (zh) 包括堆疊晶片結構的半導體封裝
KR20230016295A (ko) 반도체 패키지 및 그 제조방법
KR20080020386A (ko) 멀티 칩 패키지
KR20080065395A (ko) 절곡된 내부 리드들을 갖는 반도체 칩 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230127

R150 Certificate of patent or registration of utility model

Ref document number: 7219571

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150