KR101831692B1 - 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템 - Google Patents

기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템 Download PDF

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    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

제1변 및 상기 제1변과 대향하는 제2변, 및 상기 제1변에 가까운 제1영역 및 상기 제2변에 가까운 제2영역을 포함하는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 놓인 제1 상부 반도체 소자를 포함하는 상부 패키지; 및 하부 패키지 기판 및 하부 반도체 소자를 포함하고, 다수개의 패키지간 연결부들을 통해 상기 상부 패키지와 연결되는 하부 패키지를 포함하고, 상기 패키지간 연결부는, 데이터 신호들을 전달하는 제1 패키지간 연결부, 어드레스/컨트롤 신호를 전달하는 제2 패키지간 연결부, 어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 패키지간 연결부, 및 데이터 회로용 공급 전압을 제공하는 제4 패키지간 연결부를 포함하고, 상기 제1 및 제2 패키지간 연결부들의 다수는 상기 제1영역 내에 배치되고, 상기 제3 패키지간 연결부들의 다수는 상기 제2 영역 내에 배치되는 패키지 적층 구조물이 제안된다.

Description

기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템{Semiconductor Devices, Package Substrates, Semiconductor Packages, Package Stack Structures, and Electronic Systems having Functionally Asymmetric Conductive elements}
본 발명은 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자들, 패키지 기판들, 반도체 패키지들, 패키지 적층 구조물들, 및 전자 시스템들에 관한 것이다.
모바일 폰이나 태블릿 PC 같은 새로운 모바일 전자 시스템은 그 내부에 유효한 빈 공간이 좁아지고 있어서 보다 작고, 얇고, 가벼운 전자 부품에 관한 요구가 증가되고 있다.
본 발명이 해결하고자 하는 과제는 기능적으로 비대칭인 전도성 구성 요소를 갖는 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 기능적으로 비대칭인 전도성 구성 요소를 갖는 패키지 기판들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 기능적으로 비대칭인 전도성 구성 요소를 갖는 반도체 패키지들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 기능적으로 비대칭인 전도성 구성 요소를 갖는 패키지 적층 구조물들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 기능적으로 비대칭인 전도성 구성 요소를 갖는 반도체 소자, 반도체 패키지, 및/또는 패키지 적층 구조를 동작시키는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 기능적으로 비대칭인 전도성 구성 요소를 갖는 전자 제품을 갖는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물은, 제1변 및 상기 제1변과 대향하는 제2변, 및 상기 제1변에 가까운 제1영역 및 상기 제2변에 가까운 제2영역을 포함하는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 놓인 제1 상부 반도체 소자를 포함하는 상부 패키지, 및 하부 패키지 기판 및 하부 반도체 소자를 포함하고, 다수개의 패키지간 연결부들을 통해 상기 상부 패키지와 연결되는 하부 패키지를 포함하고, 상기 패키지간 연결부는, 데이터 신호들을 전달하는 제1 패키지간 연결부, 어드레스/컨트롤 신호를 전달하는 제2 패키지간 연결부, 어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 패키지간 연결부, 및 데이터 회로용 공급 전압을 제공하는 제4 패키지간 연결부를 포함하고, 상기 제1 및 제2 패키지간 연결부들의 다수는 상기 제1영역 내에 배치되고, 상기 제3 패키지간 연결부들의 다수는 상기 제2 영역 내에 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물은, 제1변 및 상기 제1변과 대향하거나 가까운 제2변, 및 상기 제1변에 가까운 제1영역 및 상기 제2변과 가까운 제2영역을 갖는 표면을 포함하난 상부 패키지, 및 다수개의 패키지간 연결부들을 통하여 상기 상부 패키지와 연결된 하부 패키지를 포함하고, 상기 패키지간 연결부들은, 데이터 신호들을 전달하는 제1 패키지간 연결부들, 어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부들, 및 어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 패키지간 연결부들을 포함하고, 상기 제1 및 제2 패키지간 연결부들은 상기 제1 영역 내에 배타적으로 배치되고, 상기 제3 패키지간 연결부들은 상기 제2 영역 내에 배타적으로 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물은, 상부 패키지, 하부 패키지 및 다수개의 패키지간 연결부들을 포함하고, 상기 상부 패키지는, 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 소자를 포함하고, 상기 상부 반도체 소자는, 다수개의 연결부들을 통해 상기 상부 패키지 기판과 통신하는 다수개의 기능성 전도성 구성 요소들을 포함하고, 상기 다수개의 기능성 전도성 구성 요소들은 제1 기능 세트 및 상기 제1 기능 세트와 다른 제2 기능 세트를 포함하고, 상기 제1 기능 세트는 데이터 신호 전달, 데이터 회로용 기준 전압 제공, 및 어드레스/컨트롤 신호 전달 중에서 하나 또는 그 이상의 기능을 포함하고, 상기 제2 기능 세트는 어드레스/컨트롤 회로용 기준 전압 제공 및 소자/패키지용 전압 중 에서 하나 또는 그 이상의 기능을 포함하고, 상기 상부 패키지는, 상기 상부 패키지 기판의 바닥면 상에 배치된 제1 및 제2 세트들의 상부 패키지간 연결부 랜드들을 더포함하고, 상기 제1 세트의 상부 패키지간 연결부 랜드들은 상기 상부 패키지 기판의 상기 바닥면의 제1 영역 상에 배타적으로 배치되고, 및 상기 제2 세트의 상부 패키지간 연결부 랜드들 상기 상부 패키지 기판의 상기 바닥면의 제2 영역 상에 배타적으로 배치되고, 상기 제2 영역은 상기 제1 영역과 대향하고, 상기 상부 패키지 기판은 상기 상부 반도체 소자와 연결되는 다수개의 전도성 배선 패턴들을 포함하여, 상기 제1 세트의 기능에 해당하는 상기 기능성 전도성 패턴이 상기 제1 세트의 패키지간 연결부 랜드들과 연결되고, 상기 제2 세트의 기능에 해당하는 상기 기능성 전도성 구성 요소들이 상기 제2 세트의 제2 패키지간 연결부 랜드들과 연결될 수 있다.
상기 해결하거자 하는 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물은, 제1변과 제3변을 연결하는 제1코너, 제1변과 제4변을 연결하는 제2코너, 제3변과 제2변을 연결하는 제3코너, 및 제2변과 제4변을 연결하는 제4코너를 포함하는 상부 패키지, 상기 상부 패키지는 상기 제1코너와 가까운 제1영역, 상기 제2코너와 가까운 제2영역, 상기 제3코너와 가까운 제3영역, 및 상기 제4코너와 가까운 제4영역, 및 상기 제2변과 가까운 제5영역을 더 포함하고, 다수개의 패키지간 연결부들을 통하여 상기 상부 패키지와 연결되는 하부 패키지를 포함하고, 상기 패키지간 연결부들은, 데이터 신호들을 전달하는 제1 세트의 패키지간 연결부들, 어드레스/컨트롤 신호들을 전달하는 제2 세트의 패키지간 연결부들, 및 어드레스/컨트롤 회로용 기준 전압들을 제공하는 제3 세트의 패키지간 연결부들을 포함하고, 상기 제1 세트의 패키지간 연결부들은 상기 제1 영역 내에 배타적으로 배치되고, 상기 제2 세트의 패키지간 연결부들은 상기 제1 영역 내에 배타적으로 배치되고, 상기 제3 세트의 패키지간 연결부들은 상기 제1 영역 내에 배타적으로 배치되고, 상기 제4 세트의 패키지간 연결부들은 상기 제2 영역 내에 배타적으로 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물은, 상부 패키지 및 다수개의 패키지간 연결부들을 통하여 상기 상부 패키지와 연결된 하부 패키지를 포함하고, 상기 상부 패키지는, 제1변과 제3변을 연결하는 제1코너, 제1변과 제4변을 연결하는 제2코너, 제3변과 제2변을 연결하는 제3코너, 및 제2변과 제4변을 연결하는 제4코너를 포함하는 패키지 기판을 포함하고, 가상의 대각선이 상기 제1코너 및 상기 제4코너의 사이에 연장하고, 상기 대각선은 상기 상부 패키지를 상기 제1변에 가까운 제1영역 및 상기 제2변에 가까운 제2영역으로 분할하고, 상기 패키지간 연결부들은, 데이터 신호들을 전달하는 제1 패키지간 연결부 세트, 어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부 세트, 어드레스/컨트롤 회로용 공급 전압들을 제공하는 제3 패키지간 연결부 세트, 및 데이터 회로용 공급 전압들을 제공하는 제4 패키지간 연결부 세트를 포함하고, 상기 제1 및 제2 패키지간 연결부 세트들은 상기 제1 영역 내에 배치되고, 상기 제3 패키지간 연결부 세트는 상기 제2 영역에 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지는, 패키지 적층 구조물 내에서 하부 패키지 상에 접착된 상부 패키지에 있어서, 상기 상부 패키지는 상부 패키지 기판 및 상기 상부 패키지 기판 상에 놓인 상부 반도체 소자를 포함하되, 상기 상부 패키지 기판은, 제1변 및 상기 제1변과 대향하는 제2변, 및 상기 제1변에 가까운 제1영역 및 상기 제2변과 가까운 제2 영역을 포함하고, 상기 상부 패키지는 다수개의 패키지간 연결부들을 통하여 상기 하부 패키지와 연결될 수 있고, 상기 다수개의 패키지간 연결부들은, 데이터 신호들을 전달하는 제1 패키지간 연결부들, 어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부들, 어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 패키지간 연결부들, 및 데이터 회로용 공급 전압을 제공하는 제4 패키지간 연결부들을 포함하고, 상기 제1 및 제2 패키지간 연결부들의 다수는 상기 제1영역 내에 배치되고, 상기 제3 패키지간 연결부들의 다수는 상기 제2 영역 내에 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 동작시키는 방법은, 제1변 및 상기 제1변과 대향하는 제2변을 가진 패키지 기판 상에 놓인 반도체 소자를 기능적으로 비대칭적으로 동작시키는 방법에 있어서, 상기 패키지 기판의 상기 제1변 가까이 배치된 제1 본딩 패드를 통하여 데이터 신호들을 전달하고, 상기 패키지 기판의 상기 제1변 가까이 배치된 제2 본딩 패드들을 통하여 어드레스/컨트롤 신호들을 전달하고, 상기 패키지 기판의 제2변에 가까이 배치된 제3 본딩 패드를 통하여 어드레스/컨트롤 회로용 기준 전압들을 전달하는 것을 포함하는 반도체 소자를 기능적으로 비대칭적으로 동작시키는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 전자 시스템은, 패키지 적층 구조물, 상기 패키지 적층 구조물과 전기적으로 연결된 디스플레이 기기, 및 상기 디스플레이 기기와 연결된 입출력 기기를 포함하고, 상기 패키지 적층 구조물은, 제1변 및 상기 제1변과 대향하는 제2변, 및 상기 제1변에 가까운 제1영역 및 상기 제2변에 가까운 제2영역을 포함하는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 놓인 제1 상부 반도체 소자를 포함하는 상부 패키지, 및 하부 패키지 기판 및 하부 반도체 소자를 포함하고, 다수개의 패키지간 연결부들을 통해 상기 상부 패키지와 연결되는 하부 패키지를 포함하고, 상기 패키지간 연결부는, 데이터 신호들을 전달하는 제1 패키지간 연결부, 어드레스/컨트롤 신호를 전달하는 제2 패키지간 연결부, 어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 패키지간 연결부, 및 데이터 회로용 공급 전압을 제공하는 제4 패키지간 연결부를 포함하고, 상기 제1 및 제2 패키지간 연결부들의 다수는 상기 제1영역 내에 배치되고, 상기 제3 패키지간 연결부들의 다수는 상기 제2 영역 내에 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의한 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템은 비대칭 전도성 구성 요소들 또는 금속 코어층을 가짐으로써, 패키지 기판 레벨에서 금속층들의 신호 배선(routes)이 단순해 질 수 있다. 예를 들어, 서로 중첩되지 않도록 배치될 수 있다. 따라서, 여러 금속층들에 분산, 배치되었던 신호 배선들(routes)이 줄어든 금속층들 상으로 배선(routing)될 수 있다.
따라서, 본 발명의 기술적 사상에 의한 전자 부품들은 신호 손실이 적고, 잡음 발생이 억제되고, 신호 전달 속도가 개선될 수 있다. 그 이외의 다양한 효과들은 본 명세서 내에서 제시 및 설명될 것이다.
본 명세서의 실시예들은 ASICs, PLDs / Gate Arrays, 디지털 신호 처리기, 그래픽 및 컴퓨터 칩셋 등에 적용될 수 있다. 또한, 본 명세서의 실시예들은 기업형 노트북 또는 서브노트북 PC의 저장 소자, 울트라모바일 PC(UMPC) 및 태블릿 PC에 사용될 수 있다.
도 1a 내지 1d는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자의 입출력부들의 배열을 개념적으로 도시한 평면도들이다.
도 2a 내지 2d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 입출력부들을 재배치하는 구조와 방법을 개략적으로 도시한 평면도 및 II'를 따라 취해진 개략적인 단면도들이다.
도 3a 내지 3i는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들의 분리 사시도들이다.
도 3j는 본 발명의 기술적 사상의 일 실시예에 의한 도 3a의 패키지 적층 구조물을 도시한 평면도이다.
도 4a 및 4b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상부 패키지들의 측면 및 종단면들을 개략적으로 도시한 도면들이다.
도 5a 내지 5j는 본 발명의 기술적 사상의 다양한 실시예들에 의한 SOC (system on a package) 또는 POP (package on package) 같은 패키지 적층 구조물들을 개략적으로 도시한 측단면도들이다.
도 6a 내지 6k는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들의 분리 사시도들이다.
도 7a 내지 7h는 본 발명의 기술적 사상의 다양한 실시예들에 의한 다양한 상부 패키지들의 측단면들을 개략적으로 도시한 도면들이다.
도 8a 내지 8i는 본 발명의 기술적 사상의 실시예들에 의한 하부 패키지들을 개략적으로 도시한 측단면도들, 종단면도들, 및 부분 확대도들이다.
도 9a 내지 9h는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들을 예시한 도면들이다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자의 본딩 패드들의 배열을 개념적으로 도시한 평면도이다.
도 11a 및 11b는 본 발명의 기술적 사상의 실시예에 의한 반도체 패키지를 개략적으로 도시한 측면도, 종단면도, 및 부분 확대도들이다.
도 12a 내지 12j는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들의 측면도 및 종단면도들이다.
도 13a 내지 13d는 본 발명의 기술적 사상의 실시예들에 의한 다양한 상부 패키지들의 측단면들을 개략적으로 도시한 도면들이다.
도 14a 내지 14u는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들을 개략적으로 도시한 측면도 및 종단면도들이다.
도 15a 내지 15d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지간 연결부들을 개략적으로 도시한 도면들이다.
도 16a는 본 발명의 일 실시예에 의한 마스터 반도체 소자의 내부 구성을 예시적으로 설명하기 위한 블록도이다.
도 16b는 본 발명의 다른 실시예에 의한 슬래이브 반도체 소자의 내부 구성을 예시적으로 설명하기 위한 블록도 이다.
도 16c는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 예시적으로 설명하기 위한 블록도이다.
도 17a 및 17b는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개략적으로 도시한 도면들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 또는 패키지 적층 구조가 포함된 전자 시스템을 개략적으로 도시한 블록도이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 또는 패키지 적층 구조가 포함된 모바일 폰을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서, 동일한 참조 부호는 동일한 기능을 갖는 구성 요소들을 의미할 수 있다. 즉, 동일한 참조 부호일지라도, 다른 모양을 가질 수 있다.
본 명세서에서, 데이터 신호라 함은, 메모리 소자와 메모리 컨트롤러 간에 주고 받는 유효 정보를 갖는 전기적 신호들을 의미할 수 있다.
본 명세서에서, 데이터 회로용 기준 전압들 (또는 공급 전압들)이라 함은 데이터 신호의 최대 전압(Vddq), 최소 전압(Vssq), 또는 유효 값을 판별하기 위한 중간 전압(Vrefq)을 의미할 수 있다. 이 데이터 회로용 기준 전압들은 메모리 소자의 특성에 따라 독립적으로 다양하게 설정될 수 있다.
본 명세서에서, 어드레스/컨트롤 신호라 함은, 메모리 소자의 정보가 기록되어 있는 셀의 위치에 관한 정보 및 메모리 소자의 동작을 제어하기 위한 신호를 의미할 수 있다.
본 명세서에서, 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들)이라 함은, 어드레스/컨트롤 신호의 최대 전압 또는 동작 전압(Vdda), 또는 최소 전압 또는 기준 전압(Vssa)을 의미할 수 있다. 이 어드레스/컨트롤 회로용 기준 전압들도 메모리 소자의 특성에 따라 독립적으로 다양하게 설정될 수 있다.
본 명세서에서, 데이터 회로용 기준 전압들 또는 공급 전압들) 및 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들)은 서로 다른 전압 레벨을 가질 수 있고, 서로 구별되는 전도성 구성 요소들을 통하여 제공되는 전압들인 것으로 이해될 수 있다.
본 명세서에서, 제1변, 제1측면, 또는 좌변이라는 용어들이 동일한 의미인 것으로 이해될 수 있다. 제2변, 제2측면, 또는 우변이라는 용어들도 동일한 의미인 것으로 이해될 수 있다. 제1변과 제2변은 서로 대향할 수도 있고, 가까이 배치되어 수직을 이룰 수도 있다. 즉, 상변과 하변, 좌변과 우변의 관계일 수도 있지만, 상변과 좌변 또는 우변일 수도 있고, 하변과 좌변 또는 우변일 수도 있다. 그러므로, 제1변과 제2변, 제1측면과 제2측면 등은 서로 동일한 구성 모양이 아니라는 의미인 것으로 이해될 수 있다.
본 명세서에서, "가깝다"는 의미는 근접하거나 상대적으로 가깝게 배치된다는 의미로 이해될 수 있다. 예를 들어, "제1변에 가깝다"는 의미는 "제2변보다 제1변에 더 가깝다" 또는 "제2변보다 제1변에 근접하게 배치된다"는 의미로 이해될 수 있다.
도 1a 내지 1d는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자의 입출력부들(본딩 패드들)의 배열(I/O elements)을 개념적으로 도시한 평면도들이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1A)는 표면(3A)의 제1측면 또는 제1변(S1a)와 가까운 A1 영역에 배치된 제1 본딩 패드들(11), 제2 본딩 패드들(12) 및 제4 본딩 패드들(14)을 포함할 수 있다. 반도체 소자(1A)는 제2측면 또는 제2변(S2a)와 가까운 B1 영역에 배치된 제3 본딩 패드들(13)을 포함할 수 있다. 본 실시예에 의한 반도체 소자(1A)는 기능적으로 편중되게(functionally asymmetrical) 배치된 본딩 패드들(1114)을 포함할 수 있다. 예를 들어, 신호를 전달하는 제1 및 제2 본딩 패드들(11, 12)과 데이터 회로용 공급 전압 또는 기준 전압들(Vddq/Vssq)을 제공하는 제4 본딩 패드들(14)이 A1 영역 내에 편중되게(asymmetrically) 배치될 수 있다. 또한, 어드레스/컨트롤 회로용 공급 전압들(또는 기준 전압들)을 제공하는 제3 본딩 패드들(13)이 B1 영역 내에 편중되게 배치될 수 있다. 본 명세서에서, "편중"이라는 의미는 기판의 수평 표면 영역을 재분할하는 주어진 중심축에 상대적으로 "불균등" 또는 비대칭으로 배치된 것으로 이해될 수도 있다. 또한, 넓게는 어느 하나의 특정한 영역, 즉 제1변과 가까운 영역 내 또는 제1변 영역 내에 집중적으로 배치된다는 의미로 이해될 수도 있다.
제1 및 제2 본딩 패드들(11, 12)은 A1 영역 내에서 하나 이상의 열을 이루거나, 블록을 이루거나, 또는 불균일하게 배열될 수 있다. A1 영역은 반도체 소자(1A)의 제1측면 또는 제1변(S1a)과 가깝게 배치될 수 있다. 다른 말로, 제1 및 제2 본딩 패드들(11, 12)은 반도체 소자(1A)의 제1측면(S1a)에 상대적으로 가깝도록 기능적으로 편중되게 배치될 수 있다. 도면에서, 본 발명의 기술적 사상에 의한 일 실시예에 따르면, 제1측면(S1a)을 좌측면으로 가정할 경우, 제1 및 제2 본딩 패드들(11, 12)은 반도체 소자(1A)의 좌측면에 상대적으로 가깝게 배치되거나 좌반부(L)에 기능적으로 편중되게 배치될 수 있다.
B1 영역은 제1측면(S1a)과 대향하는 제2측면(S2a)과 가깝게 배치될 수 있다. 제3 본딩 패드들(13)은 B1 영역 내에서 독립적으로 하나 이상의 열을 이루거나, 블록을 이루거나, 또는 불균일하게 배치될 수 있다. 도면에서, 제2측면(S2a)을 우 측면으로 가정할 경우, 제3 본딩 패드들(13)은 반도체 소자(1A)의 우측면에 가깝게 배치되거나 우반부(R)에 기능적으로 편중되게 배치될 수 있다.
그러나, 본 명세서는 상술한 배열에 한정되지 않고 다른 배열들도 가능하다. 예를 들어, 제1 제2 및/또는 제4 본딩 패드들 (11, 12, 14)의 다수가 좌반부(L) 또는 제1측면(S1a)에 가까운 영역에 배치되더라도, 제1, 제2 및/또는 제4 본딩 패드들(11, 12, 14)의 일부가 우반부(R)에 배치될 수도 있다. 또한, 제3 본딩 패드들(13)은 다수가 우반부(R)에 배치되더라도, 일부가 좌반부(L)에 배치될 수 있다.
다른 실시예에서, 제1 본딩 패드들(11)의 다수가 제1변(S1a)에 가까이 배치될 수 있고, 제2 본딩 패드들(12)의 다수가 제2변(S2a)에 가까이 배치될 수도 있다.
도면에서, 상변이 제3측면(또는 제3변), 하변이 제4측면(또는 제4변)으로 이해되거나 그 반대로 이해될 수 있다. 다른 관점으로, 반도체 소자(1A)를 놓는 방향에 따라, A1 영역 및 B1 영역은 반도체 소자(1A)의 상반부(T), 하반부(B), 좌반부(L), 또는 우반부(R) 중 어느 하나의 영역들인 것으로 이해될 수 있다. 본 명세서에서, "대향"한다는 것은 반드시 반대 방향에 위치하여 서로 마주 보거나 등지는 형태를 의미하는 것은 아니다. "서로 대향하게 배치된"이라는 표현은 단지 동일 방향이 아니라는 의미일 뿐인 것으로 이해될 수 있다. 예를 들어, 서로 수직하도록 상대적으로 가깝게 배치되는 경우, 이격되어 위치하는 경우 등이 포함되어야 한다. 따라서, 통상적으로는 상변과 하변이 대향하고, 좌변과 우변이 대향하는 것이지만, 본 명세서에서는 "대향하는"이라는 표현은 상변과 좌변, 상변과 우변, 하변과 좌변 및 하변과 우변을 지칭하는 표현일 수도 있다.
응용 실시예에서, 제4 본딩 패드들(14)은 B1영역에 편중될 수도 있고, A1 영역과 B1 영역에 분산, 배치될 수도 있다.
도 1a 내지 1d에 도시된 본 실시예들에서, 제1 본딩 패드들(11)은 데이터 신호(Data Signals)를 전달할 수 있고, 제2 본딩 패드들(12)은 어드레스/컨트롤 신호(Address/Control Signals)를 전달할 수 있다. 제3 본딩 패드들(13)은 예를 들어, 도 20a에 도시된 어드레스/컨트롤 회로(7125)용 공급 전압들 (또는 기준 전압들) (Vdd/Vss)을 전달할 수 있다. 제4 본딩 패드들(14)은 예를 들어, 도 20a의 데이터 회로(7124)용 공급 전압들 (또는 기준 전압들) (Vddq/Vssq)을 전달할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자들(1A1D)은 기능적으로 편중된(functionally asymmetric) 본딩 패드들(1114)을 가지고 있으므로, 패키징될 경우, 각각에 해당하는 패키지 기판들의 금속 배선들(routes)의 길이 및 편차가 이하에서 설명되듯이 줄어들 수 있다.
대칭적 구조에서, 회로용 본딩 패드들, 예를 들어, DRAM이나 비휘발성 메모리 등, 메모리 소자에서 데이터 신호들을 전달하는 본딩 패드들 및 어드레스/컨트롤 신호들을 전달하는 본딩 패드들은 본 명세서의 도 10에 도시된 것처럼 메모리 소자의 양 측에 대칭적으로 배치된다. 도 10에서, 데이터 신호들을 전달하는 본딩 패드들(31) 및 어드레스/컨트롤 신호들을 전달하는 본딩 패드들(33)이 메모리 소자(21)의 양 측면에 배치되므로, 결과적으로 신호(예를 들어, 데이터 또는 어드레스/컨트롤)의 대칭적 배치, 즉, 기능적으로 대칭인 배열이다. 패키지 적층 구조(POP, packageonpackage)에서, 메모리 소자는 패키지 기판 상에 실장 및 전기적으로 연결될 수 있다. 기능적으로 대칭적인 배열은 메모리 소자와 로직 소자를 연결하는 패키지 기판 내의 신호 배선들(routes)은 패키지 기판이 많은 수의 인쇄 회로 기판 레이어를 필요로 하기 때문에 복잡해질 수 있다. 이것은 패키지 적층 구조에서 메모리 소자를 컨트롤하기 위한 컨트롤 회로를 가진 로직 소자 위쪽에 메모리 소자가 적층되는 경우 특히 심각하다. 그러나, 예를 들어, 도 1a1d에 도시되었듯이 기능적으로 비대칭(즉, 신호 본딩 패드들의 위치가 비대칭)인 본딩 패드 배열이 적용되면, 신호 본딩 패드들은 메모리 소자의 특정 측면에 집중될 수 있다. 이런 구성은 패키지 기판들 내의 신호 배선들(routes)의 길이를 획기적으로 줄이고 신호 배선들(routes)이 단순화될 수 있다. 이것은, 이전에 어드레스 배선에 사용되던 레이어가 생략될 수 있거나, 데이터 신호 배선 레이어 또는 랜드 디자인 레이어와 결합될 수 있어서, 이전의 다수 영역 내에 분할된 배선들(routes)이 하나의 레이어로 집적될 수 있기 때문이다. 즉, 패키지 기판의 PCB 레이어의 수가 줄어들 수 있다. 또한, 패키지 기판 내의 절연성 코어 층이 금속 코어층으로 대체될 경우, 금속 코어층은 패키지 기판의 배선층 및 접지 평면으로 모두 적용될 수 있으므로 패키지 기판의 PCB 레이어의 총 수가 줄어드는 것이 이하에서 설명될 것이다.
위에서 보다 상세하게 설명되었듯이, 용어 "비대칭", "비대칭적" 및 "기능적으로 비대칭"은 소자 또는 기판 상에 포함되고 비대칭적으로 배열되어 하나 또는 그 이상의 원하는 기능들(신호들을 전달하거나 기준 전압들을 제공하는)을 수행하기 위한 구성 요소들의 배치를 참조하는 것으로 이해될 수 있다.
따라서, 신호 손실이 적고, 잡음 발생이 억제되고, 신호 전달 속도가 개선될 수 있다. 또한, 기능적으로 편중된 본딩 패드들(1114)의 배열로 인하여 패키지 기판의 배선 설계(routing design)가 단순해질 수 있다. 패키지 기판의 배선 설계가 단순해질 경우, 패키지 기판의 금속층들의 수가 줄어들 수 있다. 이에 대한 보다 상세한 설명 및 효과는 후술될 것이다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1B)는 표면(3B)의 A2a 영역에 기능적으로 편중되게 배치된 제1 본딩 패드들(11)과 A2b 영역에 기능적으로 편중되게 배치된 제2 본딩 패드들(12)을 포함할 수 있다.
A2a 영역과 A2b 영역은 각각 블록을 형성할 수 있다. 상세하게, A2a 영역은 제1 코너(C1)와 가깝게 배치될 수 있고, A2b 영역은 제2 코너(C2)에 가깝게 배치될 수 있다. 제3 코너(C3) 또는 제4 코너(C4)와 가깝도록 제3 본딩 패드들(13)이 기능적으로 편중되게 배치될 수 있다. A2a 영역은 반도체 소자(1B)의 제1측면(S1b) 및 제3 측면(S3b)에 가깝게 배치될 수 있다. 제1측면(S1b)을 좌측면으로 가정하고 제3 측면(S3b)을 상 측면으로 가정할 경우, A2a 영역은 반도체 소자(1B)의 좌반부(L) 및 상반부(T), 즉 좌상 영역에 위치할 수 있다. A2b 영역은 반도체 소자(1B)의 제2 측면(S2b)과 대향하는 제1 측면(S1b) 및 제3 측면(S3b)과 대향하는 제4 측면(S4b)에 가깝게 배치될 수 있다. 제3 측면(S3b)을 상면으로 가정하고, 제4 측면(S4b)을 하면으로 가정할 경우, A2b 영역은 반도체 소자(1B)의 좌반부(L) 및 하반부(B), 즉 좌하 영역에 위치할 수 있다. B2 영역은 반도체 소자(1B)의 제2 측면(S2b) 또는 우측면에 가깝게 배치될 수 있다. 즉, B2 영역은 반도체 소자(1B)의 우반부(R)에 위치할 수 있다. 본딩 패드들(1114)은 블록(block) 형태 또는 열(line or column)을 이루도록 배열될 수 있다. 응용 실시예에서, 제4 본딩 패드들(14)은 A2a 영역 및/또는 A2b 영역의 사이인 Ac2 영역 내에 분산, 배치될 수 있다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1C)는 표면(3C) 상에 제1 측면(S1c) 및 제1 측면(S1c)과 대향하는 제2 측면(S2c)과 가깝도록 하나 이상의 행 또는 열을 이루며 분산, 배치된 본딩 패드들(1114)을 포함할 수 있다.
제1 및 제2 본딩 패드들(11, 12)은 반도체 소자(1C)의 제1측면(S1c)에 가깝도록 배치될 수 있다. 제1 및 제2 본딩 패드들(11, 12)은 좌반부(L)에 편중되게 배치될 수 있다. 그러나, 본 명세서에 따라 제1 및 제2 본딩 패드들(11, 12)의 다수가 제1 측면(S1c) 또는 좌반부(L)에 가깝게 배치되고, 제1 및/또는 제2 본딩 패드들(11, 12)의 일부가 좌반부(L)의 외부에 배치될 수도 있다. 제3 본딩 패드들(13)은 반도체 소자(1C)의 제2측면(S2c)에 가깝도록 배치될 수 있다. 제3 본딩 패드들(13)은 우반부(R)에 편중되게 배치될 수 있다. 그러나, 본 명세서에 따라 제3 본딩 패드들(13)의 다수가 제2 측면(S2c) 또는 우반부(R) 가까이 배치되고, 제3 본딩 패드들(13)의 일부가 우반부(R)의 외부에 배치될 수도 있다.
도 1d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1D)는 표면(3D) 상에 제1 측면(S1d)에 가깝도록 배치된 본딩 패드들(1114)을 포함할 수 있다. 본딩 패드들(1114)은 제1 내지 제4 본딩 패드들(1114)을 포함할 수 있다.
제1 측면(S1d)을 좌측면으로 가정할 경우, 본딩 패드들(1114)의 다수 또는 전부가 반도체 소자(1D)의 좌측면에 가깝거나 좌변과 가까운 좌반부(L)에 편중되게 배치될 수 있다. 이와는 다르게, 본딩 패드들(1114)의 다수 또는 전부가 반도체 소자(1D)의 우측면 또는 제2 측면(S2d)에 가깝거나 우반부(R) 내에 편중되게 배치될 수 있다.
도 1a 내지 1d에 도시된 반도체 소자들(1A1D)은 디램(DRAM), ReRAM, 스핀이동 토크(STT, spintransfer torque) MRAM 같은 자기저항 메모리, 또는 플래시 같은 메모리 소자를 포함할 수 있다.
도 2a 내지 2d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 본딩 패드들을 재배치하는 구조와 방법을 개략적으로 도시한 평면도들 및 II'를 따라 취해진 개략적인 단면도들이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(2)는 표면 상에 재배선(redistribution)을 통해 제1 측면(S1)과 가깝도록 재배치된 본딩 패드들(15) 및 제2 측면(S2)과 가깝도록 재배치된 본딩 패드들(16)을 포함할 수 있다. 도 1a 내지 1d와 비교하여, 제1 측면(S1)과 가깝도록 재배치된 본딩 패드들(15)은 제1, 제2, 및/또는 제4 본딩 패드들(11, 12, 14)을 포함할 수 있고, 및 제2 측면(S2)과 가깝도록 배치된 본딩 패드들(16)은 제3 본딩 패드들(13)을 포함할 수 있다.
도 2b를 참조하면, 반도체 생산 라인 내부에서, 하부 구조물(20) 상에 각각 제1 배선 또는 칩 패드(25, first interconnection of chip pad) 및 제2 배선 또는 칩 패드(26, second interconnection or chip pad)이 형성될 수 있다. 제1 및 제2 배선들(25, 26)은 금속을 포함할 수 있다. 예를 들어, 웨이퍼를 가공하는 공정에서 최상부 금속층에 해당할 수 있다. 제1 및 제2 배선들(25, 26)의 상부 표면을 노출시키도록 제1 절연층(30)이 형성될 수 있다. 제1 및 제2 배선 패드들(35, 36, interconnection pads)은 제1 및 제2 배선들(25, 26)의 표면으로부터 제1 절연층(30)의 측벽 및 상부 표면 상으로 연장할 수 있다. 제1 및 제2 배선 패드들(35, 36)의 일부를 덮는 캡핑층(40)이 형성될 수 있다. 캡핑층(40)은 폴리이미드 및/또는 실리콘 질화물 같은 유전 물질을 포함할 수 있다.
도 2c를 참조하면, 클린 룸의 외부, 예를 들어 패키지 제조 라인에서, 캡핑층(40)을 덮고 제1 및 제2 배선 패드들(35, 36)을 노출시키는 틀(cast) 패턴(42)을 형성하고, 재배선 패턴들(44, 45, 46, 47)이 형성될 수 있다. 재배선(redistribution) 패턴들(44, 45, 46, 47)은 각 배선 패드들(35, 36)의 상부로부터 수평적으로 연장되는 재배선(redistribution) 패턴들(44, 47)을 포함할 수 있다. 틀 패턴(42)은 감광성 폴리이미드를 포함할 수 있다. 재배선(redistribution) 패턴들(44, 45, 46, 47)은 금속을 포함할 수 있다. 또는, 재배선(redistribution) 패턴들(44, 45, 46, 47)은 점성을 가진 전도체를 포함할 수 있고, 페이스팅 또는 디스펜싱 방법을 통해 형성된 후, 소결(sintering) 및/또는 양생(curing) 공정을 통해 경화될 수 있다.
도 2d를 참조하면, 재배선(redistribution) 패턴들(44, 47)의 일부를 노출시키는 보호층(50, wrapping layer)이 형성되고, 재배선(redistribution) 패턴들(44, 47) 상에 본딩 패드들(15, 16)이 형성될 수 있다. 보호층(50) 및/또는 본딩 패드들(15, 16)은 생략될 수도 있다. 즉, 재배선(redistribution) 패턴들(44, 47)의 일부가 본딩 패드들(15, 16)일 수도 있다.
그러므로, 제1 배선 패드 또는 칩 패드 (25)는 재배선 패턴들(44, 45, 46 및/또는 47)을 통하여 제1 본딩 패드들(15)과 전기적으로 연결될 수 있다. 또한, 제1 배선 패드 또는 칩 패드 (26)도 재배선 패턴들(44, 45, 46 및/또는 47)을 통하여 제2 본딩 패드들(16)과 전기적으로 연결될 수 있다.
도 2a 내지 2d에 설명된 공정들은 본 발명의 기술적 사상이 실시될 수 있는 하나의 예가 설명된 것이다. 즉, 본 발명의 기술적 사상에 의한 반도체 소자의 본딩 패드들을 재배선()하는 방법은 본 명세서에 설명되지 않은 다른 방법으로 다양하게 실시될 수도 있다. 본 실시예처럼 재배선(redistribution) 공정이 패키지 제조 라인에서 수행될 경우, 웨이퍼 가공 라인에서 수행될 경우보다 간단하고 저렴하게 수행될 수 있다. 예를 들어, 클린 룸이 웨이퍼 가공하는 라인 수준로 엄격하게 유지할 필요가 없고, 공정에 사용되는 설비도 저렴하며, 저가의 원부자재가 사용될 수 있기 때문이다. 또한, 재배선 패턴 (44, 47)은 본 명세서의 의도와 범주 내에서 도 2d에 설명된 것과 다은 모양을 가질 수 있다. 예를 들어, 본딩 패드들(15, 16)은 제1 및 제2 배선 패드들(35, 36) 없이 칩 패드들(25, 26)과 전기적으로 연결될 수 있다.
도 3a 내지 3i는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들의 분리 사시도들이다. 도 3a 내지 3h에서 유사한 구성 요소들 및/또는 유사한 도면 참조 부호들은 같거나 유사한 기능을 갖는 구성 요소들인 것으로 이해될 수 있다. 따라서, 각 실시예들에서 핵심적인 차이점만 설명된다.
도 3a 및 3b를 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 패키지 적층 구조물들(100a, 100b)은 상부 패키지(105U, upper package), 하부 패키지(105L, lower package) 및 패키지간 연결부들(190A, 190B, interpackage connectors)을 포함할 수 있다. 하부 패키지(105L)의 하면에 배치된 보드 연결부들(109)을 더 포함할 수 있다.
상부 패키지(105U)는 상부 패키지 기판(110U) 및 그 위에 실장된 상부 반도체 소자(150U)를 포함할 수 있다. 상부 반도체 소자(150U)는 메모리 소자를 포함할 수 있다. 예를 들어, 상부 반도체 소자(150U)는 DRAM(dynamic RAM), SRAM(static RAM), PRAM(phasechangeable RAM), MRAM(magnetic RAM), RRAM(resistive RAM), NVM(nonvolatile memory), 플래시(flash) 메모리, 전자기계적 메모리(electromechanical memory), 카본 나노 튜브 메모리 및/또는 기타 다양한 메모리 소자를 포함할 수 있다. 본 실시예에서는, 본 발명의 기술적 사상을 이해하기 쉽게 하기 위하여 상부 반도체 소자(150U)가 DRAM 소자인 것으로 가정하여 설명된다.
도 3a 및 3b를 참조하면, 상부 반도체 소자(150U)는 표면 상에 좌변에 가깝도록 배치된 제1 특성의 본딩 패드들(160A) 및 우변에 가깝도록 배치된 제2 특성의 본딩 패드들(160B)을 포함할 수 있다. 제1 특성의 본딩 패드들(160A)은 제1 기능을 수행할 수 있다. 상세하게, 제1 특성의 본딩 패드들(160A)은 데이터 신호 및/또는 데이터 회로용 기준 전압들(Vddq, Vssq)을 제공할 수 있다. 제1 특성의 본딩 패드들(160A)은 또한 제2 기능을 수행할 수 있다. 상세하게, 제1 특성의 본딩 패드들(160A)은 어드레스/컨트롤 신호들을 전달할 수 있다. 제2 특성의 본딩 패드들(160B)은 제3 기능을 수행할 수 있다. 상세하게, 제2 특성의 본딩 패드들(160B)은 어드레스/컨트롤 회로용 기준 전압들 또는 공급 전압들(Vdd, Vss)을 제공할 수 있다.
이하의 명세서에서 사용되는 "제1 특성"이라는 구성 요소는 데이터 신호, 어드레스/컨트롤 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들), 또는 원하는 다른 신호 또는 전압을 전달하거나 제공할 수 있는 구성 요소인 것으로 참조, 이해될 수 있다. 마찬가지로, "제2 특성"이라는 구성 요소는 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들) 또는 다른 원하는 신호 또는 전압을 전달하거나 제공할 수 있는 구성 요소인 것으로 참조, 이해될 수 있다.
또한, 이하의 명세서에서 사용되는 제1 기능은 "데이터 신호들을 위하여 데이터 신호들을 전달하고 및/또는 데이터 회로용 기준 전압들 (또는 공급 전압들)을 제공"하는 것으로 참조, 및 이해될 수 있다. 제2 기능은 또한 "어드레스/컨트롤 신호들"인 것으로 참조, 이해될 수 있다. 제3 기능은 "어드레스/컨트롤 회로들을 위하여 기준 전압들(또는 공급 전압들)을 제공"하는 것으로 참조, 이해될 수 있다.
제1 및 제2 특성의 본딩 패드들(160A, 160B)은 기능적으로 비대칭으로 배열될 수 있다. 보다 상세하게, 상부 반도체 소자(150U) 또는 제1 및 제2 특성의 본딩 패드들(160A, 160B)은 도 1a 내지 1d에 도시 및 설명된 반도체 소자들(1A1D) 및 제1 내지 제4 본딩 패드들(1114)의 배열을 참조할 수 있다. 따라서, 제1 및 제2 특성의 본딩 패드들(160A, 160B)은 플립 칩 본딩 또는 와이어 본딩을 위한 UBM(under bumped metal)일 수 있다. 제1 및 제2 특성의 본딩 패드들(160A, 160B)은 기능 또는 필요에 따라 "기능적 입출력부(I/O elements)" 등, 다른 기술적 용어로 참조, 이해될 수도 있다. 상부 반도체 소자(150U)는 상부 패키지 기판(110U) 상에 예를 들어, 다이 접착 필름(155)을 사용하여 실장될 수 있고, 상부 몰딩재로 덮일 수 있다. 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 상부 몰딩재가 생략되었다.
상부 패키지 기판(110U)은 상면에 배치된 제1 및 제2 특성의 와이어 랜드들(170A, 170B) 및 하면에 배치된 상부 패키지간 연결부 랜드들(보이지 않음)을 포함할 수 있다. 제1 및 제2 특성의 와이어 랜드들(170A, 170B)은 와이어들(175) 등을 통하여 제1 및 제2 특성의 본딩 패드들(160A, 160B)들과 각각 서로 전기적으로 연결될 수 있다. 구체적으로, 제1 특성의 와이어 랜드들(170A)은 제1 특성의 본딩 패드들(160A)과 전기적으로 연결될 수 있고, 제2 특성의 와이어 랜드들(170B)은 제2 특성의 본딩 패드들(160B)과 전기적으로 연결될 수 있다. 따라서, 제1 특성의 와이어 랜드들(170A)은 제1 및/또는 제2 기능을 수행할 수 있다. 구체적으로, 제1 특성의 와이어 랜드들(170A)은 데이터 신호 및/또는 데이터 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공할 수 있다. 또한, 제1 특성의 와이어 랜드들(170A)은 어드레스/컨트롤 신호를 전달할 수 있다. 제2 특성의 와이어 랜드들(170B)은 제3 기능을 수행할 수 있다. 구체적으로, 제2 특성의 와이어 랜드들(170B)은 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공할 수 있다.
도 3a를 다시 참조하면, 제1 및 제2 특성의 와이어 랜드들(170A, 170B)도 제1 및 제2 특성의 본딩 패드들(160A, 160B)의 기능적으로 편중된 배열에 부합하도록 기능적으로 편중될 수 있다. 예를 들어, 제1 및 제2 특성의 와이어 랜드들(170A, 170B)은 제1 및 제2 특성의 본딩 패드들(160A, 160B)과 각각 근거리에 배치될 수 있다. 다른 말로, 제1 특성의 와이어 랜드들(170A)는 상부 패키지 기판(110U)의 좌변(S1upper), 또는 제1측면 또는 제1변에 가깝도록 배치될 수 있고, 제2 특성의 와이어 랜드들(170B)은 상부 패키지 기판(110U)의 우변(S2upper), 또는 제2측면 또는 제2변에 가깝도록 배치될 수 있다.
도 3b를 참조하면, 제1 및 제2 특성의 와이어 랜드들(170A, 170B)과 제1 및 제2 특성의 본딩 패드들(160A, 160B)은 도 3a과 비교하여 90° 회전되도록 배치될 수 있다.
도 3a 및 도 3b에서, 와이어 랜드들(170A, 170B)과 본딩 패드들(160A, 160B)의 와이어들(175)을 이용한 연결 모양은 예시적인 것이다. 와이어 랜드들(170A, 170B)과 본딩 패드들(160A, 160B)은 도 3A 및 3B에 도시된 것과 다른 모양으로 다양하게 연결될 수 있다. 예를 들어, 전도성 패턴들 또는 실리콘 관통 비아(TSV, throughsilicon via) 같은 관통 비아들이 본딩 패드들(160A, 160B)과 와이어 랜드들(170A, 170B)을 서로 연결하는데 이용될 수 있다. 보이지 않는 상부 패키지간 연결부 랜드들은 상부 패키지 기판(110U) 또는 제1 및 제2 특성의 와이어 랜드들(170A, 170B)과 제1 및 제2 특성의 패키지간 연결부들(190A, 190B)을 각각 전기적으로 연결할 수 있다. 보이지 않는 상부 패키지간 연결부 랜드들은 다른 도면에서 도시될 것이다. 상부 패키지 기판(110U)은 다층으로 적층된 전도성/비전도성 층들을 포함할 수 있다. 상부 패키지 기판(110U)의 전도성/비전도성 층들도 다른 도면에서 보다 상세하게 설명될 것이다.
하부 패키지(105L)는 하부 패키지 기판(110L) 및 그 위에 실장된 하부 반도체 소자(150L)를 포함할 수 있다.
하부 반도체 소자(150L)는 마이크로프로세서(MP) 같은 로직 소자를 포함할 수 있다. 로직 소자는 마이크로컨트롤러(MC), 디지털 시그널 프로세서(DSP) 또는 그 조합들을 포함하는 다양한 형태일 수 있다. 로직 소자는 플로팅 포인트 유닛(FPU), 산술 논리 연산기(ALU, arithmetic logic unit), 디지털 시그널 프로세싱 코어(DSP Core), 또는 그 조합들을 포함할 수 있는 프로세서 코어(미도시)를 포함할 수 있다. 로직 소자는 레지스터(미도시)를 더 포함할 수 있다. 메모리 컨트롤러는 로직 소자로 또한 사용될 수 있거나 메모리 컨트롤러는 응용에 의존하는 로직 소자의 내부 일부분일 수도 있다.
하부 반도체 소자(150L)는 예를 들어, 플립 칩 기술을 이용하여 하부 패키지 기판(110L)과 전기적으로 연결될 수 있다. 예를 들어, 하부 반도체 소자(150L)는 다수 개의 플립 칩 연결부들(또는 전도성 범프들)(120)을 통해 하부 패키지 기판(105L)과 전기적으로 연결될 수 있다. 하부 반도체 소자(150L)도 하부 패키지 기판(110L) 상에 언더필 물질을 통해 실장될 수 있다. 언더필 물질은 도면을 간략화하기 위하여 생략되었으며, 다른 도면에서 도시될 것이다.
하부 패키지 기판(110L)은 상면에 배치된 하부 패키지간 연결부 랜드들(107) 및 하면(보이지 않음)에 배치된 보드 연결부 랜드들을 포함할 수 있다. 하부 패키지간 연결부 랜드들(107)은 제1 및 제2 특성의 패키지간 연결부들(190A, 190B)과 전기적으로 연결될 수 있다. 제1 및 제2 특성의 패키지간 연결부들(190A, 190B)은 솔더 볼들일 수 있고, 하부 패키지간 연결부 랜드들(107)은 솔더 볼들과 연결된 볼 랜드들일 수 있다. 하부 패키지 기판(110L)의 보드 연결부 랜드들은 보드 연결부들(109)를 통해 외부의 모듈 보드, 시스템 보드 또는 마더 보드 등과 전기적으로 연결될 수 있다. 하부 패키지간 연결부 랜드들(107) 및 보드 연결부 랜드들은 다른 도면에서 보다 상세하게 도시될 것이다. 하부 패키지 기판(110L)도 다층으로 적층된 전도성/비전도성 층들을 포함할 수 있다. 하부 패키지 기판(110L)의 다층 전도성/비전도성 층들에 관한 설명도 보다 상세하게 후술될 것이다.
제1 및 제2 특성의 패키지간 연결부들(190A, 190B)은 상부 패키지(105U)와 하부 패키지(105L)를 전기적으로 연결할 수 있다. 예를 들어, 상부 패키지(105U)와 하부 패키지(105L), 또는 상부 반도체 소자(150U)와 하부 반도체 소자(150L)를 전기적으로 연결할 수 있다. 제1 및 제2 특성의 패키지간 연결부들(190A, 190B)은 제1 및 제2 본딩 패드들(160A, 160B) 또는 제1 및 제2 특성의 와이어 랜드들(170A, 170B)의 배열에 부합하도록 배치될 수도 있다. 예를 들어, 제1 및 제2 특성의 패키지간 연결부들(190A, 190B)은 제1 및 제2 특성의 와이어 랜드들(170A, 170B)과 가까운 변에 가깝도록 배치될 수 있다. 구체적으로, 제1 특성의 패키지간 연결부들(190A)은 제1 특성의 와이어 랜드들(170A)과 가까운 좌변, 즉 제1측면 또는 제1변에 가깝도록 배치될 수 있고, 제2 특성의 패키지간 연결부들(190B)은 제2 특성의 와이어 랜드들(170B)과 가까운 우변, 즉 제2측면 또는 제2변에 가깝도록 배치될 수 있다. 여기서, 제2측면 또는 제2변 (S2upper)은 제1측면 또는 제1변(S1upper)과 대향하게 배치될 수 있다.
응용 실시예에서, 패키지간 연결부들(190A, 190B)는 본딩 패드들(160A, 160B)과 전기적으로 연동(couple)될 수 있다.
도 3b를 참조하면, 제1 및 제2 특성의 패키지간 연결부들(190A, 190B)은 각각 제1 및 제2 특성의 와이어 랜드들(170A, 170B)이 가깝지 않은 다른 변들에 가깝도록 각각 배치될 수 있다. 예를 들어, 와이어 랜드들(170A, 170B)이 상부 패키지 기판(110U)의 상변 및/또는 하변에 가깝도록 배치될 수 있고, 제1 및 제2 특성의 패키지간 연결부들(190A, 190B)은 상부 패키지 기판(110U)의 좌변 및 우변에 가깝도록 배치될 수 있다. 도 3a 및 3b에서, 좌변, 우변, 상변 및 하변은 서로 호환될 수 있다.
본 실시예에서, 제1 특성의 패키지간 연결부들(190A)은 제1 기능을 수행할 수 있다. 상세하게, 제1 특성의 패키지간 연결부들(190A)은 데이터 신호 및/또는 데이터 회로용 기준 전압들 또는 공급 전압들을 전달 또는 제공할 수 있다. 또한, 제1 특성의 패키지간 연결부들(190A)은 제2 기능을 수행할 수 있다. 상세하게, 제1 특성의 패키지간 연결부들(190A)은 어드레스/컨트롤 신호들을 전달할 수 있다.
응용 실시예에서, 패키지간 연결부들(190A)은 데이터 신호를 전달하기 위한 제1 패키지간 연결부들, 어드레스/컨트롤 신호들을 전달하기 위한 제2 패키지간 연결부들, 데이터 회로용 공급 전압 또는 접지 전압들(Vddq/Vssq)를 제공하기 위한 제4 패키지간 연결부들을 포함할 수 있다. 본 실시예에서, 제1, 제2 및 제4 패키지간 연결부들이은 참조 번호가 각각 부여되지 않았다.
제2 특성의 패키지간 연결부들(190B)은 제3 기능을 수행할 수 있다. 상세하게, 제2 특성의 패키지간 연결부들(190B)은 어드레스/컨트롤 회로용 기준 전압들 또는 공급 전압들을 제공할 수 있다.
응용 실시예에서, 패키지간 연결부들(190B)은 어드레스/컨트롤 회로용 공급 전압들 또는 접지 전압들 (Vdd/Vss)을 제공하기 위한 제3 패키지간 연결부들을 포함할 수 있다.
제1 및 제2 특성의 패키지간 연결부들(190A, 190B)은 각각 서로 대향하는 측면들에 가깝고 편중되게 배치될 수 있다. 예를 들어, 제1 특성의 패키지간 연결부들(190A), 즉 앞서 설명된 제1 및 제2 패키지간 연결부들의 다수 또는 전부가 제1변에 가깝도록 배치되거나 제1측면(S1upper)에 가까운 제1 영역 내에 배치되고, 제2 특성의 패키지간 연결부들(190B), 즉 앞서 설명된 제3 패키지간 연결부들의 다수 또는 전부가 제2변에 가깝도록 배치되거나 제2측면(S2upper)에 가까운 제2 영역 내에 배치될 수 있다. 응용 실시예에서, 제1 및 제2 패키지간 연결부들은 제1 영역 내에 배타적으로 배치될 수 있고, 제3 패키지간 연결부들은 제2 영역 내에 배타적으로 배치될 수 있다. 제2변은 제1변과 대향할수 있다. 또는, 제1 및 제2 특성의 패키지간 연결부들(190A, 190B) 서로 대향하에 위치된 두 측면들에 상에 각각 편중되게 배치될 수 있다. 예를 들어, 제1 특성의 패키지간 연결부들(190A)이 좌변 및/또는 하변에 가깝고 편중되게 배치될 수 있고, 제2 특성의 패키지간 연결부들(190B)이 우변 및/또는 상변에 가깝고 편중되게 배치될 수 있다.
응용 실시예에서, 제4 패키지간 연결부들의 다수는 제1변(S1upper)과 가까운 영역 내에 배치될 수 있다. 또는 제4 패키지간 연결부들은 제1변(S1upper)과 가까운 영역 내에 배타적으로 배치될 수 있다.
도 3j에 보이듯이, 제1 영역 및 제2 영역을 나누는 가상적인 경계선(174)이 상부 패키지 기판(110U)의 대략적인 중심을 따라 연장할 수 있다.
제2 특성의 패키지간 연결부들(190B) 중 일부는 더미일 수도 있고 형성되지 않을 수도 있다. 패키지간 연결부들(190A, 190B)은 상부 패키지 기판(110U)의 하면 상에 실장될 수도 있고, 별도로 분리될 수도 있다. 도면에서는, 본 발명의 기술적 사상을 이해하기 쉽도록, 간략화된 것이다. 최종적으로는 상부 패키지 기판(110U)의 하면 및 하부 패키지 기판(110L)의 상면 상에 실장된 모양이 될 것이다. 보드 연결부들(109)은 하부 패키지(105L)와 외부의 시스템 보드 또는 마더 보드를 전기적으로 연결할 수 있다. 보드 연결부들(109)은 솔더 볼들을 포함할 수 있다.
본 실시예들에서 솔더 볼들로 도시된 패키지간 연결부들(190A, 190B)은 상부 패키지(105U)와 하부 패키지(105L)의 사이에서 전기적 연결의 다른 모양일 수 있다. 응용 실시예에서, 상부 패키지(105U)와 하부 패키지(105L)는 패키지간 연결부들(190A, 190B)를 사용하지 않고 연결될 수도 있다.
도 3c 내지 3e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물들(100c100e)은 각각 상부 패키지(105U), 하부 패키지(105L) 및 패키지간 연결부들(190A, 190B)을 포함할 수 있다. 상부 패키지(105U)는 상면에 실장된 상부 반도체 소자(150U)를 포함할 수 있다. 상부 반도체 소자(150U)는 도 1a 내지 1d에 도시 및 설명된 반도체 소자들(1A1D) 또는 다양하게 응용되거나 개량된 반도체 소자들 중 어느 하나일 수 있다. 본 실시예에서, 상부 반도체 소자(150U)는 다양한 모양으로 각각 편중되게 배치된 제1 및 제2 특성의 본딩 패드들(160A, 160B)을 포함할 수 있다. 이에 대응하도록, 상부 패키지 기판(110U) 상에 제1 및 제2 특성의 와이어 랜드들(170A, 170B)이 각각 편중되게 배치될 수 있다. 또한, 제1 및 제2 특성의 와이어 랜드들(170A, 170B)의 배치에 부합하도록 제1 및 제2 특성의 패키지간 연결부들(190A, 190B)도 각각 다양하게 배치될 수 있다.
도 3f 내지 3h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물들(100f100h)은 상부 패키지(105U), 하부 패키지(105L) 및 패키지간 연결부들(190A190B)을 포함할 수 있다. 하부 패키지(105L)는 제1 하부 반도체 소자(150L1) 및 제2 하부 반도체 소자(150L2)를 포함할 수 있다. 제1 하부 반도체 소자(150L1)는 칩간 연결부들(156)을 통해 제2 하부 반도체 소자(150L2)와 전기적으로 연결될 수 있다. 제1 하부 반도체 소자(150L1)는 로직 소자를 포함할 수 있고, 제2 하부 반도체 소자(150L2)는 광역 입출력 메모리 소자(wide I/O memory device)를 포함할 수 있다. 칩간 연결부들(156)은 하부 실리콘 관통 비아들(TSVs: Through Silicon Vias, 보이지 않음)을 통해 하부 패키지 기판(110L)과 전기적으로 연결될 수 있다. 칩간 연결부들(156)은 제1 또는 제2 하부 반도체 소자들(150L1, 150L2)의 다양한 모양으로 편중되게 배치될 수 있다. 예를 들어, 도시된 것처럼 좌반부 또는 우반부에 편중되거나, 전체적으로 배치될 수 있다.
도 3i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(100i)은 상부 패키지(105U), 하부 패키지(105L), 및 상부 패키지간 연결부들(190AU, 190BU) 및 하부 패키지간 연결부들(190AL, 190BL)을 포함할 수 있다. 도 3a 내지 3h에 예시된 패키지간 연결부들(190A, 190B)이 상부 및 하부로 구분될 수 있다. 상부 패키지간 연결부들(190AU, 190BU) 및 하부 패키지간 연결부들(190AL, 190BL)은 각각 일체화될 수 있다. 이것은 본 명세서에 첨부된 다른 도면에서 예시될 것이다. 도 3i의 기술적 사상은 도 3a 내지 3h에 각각 적용될 수 있다.
도 4a 및 4b는 본 발명의 기술적 사상의 실시예들에 의한 상부 패키지들의 측면 및 종단면들을 개략적으로 도시한 도면들이다. 본 발명의 기술적 사상을 이해하기 쉽도록, 반도체 소자들은 측면이 도시되었고, 패키지 기판들은 개략적인 종단면이 도시되었다.
도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(200a)는 상부 패키지 기판(210a)의 상면에 실장된 상부 반도체 소자(250)를 포함할 수 있다. 상부 반도체 소자(250)는, 예를 들어, 다이 접착 필름(255)을 이용하여 상부 패키지 기판(210a) 상에 실장될 수 있다. 상부 반도체 소자(250)을 감싸는 상부 몰딩재(259)가 형성될 수 있다. 그러나, 상부 패키지 기판(210a) 상에 상부 반도체 소자(250)를 실장하기 위하여 다른 방법들이 사용될 수도 있다. 상부 몰딩재(259)는 에폭시 수지를 포함할 수 있다. 상부 반도체 소자(250)는 도 1a 내지 도 1d를 참조하여 설명된 반도체 소자들(1A1D) 또는 본 명세서의 의도 및 범주 내에서 다양하게 응용 또는 개량된 반도체 소자들 중 하나일 수 있다. 예를 들어, 반도체 소자(250)는 도 2a 내지 2d에서 설명된 반도체 소자들(1A1D) 중 하나일 수 있다.
앞서 설명되었듯이, 상부 반도체 소자(250)는 제1 특성의 본딩 패드들(260A) 및 제2 특성의 본딩 패드들(260B)를 포함할 수 있다. 본딩 패드들(260A, 260B)은 각각 하나만이 측면에서 보여질 수도 있지만, 본 발명의 기술적 이해를 돕기 위하여 각각 두 개씩 도시된다. 또한, 제1 특성의 본딩 패드들(260A)은 상부 반도체 소자(150)의 제1측면 또는 좌변과 가까운 영역에 편중되도록 배치될 수 있고, 제2 특성의 본딩 패드들(260B)은 제1측면과 대향하는 제2측면 또는 우변과 가까운 영역에 편중되도록 배치될 수 있다. 제2 특성의 본딩 패드들(260B) 중 하나는 더미일 수 있다.
상부 패키지 기판(210a) 상에는 제1 특성의 와이어 랜드들(270A) 및 제2 특성의 와이어 랜드들(270B)이 편중되게 배치될 수 있다. 제2 특성의 와이어 랜드들(270B) 중 하나 또는 그 이상은 더미일 수 있다. 상세하게, 제1 특성의 와이어 랜드들(270A)은 상부 패키지 기판(210a)의 제1측면(S1), 예를 들어, 좌측면과 가까운 영역에 편중되게 배치될 수 있고, 제2 특성의 와이어 랜드들(270B)은 제1측면(S1)과 대향하는 제2측면(S2), 예를 들어, 우측면과 가까운 영역에 편중되게 배치될 수 있다. 각 본딩 패드들(260A, 260B)과 각 와이어 랜드들(270A, 270B)은 예를 들어, 본딩 와이어(275)를 통하여 각각 전기적으로 연결될 수 있다.
앞서 설명되었듯이, 제1 특성의 본딩 패드들(260A) 및 제1 특성의 와이어 랜드들(270A)는 제1 기능 및/또는 제2 기능을 수행할 수 있다. 예를 들어, 제1 특성의 본딩 패드들(260A) 및 제1 특성의 와이어 랜드들(270A)은 데이터 신호, 데이터 회로용 기준 전압들 또는 공급 전압들, 및/또는 어드레스/컨트롤 신호들을 전달 또는 제공할 수 있다. 제2 특성의 본딩 패드들(260B) 및 제2 특성의 와이어 랜드들(270B)은 어드레스/컨트롤 회로용 기준 전압들 또는 공급 전압들을 전달 또는 제공할 수 있다. 본 실시예에서, 더미라는 의미는 아무 신호도 전달하지 않을 수 있다는 의미로 이해될 수 있다.
상부 패키지 기판(210a)은 다층으로 형성될 수 있다. 상세하게, 상부 패키지 기판(210a)은 순차적 또는 교대적 방법으로 적층된 제1 절연층(231), 제1 금속층(241), 제2 절연층(232), 절연성 코어층(230), 제3 절연층(233), 제2 금속층(242), 제4 절연층(234)을 포함할 수 있다. 제1 절연층(231), 제1 금속층(241), 제2 절연층(232), 제3 절연층(233), 제2 금속층(242), 및 제4 절연층(234)은 각각 얇은 필름 형태일 수 있다.
절연성 코어층(230)은 다른 층들보다 두껍게 제공될 수 있고, 단단한(rigid) 물질을 포함할 수 있다. 예를 들어, 유리, 세라믹스, 플라스틱, 또는 고분자 고형물(solid materials) 등을 포함할 수 있다. 절연성 코어층(230)은 평판형으로 제공될 수 있고 비아들(281284)이 수직으로 통과하기 위한 홀들을 포함할 수 있다.
각 금속층들(241242)은 다양한 수평 배선(horizontal routes)의 다양한 형태 중 하나로 제공될 수 있다. 예시적으로, 도면에는 금속층들(241, 242)이 평판 모양이 보다 작은 평판 조각 또는 배선(routes) 모양으로 도시되었다. 도면에서, 각 금속층들(241242)과 비아들(281284)의 전기적 연결 모양은 원하는 전기적으로 연결의 가능한 한 모양을 보일 뿐이며, 전기적 연결은 원하는 다른 모양일 수 있고, 도시된 모양에 제한되지 않는다.
제1 특성의 상부 패키지간 연결부 랜드들(210A)이 상부 패키지(200a) 또는 상부 패키지 기판(210a)의 제1변(S1) 또는 좌변에 가깝도록 편중되어 배치될 수 있다. 다른 말로, 제1 특성의 상부 패키지간 연결부 랜드들(210A)이 상부 패키지(200a) 또는 상부 패키지 기판(210a)의 좌반부(L)에 편중되게 배치될 수 있다. 제2 특성의 상부 패키지간 연결부 랜드들(210B)이 상부 패키지(200a) 또는 상부 패키지 기판(210a)의 제1변(S1)과 대향하는 제2변(S2) 또는 우변에 가깝도록 편중되어 배치될 수 있다. 다른 말로, 제2 특성의 상부 패키지간 연결부 랜드들(210B)이 상부 패키지(200a) 또는 상부 패키지 기판(210a)의 우반부(R)에 편중되게 배치될 수 있다. 제1 및 제2 특성의 상부 패키지간 연결부 랜드들(210A, 210B)이 상부 패키지 기판(210a)의 하면에 노출되도록 제2 금속층(242)의 하부에 형성될 수 있다.
제1 특성의 상부 패키지간 연결부 랜드들(210A)은 제1 특성의 와이어 랜드들(270A)과 금속층들(241, 242) 및 비아들(281, 282)을 통하여 전기적으로 연결될 수 있다. 따라서, 제1 특성의 상부 패키지간 연결부 랜드들(210A)은 제1 기능 및 제2 기능을 수행할 수 있다. 예를 들어, 데이터 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들), 및/또는 어드레스/컨트롤 신호들을 전달 또는 제공할 수 있다.
제2 특성의 상부 패키지간 연결부 랜드들(210B)은 제2 특성의 와이어 랜드들(270B)과 금속층들(241, 242) 및 비아들(283, 284)을 통하여 전기적으로 연결될 수 있다. 따라서, 제2 특성의 상부 패키지간 연결부 랜드들(210B)은 제3 기능을 수행할 수 있다. 예를 들어, 어드레스/컨트롤 회로용 기준 전압들 또는 공급 전압들을 전달 또는 제공할 수 있다. 제2 특성의 상부 패키지간 연결부 랜드들(210B) 중 하나는 더미일 수 있다. 종합하여, 제1 특성의 전도성 구성 요소들은 제1 기능 및/또는 제2 기능을 수행할 수 있고, 제2 특성의 전도성 구성 요소들은 제3 기능 및/또는 제4 기능을 수행할 수 있다.
도 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(200b)는 상부 패키지 기판(210b) 상에 배치된 반도체 소자(250)를 포함할 수 있다. 여기서, 도 4a에 도시된 상부 패키지(200a)와 차별되는 부분만 설명된다. 상부 패키지 기판(210b)은 순차적으로 적층된 제1 절연층(231), 제1 금속층(241), 제2 절연층(232), 금속 코어층(240), 제3 절연층(233), 제2 금속층(242), 제4 절연층(234)을 포함할 수 있다. 본 실시예의 기술적 사상에 의한 상부 패키지 기판(210b)은 다른 층들보다 두껍거나 단단한 금속 코어층(240)을 포함할 수 있다. 금속 코어층(240)은 소자/패키지용 전압들을 배분하기 위한 평면으로 이용될 수 있다. 특히, 금속 코어층(240)은 접지 전압 평면으로 이용될 수 있다. 그러나, 금속 코어층(240)은 예를 들어, 금속 코어층(240)은 실질적으로 제1 기능, 제2 기능 또는 제3 기능 등, 다른 기능을 수행하는 전도성 구성 요소들을 전기적으로 연결하는데 사용될 수 있다.
도면에서, 특히 금속 코어층(240)이 제3 기능용으로 이용될 수 있다는 것을 예시적으로 보이기 위하여, 제2 특성의 와이어 랜드들(270A), 제2 특성의 패키지간 연결부 랜드들(210B), 및 제2 특성의 비아들(283a, 283b, 284a, 284b)이 금속 코어층(240)과 연결된 모양이 도시되었다. 반면에, 금속 코어층(240)이 제1 기능용 및/또는 제2 기능용으로 이용되지 않을 수도 있다는 것을 예시적으로 보이기 위하여 제1 특성의 와이어 랜드들(270A), 제1 특성의 패키지간 연결부 랜드들(210A), 및 제1 특성의 비아들(281, 282)이 금속 코어층(240)과 연결되지 않은 모양이 도시되었다. 그러나, 이것들은 단지 예시적일 뿐이며 다양한 변환도 본 발명의 기술적 사상이 의도하는 범주 내에서 충분히 응용될 수 있다.
설명된 실시예들에 의한 상부 패키지들(200a, 200b)는 제1 및 제2 기능용 전도성 구성 요소들(260A, 270A, 210A)이 상부 패키지 기판들(210a, 210b)의 좌반부(L) 또는 제1측면(S1)과 가까운 영역에 편중되게 배치됨으로써, 상호 연결되기 위한 배선들(routes)의 길이가 짧아지고 편차가 작아질 수 있다.
따라서, 상부 패키지 기판들(210a, 210b) 내부의 금속층들(241, 242)의 배선(routes) 모양의 배열 또는 디자인이 간략화 또는 단순화될 수 있고, 신호 경로의 차이에 의한 신호 지연 편차 등이 줄어 신호 품질(signal integrity)이 우수해질 수 있다. 또한, 금속 코어층(240)을 적용하여 접지 평면 또는 다양한 기준 전압들을 전달하기 위한 평면으로 활용함으로써, 접지 또는 전압 전달효과가 증대될 수 있고, 잡음 발생을 줄일 수 있다. 또한, 금속층들(241, 242)이 접지 평면 또는 다양한 기준 전압들을 전달하거나 제공하기 위하여 사용될 필요가 없어짐으로써, 금속층들(241, 242)이 더욱 효율적으로 배선(routing)에 활용될 수 있다. 부가하여, 배선(routing)이 복잡해지더라도, 또 다른 금속층을 추가해야 될 필요성을 경감시킬 수 있다. 즉, 금속층의 수를 줄일 수 있으므로 상부 패키지 기판들(210a, 210b)의 총 두께가 감소되거나 증가가 억제될 수 있다. 물론, 금속 코어층(240)은 전기적 신호들을 전달하는데 부분적으로 활용될 수 있다. 도면에서, 금속층들 (241, 242) 및 금속 코어층(240)의 모양은 개념적, 가상적인 모양, 또는 전기적으로 연결될 수 있다는 것을 설명하기 위한 것이며, 실제 모양을 예시한 것은 아니므로 본 발명의 기술적 사상은 어떤 특별한 모양에 제안되지 않는다. 이 개념은 본 명세서에 첨부된 모든 실시예들 및 모든 도면들에 해당될 수 있다.
도 5a 내지 5j는 본 발명의 기술적 사상의 실시예들에 의한 패키지 적층 구조물들을 개략적으로 도시한 측단면도들이다. 패키지 적층 구조물들은 메모리 패키지 및 로직 패키지를 포함할 수 있다. 도 3a 내지 3i를 참조하면 보다 상세하게 이해될 수 있을 것이다. 본 발명의 기술적 사상을 이해하기 쉽도록 측면도, 종단면도 및 부분 확대도를 사용하였다.
도 5a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(300a)은 상부 패키지(200a), 하부 패키지(305a), 및 패키지간 연결부들(290A, 290B)을 포함할 수 있다. 하부 패키지(305a)는 하부 패키지 기판(301a) 및 하부 반도체 소자(350)를 포함할 수 있다. 상부 패키지(200a)는 예를 들어, 도 4a를 참조하여 보다 상세하게 이해될 수 있다.
하부 패키지(305a)는 하부 패키지 기판(301a) 상에 배치 및 연결된 하부 반도체 소자(350)를 포함할 수 있다. 응용 실시예에서, 하부 반도체 소자(350)는 예를 들어 제1 및 제2 플립 칩 연결부들(323, 324)을 이용하여 플립 칩 방법으로 하부 패키지 기판(301a)과 연결될 수 있다. 하부 반도체 소자(350)는 내부에 메모리 컨트롤 회로(349)를 포함할 수 있다. 메모리 컨트롤 회로(349)는 하부 반도체 소자(350)의 어느 한 쪽 또는 한 변과 가까운 영역에 편중되게 배치될 수 있다. 도시되었듯이, 예를 들어, 메모리 컨트롤 회로(349)는 하부 반도체 소자(350)의 좌측 또는 좌변과 가까운 영역에 배치될 수 있다. 좌측과 우측은 서로 바뀔 수 있으므로, 메모리 컨트롤 회로(349)는 하부 반도체 소자(350)의 어느 한 쪽 또는 한 영역에 편중되게 배치될 수 있다. 제1 플립 칩 연결부들(323)은 메모리 컨트롤 회로(349)와 전기적으로 연결되고, 중첩 또는 가깝도록 배치될 수 있고, 제2 플립 칩 연결부들(324)은 메모리 컨트롤 회로(349)와 중첩 또는 가깝지 않도록 배치될 수 있다. 따라서, 제1 플립 칩 연결부들(323)은 하부 반도체 소자(350)의 제1측면(S1), 즉 좌측면에 가깝도록 배치될 수 있고, 제2 플립 칩 연결부들(324)은 하부 반도체 소자(350)의 제1측면(S1)과 대향하는 제2측면(S2), 즉 우측면에 가깝도록 배치될 수 있다.
하부 패키지 기판(301a)은 순차적으로 적층된 제1 절연층(331), 제1 금속층(341), 제2 절연층(332), 제2 금속층(342), 제3 절연층(333), 절연성 코어층(330), 제4 절연층(334), 제3 금속층(343), 제5 절연층(335), 제4 금속층(344), 및 제6 절연층(336)을 포함할 수 있다. 절연성 코어층(330)은 평판 형태로 제공될 수 있고 비아들이 수직으로 통과하기 위한 홀들을 포함할 수 있다. 다른 구성 요소들은 얇은 필름 형태의 층으로 제공될 수 있다.
또한, 금속층들(341344)은 수평 배선(horizontal routes)의 다양한 형태 중 어느 하나 모양으로 제공될 수 있다. 따라서, 도면에는 금속층들(341344)이 평판형 보다 작은 평판 또는 배선(routes) 모양으로 도시되었다. 도 5b에 도시되었듯이, 제1 금속층(341)의 상부에는 제2 특성의 하부 패키지간 연결부 랜드들(310B)이 형성될 수 있다. 제1 금속층(341)은 패키지간 연결부들(290A, 290B)을 통하여 상부 패키지(200a)의 상부 패키지간 연결부 랜드들(210A, 210B)과 전기적으로 연결될 수 있다.
제1 및 제2 하부 패키지간 연결부 랜드들(310A, 310B)은 (각각 제1 및 제2 특성의) 제1 및 제2 패키지간 연결부들(290A, 290B)를 통해 (각각 제1 및 제2 특성의) 제1 및 제2 상부 패키지간 연결부 랜드들(210A, 210B)과 각각 전기적으로 연결될 수 있다.
제1 특성의 하부 패키지간 연결부 랜드들(310A)은 금속층들(341344) 중 하나를 통하여 제1 플립 칩 연결부 랜드들(321)(이 연결은 제안되었으나 도 5b에 표현되지는 않았다.)과 전기적으로 연결될 수 있다. 예를 들어, 예시된 것처럼, 제1 특성의 하부 패키지간 연결부 랜드들(310A)은 제2 금속층(342)을 통하여 제1 플립 칩 연결부 랜드들(321)와 각각 전기적으로 연결될 수 있다. 제1 플립 칩 연결부 랜드들(321)은 제1 플립 칩 연결부(323)와 대응하도록 배치될 수 있다. 즉, 제1 플립 칩 연결부 랜드들(321)도 하부 반도체 소자(350)의 메모리 컨트롤 회로(349)가 배치된 영역에 가깝도록 배치될 수 있다. 따라서, 제1 플립 칩 연결부 랜드들(321)도 하부 반도체 소자(350)의 좌측 영역에 가깝도록 배치될 수 있다. 다른 말로, 제1 플립 칩 연결부 랜드들(321)은 하부 패키지 기판(301a) 상에서, 하부 반도체 소자(350)가 배치되는 영역의 어느 한 측면에 가깝도록 편중되게 배치될 수 있다. 도면에서는 제1측면(S1)에 가깝도록 배치되었다.
제1 플립 칩 연결부 랜드들(321)은 제1 플립 칩 연결부들(323)을 통하여 하부 반도체 소자(350)와 전기적으로 연결될 수 있다. 따라서, 상부 반도체 소자(250)의 제1 특성의 본딩 패드들(260A), 제1 특성의 와이어 랜드들(270A), 제1 특성의 상부 패키지간 연결부 랜드들(210A), 제1 특성의 패키지간 연결부들(290A), 제1 특성의 하부 패키지간 연결부 랜드들(310A), 제1 플립 칩 연결부 랜드들(321) 및 제1 플립 칩 연결부들(323) 중 하나 이상이 전기적으로 연결되어 상부 반도체 소자(250)와 하부 반도체 소자(350)의 메모리 컨트롤 회로(349)가 전기적으로 연결될 수 있다. 상부 반도체 소자(250)의 제2 특성의 본딩 패드들(260B), 제2 특성의 와이어 랜드들(270B), 제2 특성의 상부 패키지간 연결부들(210B), 제2 특성의 패키지간 연결부들(290B), 제2 특성의 하부 패키지간 연결부들(310B), 및 보드 연결부들(309) 중 하나 이상이 전기적으로 연결될 수 있다. 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A)은 보드 연결부들(309)과 직접적으로 연결되지 않을 수 있다. 다만, 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A) 중, 데이터 회로용 전압들을 전달하는 구성 요소들은 보드 연결부들(309)과 직접적으로 연결될 수도 있다. 여기서, 직접적이라는 의미는 하부 반도체 소자(350)를 통과하지 않는다는 의미로 이해될 수 있다. 결론적으로, 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A)의 패키지 적층 구조물(300a)의 제1변(S1) 또는 좌변과 가깝거나 좌반부(L)에 편중되게 배치될 수 있고, 제2 특성의 전도성 구성 요소들(260B, 270B, 210B, 290B, 310B)의 패키지 적층 구조물(300a)의 제2변 또는 우변과 가깝거나 우반부(R)에 편중되게 배치될 수 있다.
제2 플립 칩 연결부 랜드들(322)은 제2 플립 칩 연결부들(324)과 중첩 또는 대응하도록 배치될 수 있다. 좌반부(L)와 우반부(R)는 서로 바뀔 수 있다.
하부 반도체 소자(350)와 하부 패키지 기판(301a)의 사이에는 제1 및 제2 플립 칩 연결부들(323, 324)의 측면들을 감싸는 하부 언더필 물질(355)이 채워질 수 있다. 하부 패키지 기판(301a)의 표면에는 하부 반도체 소자(350)의 측면들 및 패키지간 연결부들(290A, 290B)의 측면들을 감싸는 하부 몰딩재(359)가 형성될 수 있다. 하부 몰딩재(359)는 하부 반도체 소자(350)의 상면을 노출시킬 수도 있다.
도 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(300b)은 상부 패키지(200a) 및 하부 패키지(305b)를 포함할 수 있다. 하부 패키지(305b)는 하부 패키지 기판(301b) 및 하부 반도체 소자(350)를 포함할 수 있다. 하부 패키지 기판(301b)은 순차적으로 적층된 제1 절연층(331), 제1 금속층(341), 제2 절연층(332), 금속 코어층(340), 제3 절연층(333), 제2 금속층(342), 제4 절연층(334), 제3 금속층(343), 및 제5 절연층(335) 포함할 수 있다. 금속 코어층(340)은 제1 및/또는 제2 특성의 패키지간 연결부들(290A, 290B)중 하나 이상과 전기적으로 연결될 수 있다. 예를 들어, 금속 코어층(340)은 제2 특성의 패키지간 연결부들(290A) 중 어느 하나와 전기적으로 연결되어, 다양한 기준 전압들을 제공하거나 각 전압 평면, 또는 접지 평면으로 이용될 수 있다.
도 5c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(300c)은 상부 패키지(200a) 및 하부 패키지(305c)를 포함할 수 있다. 하부 패키지(305c)는 하부 패키지 기판(301c) 및 하부 반도체 소자(350)를 포함할 수 있다. 하부 패키지 기판(301c)은 순차적으로 적층된 제1 절연층(331), 제1 금속층(341), 제2 절연층(332), 제2 금속층(342), 제3 절연층(333), 금속 코어층(340), 제4 절연층(334), 제3 금속층(343), 및 제5 절연층(335)을 포함할 수 있다. 금속 코어층(340)은 제1 및 제2 특성의 패키지간 연결부들(290A, 290B)중 하나 이상과 전기적으로 연결될 수 있다. 예를 들어, 금속 코어층(340)은 제2 특성의 패키지간 연결부들(290A) 중 어느 하나와 전기적으로 연결되어, 다양한 기준 전압들을 제공하거나 동작 전압 평면, 또는 접지 평면으로 이용될 수 있다.
도 5d 내지 5f를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들들(300d300f)은, 상부 패키지(200b) 및 하부 패키지들(305a305c)을 각각 포함할 수 있다.
도 5d를 참조하면, 상부 패키지 기판(201b)은 금속 코어층(240)을 포함할 수 있다. 도 5e 및 5f를 참조하면, 상부 패키지 기판(201b) 및 하부 패키지 기판(301b)은 각각 금속 코어층들(240, 340)을 포함할 수 있다. 상부 패키지(200b)는 도 4b 를 참조하여 이해될 수 있고, 하부 패키지들(305a305c)는 도 5a 내지 5c를 참조하여 이해될 수 있다. 본 실시예들에 대한 설명은 도 5a 내지 5c를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5g 내지 5j를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들(300g300j)은 상부 패키지들(200a, 200b) 및 하부 패키지들(306a306c)을 각각 포함할 수 있다. 하부 패키지들(306a306c)은 도 5a 내지 5f에 도시된 하부 패키지들(305a305c)와 비교하여, 제1 하부 반도체 소자(350L1) 및 제2 하부 반도체 소자(350L2)를 포함할 수 있다. 제1 하부 반도체 소자(350L1)는 하부 실리콘 관통 비아들(367)을 포함할 수 있다. 제1 하부 반도체 소자(350L1)과 제2 하부 반도체 소자(350L2)는 칩간 연결부들(356)을 통해 서로 전기적으로 연결될 수 있다. 칩간 연결부들(356)은 하부 실리콘 관통 비아들(357)과 각각 전기적으로 연결될 수 있다. 제1 하부 반도체 소자(350L1)는 로직 소자를 포함할 수 있고, 제2 하부 반도체 소자(350L2)는 메모리 소자를 포함할 수 있다. 예를 들어, 제2 하부 반도체 소자(350L2)는 광역 입출력(wide I/O) 메모리 소자를 포함할 수 있다. 즉, 하부 패키지들(306a306c)은 플립 칩 방법을 이용하여 서로 전기적으로 연결된 로직 소자와 메모리 소자를 포함할 수 있다.
도 5g 내지 5j를 다시 참조하면, 제1 및 제2 특성의 패키지간 연결부들(290A, 290B)은 각각 상부 패키지간 연결부들(290A, 290B) 및 하부 패키지간 연결부들(290A, 290B)을 포함할 수 있다. 앞서 언급되었듯이, 상부 패키지간 연결부들(290A, 290B) 및 하부 패키지간 연결부들(290A, 290B)이 일체화된 모양으로 이해될 수 있다. 본 발명의 기술적 사상에서, 패키지간 연결부들(290A, 290B)은 하나로 형성될 수도 있고, 둘 이상의 패키지간 연결부들이 일체화되어 형성될 수도 있다. 따라서, 도 5a 내지 5j에 보이는 패키지간 연결부들(290A, 290B)의 모양들은 서로 호환된다.
도 5a 내지 5j를 참조하여 설명된 본 발명의 기술적 사상에 의한 패키지 적층 구조물들(300a300j)은 제1측면(S1)에 가깝거나 좌반부(L)에 편중되게 배치된 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A)을 포함할 수 있다. 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A)은 제1 기능 및/또는 제2 기능을 수행할 수 있다. 제1 기능은 데이터 신호 및/또는 데이터 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공하는 것을 포함할 수 있다. 제2 기능은 어드레스/컨트롤 신호를 전달하는 것을 포함할 수 있다.
도 5a 내지 5j를 다시 참조하면, 본 발명의 기술적 사상에 의한 패키지 적층 구조물들(300a300j)은 제2측면(S2)에 가깝거나 우반부(R)에 편중되게 배치된 제2 특성의 전도성 구성 요소들(260B, 270B, 210B, 290B, 310B)을 포함할 수 있다. 제2 특성의 전도성 구성 요소들(260B, 270B, 210B, 290B, 310B)은 제3 기능을 수행할 수 있다. 제3 기능은 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공하는 것을 포함할 수 있다.
본 발명의 기술적 사상에서, 상부 반도체 소자(250)와 하부 반도체 소자(350)는 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A) 중 일부, 제1 플립 칩 연결부 랜드들(321) 및 제1 플립 칩 연결부들(323)를 통해 데이터 신호 및/또는 어드레스/컨트롤 신호를 송신/수신할 수 있다.
도 5g 내지 5j에서, 칩간 연결부들(356)은 도 3e 내지 3g를 참조하여 다양하게 배치될 수 있다. 구체적으로, 칩간 연결부들(356)은 하부 반도체 소자(350)의 상면의 일부에 편중될 수도 있고, 전체적으로 실질적으로 교차하도록 배열될 수도 있다. 예를 들어, 다른 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A)의 배치에 따라 편중될 수도 있고, 대향하는 위치에 배치될 수도 있다. 물론 전체적으로 균일한 모양으로 배열될 수도 있다. 이것은 각 칩간 연결부들(356)의 기능에 따라 결정될 수 있다. 부가하여, 칩간 연결부들(356)을 통해 다양한 기준 전압들(Vdd/Vss)을 전달하면서 쉴딩(shielding) 효과가 얻어지는 경우, 전체적으로 균일하거나, 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A)의 배치에 따라 편중될 수 있다. 칩간 연결부들(356)을 통해 데이터 신호, 어드레스 신호, 기타 오실레이팅 신호를 전달하고자 하는 경우, 신호 성분에 따라 다양하게 배치될 수 있다. 본 발명의 기술적 사상의 일 싱시예에 의하면, 칩간 연결부들(356)이 그 기능에 따라 다양한 패턴들로 편중될 수 있다.
위에서 설명된 실시예들에 의한 패키지 적층 구조물들(300a300j)은 데이터 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들) 및/또는 어드레스/컨트롤 신호를 전달하는 제1 특성의 전도성 구성 요소들(260A, 270A, 210A, 290A, 310A)의 배선(routes) 모양의 배열 또는 배선 디자인이 간략화 또는 단순화될 수 있고, 각 신호 경로들의 차이에 의한 신호 지연 편차 등이 줄어들어 신호 품질 (signal integrity)이 우수해질 수 있다.
도 6a 내지 6k는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들의 분리 사시도들이다. 특히, 상부 패키지가 다수 개의 반도체 소자를 포함하는 경우가 도시된다. 도 6a 내지 6k에서 유사한 구성 요소들 및/또는 유사한 도면 참조 부호들은 같거나 유사한 기능을 갖는 구성 요소들인 것으로 이해될 수 있다. 따라서, 각 실시예들에서 특징적인 차이점들만 설명될 것이다.
도 6a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(400a)은, 상부 패키지(405U), 하부 패키지(405L) 및 패키지간 연결부들(490A, 490B)을 포함할 수 있다.
상부 패키지(405U)는 상면에 실장된 다수 개의 상부 반도체 소자들(451, 452)을 포함할 수 있다. 설명의 편의를 위하여, 상부 패키지(405U)가 두 개의 상부 반도체 소자들(451, 452)를 포함하는 것으로 간주되었다. 그러나, 상부 패키지(405)는 둘 이상의 반도체 소자들을 포함할 수 있는 것으로 이해되어야 한다. 상부 반도체 소자들(451, 452)는 본 명세서에 첨부된 다양한 도면들에 예시된 반도체 소자들 중 하나일 수 있다. 예를 들어, 반도체 소자들은 도 20a에 예시된 마스터 반도체 소자 또는 도 20c에 도시된 슬레이브 반도체 소자일 수 있다.
예들 들어, 도 6b 내지 6j에 도시된 다른 실시예들에 사용된 상부 패키지(405)도 그 위에 실장된 두 개 이상의 반도체 소자를 포함할 수 있다. 부가하여, 도 6b 내지 6j의 상부 반도체 소자들(451, 452)도 도 20a에 도시된 마스터 반도체 소자 또는 도 20c에 도시된 슬레이브 반도체 소자일 수 있다.
본 명세서의 일 형태에 의하면, 두 상부 반도체 소자들(451, 452)은 동일한 소자일 수 있다. 또한, 두 상부 반도체 소자들(451, 452)의 하나는 디램이고 다른 하나는 플래시 메모리 같은 비휘발성 메모리일 수 있다.
도 6a를 참조하면, 상부 패키지는(405U)는 평면도에서 서로 90° 회전하여 배치된 제1 상부 반도체 소자(451) 및 제2 상부 반도체 소자(452)를 포함할 수 있다. 상부 반도체 소자들(451, 452)은 제1 특성의 제1 본딩 패드들(461A, 462A) 및 제2 특성의 제2 본딩 패드들(461B, 462B)을 포함할 수 있다. 앞서 설명되었듯이, 제1 특성의 제1 본딩 패드들(461A, 462A)은 제1 기능 및/또는 제2 기능을 수행할 수 있고, 제2 특성의 본딩 패드들(461B, 462B)은 제3 기능을 수행할 수 있다.
상부 패키지 기판(410U)의 두 개의 변에 가깝도록 제1 특성의 와이어 랜드들(471A, 472A)이 배치될 수 있다. 두 개의 변은, 도면에서 좌변 및 하변인 것으로 예시되었다. 상부 패키지 기판(410U)의 다른 두 개의 변에 가깝도록 제2 특성의 와이어 랜드들(471B, 472B)이 배치될 수 있다. 제1 특성의 와이어 랜드들(471A, 472A)은 제1 특성의 본딩 패드들(461A, 462A)과 각각 가깝도록 배치되어 전기적으로 연결될 수 있다. 제2 특성의 와이어 랜드들(471B, 472B)은 제2 특성의 본딩 패드들(461B, 462B)과 각각 가깝도록 배치되어 전기적으로 연결될 수 있다. 보다 상세하게, 제1 특성의 와이어 랜드들(471A, 472A)은 제1형(primary) 제1 특성의 와이어 랜드들(471A)과 제2형(secondary) 제1 특성의 와이어 랜드들(472A)를 포함할 수 있다. 제1형(primary) 제1 특성의 와이어 랜드들(471A)은 제1 상부 반도체 소자(451)의 제1 특성의 본딩 패드(461A)와 전기적으로 연결될 수 있다. 제2형(secondary) 제1 특성의 와이어 랜드들(472A)은 제2 상부 반도체 소자(452)의 제1 특성의 본딩 패드(462A)와 연결될 수 있다.
제2 특성의 와이어 랜드들(471B, 472B)은 제1형 제2 특성의 와이어 랜드들(471B)과 제2형 제2 특성의 와이어 랜드(472B)로 구별될 수 있다. 제1형 제2 특성의 와이어 랜드들(471B)은 제1 상부 반도체 소자(451)의 제2 특성의 본딩 패드들(461B)과 연결될 수 있다. 제2형 제2 특성의 와이어 랜드(472B)는 제2 상부 반도체 소자(452)의 제2 특성의 본딩 패드들(462B)와 연결될 수 있다. 제1 및 제2 특성의 와이어 랜드들(471A, 471B, 472A, 472B)은 예를 들어, 상부 패키지 기판(410U)의 내부의 신호 배선 패턴들을 통하여 제1 및 제2 특성의 패키지간 연결부들(490A, 490B)과 각각 전기적으로 연결될 수 있다.
도 6b 내지 6e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물들(400b400e)의 상부 패키지(405U)는 다양한 형태로 배치된 복수 개의 상부 반도체 소자들(451, 452)을 포함할 수 있다.
도 6b 및 6c를 참조하면, 상부 반도체 소자들(451, 452)이 상부 패키지 기판(410U)의 중심선에 대칭 모양으로 배치될 수 있다. 도 6b를 더 참조하면, 제1 특성의 본딩 패드들(461A, 462A) 및 제1 특성의 와이어 랜드들(471A, 472A)이 상부 패키지 기판(410U)의 외곽에 더 가깝도록 배치될 수 있다. 제2 특성의 본딩 패드들(461B, 462B) 및 제2 특성의 와이어 랜드들(471B, 472B)이 상부 패키지 기판(410U)의 중앙에 더 가깝도록 배치될 수 있다. 도 6c를 더 참조하면, 제1 특성의 본딩 패드들(461A, 462A) 및 제1 특성의 와이어 랜드들(471A, 472A)이 상부 패키지 기판(410U)의 중앙에 더 가깝도록 배치될 수 있고, 제2 특성의 본딩 패드들(461B, 462B) 및 제2 특성의 와이어 랜드들(471B, 472B)이 상부 패키지 기판(410U)의 외곽에 더 가깝도록 배치될 수 있다.
도 6d 및 6e를 참조하면, 상부 반도체 소자들(451, 452)이 서로 평행한 모양으로 배치될 수 있다. 도 6d를 더 참조하면, 상부 반도체 소자들(451, 452)이 세로 방향으로 나란하게 배치될 수 있고, 도 6e를 더 참조하면, 상부 반도체 소자들(451, 452)이 가로 방향으로 나란하게 배치될 수 있다.
도 6f를 참조하면, 도 6e에 도시된 패키지 적층 구조물(400e)과 비교하여, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(400f)의 상부 패키지(405U)는 상부 패키지 기판(410) 상에 가로 방향으로 나란하게 실장된 복수 개의 상부 반도체 소자들(451, 452)을 포함할 수 있다. 도 6f의 상부 반도체 소자(451)는 도 6e에 도시된 상부 반도체 소자(451)과 비교하여 180° 각도로 회전될 수 있다.
도 6g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(400g)의 상부 패키지(405U)는 수직하게 적층된 다수 개의 상부 반도체 소자들(451, 452)을 포함할 수 있다.
하부 패키지(405L)는 상부 패키지(405U) 하에 배치될 수 있다. 하부 패키지(405L)는 하부 패키지 기판(410L) 및 하부 반도체 소자(450)을 포함할 수 있다. 응용 실시예에서, 하부 반도체 소자(450)은 상부 패키지 기판(410U)의 제1변(또는 제1변과 가까운 제1 영역)에 가까이 배치된 메모리 컨트롤 회로(477)를 포함할 수 있다. 제1 및 제2 상부 반도체 소자들(451, 452)을 함께 컨트롤 하기 위한 하나의 신호 채널이 제1 및 제2 상부 반도체 소자들(451, 452)과 메모리 컨트롤 회로(477) 사이에 본딩 패드들(461A, 462A) 사이에 형성될 수 있다.
응용 실시예에서, 제2 상부 반도체 소자(452)의 장축은 제1 상부 반도체 소자(451)의 장축과 실질적으로 평행하게 배열될 수 있다.
응용 실시예에서, 본딩 패드들(461A, 462A)은 각각 데이터 신호들을 전달하기 위한 제1 본딩 패드들, 어드레스/컨트롤 신호들을 전달하기 위한 제2 본딩 패드들, 및 데이터 신호들을 위한 공급 전압들을 제공하기 위한 제4 본딩 패드들을 가질 수 있다. 제1 및 제2 상부 반도체 소자들(451, 452)의 본딩 패드들(461A, 462A)의 제1, 제2 및/또는 제4 본딩 패드들의 다수 또는 전부는 상부 패키지 기판(410U)의 제1 영역과 가까이 배치될 수 있다.
또한, 본딩 패드들(461B, 462B)은 어드레스/컨트롤 신호들을 위한 공급 전압들을 제공하는 제3 본딩 패드들을 포함할 수 있다. 제1 및 제2 상부 반도체 소자들(451, 452)의 본딩 해드들(461B, 462B)의 제3 본딩 패드들의 다수 또는 전부는 제1 영역과 대향하는 상부 패키지 기판(410U)의 제2 영역과 가까이 배치될 수 있다.
도 6h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(400h)의 상부 패키지(405U)는 계단형으로 적층하기 위하여 하나가 다른 하나의 상부에 오프셋 방법으로 적층된 다수 개의 상부 반도체 소자들(451, 452)을 포함할 수 있다. 도 6i를 참조하면, 도 6h와 비교하여, 상부 반도체 소자들(451, 452)은 한 변에 모두 가깝도록 배치된 본딩 패드들(461, 462)을 포함할 수 있다. 도 6g 내지 6i에 도시된 상부 반도체 소자들(451, 452)은, 도 6a에 도시된 것처럼 서로 90°로 회전된 모양으로 배치될 수 있다.
도 6j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(400j)의 상부 패키지(405U)는 서로 직교하도록 하나가 다른 하나 위에 적층된 다수 개의 상부 반도체 소자들(451, 452)을 포함할 수 있다. 도 6j에 도시된 상부 반도체 소자들(451, 452)의 배열과 모양은, 도 6a를 도 6g 내지 6i를 더 참조하여 더 쉽게 이해될 수 있다.
응용 실시예에서, 상부 패키지 기판(410U)은 각각 제1변(S1j)과 제2변(S2j)의 사이에 배치된 제3변(S3j) 및 제3변(S3j)과 대향하는 제4변(S4j)을 포함할 수 있다. 제2 상부 반도체 소자(452)의 제1 및 제2 본딩 패드들의 다수 또는 전부는 제3변(S3j)에 가까이 배치될 수 있고, 제2 상부 반도체 소자(452)의 제3 본딩 패드들의 다수 또는 전부는 제4변(S4j)에 가까이 배치될 수 있다.
응용 실시예에서, 하부 반도체 소자(450)는 상부 패키지 기판(410U)의 제1변(S1j)에 가까이 배치된 제1 메모리 컨트롤 회로(447) 및 상부 패키지 기판(410U)의 제3변(S3j)에 가까이 배치된 제2 메모리 컨트롤 회로(448)를 포함할 수 있다. 본 실시예에 따르면, 제1 신호 채널(미도시)은 제1 상부 반도체 소자(451)를 컨트롤 하기 위하여 제1 상부 반도체 소자(451)의 제1 및 제2 본딩 패드들과 제1 메모리 컨트롤 회로(447)의 사이에 형성될 수 있고, 제2 신호 채널(미도시)은 제2 상부 반도체 소자(452)를 컨트롤 하기 위하여 제2 상부 반도체 소자(452)의 제1 및 제2 본딩 패드들과 제2 메모리 컨트롤 회로(448)의 사이에 형성될 수 있다. 이 방법에서, 다중 신호 채널들이 제1 및 제2 상부 반도체 소자들(451, 452)과 하부 반도체 소자(450)의 사이에 형성될 수 있다.
응용 실시예에서, 하부 반도체 소자(450)는 제1 및 제2 메모리 컨트롤 회로들(447, 448)과 전기적으로 연결된 전도성 범프들을 이용하여 하부 반도체 기판(410L)와 전기적으로 연결될 수 있다.
응용 실시예에서, 제1 및 제2 상부 반도체 소자들(451, 452)은 디램들이고, 하부 반도체 소자(450)는 로직 소자일 수 있다.
응용 실시예에서, 제2 상부 반도체 소자(452)의 장축은 제1 상부 반도체 소자(451)의 장축과 비교하여 직각으로 배치될 수 있다.
도 6k를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물(400k)은, 하부 반도체 소자(450) 상에 배치된 적층 반도체 소자(453)를 더 포함할 수 있다. 적층 반도체 소자(453)는 광역 입출력 메모리 소자(wide I/O memory device)를 포함할 수 있다. 상세하게, 하부 반도체 소자(450)의 표면 상에 칩간 연결부들(456)이 배치될 수 있다. 칩간 연결부들(456)은 양쪽으로 불균등, 불균형 또는 편중되게 배치될 수도 있다. 그러나, 칩간 연결부들(456)은 도 3e 내지 3g에 도시된 모양으로 형성될 수 도 있다. 칩 간 연결부들(456)을 통하여 하부 반도체 소자(450)와 적층 반도체 소자(453)가 전기적으로 연결될 수 있다.
도 6a 내지 6k에 도시된 본 발명의 다양한 실시예들에 의한 패키지 적층 구조물들(400a400k)은 다수 개의 상부 반도체 소자들(451, 452)을 포함하면서, 제1 및 제2 특성의 패키지간 연결부들(490A, 490B)을 포함할 수 있다. 제1 및 제2 패키지간 연결부들(490A, 490B)은 좌반부 또는 우반부로 편중 배치될 수 있다. 패키지간 연결부들(490A, 490B)은 상부 패키지간 연결부들(490AU, 490BU) 및 하부 패키지간 연결부들(490AL, 490BL)을 포함할 수 있다. 본 발명의 기술적 사상은 이하에서도 다른 도면들을 참조하여 보다 넓고 상세하게 설명될 것이다.
도 7a 내지 7g는 본 발명의 기술적 사상의 실시예들에 의한 다양한 상부 패키지들의 측단면들을 개략적으로 도시한 도면들이다. 본 발명의 기술적 사상을 이해하기 쉽도록, 반도체 소자들(551, 552)은 본딩 와이어들(575)이 보이도록 측면이 도시되었고, 패키지 기판들(501a501h)은 개략적인 종단면이 도시되었다. 반도체 소자들(551, 552)은 도 6a 또는 6j에 도시된 것처럼 둘 중 어느 하나가 90° 회전한 형태로 배치될 수 있다. 그러나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 도 7a 내지 7g에서, 반도체 소자들(551, 552)은 도 6b에 보여진 반도체 소자들(451, 452)의 배열과 비슷하게 서로 평행하게 보여진다. 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 도시되지 않은 다이 접착 필름(555) 및 상부 몰딩재(549)가 형성될 수 있다. 앞서 설명하였듯이, 제1형(primary)이라는 용어는 제1 반도체 소자(551)와 전기적으로 연결되는 전도성 구조물들을 의미할 수 있고, 제2형(secondary)이라는 용어는 제2 반도체 소자(552)와 전기적으로 연결되는 전도성 구조물들을 의미할 수 있다.
예를 들어, 제1형 제1 특성의 전도성 구조물들은 제1형 제1 특성의 본딩 패드들(561A), 제1형 제1 특성의 와이어 랜드들(571A), 및 제1형 제1 특성의 상부 패키지간 연결부 랜드들(510A)을 포함할 수 있다. 제1형 제2 특성의 전도성 구조물들은 제1형 제2 특성의 본딩 패드들(561B), 제1형 제2 특성의 와이어 랜드들(571B), 제1형 제2 특성의 상부 패키지간 연결부 랜드들(510B)을 포함할 수 있다.
제2형 제1 특성의 전도성 구조물들은 제2 반도체 소자(552)와 연결된 제2형 제1 특성의 본딩 패드들(562A), 제2형 제1 특성의 와이어 랜드들(572A), 및 제2형 제1 특성의 상부 패키지간 연결부 랜드들(510A)을 포함할 수 있다.
제2형 제2 특성의 전도성 구조물들은 제2형 제2 특성의 본딩 패드들(562B), 제2형 제2 특성의 와이어 랜드들(572B), 제2형 제2 특성의 상부 패키지간 연결부 랜드들(510B)을 포함할 수 있다.
본 실시예에서, 제1 특성의 상부 패키지간 연결부 랜드들(510A)은 제1형 및 제2형을 특별히 구분하지 않았다. 또한, 제2 특성의 상부 패키지간 연결부 랜드들(510B)도 제1형 및 제2형을 특별히 구분하지 않았다.
앞서 설명되었듯이, 제1 특성의 전도성 구조물들은 제1 기능 및/또는 제2 기능을 수행할 수 있고, 제2 특성의 전도성 구조물들은 제3 제4 기능을 수행할 수 있다. 제1 기능은 데이터 신호 및/또는 데이터 회로용 기준 전압들 또는 공급 전압들을 전달 또는 제공하는 것을 포함할 수 있다. 제2 기능은 어드레스/컨트롤 신호를 전달하는 것을 포함할 수 있다. 제3 기능은 어드레스/컨트롤 회로용 기준 전압들 또는 공급 전압들을 전달 또는 제공하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 상부 패키지(500a)는 도시되듯이 패키지 기판(501a) 상에 수평적으로 배열 또는 수직으로 (도시되지 않았지만) 하나가 다른 하나 위에 적층된 다수 개의 반도체 소자들(551, 552)을 포함할 수 있다. 반도체 소자들(551, 552)은 제1 특성의 본딩 패드들(561A, 562A)을 포함할 수 있다. 반도체 소자들(551, 552)은 또한 제2 특성의 본딩 패드들(561B, 562B)을 포함할 수 있다. 패키지 기판(501a) 상에는 제1 특성의 와이어 랜드들(571A, 572A)이 배치될 수 있다. 제2 특성의 와이어 랜드들(571B, 572B)이 또한 패키지 기판(501a) 상에 배치될 수 있다. 제1 및 제2 특성의 와이어 랜드들(571A, 571B, 572A, 572B)은 제1 상부 반도체 소자(551)와 전기적으로 연결되는 제1형 및 제2 상부 반도체 소자(552)와 전기적으로 연결되는 제2형으로 구별될 수 있다.
제1 특성의 와이어 랜드들(571A, 572A)은 제1 특성의 패키지간 연결부 랜드들(510A)과 전기적으로 연결될 수 있고, 제2 특성의 와이어 랜드들(571B, 572B)은 제2 특성의 패키지간 연결부 랜드들(510B)와 전기적으로 연결될 수 있다.
본 명세서의 한 형태에 따르면, 앞서 설명된 기능적으로 편중된 본딩 패드들(561A, 562A)이 도 7a에 보이듯이 배열될 경우, 본딩 패드들(561A, 562A)과 와이어 랜드들(571A, 572A) (또는 다른 배선 구성 요소 및/도는 메모리 컨트롤 회로) 사이의 신호 경로는 기존의 배열보다 단축될 수 있다.
패키지 기판(501a)은 순차적으로 적층된 제1 절연층(531), 1 금속층(541), 제2 절연층(532), 제2 금속층(542), 제3 절연층(533), 절연성 코어층(530), 제4 절연층(534), 제3 금속층(543), 제5 절연층(535), 제4 금속층(544) 및 제6 절연층(536)을 포함할 수 있다.
비아들(581a, 581b, 582a, 582b, 582c, 583a, 583b, 586a, 586b, 587a, 587b, 587c, 588)은 금속층들(541544)을 서로 수직으로 연결할 수 있으며, 제2 내지 제5 절연층들(532535) 및 절연성 코어층(530)을 관통할 수도 있다. 도면에는 비아들(581a, 581b, 582a, 582b, 582c, 583a, 583b, 586a, 586b, 587a, 587b, 587c, 588)이 편중될 수 있는 것처럼 도시되었으나, 도면과 다르게 편중되지 않고 더 다양한 위치에 더 다양한 모양으로 배치될 수 있다. 본 도면에서, 비아들(581a, 581b, 582a, 582b, 582c, 583a, 583b, 586a, 586b, 587a, 587b, 587c, 588)은 전기적 연결을 개념적으로 설명하기 위한 것일 뿐이다.
본 실시예에서, 제1 특성의 패키지간 연결부 랜드들(510A)은 패키지 기판(501a)의 제1측면 또는 제1변(S1)과 가깝도록 배치될 수 있다. 도면에서, 제1측면(S1)은 좌측면일 수 있다. 따라서, 제1 특성의 패키지간 연결부 랜드들(510A)은 패키지 기판(501a)의 좌반부(L)에 배치될 수 있다. 제2 특성의 패키지간 연결부 랜드들(510B)은 패키지 기판(501a)의 제1측면 또는 제1변(S1)과 대향하는 제2측면 또는 제2변(S2)과 가깝도록 배치될 수 있다. 도면에서, 제2측면(S2)은 우측면일 수 있다. 따라서, 제2 특성의 패키지간 연결부 랜드들(510B)은 패키지 기판(501a)의 우반부(R)에 배치될 수 있다.
도 7b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(500b)의 패키지 기판(501b)은 순차적 또는 교대로 적층된 제1 절연층(531), 제1 금속층(541), 제2 절연층(532), 제2 금속층(542), 제3 절연층(533), 금속 코어층(540), 제4 절연층(534), 제3 금속층(543), 및 제5 절연층(535)을 포함할 수 있다.
제2 특성의 전도성 구성 요소들(561B, 562B, 571B, 572B, 510B) 중 일부가 금속 코어층(540)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 금속 코어층(540) 같은 하나 또는 그 이상의 금속 코어층은 다양한 기준 전압들 또는 공급 전압들을 제공하는데 이용될 수 있다. 또한, 하나 또는 다양한 전압들의 평면으로 이용될 수 있다. 예시적으로, 금속 코어층(540)은 다양한 비아들(583a, 583b, 588a, 588b)을 통하여 제2 특성의 와이어 랜드들(571B, 572B)과 개별적으로 또는 공통적으로 연결될 수 있다.
도 7c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(500c)의 패키지 기판(501c)은 순차적으로 적층된 제1 절연층(531), 제1 금속층(541), 제2 절연층(532), 금속 코어층(540), 제3 절연층(533), 제2 금속층(542), 제4 절연층(534), 제3 금속층(543), 및 제5 절연층(535)을 포함할 수 있다. 도 7c에 대한 설명은 도 7b를 참조하여 이해될 수 있을 것이다.
도 7d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(500d)의 패키지 기판(510d)은 순차적으로 적층된 제1 절연층(531), 제1 금속층(541), 제2 절연층(532), 금속 코어층(540), 제3 절연층(533), 제2 금속층(542), 및 제3 절연층(534)을 포함할 수 있다. 예를 들어, 금속 코어층(540)의 상부에 제1 금속층(541)이 적층될 수 있고, 금속 코어층(540)의 하부에 제2 금속층(542)이 적층될 수 있다. 즉, 제1 및 제2 금속 층들(541, 542)은 금속 코어층(540)의 양 면 상에 배열될 수 있다.
본 실시예에서, 제1형 제1 특성의 와이어 랜드들(571A)과 제1 특성의 패키지간 연결부 랜드들(510A)은 제1 금속층(541)을 통하여 서로 전기적으로 연결될 수 있고, 제2형 제1 특성의 와이어 랜드들(572A)과 제1 특성의 패키지간 연결부 랜드들(510A)은 제2 금속층(542)을 통하여 서로 전기적으로 연결될 수 있다.
금속 코어층(540)은 제1형 및 제2형 제2 특성의 와이어 랜드들(571B, 572B 중 일부 및 제2 특성의 패키지간 연결부 랜드들(510B)과 전기적으로 연결될 수 있다.
도 7e를 참조하면 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(500e)는 상부 실리콘 관통 비아들(561va, 561vb)를 통해 서로 전기적으로 연결된 다수 개의 상부 반도체 소자들(551554)을 포함할 수 있다. 제1 특성의 상부 실리콘 관통 비아들(561va)는 데이터 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들) 및/또는 어드레스/컨트롤 신호들을 전달 또는 제공할 수 있다. 제2 특성의 상부 실리콘 관통 비아들(561vb)는 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들) 및/또는 소자/패키지용 전압들을 전달 또는 제공할 수 있다. 상부 패키지 기판(501e)은 제1 특성의 상부 실리콘 관통 비아들(561va)과 전기적으로 연결된 제1 특성의 비아 패드들(271va) 및 제2 특성의 상부 실리콘 관통 비아들(561vb)과 전기적으로 연결된 제2 특성의 비아 패드들(271vb)을 포함할 수 있다.
제1 특성의 상부 실리콘 관통 비아들(561va) 및 제1 특성의 비아 패드들(571va)은 반도체 소자들(551554) 또는 상부 패키지(500e)의 좌반부(L)에 편중되거나 제1변(S1)에 가깝도록 배치될 수 있다. 제2 특성의 상부 실리콘 관통 비아(561vb) 및 제2 특성의 비아 패드들(571vb)은 반도체 소자들(551554) 또는 상부 패키지(500e)의 우반부(R)에 편중되거나 제2변(S2)에 가깝도록 배치될 수 있다. 도면에서, 다이 접착 필름 및 몰딩재가 생략되었다. 본 발명의 기술적 사상 및 범주 내에서 적절한 봉지(encapsulation) 공정 또는 물질이 사용될 수 있다.
제1 특성의 비아 패드(571va)는 제1 특성의 패키지간 연결부 랜드들(510A)과 전기적으로 연결될 수 있고, 제2 특성의 비아 패드(571vb)는 제2 특성의 패키지간 연결부 랜드들(510B)과 전기적으로 연결될 수 있다. 따라서, 제1 특성의 패키지간 연결부 랜드들(510A)은 상부 패키지(500e)의 제1측면(S1)과 가깝거나, 좌반부(L)에 편중되게 배치될 수 있다. 제2 특성의 패키지간 연결부 랜드들(510B)은 상부 패키지(500e)의 제2측면(S2)에 가깝거나, 우반부(R)에 편중되게 배치될 수 있다.
도 7f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(500f)는 수직으로 적층된 다수 개의 상부 반도체 소자들(551, 552)을 포함할 수 있다. 본 실시예에 대한 보다 상세한 설명은 다른 도면들을 참조하여 충분히 이해될 수 있을 것이므로 생략된다. 도면에서, 반도체 소자들(551, 552)은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 서로 이격되게 도시되었다. 그러나, 실제로는 반도체 소자(552)는 반도체 소자(551) 상에 그 사이에 개재된 접착층(미도시)과 함께 적층된 모양으로 배치될 수 있다.
도 7g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(500h)는 상부 실리콘 관통 비아들(561va, 561vb, 562va, 562vb)을 통해 서로 전기적으로 연결된 다수 개의 상부 반도체 소자들(551554)을 포함할 수 있다. 본 실시예에 의한 보다 상세한 설명은 도 7f를 참조하여 이해될 수 있을 것이다.
도 7h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지(500g)는 계단형으로 적층된 다수 개의 상부 반도체 소자들(551, 552)을 포함할 수 있다. 본 실시예에 의한 상부 반도체 소자들(551, 552)의 적층 모양은 본 명세서의 다른 도면들로부터 보다 상세하게 이해될 수 있을 것이다.
도 7b 내지 도 7h를 다시 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 금속층들(541543) 및 금속 코어층(540)은 예를 들어 표 1과 같이 다양한 방법으로 응용될 수 있다. 각 금속층들의 순서는 서로 호환 수 있다. 또한, 표 1에 제안된 응용예들 외에도 보다 다양한 방법으로 응용될 수 있을 것이다.
제1 금속층 제2 금속층 제3 금속층 금속 코어층
제1 실시예 제1 소자의 데이터 신호, 데이터 회로용 전압들 전달 / 제1 소자의 어드레스/컨트롤 신호 전달 제2 소자의 데이터 신호, 데이터 회로용 전압들 전달 / 제2 소자의 어드레스/컨트롤 신호 전달 기타 신호 전달 소자/패키지용 전압들 전달 / 접지 평면
제2 실시예 사용하지 않음
제3 실시예 제1 소자 및 제2 소자의 데이터 신호 및 데이터 회로용 전압들 전달 제1 소자 및 제2 소자의 어드레스/컨트롤 신호 전달 기타 신호 전달 소자/패키지용 전압들 전달 / 접지 평면
제4 실시예 사용하지 않음
제5 실시예
제1 소자의 데이터 신호 및 데이터 회로용 전압들 전달 / 제2 소자의 어드레스/컨트롤 신호 전달
 제2 소자의 데이터 신호 및 데이터 회로용 전압들 전달 / 제1 소자의 어드레스/컨트롤 신호 전달 기타 신호 전달 소자/패키지용 전압들 전달 / 접지 평면
제6 실시예 사용하지 않음
도 8a 내지 8i는 본 발명의 기술적 사상의 실시예들에 의한 하부 패키지들을 개략적으로 도시한 측단면도들, 종단면도들, 및 부분 확대도들이다.
도 8a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 하부 패키지(600a)는, 하부 패키지 기판(601a) 및 하부 패키지 기판(610a) 상에 배치된 하부 반도체 소자(650)를 포함할 수 있다.
하부 패키지 기판(601a)은 제1측면 또는 제1변(S1)에 가깝도록 배치된 제1 특성의 하부 패키지간 연결부 랜드들(610A)을 포함할 수 있다. 즉, 하부 패키지 기판(601a)는 좌반부(L)에 편중되게 배치된 제1 특성의 하부 패키지간 연결부 랜드들(610A)을 포함할 수 있다. 하부 패키지 기판(601a)은 하부 반도체 소자(650)의 제1측면(S1)에 가깝도록 배치된 제1 플립 칩 연결부들(623) 및 제1 플립 칩 연결부들(623)과 대응하는 제1 플립 칩 연결부 랜드들(621)을 포함할 수 있다. 즉, 하부 패키지 기판(601a)은 하부 반도체 소자(650)의 좌반부(L)에 편중되게 배치된 제1 플립 칩 연결부들(623) 및 제1 플립 칩 연결부들(623)과 대응하는 제1 플립 칩 연결부 랜드들(621)을 포함할 수 있다.
하부 패키지 기판(601a)은 제1측면(S1)과 대향하는 제2측면 또는 제2변(S2)에 가깝도록 배치된 제2 특성의 패키지간 연결부 랜드들(610B)을 포함할 수 있다. 즉, 하부 패키지 기판(601a)은 우반부(R)에 편중되게 배치된 제2 특성의 패키지간 연결부 랜드들(610B)을 포함할 수 있다. 본 실시예에 의한 하부 패키지 기판(601a)은 제1측면(S1)과 대향하는 제2측면(S2)에 가깝도록 배치된 제2 플립 칩 연결부들(624)과 대응하는 제2 플립 칩 연결부 랜드들(622)을 포함할 수 있다. 즉, 하부 패키지 기판(610a)은 하부 반도체 소자(650)의 우반부(R)에 편중되게 배치된 제2 플립 칩 연결부들(624)과 대응하는 제2 플립 칩 연결부 랜드들(622)을 포함할 수 있다.
하부 패키지 기판(601a)은, 순차적으로 적층된 제1 절연층(631), 제1 금속층(641), 제2 절연층(632), 제2 금속층(642), 제3 절연층(633), 제3 금속층(643), 제4 절연층(634), 절연성 코어층(630), 제5 절연층(635), 제4 금속층(644), 제6 절연층(636), 제5 금속층(645), 제7 절연층(637), 제6 금속층(646), 및 제8 절연층(638)을 포함할 수 있다.
제1 금속층(641)은 하부 패키지간 연결부 랜드들(610A, 610B) 및 플립 칩 연결부 랜드들(621, 622)을 포함할 수 있다. 제1 금속층(641)은 다양한 기준 전압들 또는 공급 전압들을 제공하는데 이용될 수 있다. 응용 실시예에서, 제1 금속층(641)은 소자/패키지용 전압 평면, 특히 접지 전압 평면으로 이용될 수도 있다. 제2 금속층(642)은 데이터 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들) 또는 어드레스/컨트롤 신호를 전달 또는 제공하는 배선(routes)으로 이용될 수 있다. 제3 금속층(643) 및 제4 금속층(644)도 데이터 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들) 또는 어드레스/컨트롤 신호를 전달하거나 제공하는 배선(routes)으로 이용될 수 있다. 특히, 어드레스/컨트롤 신호를 전달하는 배선(routes)으로 이용될 수 있다. 제5 금속층(645)은 데이터 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들) 및 어드레스/컨트롤 신호들 중, 하나 또는 둘 이상을 제외한 다른 신호를 전달 또는 제공하는데 사용될 수 있다. 예를 들어, 하부 반도체 소자(650)가 외부와 데이터 신호 또는 다른 신호들을 통신하는데 주로 사용될 수 있다. 제6 금속층(646)은 보드 연결부들(609)과 전기적으로 연결될 수 있다. 따라서, 제6 금속층(646)은 보드 연결부들(609)의 수와 배열에 따라 디자인될 수 있다. 제6 금속층(646)은 어드레스/컨트롤 회로용 기준 전압들(공급 전압들) 또는 소자/패키지용 기준 전압들의 접지 평면로도 이용될 수 있다.
하부 반도체 소자(650)는 로직 소자를 포함할 수 있다. 하부 반도체 소자(650)는 좌반부(L) 또는 하부 패키지 기판(601a)의 제1측면(S1)에 가깝도록 배치된 메모리 컨트롤 회로(649)를 포함할 수 있다. 하부 반도체 소자(650)는 제1 및 제2 플립 칩 연결부들(623, 634)을 통하여 금속층들(641646)과 전기적으로 연결될 수 있다. 제1 플립 칩 연결부들(623)은 하부 반도체 소자(650)의 메모리 컨트롤 회로(649)의 위치에 대응하는 곳에 배치될 수 있다. 즉, 제1 플립 칩 연결부들(623) 및 제1 플립 칩 연결부 랜드들(621)은 하부 반도체 소자(650)의 메모리 컨트롤 회로(649)의 위치에 대응하는 곳 배치될 수 있다.
제2 플립 칩 연결부들(624)은 하부 반도체 소자(650)의 우반부(R) 또는, 하부 패키지 기판(601a)의 제1측면(S1)과 대향하는 제2측면(S2)에 가깝도록 배치될 수 있다. 제2측면(S2)은 우측면일 수 있다. 따라서, 제2 플립 칩 연결부들(624)은 하부 반도체 소자(650)의 우반부(R)에 배치될 수 있다. 하부 반도체 소자(650)는 제1 플립 칩 연결부들(623) 및 제1 플립 칩 연결부 랜드들(621)과 전기적으로 연결되어 하부 반도체 소자(650)의 위쪽에 위치한 상부 반도체 소자(미도시)와 통신할 수 있다. 앞서 설명하였듯이, 데이터 신호 및 어드레스/컨트롤 신호는 제1 플립칩 연결부들(623) 및 제1 플립 칩 연결부 랜드들(621)을 통하여 상부 반도체 소자 및 하부 반도체 소자(650) 사이에서 통신될 수 있다. 그러나, 다양한 전압들, 예를 들어, 데이터 회로용 전압들, 어드레스/컨트롤 회로용 전압들, 및/또는 소자/패키지용 전압들은 제1 플립칩 연결부들(623) 및 제1 플립 칩 연결부 랜드들(621)과 직접적으로 연결되지 않을 수 있다. 즉, 하부 반도체 소자(650)를 통하지 않을 수 있다. 하부 반도체 소자(650)와 하부 패키지 기판(610a)의 사이에는 플립 칩 연결부들(623, 624)의 측면을 감싸는 하부 몰딩재(655)가 채워질 수 있다. 본 발명의 기술적 사상을 이해하기 쉽도록 도면을 간략화하기 위하여, 하부 몰딩재가 생략되었다.
도 8b 내지 8e를 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 하부 패키지들(600b600e)은, 하부 패키지 기판들(601b601e) 상에 배치된 하부 반도체 소자(650)를 포함하고, 하부 패키지 기판들(610b610e)은 다수의 절연층들(631637), 다수의 금속층들(641645), 및 금속 코어층(640)을 포함할 수 있다. 절연층들(631637)은 금속층들(641645)의 상면, 하면, 및 사이에 형성될 수 있다. 하부 패키지들(600b600e)은 반도체 소자 또는 전자 시스템의 특성에 따라 다양한 방법으로 선택, 조합될 수 있다. 즉, 금속 코어층(640)의 위치를 다양하게 변화시키면서 가까운 금속층들(641645)을 통해 전달되는 신호들 간의 간섭으로 인한 신호 손실, 소음 발생, 또는 시간 지연 등을 최소화하는데 응용될 수 있다.
다시 도 8a 내지 8e를 참조하면, 5층 이상의 금속층들(641646)을 갖는 하부 패키지 기판들(601a601e)은 상부 패키지가 세 개 이상의 메모리 소자를 포함하는 경우에 보다 효과적으로 사용될 수 있다. 따라서, 6층 및 그 이상의 금속층들(641646)을 갖는 하부 패키지 기판은 상부 패키지가 둘 이상의 메모리 소자를 갖는 경우에 보다 적절하게 사용될 수 있다.
도 8a 내지 8e를 참조하여 설명된 하부 패키지들(600a600e)은 하부 패키지 기판들(601a601e)의 용도에 따라 선택, 디자인될 수 있다. 상세하게, 금속층들(641645) 및 금속 코어층(640)의 적층 순서가 다양하게 조합될 수 있다. 이것은, 금속층들(641645)의 용도에 따라 최적의 조합이 선택될 수 있다. 예를 들어, 특히 노이즈 등에 민감한 신호들이 금속 코어층(640)과 가까운 금속층을 통하여 전달될 수 있도록 디자인될 수 있다.
도 8f 내지 8h를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 하부 패키지들(600f600h)은, 하부 패키지 기판들(601f601h) 상에 배치된 하부 반도체 소자(650)를 포함하고, 하부 패키지 기판들(601f601h)은 다수의 절연층들(631636), 다수의 금속층들(641644), 및 금속 코어층(640)을 포함할 수 있다. 하부 패키지들(600f600h)은, 특히 상부 패키지가 두 개 이상의 반도체 소자를 포함하되, 적어도 두 개의 데이터 신호 전달 배선(routes) 및 두 개의 어드레스 신호 전달 배선(routes)을 요구하는 경우에 매우 효과적으로 사용될 수 있다. 또한, 다양방법으로 조절된 응용예들에 따라 다양하게 금속 코어층(640)의 위치가 변동될 수 있다. 예를 들어, 표 2와 같이 다양한 방법으로 조합, 사용될 수 있다.
제1 금속층 제2 금속층 제3 금속층 제4 금속층 금속 코어층
제1 실시예 패키지간 연결부 랜드들 / 제1형의 어드레스/컨트롤 신호 전달 제1형 및 제2형의 데이터 신호 및 데이터 회로용 전압들 전달 / 제2형의 어드레스/컨트롤 신호 전달 기타 신호 전달 보드 연결부 랜드 소자/패키지용 전압 평면 (접지 평면 포함)
제2 실시예 패키지간 연결부 랜드들
/ 제2형의 어드레스/컨트롤 신호 전달		 제1형 및 제2형의 데이터 신호 및 데이터 회로용 전압들 전달 / 제1형의 어드레스/컨트롤 신호 전달 기타 신호 전달 보드 연결부 랜드 소자/패키지용 전압 평면 (접지 평면 포함)
제3 실시예 패키지간 연결부 랜드들 / 제2형의 데이터 신호 및 데이터 회로용 전압들 전달 제1형의 데이터 신호 전달 / 제1형 및 제2형의 어드레스/컨트롤 신호 전달 기타 신호 전달 보드 연결부 랜드 소자/패키지용 전압 평면 (접지 평면 포함)
제4 실시예 패키지간 연결부 랜드들 / 제1형의 데이터 신호 및 데이터 회로용 어드레스 전달 제2형의 데이터 신호 및 데이터 회로용 전압 전달 / 제1형 및 제2형의 어드레스/컨트롤 신호 전달 기타 신호 전달 보드 연결부 랜드 소자/패키지용 전압 평면 (접지 평면 포함)
표 2에 제안된 실시예들은 단지 예시적인 것이고, 여기의 본 발명의 주 사상의 의도 내에서 다양하게 응용될 수 있다. 금속층들 금속층들(641644) 및 금속 코어층(640)의 적층 순서 및 사용 용도는 제품의 용도, 회로 설계자의 의도 등에 따라 보다 다양한 방법으로 변화, 응용될 수 있다.
도 8i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 하부 패키지(600i)는, 제1 하부 반도체 소자(650L1) 및 제2 하부 반도체 소자(650L2)를 포함할 수 있다. 제1 하부 반도체 소자(650L1)는 로직 소자를 포함할 수 있고, 제2 하부 반도체 소자(650L2)는 광역 입출력(wide I/O) 메모리 소자를 포함할 수 있다. 제1 하부 반도체 소자(650L1)는 하부 실리콘 관통 비아들(657)을 포함할 수 있다. 하부 실리콘 관통 비아들(657) 상에는 칩간 연결부들(656)이 배치될 수 있다. 칩간 연결부들(656)과 플립 칩 연결부들(623, 624)은 하부 실리콘 관통 비아들(657)을 통해 각각 서로 전기적으로 연결될 수 있다. 따라서, 제1 하부 반도체 소자(650L1)와 제1 하부 반도체 소자(650L2)는 전기적으로 연결될 수 있다. 칩간 연결부들(656)과 하부 실리콘 관통 비아들(657)에 대한 다양한 배치 모양은 본 명세서의 다른 도면들을 참조하여 보다 상세하게 이해될 수 있을 것이다. 예를 들어, 칩간 연결부들(656)과 하부 실리콘 관통 비아들(657)은 하부 반도체 소자들(650L1, 650L2) 중의 어느 하나의 측면과 가깝도록 편중되어 배치될 수 있다. 이것은 본 명세서에 첨부된 도면들을 참조하여 이해될 수 있을 것이다.
도 9a 내지 9h는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들을 예시한 도면들이다.
도 9a 내지 9h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조물들(700a700i)은, 각각 상부 패키지들(500a, 500d), 하부 패키지(600a, 600g) 및 패키지간 연결부들(590A, 590B)을 포함할 수 있다. 상부 패키지들(500a, 500d)은 예를 들어, 도 7a 내지 7h를 참조하되, 특히 도 7a 또는 7d를 참조하여 보다 상세하게 이해될 수 있고, 예를 들어, 하부 패키지들(600a, 600g)은 도 8a 내지 8i를 참조하되, 특히 도 8a 및 8g를 참조하여 보다 상세하게 이해될 수 있다.도 9a를 참조하면, 상부 패키지 기판(501a) 및 하부 패키지 기판(601a)은 절연성 코어층들(330, 630)을 포함할 수 있다. 상부 패키지(500a)는 도 7a 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있고, 하부 패키지(600a)는 도 8a 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있다. 도 9b를 참조하면, 상부 패키지 기판(501a)은 절연성 코어층(330)을 포함할 수 있고, 하부 패키지 기판(610g)은 금속 코어층(640)을 포함할 수 있다. 상부 패키지(500a)는 도 7a 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있고, 하부 패키지(600g)는 도 8g 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있다. 도 9c를 참조하면, 상부 패키지 기판(501d)은 금속 코어층(340)을 포함할 수 있고, 하부 패키지 기판(601a)은 절연성 코어층(630)을 포함할 수 있다. 상부 패키지(500d)는 도 7d 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있고, 하부 패키지(600a)는 도 8a 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있다.
도 9d를 참조하면, 상부 패키지 기판(501d) 및 하부 패키지 기판(601g)은 금속 코어층들(340, 640)을 포함할 수 있다. 상부 패키지(500d)는 도 7d 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있고, 하부 패키지(600g)는 도 8g 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있다.
도 9a 내지 9d를 다시 참조하면, 상부 패키지들(500a, 500d)는 적어도 두 개의 상부 반도체 소자들(551, 552)를 포함할 수 있다. 상부 반도체 소자들(551, 552)은 서로 평면도에서 서로 90° 회전하여 수평적 또는 수직적으로 배치될 수 있다. 이것은 도 6a 내지 6k를 참조하여 보다 상세하게 이해될 수 있다. 각 상부 반도체 소자들(551, 552)은 각각 패키지 적층 구조물들(700a700d)은 제1측면 또는 제1변(S1)에 가깝거나 제1측면 또는 제1변과 가까운 영역에 가깝게 배치된 제1 특성의 패키지간 연결부들(590A) 및 제1측면(S1)과 대향하는 제2측면 또는 제2변(S2)에 가깝거나 거나 제2측면 또는 제2변과 가까운 영역에 가깝게 배치된 제2 특성의 패키지간 연결부들(590B)을 포함할 수 있다. 또는 패키지 적층 구조물들(700a700d)은 좌반부(L)에 편중되게 배치된 제1 특성의 패키지간 연결부들(590A) 및 우반부(R)에 편중되게 배치된 제2 특성의 패키지간 연결부들(590B)을 포함할 수 있다.
앞서 설명되었듯이, 제1 특성의 패키지간 연결부들(590A)은 제1 기능 및/또는 제2 기능을 수행할 수 있고, 제2 특성의 패키지간 연결부들(590B)은 제3 기능을 수행할 수 있다. 제1 기능은 상부 반도체 소자들(551, 552)의 데이터 신호 및/또는 데이터 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공하는 것을 포함할 수 있다. 제2 기능은 상부 반도체 소자들(551, 552)의 어드레스/컨트롤 신호들을 전달하는 것을 포함할 수 있다. 제3 기능은 상부 반도체 소자들(551, 552)의 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공하는 것을 포함할 수 있다.
기타 다른 구성 요소들에 대한 설명은 본 명세서에 첨부된 다양한 다른 도면들을 참조하여 이해될 수 있을 것이다.
도 9e 내지 9h를 다시 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들(700e700h)은 상부 패키지들(500a, 500d), 하부 패키지들(610a, 610g), 및 패키지간 연결부들(591593, 596598)을 포함하고, 하부 패키지들(610a, 610g)은 제1 하부 반도체 소자(650L1), 및 제2 하부 반도체 소자(650L2)를 포함할 수 있다. 보다 상세한 설명은 도 8i를 참조하여 이해될 수 있을 것이다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자의 본딩 패드들의 배열을 개념적으로 도시한 평면도이다.
도 10을 참조하면, 반도체 소자(21)는 좌반부(L)의 좌측 영역(Ls)에 배치된 제1 본딩 패드들(31) 및 제4 본딩 패드들(32), 및 우반부(R)의 우측 영역(Rs)에 배치된 제3 본딩 패드들(33) 및 제2 본딩 패드들(34)을 포함할 수 있다. 제4 본딩 패드들(32)은 좌반부(L)의 좌측 영역(Ls)에 분산, 배치될 수도 있다. 제1 본딩 패드들(31)은 데이터 신호를 전달할 수 있고, 제4 본딩 패드들(32)은 및 데이터 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공할 수 있고, 제3 본딩 패드들(33)은 어드레스/컨트롤 신호들을 전달할 수 있고, 및 제2 본딩 패드들(34)은 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들) 및/또는 소자/패키지용 기준 전압들을 전달 또는 제공할 수 있다. 보다 구체적으로, 좌측 영역(Ls)에는 데이터 신호와 관련있는 제1 및 제4 본딩 패드들(31, 32)이 배치될 수 있고, 우측 영역(Rs)에는 어드레스/컨트롤 신호와 관련된 제3 본딩 패드들(33) 및 소자/패키지용 기준 전압들과 관련된 제2 본딩 패드들(34)이 배치될 수 있다. 따라서, 본 명세서의 실시예들은 앞서 설명된 대칭적인 신호 본딩 패드 배열을 가진 반도체 소자들에 적용될 수 있다. 다른 말로, 데이터 신호들을 위한 본딩 패드들(31), 어드레스/컨트롤 회로용 본딩 패드들(33)이 도 10에 보인 메모리 소자 내에서 비대칭적이지 않게 배치될 수 있고, 데이터 신호들을 위한 전도성 구성 요소들 또는 패키지간 연결부들과 어드레스/컨트롤 신호들을 위한 전도성 구성 요소들 또는 패키지간 연결부들은 POP(packageonpackage) 구조의 메모리 패키지 기판 내에서 비대칭적으로 배열될 수 있다. 이 결과로, 패키지 기판 PCB의 수가 감소될 수 있고 효율적인 신호 배선(routing)이 달성될 수 있다.
도 11a 및 11b는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지를 개략적으로 도시한 측면도, 종단면도, 및 부분 확대도들이다.
도 11a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(800a)는 패키지 기판(801a) 상에 배치된 반도체 소자(850)를 포함할 수 있다.
반도체 소자(850)는 좌반부(L)의 좌측 영역(Ls)에 배치된 제1 본딩 패드들(861) 및 제2 본딩 패드들(862), 및 우반부(R)의 우측 영역(Rs)에 배치된 제3 본딩 패드들(863) 및 제4 본딩 패드들(864)을 포함할 수 있다. 제4 본딩 패드들(864)은 좌반부(L)의 좌측 영역(Ls)에 배열될 수도 있다. 제2 내지 제4 본딩 패드들(861864)은 도 10을 참조하여 보다 상세하게 이해될 수 있다.
패키지 기판(801a)은 순차적으로 적층된 제1 절연층(831), 제1 금속층(841), 제2 절연층(832), 절연성 코어층(830), 제3 절연층(833), 제2 금속층(842), 및 제4 절연층(834)을 포함할 수 있다.
패키지 기판(801a)은 제1 금속층(841) 상에 배치된 제1 와이어 랜드(871), 제2 와이어 랜드(872), 제3 와이어 랜드(873), 및 제4 와이어 랜드(874)를 포함할 수 있다.
제1 본딩 패드(861), 제2 본딩 패드(862), 제3 본딩 패드(863), 및 제4 본딩 패드(864)는 본딩 와이어(875)를 통하여 제1 와이어 랜드(871), 제2 와이어 랜드(872), 제3 와이어 랜드(873), 및 제4 와이어 랜드(874)와 각각 전기적으로 연결될 수 있다.
패키지 기판(801a)은 제2 금속층(842)의 하면에 배치된 제1 특성의 패키지간 연결부 랜드들(810A) 및 제2 특성의 패키지간 연결부 랜드들(810B)을 포함할 수 있다. 제1 특성의 패키지간 연결부 랜드들(810A)는 제1 내지 제3 와이어 랜드들(871873)과 전기적으로 연결될 수 있고, 제2 특성의 패키지간 연결부 랜드들(810B)은 제4 와이어 랜드들(874)과 전기적으로 연결될 수 있다.
제1 특성의 패키지간 연결부 랜드들(810A)은 패키지 기판(801a)의 제1측면 또는 제1변(S1)에 가깝도록 배치될 수 있고, 제2 특성의 패키지간 연결부 랜드들(810B)은 제1측면 또는 제1변(S1)과 대향하는 제2측면(S2)에 가깝도록 배치될 수 있다. 도면에서, 제1측면(S1)은 좌측면에 해당할 수 있고, 제2측면(S2)은 우측면에 해당할 수 있다. 따라서, 제1 특성의 패키지간 연결부 랜드들(810A)은 패키지 기판(801a)의 좌반부(L)에 편중되게 배치될 수 있고, 제2 특성의 패키지간 연결부 랜드들(810B)은 패키지 기판(801a)의 우반부(R)에 편중되게 배치될 수 있다.
도 11b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(800b)는 도 11a에 도시된 반도체 패키지(800a)와 비교하여, 패키지 기판(810b)은 순차적 또는 교대로 적층된 제1 절연층(831), 제1 금속층(841), 제2 절연층(832), 금속 코어층(840), 제3 절연층(833), 제2 금속층(842), 및 제4 절연층(834)을 포함할 수 있다. 제4 와이어 랜드들(874)의 일부가 금속 코어층(840)과 전기적으로 연결될 수 있다. 상세하게 금속 코어층(840)은 소자/패키지용 전압용 평면, 특히 접지 평면으로 이용될 수 있다. 그 외, 다른 구성 요소들은 도 11a를 참조하여 이해될 수 있을 것이다.
도 12a 내지 12j는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들의 측면도 및 종단면도들이다.
도 12a 내지 12j를 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 패키지 적층 구조물들(805a805j)은 상부 패키지들(800a, 800b), 하부 패키지들(305a305c), 및 패키지간 연결부들(890A, 890B)을 각각 포함할 수 있다. 상부 패키지들(800a, 800b)은 예를 들어, 도 11a 및 11b를 참조하여 보다 상세하게 이해될 수 있고, 하부 패키지들(305a305c)는 도 5a 내지 5c를 참조하여 보다 상세하게 이해될 수 있을 것이다.
패키지간 연결부들(890A, 890B)은 제1 특성의 패키지간 연결부들(890A) 및 제2 특성의 패키지간 연결부들(890B)을 포함할 수 있다. 제1 특성의 패키지간 연결부들(890A)은 제1 특성의 상부 패키지간 랜드들(810A) 및 제1 특성의 하부 패키지간 랜드들(310A)과 전기적으로 연결될 수 있다. 제2 특성의 패키지간 연결부들(890B)은 제2 특성의 상부 패키지간 랜드들(810B) 및 제2 특성의 하부 패키지간 랜드들(310B)과 전기적으로 연결될 수 있다. 제1 특성의 패키지간 연결부들(890A)은 패키지 적층 구조물들(805a805j)의 제1 측면 또는 제1변(S1)에 가깝거나 좌반부(L)에 편중되게 배치될 수 있고, 제2 특성의 패키지간 연결부들(890B)은 패키지 적층 구조물들(805a805j)의 제2변(S2)에 가깝거나 우반부(R)에 편중되게 배치될 수 있다. 그 외, 상부 및 하부 패키지간 연결부 랜드들(810A, 810B, 310A, 310B), 플립 칩 연결부 랜드들(321, 322), 플립 칩 연결부들(323, 324)에 대한 설명은 도 11a 및 11b, 및 도 5a 내지 5c를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 12a, 12b, 12c, 12g, 및 12h를 참조하면, 상부 패키지 기판(801a)은 절연성 코어층(830)을 포함할 수 있다. 도 12d, 12e, 12f, 12i, 및 12j를 참조하면, 상부 패키지 기판(801b)은 금속 코어층(840)을 포함할 수 있다. 도 12a, 12d, 12g, 및 12i를 참조하면, 하부 패키지 기판(301a)은 절연성 코어층(33)을 포함할 수 있다. 도 12b, 12c, 12e, 12f, 12h, 및 12j를 참조하면, 하부 패키지 기판들(301b, 301c)은 금속성 코어층(340)을 포함할 수 있다. 금속성 코어층(340)은 제2 특성의 패키지간 연결부들(890B) 중 일부와 전기적으로 연결될 수 있다.
금속 코어층(340)에 대한 보다 상세한 설명 또는 기타 다른 구성 요소들에 대한 설명은 본 명세서에 첨부된 다른 도면들로부터 보다 상세하게 이해될 수 있을 것이다.
도 12g 내지 12j를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들(805g805j)은 제1 하부 반도체 소자(350L1), 제2 하부 반도체 소자(350L2), 칩간 연결부들(356) 및 하부 실리콘 관통 비아들(357)을 더 포함하는 하부 패키지들(306a, 306c)을 포함할 수 있다. 패키지 적층 구조물들(805g805j)은 도 12a 내지 12f를 참조하여 보다 다양하게 조합, 응용될 수 있다. 따라서, 본 명세서의 추가적 형태들에 따르면, 앞서 설명된 실시예들, 예를 들어, 도 12a 내지 12f의 실시예들의 위치들은 본 명세서의 사상 및 범주 내의 패키지 적층 구조들을 형성하기 위하여 조합될 수 있다. 제1 하부 반도체 소자(350L1), 제2 하부 반도체 소자(350L2), 칩간 연결부들(356) 및 하부 실리콘 관통 비아들(357)은 본 명세서의 다른 도면들 및 그 설명들을 참조하여 보다 다양한 방법으로 조합, 응용, 및 이해될 수 있다.
도 13a 내지 13d는 본 발명의 기술적 사상의 실시예들에 의한 다양한 상부 패키지들의 측단면들을 개략적으로 도시한 도면들이다. 본 발명의 기술적 사상을 이해하기 쉽도록 반도체 소자들은 측면이 도시되었고, 패키지 기판들은 개략적인 종단면이 도시되었다. 이하의 설명에서도, 제1형(primary)이라는 용어는 제1 반도체 소자와 전기적으로 연결되는 전도성 구조물들을 의미할 수 있고, 제2형(secondary)이라는 용어는 제2 반도체 소자와 전기적으로 연결되는 전도성 구조물들을 의미할 수 있다. 그러나, 별도로 구분하지 않아도 본 발명의 기술적 사상을 이해하는데 장애가 없을 것이므로, 도면에는 제1형과 제2형을 구분하기 위한 별도의 표시를 되지 않았다.
도 13a 내지 13d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지들(900a900d)는 상부 패키지 기판들(901a901d) 상에 배치된 다수개의 상부 반도체 소자들(951, 952)을 포함할 수 있다. 상부 반도체 소자들(951, 952)은 각각 양쪽으로 분산 배치된 본딩 패드들(961964) 및 와이어 랜드들(971974)을 포함할 수 있다. 두 반도체 소자들(951, 952)은 도 6a 내지 6h에 도시된 다양한 모양으로 배치될 수 있다. 따라서, 도면을 간략화하기 위하여 두 반도체 소자들(951, 952)이 미러링 형태로 수평적으로 배치된 것으로 도시되었으나, 서로 90° 또는 180°로 회전되거나, 수직적으로 적층될 수 있는 것으로 이해하여야 한다.
도 13a를 다시 참조하면, 상부 패키지 기판(901a)은 절연성 코어층(330)을 포함할 수 있다. 도 13b 내지 13d를 다시 참조하면, 상부 패키지들(900b900d)은 금속 코어층(340)을 포함할 수 있다.
상부 패키지 기판들(901a901d)은 각각 제1측면 또는 제1변(S1) 또는 좌측면에 가깝거나, 또는 좌반부(L)에 편중되게 배치된 제1 특성의 상부 패키지간 연결부 랜드들(910A) 및 제1측면(S1)과 대향하는 제2측면 또는 제2변(S2) 또는 우측면에 가깝거나, 또는 우반부(R)에 편중되게 배치된 제2 특성의 상부 패키지간 연결부 랜드들(910B)을 포함할 수 있다. 상부 반도체 기판들(910a910d)은 예를 들어, 도 7a 내지 7d를 참조하여 보다 상세하게 이해될 수 있다.
도 14a 내지 14u는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들을 개략적으로 도시한 측면도 및 종단면도들이다. 도 14a 내지 14u에서는 패키지간 연결부들의 다양한 모양들도 도시된다. 본 명세서에서, 도 14a 내지 14u에 도시된 패키지간 연결부들의 모양들은 도 14a 내지 14u에 도시된 특정 실시예에만 제한되는 것이 아니고, 본 명세서에 내에 설명된 다른 실시예들 및 개량된 모든 실시예들에 적용될 수 있다.
도 14a 내지 14u를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지 적층 구조물들(1000a1000u)은, 상부 패키지들(900a900f), 하부 패키지들(605a605c) 및 패키지간 연결부들(990A, 990B)을 각각 포함할 수 있다.
상부 패키지들(900a900f) 및 하부 패키지들(605a605c)의 각 구성 요소들은 본 명세서에 첨부된 다른 도면들을 참조하여 보다 상세하게 이해될 수 있을 것이다. 패키지간 연결부들(990A, 990B)은 앞서 설명된 제1 특성의 패키지간 연결부들(990A) 및 앞서 설명된 제2 특성의 패키지간 연결부들(990B)을 포함할 수 있다. 본 실시예에서, 제1 특성의 패키지간 연결부들(990A)은 상부 반도체 소자들(951, 952)의 데이터 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들), 및 어드레스/컨트롤 신호들을 전달 또는 제공할 수 있다. 제1 특성의 패키지간 연결부들(990A)은 패키지 적층 구조물들(1000a1000u)의 제1 측면 또는 제1변(S1) 또는 좌변에 가깝거나 좌반부(L)에 편중되게 배치될 수 있다. 제2 특성의 패키지간 연결부들(990B)은 어드레스/컨트롤 회로용 기준 전압들 또는 공급 전압들을 전달 또는 제공할 수 있다. 제2 특성의 패키지간 연결부들(990B)은 패키지 적층 구조물들(1000a1000u)의 제2측면 또는 제2변(S2) 또는 우변에 가깝거나 우반부(R)에 편중되게 배치될 수 있다. 패키지간 연결부들(990A, 990B)은 다양한 모양으로 형성될 수 있다. 패키지간 연결부들(990A, 990B)의 다양한 모양에 관한 보다 상세한 설명은 도 15a 내지 15d를 참조하여 후술된다.
도 14a14c 및 14m14o를 참조하면, 상부 패키지 기판(901a)이 절연성 코어층(330)을 포함할 수 있다. 도 14d14l 및 14p14u를 참조하면, 상부 패키지 기판들(901b, 901c, 501f, 501g, 501h)은 금속 코어층(340)을 포함할 수 있다. 도 14a, 14d, 14g, 14m, 14p, 및 14s를 참조하면, 하부 패키지 기판(606a)이 절연성 코어층(630)을 포함할 수 있다. 도 14b14c, 14e14f, 14h14l, 14n14o, 14q14r, 및 14t14u를 참조하면, 하부 패키지 기판들(606b, 606c)은 금속 코어층(640)을 포함할 수 있다.
도 15a 내지 15d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 패키지간 연결부들을 개략적으로 도시한 도면들이다.
도 15a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지간 연결부(61)는 상부 패키지 기판(51U)과 하부 패키지 기판(51L)의 사이에 형성될 수 있다. 상세하게, 패키지간 연결부(61)는 상부 패키지 기판(51U)의 상부 금속층(54U) 및 상부 랜드(55U)과 전기적으로 연결될 수 있고, 하부 패키지 기판(51L)의 하부 금속층(54L) 및 하부 랜드(55L)와 전기적으로 연결될 수 있다. 패키지간 연결부(61)는 하부의 체적보다 큰 상부의 체적을 가질 수 있다. 패키지간 연결부(61)의 전체가 하나의 몸체를 이룰 수 있다.
도 15b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지간 연결부(62)는 상대적으로 체적이 큰 상부 패키지간 연결부(62U) 및 상대적으로 체적이 작은 하부 패키지간 연결부(62L)을 포함할 수 있다. 하부 패키지간 연결부(62L)가 상대적으로 체적이 작을 경우, 하부 패키지간 연결부 랜드(55L)의 수평 피치를 좁힐 수 있다. 따라서, 보다 작은 수평 피치로 패키지간 연결부(62)를 형성할 수 있다.
도 15c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지간 연결부(63)는 상대적으로 체적이 작은 상부 패키지간 연결부(63U) 및 상대적으로 체적이 큰 하부 패키지간 연결부(63L)을 포함할 수 있다.
도 15d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지간 연결부(64)는 상부 패키지간 연결부(64U), 중간 패키지간 연결부(64M) 및 하부 패키지간 연결부(64L)을 포함할 수 있다. 본 실시예에 의한 패키지간 연결부(64)는 수평 피치가 매우 좁은 경우에, 패키지간 연결부들(64U, 64M, 64L)의 조합에 의해 형성된 패키지간 연결부(64)는 상대적으로 긴 길이와 작은 수평 폭을 가질 수 있다.
도 16a는 본 발명의 일 실시예에 의한 마스터 반도체 칩의 내부 구성을 예시적으로 설명하기 위한 블록도이다. 도 16a를 참조하면, 반도체 칩(7100)은 메모리 셀 영역(7110) 및 주변 회로 영역(7120)을 포함할 수 있다. 응용 실시예에서, 메로미 셀 영역(7110)은 메모리 셀 어레이(7111), 센스 증폭기 어레이(7112), 로우 어드레스 디코더(7114), 및 칼럼 어드레스 디코더(7115)를 포함하는 메모리 뱅크일 수 있다.
응용 실시예에서, 주변 회로 영역(7120)은 위에서 설명된 어드레스/컨트롤 회로(7125)를 포함할 수 있다. 또한, 위에서 설명된 패키지간 연결부들의 일부는 어드레스/컨트롤 회로(7125)용 공급 전압(또는 기준 전압)을 제공할 수 있다. 부가하여, 주변 회로 영역(7120)은 게이팅 회로(7113)과 연결된 데이터 회로(7124)를 더 포함할 수 있다. 또한, 위에서 설명된 패키지간 연결부들의 일부는 위에서 설명되었듯이 데이터 회로(7124)용 공급 전압을 제공할 수 있다.
응용 실시예에서, 위에서 설명되었듯이, 본딩 패드들의 일부는 어드레스/컨트롤 회로(7125)용 공급 전압(또는 기준 전압)을 제공할 수 있다. 또한, 본딩 패드들의 일부는 데이터 회로(7124)용 공급 전압을 제공할 수 있다.
상세하게, 주변 회로 영역(7120)은 외부의 커맨드 신호를 디코딩하는 커맨드 디코더(7121), 어드레스 레지스터(7122), 및 뱅크 컨트롤러(7116)를 갖는 어드레스/컨트롤 회로(7125)를 포함할 수 있다. 주변 회로 영역(7120)은 데이터 회로(7124), 및 입출력(I/O) 드라이버, 입출력(I/O) 센스 증폭기, 및 게이팅 회로(7113)를 더 포함할 수 있다.
응용 실시예에서, 반도체 칩(7100)은 다중 메모리 뱅크를 포함할 수 있다. 이 경우, 뱅크 컨트롤러(7116)는 뱅크들을 선택하는데 이용될 수 있다.
응용 실시예에서, 마스터 반도체 칩(7100)의 다른 부분들은 각각 독립적으로 파워를 받을 수 있다. 예를 들어, 데이터 회로(7124)는 제1 파워 소스로부터 전압 Vddq/Vssq를 받을 수 있고, 주변 회로 영역(7120)의 나머지 부분들은 제2 파워 소스로부터 기준 전압 Vdd/Vss를 받을 수 있다. 부가하여, 마스터 반도체 칩(7100)의 메모리 셀 영역(7110)은 주변 회로 영역(7120)의 나머지 부분과 같은 파워 소스 또는 다른 파워 소스로부터 Vdd/Vss와 같은 전압을 받을 수 있다. 응용 실시예에서, Vddq/Vssq는 데이터 회로(7124)용 회로들에 제공될 수 있고, 따라서 칩의 내부에서 칩의 다른 부분들과 전기적으로 격리될 수 있다. 즉, Vddq/Vssq는 마스터 칩(7100)의 주변 회로 영역(7120) 내의 데이터 입/출력 회로들이 아닌 다른 회로들과 전기적으로 연결되지 않을 수 있다. 응용 실시예에서, 데이터 입출력 회로 내에서 소모되는 파워를 줄이기 위하여, Vddq는 Vdd보다 낮은 전압일 수 있다.
도 16b는 본 발명의 다른 실시예에 의한 슬래이브 반도체 칩의 내부 구성을 예시적으로 설명하기 위한 블록도 이다. 도 16b를 참조하면, 슬레이브 반도체 칩은 메모리 셀 영역(7210) 및 패드 영역만을 포함할 수 있고, 마스터 반도체 칩(7100)의 내부에서와 같은 주변 회로 영역을 포함하지 않을 수 있다. 응용 실시예에서, 메모리 셀 영역(7210)은 메모리 셀 영역(7211), 센스 증폭기 어레이(7212), 로우 어드레스 디코더(7214), 및 칼럼 어드레스 디코더(7215)를 포함하는 메모리 뱅크일 수 있다. 응용 실시예에서, 이 구성 요소들은 도 16a의 마스터 반도체 칩(7100)의 구성 요소들에 해당하는 동일한 레이아웃을 가질 수 있다.
응용 실시예에서, 슬레이브 반도체 칩(7200)은 파워 소스로부터 마스터 반도체 칩(7100)의 메모리 셀 영역(7110)에 적용되는 Vdd/Vss와 동일한 Vdd/Vss를 받을 수 있다. 또는, 마스터 반도체 칩(7100)과 비교하여, 슬레이브 반도체 칩(7200)은 다른 전압들이 적용될 수 있다.
도 16c는 본 발명의 또 다른 실시예에 의한 반도체 소자를 예시적으로 설명하기 위한 블록도이다. 응용 실시예에서, 반도체 소자(7000)는 도 16a에서 설명된 메모리 셀 영역(7110) 및 (패드 영역을 포함하는) 주변 회로 영역(7120)을 포함하는 마스터 반도체 칩(7100)을 갖는 칩 세트, 및 도 16b에서 설명된 (패드 영역을 갖는) 메모리 셀 영역들(7210, 7310, 7410)을 포함하는 추가적인 슬레이브 반도체 칩들(7200)의 칩 세트를 포함할 수 있다. 단지 세 개의 추가적인 반도체 칩들(7210, 7310, 7410)이 도시되었지만, 반도체 소자(7000)는 더 많은 반도체 칩들을 포함할 수 있다.
도 16c에 도시되었듯이, 추가적인 반도체 칩들은 각각 셀 어레이(7211, 7311, 7411), 센스 증폭기 어레이(7212, 7312, 7412), 칼럼 어드레스 디코더(7215, 7315, 7415), 및 로우 어드레스 디코더(7214, 7314, 7414)를 갖는 메모리 셀 영역(7210, 7310, 7410)을 포함할 수 있다. 추가적인 반도체 칩들은 각각 마스터 반도체 칩의 주변 회로들에 의해 컨트롤될 수 있다. 예를 들어, 커맨드들이 커맨드 디코더(7121)로부터 각 추가적인 반도체 칩에 수신되고, 어드레스가 어드레스 레지스터(7122)로부터 각 추가적인 반도체 칩에 수신되고, 칩(또는 표시된 칩들과 같은 메모리 뱅크)이 뱅크 컨트롤러(7116)을 이용하여 선택될 수 있고, 및 입출력 데이터가 데이터 회로(7124), 입출력 드라이버, 입출력 센스 증폭기, 및 게이팅 회로(7113)에 의해 컨트롤 될 수 있다.
응용 실시예에서, 슬레이브 반도체 칩들은 다중 메모리 뱅크들을 포함할 수 있고, 이 경우, 뱅크 컨트롤러(7116)는 뱅크들 중 하나를 선택하는데 이용될 수 있다.
마스터 반도체 칩 및 추가적인 슬레이브 반도체 칩에 적용되는 공급 전압(Vdd) 및 접지 전압(Vss)은 메모리 셀 영역들 또는 주변 회로 영역들을 구동하는데 이용될 수 있다. 그러나, 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 메모리 셀 영역들을 구동하는데 사용되는 경우, 공급 전압(Vdd) 및/또는 접지 전압(Vss) 내에서 생성된 노이즈가 메모리 성능을 저하시킬 수 있다. 그러므로, 앞서 다양한 실시예들에서 설명되었듯이, 마스터 반도체 칩으로 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 제공되는 경로가 슬레이브 반도체 칩으로 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 제공되는 경로와 비교하여 전기적으로 격리될 수 있다.
부가하여, 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 외부로부터 메모리 셀 영역들의 다양한 블록들로 제공될 수 있다. 경우에 따라, 메모리 셀 영역의 몇 블록들로 노이즈를 포함하는 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 적용되는 경우, 메모리 성능의 저하도가 다른 블록들에 영향을 줄 수 있다. 그러므로, 응용 실시예에서, 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 동일한 경로로 마스터 반도체 칩 및 슬레이브 반도체 칩들의 블록들로 제공될 수 있고, 다른 경로로 마스터 반도체 칩 및 슬레이브 반도체 칩들의 블록들로 제공될 수 있다. 예를 들어, 노이즈를 가진 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 로우 어드레스 디코더들(7114, 7214, 7314, 7414) 및 칼럼 어드레스 디코더들(7115, 7215, 7315, 7415)에 제공될지라도, 상대적으로 메모리 성능의 저하도는 작다. 그러므로, 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 동일한 경로(즉, 네 개의 반도체 칩들과 각각 전기적으로 연결된 정렬된 적층의 TSV를 통하여)를 통해 마스터 반도체 칩의 로우 어드레스 디코더(7114) 및 슬레이브 반도체 칩들의 로우 어드레스 디코더들(7214, 7314, 7414)에 제공될 수 있다. 또한, 공급 전압(Vdd) 및/또는 접지 전압(Vss)는 동일한 경로를 통해 마스터 반도체 칩의 칼럼 어드레스 디코더(7115) 및 슬레이브 반도체 칩들의 칼럼 어드레스 디코더들(7215, 7315, 7415)로 제공될 수 있다. 이를 위해, 공급 전압(Vdd) 및/또는 접지 전압(Vss)은 마스터 반도체 칩 상의 제2 비아(미도시)를 통하여 마스터 반도체 칩의 로우 어드레스 디코더(7114) 및 칼럼 어드레스 디코더(7114)에 제공될 수 있다. 또한, 공급 전압(Vdd) 및/또는 접지 전압(Vss)은 슬레이브 반도체 칩들 상에 형성되고 제2 비아와 전기적으로 연결된 제3 비아(미도시)를 통하여 슬레이브 반도체 칩들의 로우 어드레스 디코더들(7214, 7314, 7414) 또는 칼럼 어드레스 디코더들(7215, 7315, 7415)에 제공될 수 있다. 그러나, 공급 전압(Vdd) 및/또는 접지 전압(Vss) 내에서 노이즈가 발생하면 메모리 뱅크 또는 센스 증폭기에 제공되어 메모리 성능이 크게 저하될 수 있다. 그러므로, 공급 전압(Vdd) 및/또는 접지 전압(Vss)은 공급 전압(Vdd) 및/또는 접지 전압(Vss)이 슬레이브 반도체 칩에 제공되는 경로와 전기적으로 격리된 다른 경로를 통해 마스터 반도체 칩의 메모리 뱅크(7111) 및 센스 증폭기(7112)에 제공될 수 있다. 예를 들어, 공급 전압(Vdd) 및/또는 접지 전압(Vss)은 마스터 반도체 칩 상의 제1 비아(미도시)를 통하여 마스터 반도체 칩의 메모리 뱅크(7111) 또는 센스 증폭기(7112)에 적용되고, 제1 비아와 절연되고 마스터 반도체 칩 상에 형성된 제2 비아 및 슬레이브 반도체 칩 상의 제3 비아를 통하여 슬레이브 반도체 칩들의 메모리 뱅크들(7211, 7311, 7411) 또는 센스 증폭기들(7212, 7312, 7412)에 적용된다.
도 17a 및 17b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 모듈(2000)은, 모듈 기판(2010) 상에 실장된 본 발명의 다양한 실시예들에 의한 패키지 적층 구조물들(2030)을 포함할 수 있다. 모듈(2000)은 모듈 기판(2010) 상에 실장된 마이크로프로세서(2020)를 더 포함할 수 있다. 모듈 기판(2010)의 적어도 한 변에는 입출력 터미널들(2040)이 배치될 수 있다. 패키지 적층 구조물들(2030)은 모듈 기판(2010) 상에서 플립 칩 기술 등을 이용하여 실장될 수 있다. 예를 들어, 패키지 적층 구조물(2030)과 모듈 기판(2010)은 보드 연결부들(2035)을 통하여 전기적으로 연결될 수 있다. 패키지 적층 구조물(2030)은 상부 반도체 소자(2032U) 및 하부 반도체 소자(2032L)를 포함할 수 있다. 상부 반도체 소자(2032U)는 메모리 반도체 소자를 포함할 수 있고, 하부 반도체 소자(2032L)는 로직 반도체 소자를 포함할 수 있다.
패키지 적층 구조물(2030)은 내부에 제1 특성의 전도성 연결부들(2031A) 및 제2 특성의 전도성 연결부들(2031B)을 포함할 수 있다. 제1 특성의 전도성 연결부들(2031A)은 상부 반도체 소자(2032U)와 하부 반도체 소자(2032L)가 통신할 수 있도록 전기적 신호를 전달할 수 있다. 예를 들어, 데이터 신호, 데이터 회로용 기준 전압들 (또는 공급 전압들), 및/또는 어드레스/컨트롤 신호들을 전달 또는 제공할 수 있다. 따라서, 제1 특성의 전도성 연결부들(2031A) 중 일부는 보드 연결부들(2035)과 직접적으로 연결되지 않을 수 있다. 예를 들어, 데이터 신호 및 어드레스/컨트롤 신호를 전달하는 제1 특성의 전도성 연결부들(2031A)은 보드 연결부들(2035)과 직접적으로 연결되지 않을 수 있다. 그러나, 데이터 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공하는 제1 특성의 전도성 연결부들(2031A)은 보드 연결부들(2035)과 직접적으로 연결될 수도 있다. 또, 제2 특성의 전도성 연결부들(2031B)은 상부 반도체 소자(2032U)와 전기적으로 연결되고, 하부 반도체 소자(2032L)와는 직접적으로 연결되지 않을 수 있다. 예를 들어, 보드 연결부들(2035)과 직접적으로 연결될 수 있다. 그러나, 어드레스/컨트롤 회로용 기준 전압들 (또는 공급 전압들)을 전달 또는 제공하는 제2 특성의 전도성 연결부들(3031B)은 하부 반도체 소자(2032L)와 연결될 수도 있다. 이러한 실시예들은 본 명세서의 사상 및 범주 내에서 다양한 방법으로 응용될 수 있다.
도 18을 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 다양한 반도체 소자들, 패키지 기판들, 반도체 패키지들, 및/또는 패키지 적층 구조물들은 전자 시스템(2100)에 적용될 수 있다. 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 공급 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 바디(2110)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 공급 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)상에 실장 또는 장착될 수 있다. 상기 바디(2110)의 상면 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 공급 유닛(2130)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2120), 기능 유닛(2140), 디스플레이 컨트롤러 유닛(2150) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2120)은 파워 공급 유닛(2130)으로부터 전압을 공급받아 기능 유닛(2140)과 디스플레이 유닛(2160)을 제어할 수 있다. 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
응용 실시예에서, 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 외부 장치(2170)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들, 패키지 기판들, 반도체 패키지들, 및/또는 패키지 적층 구조물들은 마이크로 프로세서 유닛(2120) 및 기능 유닛(2140) 중 적어도 어느 하나에 포함될 수 있다.
도 19는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자를 가진 전자 시스템(2200)을 개략적으로 도시한 것이다. 도 19를 참조하면, 전자 시스템(2200)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 또는 반도체 적층 패키지를 포함할 수 있다. 전자 시스템(2200)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2200)은 메모리 시스템(2212), 마이크로프로세서(2214), 램(2216) 및 버스(2220)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2218)를 포함할 수 있다. 마이크로프로세서(2214)는 전자 시스템(2200)을 프로그램 및 컨트롤할 수 있다. 램(2216)은 마이크로프로세서(2214)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2214) 또는 램(2216)은 본 발명의 실시예들에 의한 반도체 소자 또는 반도체 패키지를 포함할 수 있다. 마이크로프로세서(2214), 램(2216) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2218)는 전자 시스템(2200)으로 데이터를 입력하거나 또는 전자 시스템(2200)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2212)은 마이크로프로세서(2214) 동작용 코드들, 마이크로프로세서(2214)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2212)은 컨트롤러 및 메모리를 포함할 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(도 19의 2200)이 사용된 모바일 무선 폰(2300)을 개략적으로 도시한 도면이다. 부가하여, 전자 시스템(도 19의 2200)은 휴대용 노트북 컴퓨터, mpeg1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
응용 실시예에서, 패키지 적층 구조는 상부 패키지, 하부 패키지, 및 다수개의 패키지간 연결부들을 포함하고, 상기 상부 패키지는 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 소자를 포함하고, 상기 상부 반도체 소자는 다수개의 연결부들을 통하여 상기 상부 패키지 기판과 통신하기 위한 다수개의 기능성 전도성 구성 요소들을 포함하고, 상기 기능성 전도성 구성 요소들은 제1 세트의 기능들 및 상기 제1 세트의 기능들과 다른 제2 세트의 기능들을 제공할 수 있고, 상기 제1 세트의 기능들은 데이터 신호 전달, 데이터 회로용 기준 전압들 제공, 및 어드레스/컨트롤 신호들 전달 중에서 하나 또는 그 이상의 기능들을 포함할 수 있고, 제2 세트의 기능들은 어드레스/컨트롤 회로용 공급 전압 또는 기준 전압(Vdd/Vss) 제공 및 소자/패키지용 기준 전압들 전달을 포함할 수 있고, 상기 상부 패키지는 상부 패키지 기판의 바닥 표면 상에 배치된 제1 및 제2 상부 패키지간 연결부 랜드들을 더 포함할 수 있고, 상기 제1 상부 패키지간 연결부 랜드들은 상기 상부 패키지 기판의 상기 바닥 표면의 제1 영역 상에 배타적으로 배치될 수 있고, 제2 세트의 상부 패키지간 연결부 랜드들은 상기 상부 패키지 기판의 바닥 표면의 제2 영역 상에 배타적으로 배치될 수 있고, 상기 제2 영역은 상기 제1 영역과 대향할 수 있고, 상기 상부 패키지 기판은 상기 제1 세트의 기능들에 해당하는 상기 기능성 전도성 구성 요소들이 상기 제1 상부 패키지간 연결부 랜드들과 통신하고, 상기 제2 세트의 기능들에 해당하는 상기 기능성 전도성 구성 요소들이 상기 제2 상부 패키지간 연결부 랜드들과 통신하도록 상기 상부 반도체 소자와 연결 경로인 다수 개의 전도성 배선 패턴들을 포함할 수 있다.
응용 실시예에서, 패키지 적층 구조는, 제1변 및 제3변을 연결하는 제1코너, 제1변과 제4변을 연결하는 제2코너, 제3변과 제2변을 연결하는 제3코너, 제2변과 제4변을 연결하는 제4코너를 포함하는 상부 패키지를 포함하고, 상기 상부 패키지는 상기 제1코너에 가까운 제1영역, 상기 제2코너에 가까운 제2영역, 상기 제3코너에 가까운 제3영역, 상기 제4코너에 가까운 제4영역, 상기 제2변에 가까운 제5영역을 포함하고, 다수개의 패키지간 연결부들을 통해 상부 패키지와 하부 패키지를 포함하고, 상기 패키지간 연결부들은 데이터 신호를 전달하는 제1 패키지간 연결부들, 어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부들, 어드레스/컨트롤 회로용 공급 전압 또는 기준 전압들(Vdd/Vss)을 제공하는 제3 패키지간 연결부들, 및 데이터 회로용 공급 전압 또는 기준 전압들(Vddq/Vssq)을 제공하는 제4 패키지간 연결부들을 포함하고, 상기 제1 패키지간 연결부들은 상기 제1 영역에 배타적으로 배치될 수 있고, 상기 제2 패키지간 연결부들은 상기 제1 영역에 배타적으로 배치될 수 있고, 상기 제3 패키지간 연결부들은 상기 제1 영역에 배타적으로 배치될 수 있고, 상기 제4 패키지간 연결부들은 상기 제2 영역에 배치될 수 있다.
응용 실시예에서, 패키지 적층 구조는 제1변과 제3변을 연결하는 제1코너, 제1변과 제4변을 연결하는 제2코너, 제3변과 제2변을 연결하는 제3코너, 및, 제2변과 제4변을 연결하는 제4코너를 포함하고, 상기 제1코너와 상기 제4코너로 연장하는 가상적인 대각선이 상기 상부 패키지의 영역들을 제1변에 가까운 제1 영역 및 상기 제2변과 가까운 제2 영역으로 분할하는 패키지 기판을 가진 상부 패키지, 다수개의 패키지간 연결부들을 통하여 상기 상부 패키지와 연결되고, 상기 패키지간 연결부들은 데이터 신호들을 전달하는 제1 패키지간 연결부들, 어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부들, 어드레스/컨트롤 회로용 공급 전압 또느 기준 전압(Vdd/Vss)을 제공하는 제3 패키지간 연결부, 및 데이터 회로용 공급 전압 또는 기준 전압(Vddq/Vssq)을 제공하는 제4 패키지간 연결부를 포함하고, 상기 제1 및 제2 패키지간 연결부들의 다수는 상기 제1 영역 내에 배치되고, 상기 제3 패키지간 연결부들의 대부분은 상기 제2 영역 내에 배치되는 하부 패키지를 포함할 수 있다.
응용 실시예에서, 제1변 및 상기 제1변과 대향하는 제2변을 가진 패키지 기판 상에 놓인 반도체 소자를 기능성으로 비대칭적으로 동작시키는 방법은 상기 패키지 기판의 제1변에 가깝도록 배열된 제1 본딩 패드로부터 주로 데이터 신호들을 전달하고, 상기 패키지 기판의 제2변에 가깝도록 배열된 제3 본딩 패드들을 통하여 어드레스/컨트롤 회로용 공급 전압 또는 기준 전압(Vdd/Vss)을 제공하는 것을 포함할 수 있다.
응용 실시예에서, 시스템은 제1변 및 상기 제1변과 대향하는 제2변을 가진 상부 패키지 기판을 포함하는 상부 패키지를 갖되, 상기 상부 패키지 기판은 상기 제1변과 가까운 제1 영역, 상기 제2변과 가까운 제2 영역을 포함하고, 상기 상부 패키지는 상기 상부 반도체 기판 상에 놓인 제1 상부 반도체 소자를 포함하고, 하부 패키지 기판 및 하부 반도체 소자를 포함하는 하부 패키지를 갖되, 상기 하부 패키지는 상기 상부 패키지와 다수개의 패키지간 연결부를 통해 연결되고, 상기 패키지간 연결부는, 어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부들, 어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 연결부들, 데이터 회로용 공급 전압을 제공하는 제4 연결부들을 포함하고, 상기 제1 및 제2 패키지간 연결부들의 다수는 상기 제1 영역 내에 배치되고, 상기 제3 패키지간 연결부들의 다수는 상기 제2 영역 내에 배치되고, 상기 패키지 적층 구조와 전기적으로 연결된 디스플레이 기기, 및 상기 디스플레이 기기와 연결된 입출력 기기를 포함하는 패키지 적층 구조를 포함할 수 있다.그 외, 도시되지 않았거나 설명되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상적인 기술을 가진 자라면 어느 하나의 실시예의 특징적 부분이 본 명세서의 사상 및 범주 내에서 다른 모든 실시예들과 조합될 수 있다는 것이 충분히 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1A1D 반도체 소자
100, 300, 400: 패키지 적층 구조물
105, 405: 상부 패키지
105: 하부 패키지
107: 하부 패키지간 연결부 랜드
109: 보드 연결부
120, 323, 324: 플립칩 연결부
150: 반도체 소자
160, 260, 460: 본딩 패드
175: 본딩 와이어
171, 271: 와이어 랜드
190, 290: 패키지간 연결부
200: 상부 패키지
210: 상부 패키지 기판
210, 310: 상부 패키지간 연결부 랜드
230, 330: 절연성 코어층
230, 330: 절연층
240, 340: 금속 코어층
241244, 341346: 금속층
250: 상부 반도체 소자
281284: 비아
305: 하부 패키지
313, 314: 하부 패키지간 연결부 랜드들
356: 칩간 연결부
357: 실리콘 관통 비아
358: 칩 패키지 연결부 랜드

Claims (35)

  1. 제1변 및 상기 제1변과 대향하는 제2변, 및 상기 제1변에 가까운 제1영역 및 상기 제2변에 가까운 제2영역을 포함하는 상부 패키지 기판, 및
    상기 상부 패키지 기판 상에 놓인 제1 상부 반도체 소자를 포함하는 상부 패키지; 및
    하부 패키지 기판 및 하부 반도체 소자를 포함하고, 다수개의 패키지간 연결부들을 통해 상기 상부 패키지와 연결되는 하부 패키지를 포함하고,
    상기 패키지간 연결부들은,
    데이터 신호들을 전달하는 제1 패키지간 연결부들;
    어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부들;
    어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 패키지간 연결부들; 및
    데이터 회로용 공급 전압을 제공하는 제4 패키지간 연결부들을 포함하고,
    상기 제1 및 제2 패키지간 연결부들의 다수는 상기 제1영역 내에 배치되고,
    상기 제3 패키지간 연결부들의 다수는 상기 제2영역 내에 배치되고,
    상기 제1 상부 반도체 소자는:
    상기 제1 패키지간 연결부들과 전기적으로 연결되어 상기 데이터 신호들을 전달하는 제1 본딩 패드들; 및
    상기 제2 패키지간 연결부들과 전기적으로 연결되어 상기 어드레스/컨트롤 신호들을 전달하는 제2 본딩 패드들을 포함하고,
    상기 하부 반도체 소자는:
    상기 상부 패키지 기판의 상기 제1 영역과 수직적으로 중첩 배치된 제1 메모리 컨트롤 회로; 및
    상기 제1 상부 반도체 소자를 컨트롤 하기 위하여 상기 제1 상부 반도체 소자의 상기 제1 및 제2 본딩 패드들과 상기 제1 메모리 컨트롤 회로 사이에 형성된 제1 채널을 포함하는 패키지 적층 구조물.
  2. 제1항에 있어서,
    상기 제4 패키지간 연결부들의 다수는 상기 제1 영역 내에 배치되는 패키지 적층 구조물.
  3. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역을 나누는 경계선이 상기 상부 패키지 기판의 중심을 따라 연장하는 패키지 적층 구조물
  4. 제1항에 있어서,
    상기 제1 상부 반도체 소자는,
    상기 어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 본딩 패드들; 및
    상기 데이터 회로용 공급 전압을 제공하는 제4 본딩 패드들을 더 포함하는 패키지 적층 구조물.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제4항에 있어서,
    상기 제1 상부 반도체 소자는,
    제1 재배선 층을 통하여 상기 제1 본딩 패드들과 전기적으로 연결되는 제1 칩 패드들; 및
    제2 재배선 층을 통하여 상기 제2 본딩 패드들과 전기적으로 연결되는 제2 칩 패드들을 포함하는 패키지 적층 구조물.
  11. 삭제
  12. 제4항에 있어서,
    상기 상부 패키지는 상기 상부 패키지 기판 상에 배치된 제2 상부 반도체 소자를 더 포함하고,
    상기 제2 상부 반도체 소자는,
    상기 제1 패키지간 연결부들과 전기적으로 연결되어 상기 데이터 신호들을 전달하는 제5 본딩 패드들;
    상기 제2 패키지간 연결부들과 전기적으로 연결되어 상기 어드레스/컨트롤 신호들을 전달하는 제6 본딩 패드들;
    상기 어드레스/컨트롤 회로용 공급 전압을 제공하는 제7 본딩 패드들; 및
    상기 데이터 회로용 공급 전압을 제공하는 제8 본딩 패드들을 포함하는 패키지 적층 구조물.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제12항에 있어서,
    상기 상부 패키지 기판의 상기 제1변은 상기 제2변과 마주보고,
    상기 상부 패키지 기판은:
    상기 제1변과 상기 제2변과 만나는 제3변; 및
    상기 제3변과 마주보는 제4변을 포함하고,
    상기 제2 상부 반도체 소자의 상기 제5 및 제6 본딩 패드들의 다수는 상기 제4변보다 상기 제3변에 가까이 배치되고,
    상기 제2 상부 반도체 소자의 제7 본딩 패드들의 다수는 상기 제3변보다 상기 제4변에 가깝도록 배치되는 패키지 적층 구조물.
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  30. 제1변 및 상기 제1변과 대향하는 제2변, 및 상기 제1변과 가깝게 배열된 제1 영역 및 상기 제2변과 가깝게 배열된 제2 영역을 포함하는 패키지 기판,
    상기 패키지 기판 상에 놓인 반도체 소자, 및
    상기 패키지 기판의 바닥면에 접착된 다수개의 패키지간 연결부들을 포함하고, 상기 다수개의 패키지간 연결부들은,
    데이터 신호들을 전달하는 제1 패키지간 연결부들;
    어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부들;
    어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 패키지간 연결부들; 및
    데이터 회로용 공급 전압을 제공하는 제4 패키지간 연결부들을 포함하고,
    상기 제1 및 제2 패키지간 연결부들의 다수는 상기 제1 영역 내에 배치되고, 및
    상기 제3 패키지간 연결부들의 다수는 상기 제2 영역 내에 배치되고,
    상기 반도체 소자는
    상기 패키지 기판의 상기 제1 영역 상에 배치된 메모리 컨트롤 회로를 포함하되, 상기 메모리 컨트롤 회로는 상기 제1 및 제2 패키지간 연결부들과 전기적으로 연결되는 반도체 패키지.
  31. 제1변 및 상기 제1변과 마주보는 제2변을 포함하는 상부 패키지, 상기 상부 패키지는 상기 제1변에 가까운 제1 영역 및 상기 제2변에 가까운 제2 영역을 갖는 표면을 포함하고; 그리고
    다수개의 패키지간 연결부들을 통하여 상기 상부 패키지와 연결된 하부 패키지를 포함하되,
    상기 패키지간 연결부들은,
    데이터 신호들을 전달하는 제1 패키지간 연결부들;
    어드레스/컨트롤 신호들을 전달하는 제2 패키지간 연결부들; 및
    어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 패키지간 연결부들을 포함하고,
    상기 제1 및 제2 패키지간 연결부들은 상기 제1 영역 내에 배타적으로 배치되고,
    상기 제3 패키지간 연결부들은 상기 제2 영역 내에 배타적으로 배치되는 패키지 적층 구조물.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 패키지 기판 상의 반도체 소자, 상기 반도체 소자는 제1 변 및 상기 제1변과 대향하는 제2변, 그리고 상기 제1변에 가까운 제1 영역 및 상기 제2변에 가까운 제2 영역을 포함하고; 및
    상기 반도체 소자 상의 복수의 본딩 패드들을 포함하되,
    상기 본딩 패드들은:
    상기 제1 영역 내에 배치되고, 데이터 신호를 전달하는 제1 본딩 패드;
    상기 제1 영역 내에 배치되고, 어드레스/컨트롤 신호를 전달하는 제2 본딩 패드; 및
    상기 제2 영역 내에 배치되고, 어드레스/컨트롤 회로용 공급 전압을 제공하는 제3 본딩 패드를 포함하고,
    상기 패키지 기판은 적층된 제1 금속층, 금속 코어층, 및 제2 금속층을 포함하고,
    상기 금속 코어층은 상기 제1 금속층 및 상기 제2 금속층보다 두껍고,
    상기 제2 본딩 패드는 상기 금속 코어층과 전기적으로 연결되는 반도체 패키지.
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