KR20160031523A - 피막을 통과하여 연장되는 커넥터에 의하여 커플링되는 적층 단자를 가지는 마이크로전자 어셈블리 - Google Patents

피막을 통과하여 연장되는 커넥터에 의하여 커플링되는 적층 단자를 가지는 마이크로전자 어셈블리 Download PDF

Info

Publication number
KR20160031523A
KR20160031523A KR1020167003549A KR20167003549A KR20160031523A KR 20160031523 A KR20160031523 A KR 20160031523A KR 1020167003549 A KR1020167003549 A KR 1020167003549A KR 20167003549 A KR20167003549 A KR 20167003549A KR 20160031523 A KR20160031523 A KR 20160031523A
Authority
KR
South Korea
Prior art keywords
connector
microelectronic
support element
coating
connectors
Prior art date
Application number
KR1020167003549A
Other languages
English (en)
Inventor
일야스 모하메드
벨가셈 하바
Original Assignee
인벤사스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/942,568 external-priority patent/US9023691B2/en
Priority claimed from US13/942,602 external-priority patent/US9034696B2/en
Application filed by 인벤사스 코포레이션 filed Critical 인벤사스 코포레이션
Publication of KR20160031523A publication Critical patent/KR20160031523A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

마이크로전자 어셈블리(10) 또는 패키지는 지지 요소(102, 104) 및 지지 요소의 바라보는 면들 사이에 마이크로전자 소자(120)를 포함할 수 있다. 커넥터(161, 162), 예컨대 솔더 볼(161), 금속 포스트(181), 스터드 범프(221), 등은 각각의 지지 요소로부터 안으로 향하고 서로 정렬되고 전기적으로 커플링된다. 피막(150)은 커플링된 제 1 및 제 2 커넥터의 각각의 쌍을 서로 분리하고, 마이크로전자 소자에 인캡슐레이션할 수도 있으며, 지지 요소들 사이의 공간을 충진할 수도 있다. 제 1 커넥터, 제 2 커넥터 또는 양자 모두는 컬럼 내의 커넥터의 각각의 쌍을 커플링하기 이전에 부분적으로 인캡슐레이션될 수도 있다(152, 952).

Description

피막을 통과하여 연장되는 커넥터에 의하여 커플링되는 적층 단자를 가지는 마이크로전자 어셈블리{MICROELECTRONIC ASSEMBLIES WITH STACK TERMINALS COUPLED BY CONNECTORS EXTENDING THROUGH ENCAPSULATION}
관련 출원에 대한 상호 참조
본 출원은 각각 2013 년 7 월 15 일에 출원된 미국 특허 출원 제 제 13/942,568 호 및 제 13/942,602 호의 계속출원이고, 이들의 개시물은 본 명세서에서 원용에 의해 통합된다.
본 발명은 마이크로전자 소자의 패키징, 특히 반도체 칩의 패키징에 관한 것이다.
마이크로전자 소자는 일반적으로 다이 또는 반도체 칩이라고 불리는, 실리콘 또는 갈륨 비소와 같은 반도체 재료의 얇은 슬래브를 포함한다. 반도체 칩은 개개의, 사전패키지된 유닛으로서 공통적으로 제공된다. 몇 가지 유닛 디자인에서, 반도체 칩은 기판 또는 칩 캐리어에 탑재되고, 이것은 회로 패널, 예컨대 인쇄 회로 보드에 탑재된다.
액티브 회로부는 반도체 칩의 제 1 페이스(예를 들어, 전면)내에 제작된다. 액티브 회로부로의 전기적 연결을 용이하게 하기 위하여, 칩의 동일한 페이스 상에 본드 패드가 제공된다. 통상적으로 본드 패드는 다이의 에지 주위에, 또는, 많은 메모리 디바이스의 경우에는 다이 중심에 일반적으로 배치된다. 본드 패드는 일반적으로 약 0.5 마이크론(μm) 두께인 도전성 금속, 예컨대 구리, 또는 알루미늄으로 제조된다. 본드 패드는 단층 또는 다층의 금속을 포함할 수 있다. 본드 패드의 사이즈는 디바이스 타입과 함께 변동할 것인데, 하지만 통상적으로 측면에서 수십 내지 수백 마이크론의 치수를 가질 것이다.
반도체 칩과 같은 마이크로전자 소자는 통상적으로 많은 입력 및 다른 전자적 컴포넌트로의 출력 연결을 요구한다. 반도체 칩 또는 다른 비견되는 디바이스의 입력 및 출력 콘택은 일반적으로 칩의 면을 실질적으로 덮는 그리드-유사 패턴으로(공통적으로 "영역 어레이(area array)"라고 지칭됨) 또는 인접한 칩의 전면의 에지와 평행하고 인접하게 연장할 수도 있는 길다란 행으로, 또는 전면의 중앙에 배치된다. 반도체 칩은 제조 도중에 그리고 그 칩의 회로 보드 또는 다른 회로 패널과 같은 외부 기판 상에의 실장 도중에 그 칩의 핸들링을 용이하게 하는 패키지 내에 공통적으로 제공된다. 예를 들어, 많은 반도체 칩이 표면 실장을 위하여 적합한 패키지 내에 제공된다. 이러한 일반적 타입의 다수의 패키지가 다양한 애플리케이션에 대하여 제안되어 왔다. 거의 공통적으로, 이러한 패키지는, 유전체 상에 도금되거나 에칭된 금속성 구조로서 형성된 단자를 가지는 "칩 캐리어"라고 공통적으로 불리는 절연 소자를 포함한다. 이러한 단자는 칩 캐리어 자체를 따라서 연장하는 박막 트레이스와 같은 피쳐에 의하여 그리고 칩의 콘택과 단자 또는 트레이스 사이에서 연장하는 미세 리드 또는 와이어에 의하여 칩 자체의 콘택에 접속된다. 표면 실장 동작에서, 패키지는, 패키지 상의 각각의 단자가 회로 보드 상의 대응하는 콘택 패드와 정렬되도록 회로 보드 상에 배치된다. 솔더 또는 다른 본딩 물질은 단자와 콘택 패드 사이에 제공된다. 패키지는 솔더를 용해시키거나 "리플로우(reflow)" 시키기 위하여 또는 그렇지 않으면 본딩 물질을 활성화시키기 위하여 어셈블리를 가열함으로써 제자리에 영구적으로 본딩될 수 있다.
많은 패키지는, 통상적으로 직경에 있어서 약 0.1 mm 및 약 0.8 mm(5 및 30 mils)이며 패키지의 단자에 부착된 솔더 볼의 형태를 가지는 솔더 매쓰를 포함한다. 자신의 하단면으로부터 돌출하는 솔더 볼의 어레이를 가지는 패키지는 공통적으로 볼 그리드 어레이 또는 "BGA" 패키지라고 지칭된다. 랜드 그리드 어레이 또는 "LGA" 패키지라고 지칭되는 다른 패키지는 솔더로부터 형성된 박막층 또는 랜드에 의하여 기판에 고정된다. 이러한 타입의 패키지는 매우 콤팩트할 수 있다. 공통적으로 "칩 스케일 패키지"라고 불리는 어떤 패키지는 그 패키지 내에 내장된 디바이스의 면적과 같거나 또는 다소 큰 회로 보드의 면적을 점유한다. 이것이 어셈블리의 전체 사이즈를 감소시킨다는 점 및 기판 상의 다양한 디바이스들 사이에 짧은 상호접속을 사용하도록 허용한다는 점에 있어서 이것은 유리한데, 이것은 차례대로 디바이스들 사이의 신호 전파 시간을 한정하고 따라서 고속에서의 어셈블리의 동작을 용이하게 한다.
패키지된 반도체 칩은 흔히 "적층된" 배치구성으로 제공되는데, 여기에서 하나의 패키지는 예를 들어, 회로 보드 상에 제공되고, 다른 패키지는 제 1 패키지 상단에 탑재된다. 이러한 배치구성은 다수 개의 상이한 칩들이 회로 보드 상의 단일 풋프린트 내에 탑재되도록 허용할 수 있고 더 나아가 패키지들 사이에 짧은 상호접속을 제공함으로써 고속 동작을 가능하게 할 수도 있다. 흔히, 이러한 상호접속 거리는 칩 자체의 두께보다 겨우 조금만 더 크다. 상호접속이 칩 패키지의 스택에서 획득되기 위해서는, 기계적 및 전기적 접속을 위한 구조를 각각의 패키지(최상층 패키지 제외)의 양측 모두에 제공하는 것이 필요하다. 이것은 예를 들어, 콘택 패드 또는 랜드를 칩이 탑재되는 기판의 양측에 제공함으로써 이루어져 왔는데, 패드는 도전성 비아 또는 기타 등등에 의하여 기판을 통해 연결된다. 적층된 칩 배치구성 및 상호접속 구조의 예들은 미국 특허 출원 번호 제 2010/0232129 호에 제공되는데, 그 개시물은 본 명세서에서 원용에 의해 통합된다.
사이즈는 칩의 임의의 물리적 배치에서 상당한 고려사항이다. 칩의 더 콤팩트한 물리적 배치에 대한 요구는 휴대용 전자 디바이스의 빠른 발전과 함께 더욱 커져 왔다. 단순히 예를 들자면, "스마트 폰"이라고 공통적으로 지칭되는 디바이스는 셀룰러 전화기의 기능과 강력한 데이터 프로세서, 메모리 및 보조 디바이스 예컨대 글로벌 포지셔닝 시스템 수신기, 전자 카메라, 및 근거리 네트워크 접속과 고-해상도 디스플레이 및 연관된 이미지 프로세싱 칩을 통합한다. 이러한 디바이스는 풀 인터넷 접속성, 풀-해상도 비디오를 포함하는 엔터테인먼트, 네비게이션, 전자 뱅크 및 그 이상과 같은 모든 성능을 포켓-크기의 디바이스 내에 제공할 수 있다. 복잡한 휴대용 디바이스는 다수의 칩을 작은 공간 내에 집어넣는 것을 요구한다. 더욱이, 칩의 몇몇은 많은 입력 및 출력 접속을 가지는데, 이것은 공통적으로 "I/O"라고 지칭된다. 이러한 I/O는 다른 칩의 I/O와 상호접속되어야 한다. 상호접속은 짧아야 하고, 신호 전파 지연을 최소화하기 위한 낮은 임피던스를 가져야 한다. 상호접속을 형성하는 컴포넌트는 어셈블리의 사이즈를 크게 증가시켜서는 안 된다. 유사한 요구가 예를 들어, 인터넷 탐색 엔진에서 사용되는 것들과 같은 데이터 서버 내에서와 같이 다른 애플리케이션에서도 대두된다. 예를 들어, 복잡한 칩들 사이에서 다수의 짧은 저-임피던스 상호접속을 제공하는 구조는 검색 엔진의 대역폭을 증가시키고 이것의 전력 소비를 감소시킬 수 있다.
지금까지 이루어져 온 발전에도 불구하고, 적층 단자를 가지는 마이크로전자 패키지 구조 및 이러한 패키지의 제조 프로세스에 추가적인 개선이 이루어질 수 있다.
본 발명의 일 양태에 따르면, 각각 반대로 바라보는 제 1 및 제 2 면을 가지는 제 1 및 제 2 지지 요소를 포함하는 마이크로전자 어셈블리가 제공된다. 마이크로전자 소자는 상기 제 1 및 제 2 지지 요소 중 하나의 지지 요소의 제 2 면에 탑재될 수 있다. 전도성 제 1 커넥터는 상기 제 1 지지 요소의 제 2 면 위로 돌출할 수도 있고, 전도성 제 2 커넥터는 상기 제 2 지지 요소의 제 2 면 위로 돌출할 수도 있고, 이러한 제 2 커넥터는 상기 제 1 커넥터의 단부에 커플링될 수 있다. 상기 어셈블리는 상기 제 1 및 제 2 지지 요소 중 하나의 지지 요소의 제 2 면과 접촉하면서 형성되고, 상기 제 1 및 제 2 지지 요소 중 다른 지지 요소의 제 2 면; 또는 상기 다른 지지 요소의 제 2 면과 접촉하면서 형성되는 제 2 피막 중 적어도 하나와 접촉하면서 형성되는 피막(encapsulation)을 더 포함할 수 있다. 커플링된 제 1 및 제 2 커넥터의 각각의 쌍은 서로 그리고 마이크로전자 소자로부터 피막의 재료에 의하여 분리될 수 있다. 상기 제 1 지지 요소의 제 1 면에 있는 제 1 패키지 단자는, 상기 제 2 지지 요소의 제 1 면에 있는 대응하는 제 2 패키지 단자와, 상기 제 2 커넥터와 정렬되고 결합하는 상기 제 1 커넥터의 쌍을 통하여 전기적으로 커플링된다. 일 예에서, 상기 제 1 커넥터 및 제 2 커넥터 중 적어도 하나는 전도성 매쓰(mass)를 포함할 수 있다.
하나 이상의 예에 따르면, 상기 지지 요소의 제 2 면들 사이의 스탠드오프 높이(standoff height)는 상기 제 1 지지 요소의 제 2 면과 평행한 적어도 하나의 방향에서 상기 제 1 커넥터의 피치 보다 더 크다. 다른 예에서, 스탠드오프 높이는 피치의 1.5 배 이상일 수 있다.
하나 이상의 예에 따르면, 상기 마이크로전자 소자는 탑재된 상기 지지 요소로부터 이격되게 바라보는 페이스를 가질 수 있고, 상기 피막은: 상기 마이크로전자 소자의 페이스 또는 상기 마이크로전자 소자의 페이스 상에 형성된 제 3 피막 중 적어도 하나와 접촉하면서 형성될 수 있다.
하나 이상의 예에 따르면, 상기 마이크로전자 어셈블리는 상기 제 2 피막을 포함할 수 있고, 상기 피막은 상기 제 2 피막과 접촉하면서 형성될 수 있다.
하나 이상의 예에 따르면, 상기 마이크로전자 어셈블리는 제 2 피막을 포함할 수 있고, 상기 제 2 피막은 마이크로전자 소자의 페이스와 접촉하면서 형성될 수 있으며, 제 2 및 제 3 피막은 동일한 피막일 수 있다.
하나 이상의 예에 따르면, 제 1 커넥터 및 제 2 커넥터는 상기 제 1 및 제 2 지지 요소 각각의 상기 제 2 면 위의 최대 높이에 단부를 가질 수 있고, 상기 제 1 커넥터의 단부는 상기 제 2 커넥터의 단부에 정렬되고 결합될 수 있다.
하나 이상의 예에 따르면, 제 1 및 제 2 커넥터는 본질적으로 솔더로 이루어질 수 있다.
하나 이상의 예에 따르면, 제 1 커넥터 또는 제 2 커넥터 중 적어도 하나는 적어도 코어를 실질적으로 커버하는 고체 침습성(wettable) 비-솔더 코어 및 솔더 코팅을 포함할 수 있다.
하나 이상의 예에 따르면, 상기 제 1 커넥터 또는 제 2 커넥터 중 적어도 하나는: 스터드 범프(stud bump) 또는 실질적으로 강성인 고체 금속 포스트 중 적어도 하나를 포함할 수 있다.
하나 이상의 예에 따르면, 제 1 커넥터는 스터드 범프를 포함할 수 있고 제 2 커넥터는 스터드 범프를 포함할 수 있다.
하나 이상의 예에 따르면, 제 1 커넥터는 고체 고강성 금속 포스트를 포함할 수 있고 제 2 커넥터는 고체 고강성 금속 포스트를 포함할 수 있다.
하나 이상의 예에 따르면, 제 1 커넥터는 고체 고강성 금속 포스트를 포함할 수 있고 제 2 커넥터는 고체 고강성 금속 포스트를 포함할 수 있다.
하나 이상의 예에 따르면, 적층된 멀티-칩 마이크로전자 어셈블리는 상기 마이크로전자 어셈블리의 제 1 지지 요소 위에 놓이는 마이크로전자 패키지를 포함할 수 있고, 상기 마이크로전자 패키지는 상기 마이크로전자 어셈블리의 제 1 패키지 단자와 연결된 단자를 가진다.
하나 이상의 예에 따르면, 제 1 커넥터는 도전성 금속 매쓰일 수 있고, 제 2 커넥터는 고체 고강성 금속 포스트를 포함할 수 있다.
하나 이상의 예에 따르면, 도전성 금속 매쓰의 각각은 피막에 의하여 둘러싸일 수 있다.
하나 이상의 예에 따르면, 금속 포스트의 각각은 제 3 피막에 의하여 둘러싸일 수 있다.
하나 이상의 예에 따르면, 제 2 커넥터는 도전성 금속 매쓰일 수 있고, 도전성 금속 매쓰의 각각은 피막에 의하여 둘러싸일 수 있으며, 제 1 커넥터는 고체 고강성 금속 포스트를 포함할 수 있다.
하나 이상의 예에 따르면, 마이크로전자 어셈블리는 각각의 상기 제 1 커넥터 중 하나의 단부와 정렬되고 상기 제 2 커넥터 중 하나의 단부와 정렬되며, 정렬된 상기 제 1 및 제 2 커넥터 중 적어도 하나와 결합하는 제 3 커넥터를 더 포함할 수도 있고, 커플링된 제 1, 제 2 및 제 3 커넥터는 각각의 열 내에 정렬될 수 있으며, 열들은 서로 그리고 상기 마이크로전자 소자로부터 상기 피막의 재료에 의하여 분리될 수 있고, 상기 제 1 패키지 단자는 상기 제 3 커넥터를 통하여 대응하는 상기 제 2 패키지 단자와 전기적으로 커플링될 수 있다.
하나 이상의 예에 따르면, 피막은 개개의 제 3 커넥터를 서로 분리시키고 절연시킬 수도 있다.
하나 이상의 예에 따르면, 마이크로전자 어셈블리는: 제 1 커넥터, 또는 제 2 커넥터 중 적어도 하나의 커넥터의 일부를 둘러싸거나 그 면 위에 놓이는 절연 강화 칼라(dielectric reinforcing collar)를 포함할 수도 있고, 피막은 강화 칼라 위에 놓인다. 유전체 강화 칼라는 통상적으로 각각의 개개의 커넥터의 면과 함께 상승하고, 인접한 칼라들 사이에 트로프(trough)를 형성할 수도 있다.
하나 이상의 예에 따르면, 강화 칼라는 언더필 재료를 포함하거나 언더필 재료로 제조될 수 있다.
본 발명의 일 양태에 따르면, 마이크로전자 어셈블리는 반대로 바라보는 제 1 및 제 2 면을 각각 가지는 제 1 및 제 2 지지 요소 및 제 1 및 제 2 지지 요소 중 하나의 지지 요소의 제 2 면에 탑재되는 마이크로전자 소자를 포함할 수 있다. 전도성 제 1 커넥터는 상기 제 1 지지 요소의 제 2 면 위로 돌출할 수도 있고, 전도성 제 2 커넥터는 상기 제 2 지지 요소의 제 2 면 위로 돌출할 수도 있고, 상기 제 1 커넥터의 단부에 커플링될 수 있다. 몇 가지 예들에서, 강화 칼라는 제 1 커넥터, 제 2 커넥터 또는 제 1 및 제 2 커넥터 양자 모두의 일부를 둘러쌀 수도 있다. 피막은 제 1 및 제 2 지지 요소의 제 2 면들 사이에 그리고 강화 칼라와 접촉하면서 형성될 수 있다.
피막은 피막 마이크로전자 소자를 및 커플링된 제 1 및 제 2 커넥터의 각각의 쌍을 인캡슐레이션할 수도 있다. 상기 제 1 지지 요소의 제 1 면에 있는 제 1 패키지 단자는, 상기 제 2 지지 요소의 제 1 면에 있는 대응하는 제 2 패키지 단자와, 상기 제 2 커넥터와 정렬되고 결합하는 상기 제 1 커넥터의 쌍을 통하여 전기적으로 커플링된다.
하나 이상의 예에 따르면, 커플링된 제 1 및 제 2 커넥터의 쌍은 고체 고강성 금속 포스트 및 금속 포스트의 단부면에 도금되고(plated) 그 위에서 상향 돌출되는 금속 상호접속을 포함할 수 있다.
본 발명의 다른 양태에 따르는 마이크로전자 어셈블리의 제조 방법은, 어셈블리의 밖으로 향하는 제 1 면에 있는 제 1 단자 및 상기 제 1 면과 반대인 상기 어셈블리의 밖으로 향하는 제 2 면에 있는 제 2 단자를 가지는 상기 어셈블리를 형성하도록, 제 1 및 제 2 서브어셈블리를 결합하는 단계를 포함할 수 있다. 서브어셈블리 중 적어도 하나는, 안으로 향하는 제 2 면에 탑재되는 적어도 하나의 마이크로전자 소자를 가질 수 있다. 마이크로전자 소자는 적어도 하나의 서브어셈블리에 전기적으로 커플링될 수 있다. 제 1 서브어셈블리는 제 1 지지 요소를 포함할 수 있고, 제 2 서브어셈블리는 제 2 지지 요소를 포함할 수 있으며, 상기 제 1 또는 제 2 서브어셈블리 중 적어도 하나는, 상기 지지 요소의 안으로 향하는 제 2 면 위로 다른 지지 요소의 안으로 향하는 제 2 면을 향해 돌출하는 커넥터를 포함할 수 있다. 복수 개의 제 1 단자 각각은 대응하는 제 2 커넥터의 단부와 커플링되는 단부를 가지는 제 1 커넥터의 각각의 쌍을 통하여 각각의 제 2 단자와 전기적으로 커플링될 수 있고, 제 1 커넥터는 제 2 커넥터 위로 연장된다. 결합된 제 1 및 제 2 커넥터의 개개의 쌍의 적어도 일부를 다른 것과 분리시키는 피막을 형성하기 위하여, 봉합재(encapsulant)를 상기 제 1 및 제 2 지지 요소 사이의 공간으로 흘려보내질 수 있다.
하나 이상의 예에 따르면, 제 1 커넥터 또는 제 2 커넥터 중 적어도 하나는 결합 프로세스 동안 제한되어(constrained) 상기 커넥터의 높이를 유지한다. 예를 들어, 솔더 커넥터는 결합 단계 도중에 파괴되는 경향이 있다. 개개의 커넥터를 둘러싸는 피막 또는 강화 칼라는 결합 프로세스 도중에 그들의 높이를 유지하는 것을 도울 수 있다. 더욱이, 이것은 개개의 커넥터, 예를 들어, 솔더와 같은 전도성 매쓰의 폭이 결합 도중에 연장되는 것을 피하도록 도울 수 있다.
하나 이상의 예에 따르면, 상기 마이크로전자 소자는 마이크로전자 소자가 탑재될 수 있는 지지 요소로부터 이격되게 바라보는 페이스를 가질 수 있고, 상기 피막은: 상기 마이크로전자 소자의 페이스 또는 상기 마이크로전자 소자의 페이스에 부착되는 제 3 피막 중 적어도 하나와 접촉하면서 형성될 수 있다.
하나 이상의 예에 따르면, 제 1 또는 제 2 서브어셈블리 중 하나는 상기 커넥터를 다른 것으로부터 분리시키는 제 2 피막을 포함할 수 있고, 피막은 상기 제 2 피막과 접촉하면서 형성될 수 있다.
하나 이상의 예에 따르면, 상기 마이크로전자 어셈블리는 제 2 피막을 포함할 수 있고, 상기 제 2 피막은 마이크로전자 소자의 페이스와 접촉하면서 형성될 수 있으며, 제 2 및 제 3 피막은 동일한 피막일 수 있다.
하나 이상의 예에 따르면, 제 1 커넥터 및 제 2 커넥터는 상기 제 1 및 제 2 지지 요소 각각의 상기 제 2 면 위의 최대 높이에 단부를 가질 수 있고, 상기 제 1 커넥터의 단부는 상기 제 2 커넥터의 단부에 정렬되고 직접적으로 결합될 수 있다.
하나 이상의 예에 따르면, 제 1 및 제 2 커넥터는 본질적으로 솔더로 이루어질 수 있다.
하나 이상의 예에 따르면, 제 1 커넥터는 도전성 금속 매쓰일 수 있고, 제 2 커넥터는 고체 고강성 금속 포스트를 포함할 수 있다.
도 1a 는 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 1b 는 단자의 지지 요소의 면에 있는 복수 개의 단자를 바라보는, 도 1a 의 마이크로전자 패키지의 일 예를 도시하는 상단 평면도이다.
도 2 는 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 3 은 본 발명의 일 실시예에 따른 마이크로전자 어셈블리를 도시하는 단면도이다.
도 4a 는 도 1a 및 도 1b 에 도시된 본 발명의 실시예의 변형예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 4b 는 단자의 지지 요소의 면에 있는 스택 단자를 바라보는, 도 4a 의 마이크로전자 패키지의 일 예를 도시하는 상단 평면도이다.
도 5 는 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 6 은 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 7 은 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 8 은 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 9 는 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 10 은 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 11 은 본 발명의 일 실시예에 따른 마이크로전자 패키지를 제조하는 방법에 있는 스테이지를 도시하는 단면도이다.
도 12 는 도 11 의 스테이지에 후속하는, 본 발명의 일 실시예에 따른 마이크로전자 패키지를 제조하는 방법에 있는 스테이지를 도시하는 단면도이다.
도 13 은 도 12 의 스테이지에 후속하는, 본 발명의 일 실시예에 따른 마이크로전자 패키지를 제조하는 방법에 있는 스테이지를 도시하는 단면도이다.
도 14 는 도 11 에 도시된 실시예의 변형에 따른 마이크로전자 패키지의 제조 방법에 있는 스테이지를 도시하는 단면도이다.
도 15 는 본 발명의 일 실시예에 따른 마이크로전자 패키지를 제조하는 방법에 있는 스테이지를 도시하는 단면도이다.
도 16 은 도 15 의 스테이지에 후속하는, 본 발명의 일 실시예에 따른 마이크로전자 패키지를 제조하는 방법에 있는 스테이지를 도시하는 단면도이다.
도 17 은 도 16 의 스테이지에 후속하는, 본 발명의 일 실시예에 따른 마이크로전자 패키지를 제조하는 방법에 있는 스테이지를 도시하는 단면도이다.
도 18 은 도 15 에 도시된 실시예의 변형에 따른 마이크로전자 패키지의 제조 방법에 있는 스테이지를 도시하는 단면도이다.
도 19 는 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 20 은 본 발명의 일 실시예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 21 은 본 발명의 일 실시예에 따른 마이크로전자 어셈블리의 제작 방법에 있는 스테이지를 도시한다.
도 22 는 도 21 에서 도시되는 방법에 따라 형성되는 마이크로전자 어셈블리를 도시한다.
도 23 은 도 21 에 표시되는 제조 방법의 변형예를 도시한다.
도 24 는 도 21 에 도시된 마이크로전자 어셈블리를 제조하는 방법의 변형예를 도시한다.
도 25 는 도 24 에서 도시되는 방법에 따라 형성되는 마이크로전자 어셈블리를 도시한다.
도 26 은 도 11 내지 도 14 에 도시된 실시예의 변형에 따른 마이크로전자 패키지의 제조 방법에 있는 스테이지를 도시하는 단면도이다.
도 27 은 도 26 에서 도시되는 방법으로 형성되는 마이크로전자 어셈블리를 도시한다.
도 28 및 도 29 는 도 11 내지 도 14 에 도시된 실시예의 변형에 따른 마이크로전자 어셈블리의 제조 방법에 있는 스테이지를 도시하는 단면도이다.
도 30 은 도 28 및 도 29 에서 도시되는 방법에 따라 형성되는 마이크로전자 어셈블리를 도시한다.
도 31 은 본 발명의 일 실시예에 따르는 시스템 내에서 더욱 이용되는 마이크로전자 패키지 또는 어셈블리를 도시하는 단면도이다.
이에 상응하여, 본 발명의 실시예는 본 명세서에서 마이크로전자 소자를 포함하고 제 1 단자 및 제 2 단자, 예를 들어, 상단 단자 및 하단 단자를 가지는 개선된 어셈블리를 제공할 수 있는데, 여기에서 상단 단자 및 하단 단자를 전기적으로 커플링하는 수직 상호접속은 바람직한 스탠드오프 높이를 제공하면서 또한 수직 상호접속이 어셈블리 내의 마이크로전자 소자의 페이스에 평행인 수평 방향으로 바람직한 피치를 가지고 조밀하게 밀착되게 한다. 도 1a 및 도 1b 에 도시되는 마이크로전자 어셈블리 또는 마이크로전자 패키지를 참조하면, 일 예에서, 지지 요소의 제 2 면들 사이의 스탠드오프 높이(standoff height)는 제 1 지지 요소의 제 2 면과 평행한 적어도 하나의 방향에서 제 1 커넥터의 피치 "a"보다 더 크다. 다른 예에서, 스탠드오프 높이는 피치의 1.5 배 이상일 수 있다.
도 1a 에 더욱 표시되는 바와 같이, 마이크로전자 패키지(10)는 제 1 지지 요소(102) 및 제 2 지지 요소(104)를 포함한다. 각각의 지지 요소는, 예를 들어 두 개 이상의 유전체, 반도체 및 전도성 재료를 결합시키는 칩 캐리어 또는 유전체 소자 또는 구조와 같은 패키지 기판일 수 있고, 그 위에 단자, 트레이스, 콘택, 및 비아와 같은 전도성 구조가 제공될 수 있다. 예를 들어, 하나 또는 양자 모두의 지지 요소는 무기 또는 유기 유전체 재료 중 적어도 하나를 포함하고, 주로 무기 재료, 또는 주로 고분자 재료를 포함할 수도 있으며, 또는 무기 및 고분자 재료 모두를 포함하는 합성물 구조일 수도 있는 판형 또는 보드형 유전체이거나 이를 포함할 수 있다. 따라서, 예를 들어, 제한이 없이, 하나 또는 양자 모두의 지지 요소는 무엇보다도 폴리이미드, 폴리아미드, 에폭시, 열가소성 재료, 열경화성 재료와 같은 고분자 재료를 포함하는 유전체 소자를 포함할 수도 있다. 대안적으로는, 하나 또는 양자 모두의 지지 요소는 실리콘의 산화물, 실리콘의 질화물, 실리콘의 카바이드, 실리콘 산화질화물, 알루미나와 같은 무기 유전체 재료를 포함하는 유전체 소자를 포함할 수도 있고, 하나 또는 양자 모두의 지지 요소는 무엇보다도 실리콘, 게르마늄, 또는 탄소, 또는 하나 이상의 이러한 무기 재료의 조합과 같은 반도체 재료를 포함할 수 있다. 다른 예에서, 하나 또는 양자 모두의 지지 요소는 위에서 설명된 재료와 같은, 하나 이상의 고분자 재료 및 하나 이상의 무기 재료의 조합인 유전체 소자를 포함할 수 있다. 특정한 예에서, 하나 또는 양자 모두의 지지 요소는 일반적으로 "FR-4" 또는 "BT 수지" 보드 구조라고 불리는, 유리-강화 에폭시의 구조를 가질 수 있다. 다른 예에서, 하나 또는 양자 모두의 지지 요소는 본질적으로 예를 들어 폴리이미드와 같은 고분자 재료로 이루어질 수도 있다. 하나 또는 양자 모두의 지지 요소는 유연(compliant) 재료의 하나 이상의 층을 포함할 수도 있는데, 이것은 몇 가지 경우들에서 이러한 지지 요소의 제 1 면, 제 2 면, 또는 제 1 및 제 2 면 양자 모두에 노출될 수도 있다. 유연 재료는 몇 가지 경우들에서 폴리이미드, 통상적으로 2.0 기가파스칼("GPa")보다 적은 영계수를 가지는 폴리아미드를 포함할 수 있고, 또는 몇 가지 경우들에서 유연 재료는 예를 들어, 1.0 GPa 보다 훨씬 적은 영계수를 가지는 탄성중합체를 포함할 수 있다.
도 1a 에서 볼 수 있는 바와 같이, 각각의 지지 요소는 반대로 바라보는 제 1 및 제 2 면을 가진다. 패키지(10) 내에 조립되면, 지지 요소 페이스의 제 1 면(101, 105)은 외향적으로 서로 멀어지게 바라보고 있고, 제 2 면(103, 106)은 서로를 향해 안으로 바라본다. 패키지되지 않거나 패키지된 반도체 칩일 수도 있는 마이크로전자 소자(120)는 지지 요소(102, 104) 중 하나 이상의 제 2 면에 탑재된다. 특정 실시예에서, 마이크로전자 소자는 칩의 패드에 커플링된 그것의 페이스에 추가적 전도성 구조를 가지는 반도체 칩일 수 있다. 비록 도시되지는 않지만, 일 실시예에서, 제 2 마이크로전자 소자는 지지 요소(104)로부터 이격되게 바라보는 마이크로전자 소자(120)의 면(129) 위의 공간에 탑재될 수 있다. 제 2 마이크로전자 소자는 제 1 지지 요소(102)의 면(129)과 면(103) 사이에 포지셔닝될 수 있다.
마이크로전자 소자는 제 2 지지 요소(104)의 면(106)에서 전도성 소자와 전기적으로 커플링될 수 있다. 본 개시물에서 예를 들어, 인터포저(interposer), 마이크로전자 소자, 회로 패널, 기판, 등과 같은 컴포넌트를 지칭하면서 사용될 때, 전도성 소자가 컴포넌트의 면"에(at)" 있다고 언급하는 것은, 해당 컴포넌트가 임의의 다른 소자와 조립되지 않는 경우, 해당 전도성 소자가 해당 컴포넌트 외부로부터 그 컴포넌트의 면을 향하여 그 컴포넌트의 면에 수직인 방향으로 이동하는 이론적인 점과 접촉하도록 사용가능하다는 것을 나타낸다. 따라서, 어느 구조의 표면에 있는 단자 또는 다른 도전성 소자는 이러한 표면으로부터 돌출될 수도 있고; 이러한 표면과 같은 높이일 수도 있으며; 또는 그 구조 내의 홀 또는 오목부를 내에서 이러한 표면에 상대적으로 리세싱될 수도 있다. 일 예에서, 컴포넌트의 "면(surface)"은 유전체 구조의 면일 수도 있다; 그러나, 특정 실시예에서, 해당 면은 금속 또는 다른 전도성 재료 또는 반도체 재료와 같은 다른 재료의 면일 수도 있다.
도 1a 에서, 지지 요소의 제 1 면(101)에 평행한 방향은 본 명세서에서 제 1 및 제 2 횡단(traverse) 방향(178, 179) 또는 "수평" 또는 "측방향(lateral)"이라고 지칭되는 반면에, 제 1 면에 수직인 방향(180)은 본 명세서에서 상향 또는 하향 방향이라고 지칭되고 또한 본 명세서에서 "수직" 방향이라고 지칭된다. 본 명세서에서 지칭되는 방향은 언급되는 구조의 참조의 프레임 내에 있다. 따라서, 이러한 방향은 참조 중력 프레임에서 법선(normal)에 대해 임의의 지향으로 놓여 있을 수도 있다. 하나의 피쳐가 다른 피쳐보다 "면 위에서" 더 큰 높이에 배치된다는 진술은, 이러한 하나의 피쳐가 다른 피쳐보다 그 면으로부터 멀어지는 동일한 직교 방향에서 더 큰 거리에 놓여있다는 것을 의미한다. 반대로, 하나의 피쳐가 다른 피쳐보다 "면 위에서" 더 적은 높이에 배치된다는 진술은, 이러한 하나의 피쳐가 다른 피쳐보다 그 면으로부터 멀어지는 동일한 직교 방향에서 더 적은 거리에 놓여있다는 것을 의미한다.
따라서, 도 1a 에 도시되는 예에서, 마이크로전자 소자(120)는 지지 요소(104)의 면(106)에 있는 콘택(126)에 플립-칩 연결될 수도 있다. 마이크로전자 소자(120)는 제 2 지지 요소(104)의 제 2 면(106)을 바라보는 전면 페이스(122)에 복수 개의 콘택(124)을 가지는데, 콘택(124)은, 본드 금속을 포함할 수 있거나 무엇보다도 마이크로필라(micropillar), 포스트와 같은 다른 타입의 결합 요소를 포함할 수 있는 범프(121)를 통하여 제 2 지지 요소의 대응하는 콘택(126)을 바라보고 이와 결합된다. 콘택은 제 1 방향으로 연장되는 하나 이상의 행에서, 제 1 방향을 횡단하는 제 2 방향으로 연장되는 하나 이상의 컬럼에서, 또는 하나 이상의 행 및 하나 이상의 컬럼 양자 모두에서 전면 페이스(122)에 배치될 수 있다. 이러한 콘택은 방향(178, 179)에서 임의의 포지션에 배치될 수 있거나 마이크로전자 소자의 하나 이상의 에지(127)에 인접한 하나 이상의 행, 하나 이상의 컬럼, 또는 하나 이상의 행 및 하나 이상의 컬럼에서 배치될 수 있다. 하나의 특정한 예에서, 콘택(124)은 두 개 이상의 행의 콘택을 가지고 두 개 이상의 컬럼의 콘택을 가지는 영역 어레이 내에 마이크로전자 소자의 전면 페이스의 적어도 일부에 걸쳐 분포될 수 있다. 언더필(115)은 접속, 예를 들어, 범프(121)의 각각을 둘러싸면서 배치될 수도 있으며, 이것이 몇 가지 경우들에서 접속을 기계적으로 강화시킬 수도 있다.
대안적으로는, 플립-칩 접속 대신에, 콘택(124)은 지지 요소(104)의 제 1 과 제 2 면(105, 106) 사이에서 연장되는 개구부 또는 "결합 윈도우"(미도시)와 정렬되는 하나 이상의 행의 콘택 및/또는 하나 이상의 컬럼의 콘택 내의 포지션에 배치될 수 있다. 이러한 경우에, 마이크로전자 소자의 콘택(124)은, 콘택(124)과 연결되는 리드를 통하여 제 2 지지 요소(104)의 제 1 면(105)에 있는 단자, 예를 들어, 단자(142, 142')와 커플링될 수 있다. 하나의 특정한 예에서, 리드는 와이어 리드(미도시), 예를 들어 개구부를 통해서 연장되고 콘택(124)과 그리고 제 1 면(105)에 있는 대응하는 콘택(미도시)과 결합되는 와이어 본드일 수 있다. 다른 예에서, 리드는, 각각 제 1 또는 제 2 면(105, 106)과 나란한 트레이스로서 연장되는 제 1 부분 및 제 1 부분과 일체이며 해당 트레이스로부터 개구부의 영역 내로 연장되고 해당 콘택에 결합되는 제 2 부분을 포함하는 리드일 수 있다.
또 다른 예에서, 비록 도시되지는 않지만, 마이크로전자 소자의 후면(129)은 제 2 지지 요소의 제 2 면(106)에 후면 결합될 수 있고, 마이크로전자의 전면 페이스(122)는 그 대신에 지지 요소(104)의 제 1 면(106)로부터 멀어지게 바라볼 수 있고, 마이크로전자 소자의 콘택(124)은 제 2 면(106)으로부터 이격되게 바라보는 바라본다. 이러한 예에서, 콘택(124)은 전면 페이스(122)의 위로 연장되고 마이크로전자 소자의 에지(127)를 넘어서 연장되는 도전성 구조를 통해서 제 2 지지 요소의 제 2 면(106)에 있는 대응하는 콘택과 전기적으로 커플링될 수 있다.
도 1a 에 더욱 표시되는 바와 같이, 마이크로전자 패키지(10)는 제 1 및 제 2 지지 요소 중 하나의 지지 요소의 제 2 면(103 또는 106)과 접촉하면서 형성되고, 제 1 및 제 2 지지 요소 중 다른 지지 요소의 제 2 면; 또는 다른 지지 요소의 제 2 면과 접촉하면서 형성되는 제 2 피막 중 적어도 하나와 접촉하면서 형성되는 모노리식 피막(monolithic encapsulation; 150)을 포함할 수 있다. 피막(150)은 제 1 및 제 2 지지 요소(102, 104) 각각의 제 2 면(103, 106)과 접촉하면서 형성될 수 있다.
도 1a 에 더욱 표시되는 바와 같이, 마이크로전자 패키지(10)는, 제 1 지지 요소(102)의 제 2 면(103) 위로 돌출하고, 제 2 지지 요소(104)의 제 2 면(106) 위로 돌출하는 대응하는 전도성 제 2 커넥터(162)와 정렬되고 이들과 기계적으로 및 전기적으로 커플링되는 전도성 제 1 커넥터(161)의 쌍을 포함한다. 제 1 지지 요소(102)의 제 1 면(101)에 있는 제 1 패키지 단자(141)는, 제 2 커넥터(162)와 정렬되고 이들과 전자적으로 커플링되는 제 1 커넥터(161)의 각각의 쌍을 통하여, 제 2 지지 요소(104)의 제 1 면(105)에 있는 대응하는 제 2 패키지 단자(142)와 전기적으로 커플링된다.
도 1a 에 더욱 표시되는 바와 같이, 제 1 커넥터 및 제 2 커넥터 중 적어도 하나는 전도성 매쓰, 예컨대 본드 금속, 예를 들어, 주석, 인듐, 솔더 또는 공정 재료(eutectic material), 또는 고분자 재료 내에 임베딩된 금속 입자의 도전성 매트릭스 재료의 매쓰를 포함한다. 특정 실시예에서, 제 1 커넥터, 제 2 커넥터, 또는 양자 모두는 본질적으로 솔더로 이루어질 수 있다. 도 1 에 예시된 특정 실시예에서, 제 1 커넥터 및 제 2 커넥터는 각각 본드 금속을 포함할 수 있다. 하나의 특정한 예에서, 제 1 및 제 2 커넥터 중 하나 또는 양자 모두는 고체 코어, 예를 들어, 그 위에 본드 금속이 제공될 수 있는 코어(171) 또는 코어(172)를 포함할 수도 있다. 이러한 고체 코어(171, 172)는 제 1 및 제 2 지지 요소(102, 104)의 제 2 면들(103, 106) 사이의 선결정된 스페이싱을 구현하거나 유지하기 위하여 사용될 수 있다. 고체 코어는 전도성, 반전도성(semiconducting) 또는 유전체 재료 또는 하나 이상의 이러한 재료의 조합일 수 있다. 하나의 특정한 예에서, 고체 코어는 솔더에 의하여 침습가능하고 솔더로써 코팅될 수 있는 비-솔더 재료로 제조될 수 있다. 일 예에서, 고체 코어는 본질적으로 구리 또는 제 1 및 제 2 커넥터가 아래에서 설명될 바와 같이 서로 결합되는 결합 온도보다 더 높은 녹는점을 가지는 다른 전도성 재료로 이루어질 수도 있다.
특정 실시예에서, 고체 코어는 결합 온도보다 더 높은 녹는점을 가지고, 따라서 고체 코어를 코팅하는 솔더의 녹는점보다 더 높은 녹는점을 가질 수 있는 솔더를 포함하거나 본질적으로 이러한 솔더로 이루어질 수 있다. 다른 예에서, 고체 코어는 본질적으로 유리, 세라믹 또는 반도체 재료로 이루어질 수도 있다. 고체 코어(171)를 가지는 제 1 커넥터는 고체 코어를 가지지 않는 제 2 커넥터와 정렬되거나 이들과 결합될 수 있다. 반대로, 고체 코어(172)를 가지는 제 2 커넥터는 고체 코어를 가지지 않는 제 1 커넥터와 정렬되거나 이들과 결합될 수 있다. 다른 실시예에서, 비록 도시되지는 않지만, 고체 코어를 가지는 제 1 커넥터는 고체 코어를 가지는 제 2 커넥터와 정렬되거나 이들과 결합될 수 있다.
본 명세서에서 제공되는 다양한 예들에서, 제 1 커넥터 및 제 2 커넥터는, 제 1 및 제 2 지지 요소의 제 2 면 위에 그들의 최대 높이에 의하여 정의되는 단부(163, 164)를 각각 가질 수 있고, 제 1 커넥터의 단부(163)는 제 2 커넥터의 단부(164)와 정렬되고 결합될 수 있다는 것을 알 수 있다. 도 1a 에 더욱 표시되는 바와 같이, 일 예에서, 제 1 지지 요소(102)의 제 1 면에 있는 제 1 단자들(141) 사이의 피치 "a" 는 제 2 지지 요소(104)의 제 1 면에 있는 제 2 단자들(142) 사이의 피치 "a"와 동일할 수 있다.
도 2 를 참조하면, 마이크로전자 패키지(210)의 다른 예에서, 제 1 커넥터(181), 제 2 커넥터(182) 또는 양자 모두는 각각의 지지 요소의 제 2 면 위로 돌출하는 고체 고강성 금속 포스트를 포함할 수 있다. 일 예에서, 포스트는 본질적으로 구리로 이루어질 수도 있다. 통상적으로, 포스트는 마이크로전자 어셈블리의 두께의 수직 방향(180)으로 수직 치수(183, 184)를 가진다. 수직 치수는 통상적으로 50 내지 500 마이크로미터의 범위를 가진다. 각각의 포스트의 수직 치수는 통상적으로 포스트가 연장하기 시작하는 제 1 컴포넌트 또는 제 2 컴포넌트의 평면에 평행한 제 2 방향(178)에서 이러한 포스트의 각각의 폭(185 또는 186)의 절반보다 더 크다. 특정 실시예에서, 포스트는 금속층으로부터 재료를 제거하기 위한 에칭을 포함하는 프로세스를 통하여 형성될 수 있는데, 이것은 그 단부(163')가 높은 정도의 공평면성(co-planarity)을 가지는 제 1 포스트(181)를 가지는 패키지를 제조하는 것을 용이하게 할 수 있다. 이와 유사하게, 이러한 프로세스는 그의 단부(164')가 높은 정도의 공평면성을 가지는 제 2 포스트(182)를 가지는 패키지를 제조하는 것을 용이하게 할 수 있다. 통상적 에칭 프로세스는 형상에 있어서 절단된 원뿔형(frustoconical)인 포스트를 형성하는 경향이 있는데, 이것은 재료 제거 동작이 수직(180) 및 측방향(178, 179) 모두에서 진행되기 때문이다. 그러나, 어떤 제거(subtractive) 프로세스는 측방향의 재료 제거의 정도를 줄임으로써 이러한 방식으로 형성된 포스가 더 원통형인 형상을 가질 수 있게 할 수 있다. 또 다른 예에서, 포스트는 금속을 포토레지스트 마스크와 같은 임시층의 개구 내에 도금하고, 임시층을 제거함으로써 형성될 수도 있다. 고체 또는 중공형 금속 포스트가 이러한 도금 프로세스의 결과로서 얻어질 수 있다.
금속 포스트가 결합되는 다른 지지 요소의 각각의 제 1 또는 제 2 커넥터(191, 192)는 본드 금속, 예를 들어, 솔더, 주석, 인듐 또는 공정 재료와 같은 전도성 매쓰를 포함할 수 있다. 일 예에서, 제 1 커넥터(221), 제 2 커넥터(222) 또는 양자 모두는 각각의 지지 요소의 제 2 면 위로 돌출하는 스터드 범프를 포함할 수 있다. 특정한 예에서, 스터드 범프는 금, 구리로 이루어지거나 본질적으로 구리로 이루어질 수도 있다. 일 예에서, 팔라듐, 티타늄, 텅스텐, 탄탈륨, 코발트, 니켈, 또는 이러한 금속 중 하나 이상의 화합물과 같은 도전성 금속 화합물의 도금된 코팅 또는 베리어 층이 스터드 범프와 그것이 커플링되는 전도성 매쓰(231) 사이의 경계면에 존재할 수도 있다. 도 2 및 본 명세서의 많은 다른 도면에서, 패키지(210)의 단자 및 다른 소자는 도시된 특정 도면에서 생략될 수도 있지만, 이들은 그럼에도 불구하고 존재할 수도 있다.
도 3 은 마이크로전자 패키지(10)의 어셈블리(14)를 도시하는데, 여기에서 외부 컴포넌트(12)가 패키지(10) 위에 적층되고 그것의 제 1 단자(141)와 전기적으로 커플링된다. 예를 들어, 외부 컴포넌트(12)는 본드 금속, 예를 들어, 주석, 인듐, 솔더, 공정 금속 조성물, 등의 전도성 매쓰(144)를 통하여 제 1 단자(141)에 결합되는 콘택(148)을 가질 수도 있다. 일 예에서, 외부 컴포넌트(12)는 그 위에 트레이스 및 콘택을 가지며 그 안에 또는 연결되는 추가적 컴포넌트를 가질 수도 있는 회로 패널일 수 있다. 몇 가지 추가 예에서, 외부 컴포넌트는 패키지된 또는 비패키지된 마이크로전자 소자일 수 있다. 예를 들어, 컴포넌트(12)는 단자(141)와 결합된 콘택(148)의 세트를 가지는 제 2 마이크로전자 소자(320)를 포함하는 마이크로전자 패키지일 수 있다.
도 3 에 더 도시되는 바와 같이, 마이크로전자 패키지(10)는 본드 금속, 예를 들어, 솔더, 주석, 인듐 또는 공정 재료 또는 제 2 단자(142)에 부착되는 이러한 다른 재료의 매쓰와 같은 전도성 결합 요소(146)를 가질 수 있는데, 결합 요소(146)는 마이크로전자 패키지(10)를 외부 컴포넌트(16)의 콘택(147)에 결합시키기 위하여 사용된다. 몇 가지 경우들에서 외부 컴포넌트(16)는 그 위에 트레이스 및 콘택을 가지며, 그 안에 또는 연결되는 추가적 컴포넌트를 가질 수도 있는 회로 패널일 수 있다. 몇 가지 추가 예에서, 외부 컴포넌트는 패키지된 또는 비패키지된 마이크로전자 소자일 수 있다.
도 4a 내지 도 4b 는 위에서 도 1a 내지 도 1b 와 관련하여 설명된 것의 변형예에 따르는 마이크로전자 패키지(410)를 도시하는데, 여기에서 제 2 방향(178)의 제 1 단자(141)의 피치 "b" 는 제 2 방향의 제 2 단자의 피치 "a"와 다를 수 있다. 또한, 제 1 단자(141)의 피치는 제 1 면(101)에 평행하고 제 1 및 제 2 방향에 횡단하는 제 3 방향(179)의 제 2 단자의 피치와 다를 수 있다. 따라서, 도시된 바와 같이, 제 1 단자의 피치는 제 2 방향 또는 제 3 방향 중 어느 하나 또는 양 방향 모두에서 제 2 단자의 피치 보다 더 클 수 있다. 대안적으로는, 제 1 단자의 피치는 제 2 방향 또는 제 3 방향 중 어느 하나 또는 양 방향 모두에서 제 2 단자의 피치 보다 더 작을 수 있다. 본 명세서에서 제공되는 실시예들 중 임의의 실시예 또는 모든 실시예에서, 제 1 단자와 제 2 단자의 피치 사이의 관련성은 본 명세서에서 위에서 도 1a 및 도 1b 를 참조하여 설명된 것 또는 본 명세서에서 도 4a 및 도 4b 를 참조하여 설명되는 바와 같을 수 있다.
도 5 는 도 1a 및 도 1b 에 도시되는 마이크로전자 패키지의 변형예를 도시하는데, 여기에서 제 1 및 제 2 커넥터는 고체 고강성 금속 제 1 포스트(281) 및 제 2 포스트(282)의 형태로 도시되고, 이들 각각은 위에서 도 2 에 상대적으로 설명된 바와 같은 구조를 가질 수도 있다. 그러나, 이러한 예에서, 제 1 포스트(281)의 단부(263)는 제 2 포스트(282)의 대응하는 단부(264)와 정렬되고 결합한다. 도시된 예에서, 포스트의 단부 및 에지 면(285)과 접촉하는 전도성 매쓰(291)는 제 1 및 제 2 포스트의 각각의 쌍을 결합시킬 수 있다. 그러나, 특정한 예에서, 단부(281, 282)는 솔더가 사용될 필요가 없이 금속대 금속 결합 또는 확산 결합을 통하여 서로 결합될 수도 있다.
도 5 에 도시되는 추가적인 예에서, 제 2 지지 요소(104)의 제 2 면 위로 돌출하는 제 2 커넥터(382)와 같은 커넥터는 고체 고강성 금속 포스트의 형태일 수 있고, 제 1 커넥터(381)는 금속을 제 2 커넥터(382)의 단부(264')와 접촉하게 증착함으로써, 예컨대 금속을 단부면(264')과 접촉하도록 도금함으로써 형성될 수 있다. 일 예에서, 제 1 단자(241)는 제 1 커넥터(381) 및 제 1 단자의 금속층을 동시에 형성하는 도금 프로세스에 의하여 형성될 수 있다.
도 6 은 도 1a 및 도 1b 또는 도 4a 및 도 4b 와 관련하여 위에서 도시되고 설명된 실시예의 변형예에 따른 마이크로전자 패키지(610)를 도시하는데, 여기에서 마이크로전자 패키지는 제 1 및 제 2 피막(650, 152)을 포함한다. 일 예에서, 커넥터(161) 또는 커넥터(171)와 같은 제 1 커넥터는 제 2 피막(152) 내에 부분적으로 인캡슐레이션될 수 있는데, 제 1 커넥터의 단부(163)는 커넥터(162) 또는 커넥터(172)와 같은 대응하는 제 2 커넥터의 단부(164)와 결합하여 제 1 지지 요소와 제 2 지지 요소 사이에 전도성 경로를 제공할 수 있다. 이러한 경우에, 모놀리식 피막(650)은 제 1 커넥터가 제 2 커넥터와 결합된 이후에 형성됨으로써, 모놀리식 피막이 마이크로전자 소자가 탑재되는 지지 요소(104)로부터 이격되게 바라보는 마이크로전자 소자(120)의 페이스(125)와 접촉하면서 형성되게 할 수 있다. 일 예에서, 모놀리식 피막(650)은 제 2 피막(152)과 접촉하면서 형성됨으로써, 결과적으로 얻어지는 패키지가, 제 2 피막(152)과 원래의 제 2 피막의 상면 및 측면(153, 154)에 그리고 제 1 및 제 2 지지 요소(102, 104)의 제 2 면(103, 106)에 형성되는 모놀리식 피막(650)을 통합시키는 구조적으로 강한 피막을 가지는 하나의 통합 패키지가 되게 할 수 있다. 패키지(610)는 모놀리식 피막(650)이 제 2 피막(152)의 면(153, 154)과 접촉하고 이러한 면에 형성되는 내부 인터페이스를 가질 수도 있다.
도 7 에 더욱 표시되는 바와 같이, 도 6 에 도시되는 실시예의 변형예에서, 제 1 커넥터는 제 2 커넥터와 결합되는 고체 고강성 금속 포스트(181)일 수 있다. 일 예에서, 제 2 커넥터는 위에서 설명된 바와 같은 전도성 매쓰(162)일 수 있다.
도 8 은 다른 컴포넌트(12)와 결합하여 도 3 과 관련하여 위에서 설명된 마이크로전자 어셈블리와 유사한 마이크로전자 어셈블리를 형성하는 도 6 에 도시되는 마이크로전자 패키지(610)의 어셈블리를 도시한다.
도 9 는 제 2 피막(952)이 부분적으로 제 1 커넥터를 인캡슐레이션하는 대신에 제 2 커넥터(962)를 부분적으로 인캡슐레이션하도록 형성되는 다른 변형예를 도시한다. 이러한 변형예에서, 모놀리식 피막(950)이 제 2 피막의 상단면 및 측면(953, 954)과 접촉하면서 그리고 마이크로전자 소자(120)의 페이스(125)와 접촉하면서 형성될 수 있다. 피막(950)은 제 1 및 제 2 지지 요소의 제 2 면(103, 106)과 접촉하면서 형성될 수 있다.
도 10 은 다른 변형예에 따르는 마이크로전자 패키지(1010)를 도시하는데, 여기에서는 도 9 에서 볼 수 있는 바와 같은 전도성 매쓰 또는 솔더 코팅된 고체 코어 대신에, 제 2 커넥터가 고체 고강성 금속 포스트(982)일 수 있고, 전도성 매쓰(161)와 같은 제 1 커넥터와 결합할 수 있다. 패키지(1010)의 다른 변형예(미도시)에서는, 제 1 커넥터가 고체 고강성 금속 포스트일 수 있고 제 2 커넥터가 전도성 매쓰일 수 있다.
도 11 내지 도 13 은 도 6 에 도시되는 실시예에 따르는 마이크로전자 패키지(610)의 형성 방법의 스테이지들을 도시한다. 따라서, 도 11 에 도시된 바와 같이, 제 1 지지 요소(102)를 포함하는 서브어셈블리(21)가 그것의 제 2 면(103) 위로 돌출하는 제 1 커넥터(161) 및 개개의 제 1 커넥터(161)를 둘러싸면서 제 1 커넥터를 서로 절연하는 피막(152)을 가지면서 형성될 수 있다. 일 예에서, 피막(152)은 도시된 도면의 방향(178)으로 너비를 가지는 정사각형 또는 직사각형 프레임의 형태일 수도 있으며, 프레임 내의 중앙 개구는 마이크로전자 소자(120)를 수용하도록 크기가 결정된다. 제 1 커넥터(161)의 단부(163)는 피막(152)의 면(153)에서 노출되고, 제 2 지지 요소(104)를 향하는 방향(180)에서 면(153) 위로 돌출할 수도 있으며, 또는 면(153)과 동일한 높이를 가질 수도 있으며, 또는 제 1 지지 요소의 면(103)을 향하는 방향에서 면(153)의 아래로 리세스될 수도 있다.
일 예에서, 서브어셈블리(21)는 제 1 지지 요소(102) 및 그것의 제 2 면(103) 위로 돌출하는 제 1 커넥터(161)의 구조를 형성함으로써 형성될 수 있다. 제 1 커넥터(161)는 전도성 매쓰일 수도 있고, 또는 위의 다른 실시예들에 관련하여 설명되는 다른 제 1 커넥터일 수 있다. 그러면 피막은 봉합재를 구조에 대한 몰드 내로 주입하는 방식과 같은 방식으로 해당 구조 위로 몰딩될 수 있으며, 그 동안에 몰드의 플레이트가 제 1 커넥터(161)의 단부(163)에 대하여 남음으로써 단부(163)가 봉합재에 의하여 덮히지 않거나 완전하게 덮히지 않을 상태로 남을 수도 있게 한다. 후속 디플래싱(deflashing) 동작이 몰딩된 제 1 커넥터의 단부를 더 노출시키기 위하여 사용될 수도 있다. 일 예에서, 몰드 플레이트는 자신의 단부(163)에 인접하는 제 1 커넥터의 단부를 수용하도록 크기가 결정되는 몰드 홈(chase)을 포함할 수 있어서, 봉합재가 제 1 커넥터의 단부 주위로 흐르게 하고, 결과적으로 얻어지는 서브어셈블리(21)의 제 1 커넥터의 단부(163)가 몰딩된 피막의 면(153) 위로 연장되게 한다. 이와 유사하게, 몰드 플레이트는 제 1 커넥터와 정렬된 위치에 돌출부를 포함함으로써, 결과적으로 얻어지는 서브어셈블리(21) 내의 제 1 커넥터가 몰딩된 피막의 면(153) 아래로 리세스되게 할 수 있다.
피막(152)은 고분자 재료를 포함하거나 본질적으로 그것으로 이루어질 수 있다. 피막을 제조할 수 있는 재료의 예는 포팅(potting) 화합물, 에폭시, 액정 폴리머, 열가소성, 및 열경화성 폴리머이다. 하나의 특정한 예에서, 피막은 고분자 매트릭스 및 예컨대 그 안에 미립자 적재 재료를 가지는 비응고 고분자 재료를 제 1 지지 요소(102)의 제 2 면(103) 상에 몰딩하거나 그렇지 않으면 증착함으로써 형성되는, 고분자 매트릭스 내의 미립자 적재 재료를 포함할 수 있다. 일 예에서, 미립자 적재 재료는 선택적으로 낮은 열팽창 계수("CTE(coefficient of thermal expansion)")를 포함함으로써, 결과적으로 얻어지는 피막(152)이 1도 당 10 백만분율(이하, "ppm/ㅀC"라고 함) 보다 낮은 CTE를 가질 수도 있게 할 수도 있다. 일 예에서, 피막은 무엇보다도 유리 또는 세라믹 유전체 필러 또는 반도체 필러와 같은 필러(filler) 재료를 포함할 수도 있다.
도 12 에서 볼 수 있는 바와 같이, 서브어셈블리(21)가 이제 제 2 서브어셈블리(22)의 제 2 지지 요소(104)에 부착되는 대응하는 제 2 커넥터(162)와 결합하는 포지션으로 이동될 수도 있다. 예를 들어, 도 12 에서 묘사되는 바와 같이, 제 1 및 제 2 커넥터는 서로 정렬될 수 있고, 제 1 및 제 2 지지 요소는 제 1 커넥터 및 제 2 커넥터 중 적어도 하나 내에 포함된 본드 금속이 흐르게 되어 제 1 커넥터와 제 2 커넥터 사이에 조인트를 형성하기에 충분한 상태가 될 수 있다. 예를 들어, 제 1 커넥터는, 제 1 커넥터, 제 2 커넥터 또는 양자 모두의 온도가 본드 금속이 흐르게 되는 온도까지 상승되기 이전에 또는 그 동안에 정렬된 제 2 커넥터와 접촉되게 될 수 있다.
도 13 에 더욱 표시되는 바와 같이, 봉합재(650)가, 예컨대, 예를 들어 유동가능(flowable) 오버몰드 재료와 같은 봉합재 재료를 제 1 지지 요소(102)의 제 2 면(103) 위로 몰딩하여, 결합된 제 1 및 제 2 커넥터(161, 162)를 덮기 위하여, 그리고 제 1 및 제 2 지지 요소(102, 104) 사이 그리고 마이크로전자 소자 그리고 그것에 인접한 지지 요소(102)의 면(103) 사이의 공간을 채우기 위하여 적용될 수 있다.
이러한 방식으로, 도 13 에 도시된 바와 같이, 어셈블리 또는 패키지(610)가 위에서 도 6 과 관련하여 더 설명되는 바와 같이 형성된다.
도 14 를 참조하면, 위에서 도 11 내지 도 13 과 관련하여 설명되는 방법의 변형예에서, 제 2 커넥터(162)는 제 2 피막의 면(153)에 노출되는 제 1 커넥터(161)의 단부(163)와 결합될 수 있다. 그러면, 제 2 커넥터(162)는 제 2 지지 요소의 제 2 면(106)에서 전도성 소자(166), 예를 들어, 패드, 포스트, 또는 다른 전도성 커넥터와 결합하여 도 12 의 어셈블리와 같은 또는 이와 유사한 어셈블리를 형성할 수 있다. 그러면, 봉합재(650)가 어셈블리에 적용되어 도 13 에서 볼 수 있는 바와 같은 그리고 위에서 도 6 과 관련하여 더 설명되는 바와 같은 어셈블리(610)를 형성할 수 있다.
비록 도면에는 구체적으로 도시되지 않지만, 위에서 도 11 내지 도 14 와 관련하여 설명되는 방법은 제한이 없이, 위에서 도 1a 및 도 1b, 도 2, 도 4a 및 도 4b, 도 5, 도 6, 및 도 7 과 관련하여 설명되는 임의의 타입의 제 1 커넥터 및 제 2 커넥터와 함께 사용될 수 있다. 본 명세서의 마이크로전자 패키지 및 어셈블리 중 임의의 것 또는 전부에 대하여, 하나 이상의 피막을 형성하는 또는 제 1 커넥터 및/또는 제 2 커넥터 및 단자 중 임의의 것 또는 전부를 형성하는 프로세스는 미국 출원 제 11/166,982 호(Tessera 3.0-358 CIP); 제 11/717,587 호(Tessera 3.0-358 CIP CIP); 제 11/666,975 호(Tessera 3.3-431); 제 11/318,404 호(Tessera 3.0-484); 제 12/838,974 호(Tessera 3.0-607); 제 12/839,038 호(Tessera 3.0-608); 제 12/832,376 호(Tessera 3.0-609) 및 제 09/685,799 호(TIPI 3.0-201)에서 더 도시되고 설명되는데, 이들 분헌의 개시 내용은 본 명세서에 원용되어 통합된다.
도 15 내지 도 17 은 도 9 에 도시되는 실시예에 따르는 마이크로전자 패키지(910)의 형성 방법의 스테이지들을 도시한다. 이러한 변형예에서, 제 2 지지 요소(103) 상의 제 2 커넥터(162)는 제 2 커넥터(162)가 각각의 제 1 커넥터(161)와 결합되어 도 16 에서 볼 수 있는 바와 같은 어셈블리를 형성하기 이전에 제 2 피막(952) 내에서 부분적으로 인캡슐레이션된다. 그 이후에, 피막(950)이 적용되어 도 17 에서 볼 수 있는 바와 같고 위에서 도 9 와 관련하여 설명된 바와 같은 어셈블리(910)를 형성할 수 있는데, 여기에서 피막(950)은 제 2 피막(952)의 면(953, 954) 및 제 1 및 제 2 지지 요소(102, 104)의 제 2 면(103, 106)과 접촉할 수 있다.
도 18 은 위에서 도 15 내지 도 17 과 관련하여 설명된 방법의 변형예를 도시하는데, 여기에서 커넥터(165)는 제 2 봉합재의 면(953)에서 노출되는 제 2 커넥터(162)의 단부(164)와 결합될 수 있다. 그러면, 커넥터(165)는 제 1 지지 요소(102)의 제 2 면(103)에서 전도성 소자(266), 예를 들어, 패드, 포스트, 또는 다른 전도성 커넥터와 결합하여 도 16 의 어셈블리와 같은 또는 이와 유사한 어셈블리를 형성할 수 있다. 그러면, 봉합재(950)가 어셈블리에 적용되어 도 17 에서 볼 수 있는 바와 같은 그리고 위에서 도 9 와 관련하여 설명되는 바와 같은 어셈블리(910)를 형성할 수 있다.
도 19 는 제 1 지지 요소(102)가 그것의 제 1 면과 제 2 면(101, 103) 사이에서 연장되는 개구(155)를 포함하는 일 예에 따르는 어셈블리(1110)를 도시한다. 일 예에서, 개구는 어셈블리(1110)를 제조할 때에 봉합재가 통과하여 제 1 지지 요소와 제 2 지지 요소 사이의 내부 공간으로 공급될 수 있는 포트와 같이 사용될 수 있다.
도 20 은 위의 도 9 및 도 17 과 관련하여 설명된 실시예의 변형예에 따른 어셈블리(1210)를 도시하고, 여기에서 피막(1252)은 마이크로전자 소자(120) 위에 놓이는 추가적 부분을 포함한다. 도시된 예에서, 봉합재(1252)는 제 2 커넥터(162)를 부분적으로 인캡슐레이션하고 마이크로전자 소자의 주면(129) 및 에지 면(127) 상으로 연장되는 모놀리식 지역으로서 형성된다. 주면(129)은 마이크로전자 소자가 제 2 지지 요소(104) 상에 페이스업(face-up) 형태로 탑재되는 경우, 위에서 도 1a 와 관련하여 설명된 바와 같은 전면 페이스 일 수 있다. 대안적으로는, 주면(128)은 마이크로전자 소자가 제 2 지지 요소(104)를 바라보는 경우, 전면 페이스와 반대인 마이크로전자 소자의 후면 페이스(120) 일 수 있다. 이러한 예에서, 피막(1250)은 피막(1252)과 접촉하면서 형성될 수 있고, 제 1 지지 요소(102)의 제 2 면(103) 위에 놓이거나 이것과 접촉할 수 있다.
도 21 및 도 22 는 위에서 도 11 내지 도 13 과 관련하여 설명된 방법의 변형예에 따른 처리를 도시한다. 도 21 에 도시된 바와 같이, 서브어셈블리(321)는 그 자체로, 마이크로전자 소자(130)가 위에서 도 1a 와 관련하여 설명된 바와 같이 마이크로전자 소자(20)와 지지 요소(104) 사이의 커플링과 유사한 방식으로, 그것의 지지 요소(302)에 전기적으로 커플링하는 콘택을 가지는, 마이크로전자 패키지일 수 있다. 몇 가지 예들에서, 피막(352)은 마이크로전자 소자(130)의 에지 면(132)을 커버할 수도 있고, 몇 가지 경우들에서 서브어셈블리(321)의 지지 요소(302)로부터 이격되게 바라보는 마이크로전자 소자의 주면(134)을 커버할 수도 있다.
그러면, 도 22 를 참조하면, 서브어셈블리(321)의 커넥터(161)는 제 2 서브어셈블리(22)의 대응하는 커넥터(162)와 정렬되고 결합될 수 있고, 피막(650)이 마이크로전자 소자(120)와 서브어셈블리(321) 사이의 공간 내에 형성되어 멀티-레벨의 적층되고 전기적으로 커플링된 어셈블리(1310)를 형성할 수 있는데, 이것은 마이크로전자 소자(120, 130)와 이들이 커플링되는 지지 요소(302, 104)를 포함하여, 마이크로전자 소자(120, 130)가 지지 요소(104, 302) 및 제 1 및 제 2 커넥터(161, 162)를 통하여 서로 전기적으로 커플링될 수 있게 한다. 결합 요소(146), 예를 들어, 위에서 도 3 과 관련하여 설명된 바와 같은 솔더 볼은 통상적으로 피막(650)을 형성한 이후에 지지 요소(104)의 단자(142)로 적용될 수 있다.
도 23 은 도 14 에 도시되는 것과 유사한 이의 변형예를 도시하는데, 여기에서 제 1 및 제 2 서브어셈블리를 조립하는 프로세스는 제 2 커넥터(162)가 이미 제 1 커넥터의 단부(163)에 부착된 상태로 수행된다.
도 24 는 위의 도 15 내지 도 17 에 도시되는 것과 유사한 변형예에서, 피막(952)이 부분적으로 제 2 커넥터(162)를 덮으며 제 1 커넥터(161)가 피막(952)의 면(953)에서 노출되는 제 2 커넥터(162)의 단부(164)와 결합되는 상태로 조립 프로세스가 수행될 수 있다는 것을 예시한다. 도 25 는 이러한 방식으로 형성된, 결과적으로 얻어지는 어셈블리(1410)를 도시한다.
도 26 및 도 27 은 각각의 서브어셈블리 내의 제 1 커넥터(161) 및 제 2 커넥터(162) 모두가 도 11 내지 도 13 및 도 15 내지 17 에 도시되는 방법에 관련하여 위에서 논의되는 바와 같이 부분적으로 인캡슐레이션될 수 있는 다른 변형예를 도시한다. 그러나, 이러한 경우에, 이러한 위에서 설명된 바와 같은 전도성 매쓰의 형태일 수도 있는 제 3 커넥터(169)는 도시된 바와 같이 제 1 커넥터의 단부(163)에 부착되거나 이와 전기적으로 커플링될 수 있다. 도 27 에 더 도시되는 바와 같이, 제 3 커넥터(169)는 제 2 커넥터(162)와 정렬되고 결합할 수 있고, 그러면 결과적으로 얻어지는 어셈블리(1510)는 개개의 제 3 커넥터(169) 사이의 공간을 채우고 마이크로전자 소자(120) 그리고 지지 요소(302) 사이의 공간을 채우는 제 3 피막(1550) 내에 인캡슐레이션될 수 있다. 어셈블리(1510)는 위에서 설명된 바와 같은 외부 컴포넌트의 대응하는 콘택과의 추가적인 연결을 위하여 지지 요소(104)에 부착되는 결합 요소(146)로써 형성될 수도 있다.
도 28 내지 도 30 은 위에서 설명된 방법의 다른 변형예에 따르는 처리를 예시한다. 이러한 예에서, 제 1 커넥터 위의 또는 제 2 커넥터 위의 또는 둘 모두 위의 부분적인 피막이 생략될 수 있다. 대신에, 도 28 에 도시된 바와 같이, 유전체 강화 칼라(156)가 제 1 커넥터(161), 제 2 커넥터(162)의 각각, 또는 양자 모두 주위에 존재할 수도 있다. 도 28 에서 볼 수 있는 바와 같이, 강화 칼라(156)는 각각의 개개의 커넥터의 외부 면, 예를 들어 전도성 매쓰의 일반적으로 구형인 면, 또는 대안적으로는 인접한 포스트 또는 다른 커넥터의 벽 위에 놓이는 부분(157)을 포함하고, 강화 칼라는 인접한 강화 칼라가 만나는 트로프(159)를 형성할 수도 있다. 강화 칼라는 재료를 지지 요소(102)의 면(103) 위로 흘려보냄으로써 형성될 수 있고, 이것은 이제 제 1 커넥터(161)가 부착되는 면(103) 상의 위치로 흘러갈 수도 있다. 예를 들어, 유전체 강화 재료는 제 1 커넥터들 각각을 둘러싸는 영역으로 흘러가는 액체로서 제공될 수 있다. 몇 가지 예들에서, 진공 애플리케이션, 롤러 코팅, 스프레이-코팅, 제공(dispensing) 또는 차단(screening) 프로세스가 강화 칼라의 일부 또는 전부를 형성할 때에 액체 재료와 함께 사용될 수도 있다. 유전체 강화 재료는 커넥터의 단부(163)가 노출된 상태로 이들의 외부 면을 지지하기 위하여, 그리고 이러한 커넥터가 다른 커넥터와 결합되어 본 명세서에서 설명되는 어셈블리 또는 패키지를 형성할 때에 이들에 의하여 강화되는 커넥터의 붕괴를 방지하거나 실질적으로 방지하기 위하여, 커넥터의 주위에 심지형으로 설치(wick up)될 수도 있다. 몇 가지 경우들에서 디플래싱 프로시저가 단부(163) 위에 놓이는 상대적으로 작은 양의 강화 재료를 제거하기 위하여 채용될 수도 있다. 도 28 에 더욱 표시되는 바와 같이, 이러한 강화 재료(156)는 제 2 커넥터(162)에 그리고 그 주위에도 역시 존재할 수 있다. 대안적으로는, 강화 층이 제 2 커넥터(162b)의 경우에서 볼 수 있는 바와 같이 생략될 수 있다. 일 예에서, 강화 재료는, 유전체 미립자 적재 재료, 예컨대 일반적으로 반도체 칩과 같은 마이크로전자 소자의 콘택-함유 페이스와 해당 칩이 플립-칩 부착되고 전기적으로 상호접속되는 기판의 면 사이의 인터페이스에 공통적으로 배치되는 재료를 가지는 언더필 재료와 같은 에폭시 재료이거나 이를 포함할 수 있다. 강화 칼라는 몇 가지 경우들에서 자신이 그 위에 놓이는 서브어셈블리의 CTE를 감소시킬 수도 있다.
도 29 에 더 도시되는 바와 같이, 단부가 그 안에 노출되는 제 1 및 제 커넥터를 가지는 서브어셈블리는 위에서 설명된 것과 유사한 방식으로 결합될 수 있다.
그 이후에, 도 30 에서 볼 수 있는 바와 같이, 결합된 서브어셈블리는 서브어셈블리들 사이의 공간을 채우고 제 1 및 제 2 커넥터 사이의 조인트를 더욱 강화시키는 피막(150)으로써 기계적으로 강화될 수 있다. 도 30 에서 볼 수 있는 바와 같이, 결합된 제 1 및 제 2 커넥터(161, 162)는 앞선 실시예에 대하여 설명된 것과 유사한 방식으로, 제 1 및 제 2 지지 요소 사이의 접속의 높이 및 종횡비를 증가시킬 수 있다.
도 28 내지 도 30 에 도시되는 실시예의 변형예에서, 보강층(stiffening layer)은 오직 제 2 커넥터의 벽 위에 놓일 수도 있거나 제 2 커넥터의 일부만의 벽의 위에 놓일 수도 있다. 제 1 커넥터, 제 2 커넥터 또는 제 1 및 제 2 커넥터 모두는 전도성 매쓰일 수도 있고 또는 위에서 도시되는 논의되는 커넥터의 타입 중 임의의 것일 수도 있다.
추가적 변형예에서, 도 21 에 도시되고 설명되는 패키지(321)와 같은 마이크로전자 패키지가, 지지 요소(102)를 포함하는 도 28 의 서브어셈블리를 대체할 수 있고, 이러한 서브어셈블리는 다른 마이크로전자 패키지와 결합하여 도 29 에서 묘사되는 것과 유사한 어셈블리를 형성할 수 있다.
다른 변형예(미도시)에서, 도 11 내지 도 14, 도 15 내지 도 18 또는 도 21 내지 도 30 에 도시된 조립 프로세스 중 임의의 것은, 본 명세서에서 설명되는 바와 같은 마이크로전자 소자 또는 지지 요소를 가지는 서브어셈블리 중 하나 또는 이들 모두가 다른 구조에 의하여 대체되는 상태로 수행될 수 있다. 구체적으로 설명하면, 서브어셈블리 중 하나 또는 양자 모두는 마이크로전자 소자 및 이러한 서브어셈블리의 각각의 레벨에서 각각의 마이크로전자 소자에 커플링되는 지지 요소의, 멀티-레벨의 적층되고 전기적으로 상호접속된 어셈블리일 수 있거나 이것을 포함할 수 있다.
위에서 논의된 구조는 특출한 3-차원의 상호접속 능력을 제공한다. 이러한 능력은 임의의 타입의 칩과 함께 사용될 수 있다. 단순히 일 예로서는, 칩들의 후속하는 조합이 위에서 논의된 바와 같은 구조에 포함될 수 있다: (i) 프로세서 및 해당 프로세서와 함께 사용되는 메모리; (ii) 동일한 타입의 복수의 메모리 칩; (iii) 다양한 타입의 복수의 메모리 칩, 예컨대 DRAM 및 SRAM; (iv) 이미지 센서 및 해당 센서로부터의 이미지를 처리하기 위하여 사용되는 이미지 프로세서; (v) 주문형 집적회로("ASIC") 및 메모리. 위에서 논의된 구조들은 다양한 전자 시스템을 제작하는 데에 이용될 수 있다. 예를 들어, 본 발명의 다른 실시예에 따르는 시스템(500)은 다른 전자 컴포넌트(508 및 510)와 공동으로 위에서 설명된 바와 같은 구조(506)를 포함한다. 묘사된 예에서, 컴포넌트(508)는 반도체 칩인 반면에 컴포넌트(510)는 디스플레이 스크린인데, 하지만 임의의 다른 컴포넌트도 사용될 수 있다. 물론, 예시의 명확화를 위하여 비록 오직 두 개의 추가적 컴포넌트가 도 31 에서 묘사되지만, 시스템은 임의의 개수의 이러한 컴포넌트를 포함할 수도 있다. 위에서 설명된 바와 같은 구조(506)는, 예를 들어 앞에서 논의된 바와 같은 마이크로전자 패키지일 수도 있고 또는 위에서 도 3 또는 도 8 을 참조하여 논의된 바와 같은 마이크로전자 어셈블리일 수도 있다. 구조(506) 및 컴포넌트(508 및 510)는, 개략적으로 파선으로 묘사된 공통 하우징(501) 내에 실장되고, 필요에 따라 서로 전기적으로 상호접속되어 원하는 회로를 형성한다. 도시된 예시적인 시스템에서, 시스템은 회로 패널 또는 가요성 인쇄 회로 보드와 같은 회로 패널(502)을 포함하는데, 회로 패널은 다수의 도체(504)를 포함하며, 이들 중에서 오직 하나가 도 21 에서 컴포넌트들을 서로 상호접속하는 것으로 묘사된다. 그러나, 이것은 단순히 예시적인 것일 뿐이다; 전기 접속을 이루기 위한 임의의 적합한 구조가 사용될 수 있다. 하우징(501)은, 예를 들어 셀룰러 전화기 또는 개인 휴대정보 단말기 내에서 사용가능한 타입의 휴대용 하우징으로서 묘사되며, 스크린(510)은 하우징의 면에서 노출된다. 구조(506)가 이미징 칩과 같은 광 감응 소자를 포함하는 경우에는, 렌즈(511) 또는 다른 광학적 디바이스가 광을 그 구조로 라우팅하기 위하여 역시 제공될 수 있다. 다시 말하건대, 도 21 에 도시된 단순화된 시스템은 단순히 예시적인 것이다; 공통적으로 고정된 구조라고 간주되는 시스템을 포함하는 다른 시스템, 예컨대 데스크탑 컴퓨터, 라우터 등도 위에서 논의된 구조를 사용하여 제작될 수 있다.
위에서 논의된 이러한 변형예 및 다른 변형예 그리고 피쳐들의 조합이 본 발명으로부터 벗어나지 않으면서 이용될 수 있기 때문에, 바람직한 실시예의 앞선 설명은 청구항들에 의하여 정의되는 바와 같은 본 발명의 한정에 의해서라기 보다 예시로서 이해되어야 한다.

Claims (40)

  1. 마이크로전자 어셈블리로서,
    반대로 바라보는 제 1 및 제 2 면을 각각 가지는 제 1 및 제 2 지지 요소;
    상기 제 1 및 제 2 지지 요소 중 하나의 지지 요소의 제 2 면에 탑재되는 마이크로전자 소자;
    상기 제 1 지지 요소의 제 2 면 위로 돌출하는 전도성 제 1 커넥터;
    상기 제 2 지지 요소의 제 2 면 위로 돌출하고 상기 제 1 커넥터의 단부에 커플링되는 전도성 제 2 커넥터; 및
    상기 제 1 및 제 2 지지 요소 중 하나의 지지 요소의 제 2 면과 접촉하면서 형성되고, 상기 제 1 및 제 2 지지 요소 중 다른 지지 요소의 제 2 면; 또는 상기 다른 지지 요소의 제 2 면과 접촉하면서 형성되는 제 2 피막 중 적어도 하나와 접촉하면서 형성되는 피막(encapsulation)
    을 포함하고,
    상기 제 1 지지 요소의 제 1 면에 있는 제 1 패키지 단자는, 상기 제 2 지지 요소의 제 1 면에 있는 대응하는 제 2 패키지 단자와, 상기 제 2 커넥터와 정렬되고 결합하는 상기 제 1 커넥터의 쌍을 통하여 전기적으로 커플링되며,
    상기 제 1 커넥터 및 제 2 커넥터 중 적어도 하나는 전도성 매쓰(mass)를 포함하는, 마이크로전자 어셈블리.
  2. 제 1 항에 있어서,
    상기 지지 요소의 제 2 면들 사이의 스탠드오프 높이(standoff height)는 상기 제 1 지지 요소의 제 2 면과 평행한 적어도 하나의 방향에서 상기 제 1 커넥터의 피치 보다 더 큰, 마이크로전자 어셈블리.
  3. 제 1 항에 있어서,
    상기 마이크로전자 소자는 탑재된 상기 지지 요소로부터 이격되게 바라보는 페이스(face)를 가지고, 상기 피막은: 상기 마이크로전자 소자의 페이스 또는 상기 마이크로전자 소자의 페이스 상에 형성된 제 3 피막 중 적어도 하나와 접촉하면서 형성되는, 마이크로전자 어셈블리.
  4. 제 1 항에 있어서,
    상기 마이크로전자 어셈블리는 상기 제 2 피막을 포함하고, 상기 피막은 상기 제 2 피막과 접촉하면서 형성되는, 마이크로전자 어셈블리.
  5. 제 1 항에 있어서,
    상기 제 1 커넥터 또는 제 2 커넥터 중 적어도 하나는: 스터드 범프(stud bump) 또는 고체 고강성 금속 포스트 중 적어도 하나를 포함하는, 마이크로전자 어셈블리.
  6. 적층 다중칩 마이크로전자 어셈블리로서,
    제 1 항에 청구된 바와 같은 마이크로전자 어셈블리, 및 상기 마이크로전자 어셈블리의 제 1 지지 요소 위에 놓이는 마이크로전자 패키지
    를 포함하고,
    상기 마이크로전자 패키지는 상기 마이크로전자 어셈블리의 제 1 패키지 단자와 연결된 단자를 가지는, 마이크로전자 어셈블리.
  7. 제 6 항에 있어서,
    상기 제 1 커넥터는 도전성 금속 매쓰이고, 상기 제 2 커넥터는 고체 고강성 금속 포스트를 포함하는, 마이크로전자 어셈블리.
  8. 제 6 항에 있어서,
    상기 도전성 금속 매쓰 각각은 상기 피막에 의하여 둘러싸이는, 마이크로전자 어셈블리.
  9. 제 6 항에 있어서,
    상기 제 2 커넥터는 도전성 금속 매쓰이고, 상기 도전성 금속 매쓰 각각은 상기 피막에 의하여 둘러싸이며, 상기 제 1 커넥터는 고체 고강성 금속 포스트를 포함하는, 마이크로전자 어셈블리.
  10. 제 1 항에 있어서,
    각각, 상기 제 1 커넥터 중 하나의 단부와 정렬되고 상기 제 2 커넥터 중 하나의 단부와 정렬되며, 정렬된 상기 제 1 및 제 2 커넥터 중 적어도 하나와 결합하는 제 3 커넥터를 더 포함하고,
    커플링된 제 1, 제 2 및 제 3 커넥터는 서로 그리고 상기 마이크로전자 소자로부터 상기 피막의 재료에 의하여 분리되는 각각의 컬럼 내에 정렬되며,
    상기 제 1 패키지 단자는 상기 제 3 커넥터를 통하여 대응하는 상기 제 2 패키지 단자와 전기적으로 커플링되는, 마이크로전자 어셈블리.
  11. 제 10 항에 있어서,
    상기 피막은 개개의 제 3 커넥터를 서로 분리하고 절연시키는, 마이크로전자 어셈블리.
  12. 마이크로전자 어셈블리로서,
    반대로 바라보는 제 1 및 제 2 면을 가지는 제 1 지지 요소, 상기 제 1 및 제 2 면 중 하나의 면에 탑재되는 제 1 마이크로전자 소자, 및 상기 제 2 면으로부터 연장되는 복수 개의 전도성 제 1 커넥터를 가지는 제 1 마이크로전자 패키지;
    반대로 바라보는 제 1 및 제 2 면을 가지는 제 2 지지 요소, 상기 제 2 지지 요소의 제 2 면에 탑재되는 마이크로전자 소자, 및 상기 제 2 지지 요소의 제 2 면 위로 돌출하고 상기 제 1 커넥터의 단부에 커플링되는 전도성 제 2 커넥터를 포함하는 제 2 마이크로전자 패키지; 및
    상기 제 1 및 제 2 지지 요소 중 하나의 지지 요소의 제 2 면과 접촉하면서 형성되고, 다른 지지 요소의 제 2 면과 접촉하면서 형성되는 제 2 피막과 접촉하면서 형성되는 피막을 포함하고,
    상기 제 2 지지 요소의 제 1 면에 있는 패키지 단자는, 상기 제 2 커넥터와 정렬되고 커플링되는 상기 제 1 커넥터의 각각의 쌍을 통하여, 상기 제 1 지지 요소의 면에 있는 전도성 소자와 커플링되며,
    상기 제 1 커넥터 및 제 2 커넥터 중 적어도 하나는 전도성 매쓰를 포함하는, 마이크로전자 어셈블리.
  13. 제 12 항에 있어서,
    상기 지지 요소의 제 2 면들 사이의 스탠드오프 높이(standoff height)는 상기 제 1 지지 요소의 제 2 면과 평행한 적어도 하나의 방향에서 상기 제 1 커넥터의 피치 보다 더 큰, 마이크로전자 어셈블리.
  14. 제 12 항에 있어서,
    상기 마이크로전자 소자는 탑재된 상기 지지 요소로부터 이격되게 바라보는 페이스를 가지고, 상기 피막은: 상기 마이크로전자 소자의 페이스 또는 상기 마이크로전자 소자의 페이스 상에 형성된 제 3 피막 중 적어도 하나와 접촉하면서 형성되는, 마이크로전자 어셈블리.
  15. 제 12 항에 있어서,
    각각, 상기 제 1 커넥터 중 하나의 단부와 정렬되고 상기 제 2 커넥터 중 하나의 단부와 정렬되며, 정렬된 상기 제 1 및 제 2 커넥터 중 적어도 하나와 결합하는 제 3 커넥터를 더 포함하고,
    커플링된 제 1, 제 2 및 제 3 커넥터는 각각의 컬럼 내에 정렬되고, 서로 그리고 상기 마이크로전자 소자로부터 상기 피막의 재료에 의하여 분리되며,
    상기 제 1 패키지 단자는 상기 제 3 커넥터를 통하여, 상기 제 1 지지 요소의 전도성 소자와 전기적으로 커플링되는, 마이크로전자 어셈블리.
  16. 제 15 항에 있어서,
    상기 피막은 개개의 제 3 커넥터를 서로 분리하고 절연시키는, 마이크로전자 어셈블리.
  17. 마이크로전자 어셈블리의 제조 방법으로서,
    어셈블리의 밖으로 향하는 제 1 면에 있는 제 1 단자 및 상기 제 1 면과 반대인 상기 어셈블리의 밖으로 향하는 제 2 면에 있는 제 2 단자를 가지는 어셈블리를 형성하도록, 제 1 및 제 2 서브어셈블리를 결합하는 단계로서,
    상기 서브어셈블리 중 적어도 하나는, 상기 서브어셈블리의 안으로 향하는 제 2 면에 탑재되는 적어도 하나의 마이크로전자 소자를 가지고, 상기 마이크로전자 소자는 적어도 하나의 서브어셈블리에 전기적으로 커플링되며, 상기 제 1 서브어셈블리는 제 1 지지 요소를 가지고, 상기 제 2 서브어셈블리는 제 2 지지 요소를 가지며, 상기 제 1 또는 제 2 서브어셈블리 중 적어도 하나는, 상기 지지 요소의 안으로 향하는 제 2 면 위로 다른 지지 요소의 안으로 향하는 제 2 면을 향해 돌출하는 커넥터를 포함하고,
    복수 개의 제 1 단자 각각은 대응하는 제 2 커넥터의 단부와 커플링되는 단부를 가지는 제 1 커넥터의 각각의 쌍을 통하여 각각의 제 2 단자와 전기적으로 커플링되고, 상기 제 2 커넥터는 상기 제 1 커넥터 위로 연장되는, 결합하는 단계; 및
    결합된 제 1 및 제 2 커넥터의 개개의 쌍의 적어도 일부를 다른 것과 분리시키는 피막을 형성하기 위하여, 봉합재(encapsulant)를 상기 제 1 및 제 2 지지 요소 사이의 공간으로 흘려보내는 단계
    를 포함하는, 마이크로전자 어셈블리 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 커넥터 또는 제 2 커넥터 중 적어도 하나는 결합 프로세스 동안 제한되어(constrained) 상기 커넥터의 높이를 유지하는, 마이크로전자 어셈블리 제조 방법.
  19. 제 17 항에 있어서,
    상기 제 1 또는 제 2 서브어셈블리 중 하나는 상기 커넥터의 적어도 일부를 다른 것으로부터 분리시키는 제 2 피막을 포함하고, 상기 피막은 상기 제 2 피막과 접촉하면서 형성되는, 마이크로전자 어셈블리 제조 방법.
  20. 제 17 항에 있어서,
    상기 제 1 커넥터 및 제 2 커넥터는 상기 제 1 및 제 2 지지 요소의 상기 제 2 면 위의 최대 높이에 각각 단부를 가지고,
    상기 제 1 커넥터의 단부는 상기 제 2 커넥터의 단부에 정렬되고 직접적으로 결합되는, 마이크로전자 어셈블리 제조 방법.
  21. 마이크로전자 어셈블리로서,
    반대로 바라보는 제 1 및 제 2 면을 각각 가지는 제 1 및 제 2 지지 요소;
    상기 제 1 및 제 2 지지 요소 중 하나의 지지 요소의 제 2 면에 탑재되는 마이크로전자 소자;
    상기 제 1 지지 요소의 제 2 면 위로 돌출하는 전도성 제 1 커넥터;
    상기 제 2 지지 요소의 제 2 면 위로 돌출하고 상기 제 1 커넥터의 단부에 커플링되는 전도성 제 2 커넥터;
    상기 제 1 커넥터, 또는 제 2 커넥터 중 하나 이상 중 적어도 일부의 부분을 둘러싸는 절연 강화 칼라(dielectric reinforcing collar); 및
    상기 강화 칼라의 면 위에 놓이는 피막으로서, 상기 제 1 또는 제 2 지지 요소의 적어도 하나의의 제 2 면; 또는 다른 지지 요소의 제 2 면과 접촉하면서 형성되는 제 2 피막 중 적어도 하나와 접촉하면서 형성되는, 피막
    을 포함하고,
    상기 마이크로전자 어셈블리는 상기 제 2 지지 요소의 제 1 면에 단자를 가지고, 상기 단자는 각각의 제 2 커넥터와 커플링되는 제 1 커넥터의 쌍을 통해서 상기 제 1 지지 요소 상의 전도성 소자와 전기적으로 커플링되는, 마이크로전자 어셈블리.
  22. 제 21 항에 있어서,
    상기 유전체 강화 칼라는 언더필 재료를 포함하는, 마이크로전자 어셈블리.
  23. 제 21 항에 있어서,
    상기 지지 요소의 제 2 면들 사이의 스탠드오프 높이(standoff height)는 상기 제 1 지지 요소의 제 2 면과 평행한 적어도 하나의 방향에서 상기 제 1 커넥터의 피치 보다 더 큰, 마이크로전자 어셈블리.
  24. 제 21 항에 있어서,
    상기 마이크로전자 소자는 탑재된 상기 지지 요소로부터 이격되게 바라보는 페이스를 가지고, 상기 피막은: 상기 마이크로전자 소자의 페이스 또는 상기 마이크로전자 소자의 페이스 상에 형성된 제 3 피막 중 적어도 하나와 접촉하면서 형성되는, 마이크로전자 어셈블리.
  25. 제 21 항에 있어서,
    상기 마이크로전자 어셈블리는 상기 제 2 피막을 포함하고, 상기 피막은 상기 제 2 피막과 접촉하면서 형성되는, 마이크로전자 어셈블리.
  26. 제 21 항에 있어서,
    상기 마이크로전자 어셈블리는 마이크로전자 패키지이고, 상기 패키지 단자는 제 2 패키지 단자이며, 상기 마이크로전자 패키지는 상기 제 1 지지 요소의 제 1 면에 있는 제 1 패키지 단자를 더 포함하고, 상기 제 1 패키지 단자는 상기 제 2 커넥터와 정렬되고 결합하는 상기 제 1 커넥터의 쌍을 통하여 상기 제 2 지지 요소의 제 1 면에 있는 대응하는 제 2 패키지 단자와 전기적으로 커플링되는, 마이크로전자 어셈블리.
  27. 제 21 항에 있어서,
    상기 제 1 커넥터 및 제 2 커넥터 중 적어도 하나는 전도성 매쓰 및 상기 전도성 매쓰의 일부를 둘러싸는 상기 유전체 강화 칼라를 포함하는, 마이크로전자 어셈블리.
  28. 적층 다중칩 마이크로전자 어셈블리로서,
    제 21 항에 청구된 바와 같은 마이크로전자 어셈블리, 및 상기 마이크로전자 어셈블리의 제 1 지지 요소 위에 놓이는 마이크로전자 패키지를 포함하고,
    상기 마이크로전자 패키지는 상기 마이크로전자 어셈블리의 제 1 패키지 단자와 연결된 단자를 가지는, 마이크로전자 어셈블리.
  29. 제 27 항에 있어서,
    상기 제 1 커넥터 및 제 2 커넥터는 도전성 금속 매쓰이고, 상기 강화 칼라는 상기 제 1 커넥터의 일부를 둘러싸고 상기 제 2 커넥터의 일부를 둘러싸는, 마이크로전자 어셈블리.
  30. 제 21 항에 있어서,
    각각, 상기 제 1 커넥터 중 하나의 단부와 정렬되고 상기 제 2 커넥터 중 하나의 단부와 정렬되며, 정렬된 상기 제 1 및 제 2 커넥터 중 적어도 하나와 결합하는 제 3 커넥터를 더 포함하고,
    커플링된 제 1, 제 2 및 제 3 커넥터는 각각의 컬럼 내에 정렬되고, 서로 그리고 상기 마이크로전자 소자로부터 상기 피막의 재료에 의하여 분리되며,
    상기 패키지 단자는 상기 제 3 커넥터를 통하여, 상기 제 1 지지 요소의 전도성 소자와 전기적으로 커플링되는, 마이크로전자 어셈블리.
  31. 제 30 항에 있어서,
    상기 마이크로전자 어셈블리는 마이크로전자 패키지이고, 상기 패키지 단자는 제 2 패키지 단자이며, 상기 마이크로전자 패키지는 상기 제 1 지지 요소의 제 1 면에 있는 제 1 패키지 단자를 더 포함하고, 상기 제 1 패키지 단자는 상기 제 3 커넥터를 통하여 상기 제 2 커넥터와 정렬되고 전기적으로 커플링되는 상기 제 1 커넥터의 쌍을 통하여, 상기 제 2 지지 요소의 제 1 면에 있는 대응하는 제 2 패키지 단자와 전기적으로 커플링되는, 마이크로전자 어셈블리.
  32. 마이크로전자 어셈블리로서,
    반대로 바라보는 제 1 및 제 2 면을 가지는 제 1 지지 요소, 상기 제 1 및 제 2 면 중 하나의 면에 탑재되는 제 1 마이크로전자 소자, 및 상기 제 2 면으로부터 연장되는 복수 개의 전도성 제 1 커넥터를 가지는 제 1 마이크로전자 패키지;
    반대로 바라보는 제 1 및 제 2 면을 가지는 제 2 지지 요소, 상기 제 2 지지 요소의 제 2 면에 탑재되는 마이크로전자 소자, 및 상기 제 2 지지 요소의 제 2 면 위로 돌출하고 상기 제 1 커넥터의 단부에 커플링되는 전도성 제 2 커넥터를 포함하는 제 2 마이크로전자 패키지;
    상기 제 1 커넥터, 또는 제 2 커넥터 중 하나 이상의 커넥터의 일부를 둘러싸는 절연 강화 칼라; 및
    상기 제 1 및 제 2 지지 요소의 제 2 면들 사이에 있고 상기 강화 칼라와 접촉하는 피막
    을 포함하고,
    상기 제 2 지지 요소의 제 1 면에 있는 패키지 단자는 상기 제 2 커넥터와 정렬되고 커플링되는 상기 제 1 커넥터의 각각의 쌍을 통하여, 상기 제 1 지지 요소의 면에 있는 전도성 소자와 커플링되며,
    상기 제 1 커넥터 및 제 2 커넥터 중 적어도 하나는 전도성 매쓰를 포함하는, 마이크로전자 어셈블리.
  33. 제 32 항에 있어서,
    상기 지지 요소의 제 2 면들 사이의 스탠드오프 높이(standoff height)는 상기 제 1 지지 요소의 제 2 면과 평행한 적어도 하나의 방향에서 상기 제 1 커넥터의 피치 보다 더 큰, 마이크로전자 어셈블리.
  34. 제 32 항에 있어서,
    상기 마이크로전자 소자는 탑재된 상기 지지 요소로부터 이격되게 바라보는 페이스를 가지고, 상기 피막은: 상기 마이크로전자 소자의 페이스 또는 상기 마이크로전자 소자의 페이스 상에 형성된 제 3 피막 중 적어도 하나와 접촉하면서 형성되는, 마이크로전자 어셈블리.
  35. 제 32 항에 있어서,
    각각, 상기 제 1 커넥터 중 하나의 단부와 정렬되고 상기 제 2 커넥터 중 하나의 단부와 정렬되며, 정렬된 상기 제 1 및 제 2 커넥터 중 적어도 하나와 결합하는 제 3 커넥터를 더 포함하고,
    커플링된 제 1, 제 2 및 제 3 커넥터는 각각의 컬럼 내에 정렬되고 서로 그리고 상기 마이크로전자 소자로부터 상기 피막의 재료에 의하여 분리되며,
    상기 제 1 패키지 단자는 상기 제 3 커넥터를 통하여 대응하는 상기 제 2 패키지 단자와 전기적으로 커플링되는, 마이크로전자 어셈블리.
  36. 제 35 항에 있어서,
    상기 피막은 개개의 제 3 커넥터를 서로 분리하고 절연시키는, 마이크로전자 어셈블리.
  37. 마이크로전자 어셈블리의 제조 방법으로서,
    어셈블리의 밖으로 향하는 제 1 면에 있는 제 1 단자 및 상기 제 1 면과 반대인 상기 어셈블리의 밖으로 향하는 제 2 면에 있는 제 2 단자를 가지는 상기 어셈블리를 형성하도록, 제 1 및 제 2 서브어셈블리를 결합하는 단계로서,
    상기 서브어셈블리 중 적어도 하나는, 상기 서브어셈블리의 안으로 향하는 제 2 면에 탑재되는 상기 마이크로전자 소자를 가지고, 상기 마이크로전자 소자는 적어도 하나의 서브어셈블리에 전기적으로 커플링되며, 상기 제 1 서브어셈블리는 제 1 지지 요소를 가지고, 상기 제 2 서브어셈블리는 제 2 지지 요소를 가지며, 상기 제 1 또는 제 2 서브어셈블리 중 적어도 하나는, 상기 지지 요소의 안으로 향하는 제 2 면 위로 다른 지지 요소의 안으로 향하는 제 2 면을 향해 돌출하는 커넥터를 포함하고,
    복수 개의 제 1 단자 각각은 대응하는 제 2 커넥터의 단부와 커플링되는 단부를 가지는 제 1 커넥터의 각각의 쌍을 통하여 각각의 제 2 단자와 전기적으로 커플링되고, 상기 제 2 커넥터는 상기 제 1 커넥터 위로 연장되며, 절연 강화 칼라가 상기 제 1 커넥터 또는 제 2 커넥터 중 적어도 하나의 커넥터의 일부를 둘러싸는, 결합하는 단계; 및
    전기적으로 커플링된 제 1 및 제 2 커넥터의 개개의 쌍의 적어도 일부를 다른 것과 분리시키는 피막을 형성하기 위하여, 봉합재(encapsulant)를 상기 제 1 및 제 2 지지 요소 사이의 공간으로 흘려보내는 단계
    를 포함하는, 마이크로전자 어셈블리 제조 방법.
  38. 제 37 항에 있어서,
    상기 강화 칼라는 상기 제 1 커넥터 또는 제 2 커넥터 중 적어도 하나를 결합 프로세스 동안 제한하여 상기 커넥터의 높이를 유지하는, 마이크로전자 어셈블리 제조 방법.
  39. 제 37 항에 있어서,
    상기 제 1 또는 제 2 서브어셈블리 중 하나는 상기 커넥터를 다른 것으로부터 분리시키는 제 2 피막을 포함하고, 상기 피막은 상기 제 2 피막과 접촉하면서 형성되는, 마이크로전자 어셈블리 제조 방법.
  40. 제 37 항에 있어서,
    상기 제 1 커넥터 및 제 2 커넥터는 상기 제 1 및 제 2 지지 요소의 상기 제 2 면 위의 최대 높이에 각각 단부를 가지고,
    상기 제 1 커넥터의 단부는 상기 제 2 커넥터의 단부에 정렬되고 직접적으로 결합되는, 마이크로전자 어셈블리 제조 방법.
KR1020167003549A 2013-07-15 2014-07-15 피막을 통과하여 연장되는 커넥터에 의하여 커플링되는 적층 단자를 가지는 마이크로전자 어셈블리 KR20160031523A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US13/942,568 2013-07-15
US13/942,602 2013-07-15
US13/942,568 US9023691B2 (en) 2013-07-15 2013-07-15 Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US13/942,602 US9034696B2 (en) 2013-07-15 2013-07-15 Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
PCT/US2014/046661 WO2015009702A1 (en) 2013-07-15 2014-07-15 Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation

Publications (1)

Publication Number Publication Date
KR20160031523A true KR20160031523A (ko) 2016-03-22

Family

ID=51265851

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167003549A KR20160031523A (ko) 2013-07-15 2014-07-15 피막을 통과하여 연장되는 커넥터에 의하여 커플링되는 적층 단자를 가지는 마이크로전자 어셈블리

Country Status (5)

Country Link
JP (1) JP2016529703A (ko)
KR (1) KR20160031523A (ko)
CN (1) CN105556662A (ko)
TW (1) TWI550736B (ko)
WO (1) WO2015009702A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883563B1 (en) * 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
KR101712288B1 (ko) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US20210134690A1 (en) * 2019-11-01 2021-05-06 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and methods of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378297B2 (en) * 2004-07-01 2008-05-27 Interuniversitair Microelektronica Centrum (Imec) Methods of bonding two semiconductor devices
JP2006114604A (ja) * 2004-10-13 2006-04-27 Toshiba Corp 半導体装置及びその組立方法
DE102005051414B3 (de) * 2005-10-25 2007-04-12 Infineon Technologies Ag Halbleiterbauteil mit Verdrahtungssubstrat und Lotkugeln sowie Verfahren zur Herstellung des Halbleiterbauteils
JP4182144B2 (ja) * 2005-12-14 2008-11-19 新光電気工業株式会社 チップ内蔵基板の製造方法
JP4652428B2 (ja) * 2008-04-23 2011-03-16 シャープ株式会社 半導体装置およびその製造方法
JP5340718B2 (ja) * 2008-12-24 2013-11-13 新光電気工業株式会社 電子装置の製造方法
US8198131B2 (en) * 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
US8304296B2 (en) * 2010-06-23 2012-11-06 Stats Chippac Ltd. Semiconductor packaging system with multipart conductive pillars and method of manufacture thereof
US8304900B2 (en) * 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
US8409922B2 (en) * 2010-09-14 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming leadframe interposer over semiconductor die and TSV substrate for vertical electrical interconnect
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
CN202816916U (zh) * 2012-10-10 2013-03-20 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置

Also Published As

Publication number Publication date
TW201517184A (zh) 2015-05-01
JP2016529703A (ja) 2016-09-23
TWI550736B (zh) 2016-09-21
CN105556662A (zh) 2016-05-04
WO2015009702A1 (en) 2015-01-22

Similar Documents

Publication Publication Date Title
US9633979B2 (en) Microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9356006B2 (en) Batch process fabrication of package-on-package microelectronic assemblies
US9034696B2 (en) Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
CN107799499B (zh) 半导体封装结构及其制造方法
US9023691B2 (en) Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US10622291B2 (en) SSI PoP
US20150171058A1 (en) Low cost hybrid high density package
KR20140081858A (ko) 스트레스 완화 구조를 갖는 반도체 기판을 포함하는 패키지 어셈블리
US8951845B2 (en) Methods of fabricating a flip chip package for dram with two underfill materials
US20220304157A1 (en) Method for fabricating assemble substrate
US9601403B2 (en) Electronic package and fabrication method thereof
TWI550736B (zh) 具有藉由延伸穿過囊封體之連接器所耦接的堆疊端子的微電子組件
US9543277B1 (en) Wafer level packages with mechanically decoupled fan-in and fan-out areas
TWI555105B (zh) 具延伸通過密封連接器所耦接之堆疊端子的微電子組件的製造
US20230062468A1 (en) Package structure and manufacturing method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination