TW201517184A - 具有藉由延伸穿過囊封體之連接器所耦接的堆疊端子的微電子組件 - Google Patents

具有藉由延伸穿過囊封體之連接器所耦接的堆疊端子的微電子組件 Download PDF

Info

Publication number
TW201517184A
TW201517184A TW103124236A TW103124236A TW201517184A TW 201517184 A TW201517184 A TW 201517184A TW 103124236 A TW103124236 A TW 103124236A TW 103124236 A TW103124236 A TW 103124236A TW 201517184 A TW201517184 A TW 201517184A
Authority
TW
Taiwan
Prior art keywords
connectors
component
connector
microelectronic
support
Prior art date
Application number
TW103124236A
Other languages
English (en)
Other versions
TWI550736B (zh
Inventor
Ilyas Mohammed
Belgacem Haba
Original Assignee
Invensas Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/942,602 external-priority patent/US9034696B2/en
Priority claimed from US13/942,568 external-priority patent/US9023691B2/en
Application filed by Invensas Corp filed Critical Invensas Corp
Publication of TW201517184A publication Critical patent/TW201517184A/zh
Application granted granted Critical
Publication of TWI550736B publication Critical patent/TWI550736B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種微電子組件(10)或封裝可包含支撐元件(102、104)以及一在該些支撐元件的面對的表面之間的微電子元件(120)。例如是焊料球(161)、金屬柱(181)、柱形凸塊(221)或類似者的連接器(161、162)從該些個別的支撐元件面向內,並且彼此對準及電耦接。一囊封體(150)可以將個別對的耦接的第一及第二連接器彼此分開,囊封該微電子元件,並且可以填入在該些支撐元件之間的空間內。該些第一連接器、第二連接器或是兩者可以在耦接在行中之個別對的該些連接器之前先被部分地囊封(152、952)。

Description

具有藉由延伸穿過囊封體之連接器所耦接的堆疊端子的微電子組件
本發明係有關於微電子元件的封裝,尤其有關於半導體晶片的封裝。
微電子元件一般係包括一種例如是矽或砷化鎵的半導體材料的一薄板,其通常稱為一晶粒或是一半導體晶片。半導體晶片通常是被提供為個別的預先封裝的單元。在某些單元的設計中,該半導體晶片係被安裝到一基板或是晶片載體,其接著被安裝在一例如是印刷電路板的電路面板之上。
主動電路係被製造在該半導體晶片的一第一面(例如,一前表面)中。為了使得電連接至該主動電路變得容易,該晶片係在相同的面上設置有焊墊。該些焊墊通常是以一規則的陣列來加以置放,其不是在該晶粒的邊緣周圍、就是對於許多記憶體元件而言是在該晶粒中心內。該些焊墊一般是由大約0.5微米(μm)厚的一種例如是銅或鋁的導電金屬所做成的。該些焊墊可以包含單層或是多層的金屬。該些焊墊的尺寸將會隨著該裝置類型而變化,但是通常將會在一側上量測到數十到數百微米。
例如是半導體晶片的微電子元件通常需要許多的輸入與輸 出連線至其它電子構件。一半導體晶片或是其它相當的裝置之輸入與輸出的接點一般是以實質覆蓋該晶片的一表面之格子狀的圖案(通常被稱為一"區域陣列")、或是用可以平行且相鄰該晶片的前表面的每個邊緣延伸之細長的列、或是在該前表面的中心來加以設置。半導體晶片通常是以封裝來加以提供的,此係使得該晶片在製造期間以及在該晶片安裝在一例如是電路板或其它電路面板之外部的基板上的期間之處理變得容易。例如,許多半導體晶片是以適合用於表面安裝的封裝來加以提供的。此一般類型的許多封裝已經被提出來用於各種的應用。最普遍的是,此種封裝係包含一通常被稱為"晶片載體"的介電元件,其中端子係被形成為在介電質上的電鍍或蝕刻的金屬結構。這些端子通常是藉由例如是沿著該晶片載體本身延伸之薄的線路的特點並且藉由延伸在該晶片的接點以及該些端子或線路之間的細微的引線或導線來連接至該晶片本身的接點。在一表面安裝操作中,該封裝係被設置到一電路板之上,使得在該封裝上的每個端子係和該電路板上之一對應的接觸墊對準。焊料或是其它接合材料係被設置在該些端子以及該些接觸墊之間。該封裝可以藉由加熱該組件以便於熔化或"回焊(reflow)"該焊料、或者是活化該接合材料而永久地接合在適當的地方。
許多封裝係包含具有直徑通常是約0.1mm到約0.8mm(5到 30密耳(mil))的焊料球的形式之焊料塊(mass),其係附接至該封裝的端子。一種具有從其底表面突出的一陣列的焊料球之封裝通常是被稱為一球格陣列或"BGA"封裝。被稱為平台柵格陣列或"LGA"封裝的其它封裝係藉由焊料所形成的薄層或區域(land)而被固定至該基板。此類型的封裝可以是相當小型 的。通常被稱為"晶片尺寸封裝"的某些封裝係佔用該電路板的一面積是等於或是只有稍微大於被納入在該封裝中的裝置的面積。此有利之處是在於其縮減該組件的整體尺寸,並且允許在該基板上的各種裝置之間使用短的互連線,此於是縮限在裝置之間的信號傳遞時間並且因此使得該組件在高速下的操作變得容易。
封裝後的半導體晶片通常是以"堆疊的"配置來加以提供,其 中一封裝例如是被設置在一電路板上,而另一封裝係被安裝在該第一封裝的頂端之上。這些配置可以容許一些不同的晶片能夠被安裝在一電路板上的單一覆蓋區(footprint)之內,並且可進一步藉由在封裝之間提供短的互連而使得高速的操作變得容易。通常,此互連距離只是稍大於該晶片本身的厚度。為了在一堆疊的晶片封裝之內達成互連,在每個封裝的兩面上提供用於機械及電性連接的結構是必要的(除了最上方的封裝以外)。此已經例如藉由在該晶片被安裝到的基板的兩面上設置接觸墊或區域而被達成,該些墊係藉由導電的貫孔或類似者而穿過該基板來加以連接。堆疊的晶片配置以及互連結構的例子係在美國專利申請公開號2010/0232129中提供,該申請案的揭露內容係被納入在此作為參考。
在晶片的任何實體配置中,尺寸都是一項重要的考量。隨著 可攜式的電子設備的快速發展,對於晶片之更小型的實體配置的需求已經變成更加強烈的。僅為舉例的,通常被稱為"智慧型電話"的裝置係整合一行動電話以及功能強大的資料處理器、記憶體以及輔助裝置的功能,例如是全球定位系統接收器、電子相機以及本地的區域網路連線與高解析度的顯示器及相關的影像處理晶片。此種裝置可以提供例如是完整的網際網路連 線、包含全解析度視訊的娛樂、導航、電子銀行以及更多的功能,其全部都在一口袋大小的裝置中。複雜的可攜式裝置係需要將許多的晶片封入一個小的空間中。再者,該些晶片中的某些個係具有許多輸入與輸出連線,通常被稱為"I/O"。這些I/O必須與其它晶片的I/O互連。該些互連應該是短的並且應該具有低阻抗,以最小化信號傳遞延遲。形成該些互連的構件不應該大幅增加該組件的尺寸。類似的需求也出現在其它應用中,例如在那些用在網際網路的搜尋引擎的資料伺服器中。例如,在複雜的晶片之間提供許多短的低阻抗的互連之結構可以增加該搜尋引擎的頻寬並且降低其功率消耗。
儘管有已經達成的一些進步,但是可以做成進一步的改良以強化具有堆疊端子的微電子封裝結構以及用於製造此種封裝的製程。
根據本發明之一特點,一種微電子組件係被提出,其係包含第一及第二支撐元件,該第一及第二支撐元件的每一個係具有第一及第二相反朝向的表面。一微電子元件可被安裝至該第一及第二支撐元件中之一支撐元件的該第二表面。導電的第一連接器可以突出在該第一支撐元件的該第二表面之上,並且導電的第二連接器可以突出在該第二支撐元件的該第二表面之上,此種第二連接器可耦接至該第一連接器的末端。該組件可進一步包含一接觸該第一及第二支撐元件中之一支撐元件的該第二表面所形成的囊封體,並且其可以接觸下列的至少一個來加以形成:該第一及第二支撐元件的另一支撐元件的該第二表面;或是一接觸該另一支撐元件的該第二表面所形成的第二囊封體。個別對的耦接的第一及第二連接器可以 藉由該囊封體的材料來彼此分開並且與該微電子元件分開。在該第一支撐元件的該第一表面之第一封裝端子可以透過成對的與該些第二連接器對準且連結的該些第一連接器來與在該第二支撐元件的該第一表面之對應的第二封裝端子電耦接。在一例子中,下列的至少一個可包含導電塊:該些第一連接器以及該些第二連接器。
根據一或多個例子,一在該些支撐元件的該些第二表面之間 的間隔(standoff)高度係大於該些第一連接器在至少一平行於該第一支撐元件的該第二表面的方向上的一間距。在另一例子中,該間隔高度可以是等於或大於1.5倍的該間距。
根據一或多個例子,該微電子元件可以具有一背向其被安裝 到的該支撐元件的面,並且該囊封體可以接觸下列的至少一個來加以形成:該微電子元件的該面或是一形成在該微電子元件的該面上的第三囊封體。
根據一或多個例子,該微電子組件可包含該第二囊封體,並 且該囊封體可以接觸該第二囊封體來加以形成。
根據一或多個例子,該微電子組件可包含該第二囊封體,該 第二囊封體可以接觸該微電子元件的該面來加以形成,並且該第二及第三囊封體可以是相同的囊封體。
根據一或多個例子,該些第一連接器以及該些第二連接器可 以具有分別在該第一及第二支撐元件的該第二表面之上的最大的高度處的末端,並且該些第一連接器的該些末端可以對準且連結至該些第二連接器的末端。
根據一或多個例子,該些第一及第二連接器可以實質由焊料 所組成。
根據一或多個例子,該些第一連接器或是該些第二連接器中 的至少一個可包含固體的可濕性非焊料的核心以及至少實質覆蓋該核心的焊料塗層。
根據一或多個例子,該些第一連接器或是該些第二連接器中的至少一個可包含下列的至少一個:柱形凸塊或是固體的實質剛性金屬柱。
根據一或多個例子,該些第一連接器可包含柱形凸塊,並且該些第二連接器可包含柱形凸塊。
根據一或多個例子,該些第一連接器可包含固體的實質剛性金屬柱,並且該些第二連接器可包含固體的實質剛性金屬柱。
根據一或多個例子,該些第一連接器可包含固體的實質剛性金屬柱,並且該些第二連接器可包含固體的實質剛性金屬柱。
根據一或多個例子,一種堆疊的多晶片的微電子組件可包含一覆蓋該微電子組件的該第一支撐元件的微電子封裝,該微電子封裝係具有和該微電子組件的該些第一封裝端子連接的端子。
根據一或多個例子,該些第一連接器可以是導電的金屬塊,並且該些第二連接器可包含固體的實質剛性金屬柱。
根據一或多個例子,該些導電的金屬塊的每一個可以被該囊封體所圍繞。
根據一或多個例子,該些金屬柱的每一個可以被該第三囊封體所圍繞。
根據一或多個例子,該些第二連接器可以是導電的金屬塊, 該些導電的金屬塊的每一個可以被該囊封體所圍繞,並且該些第一連接器可包含固體的實質剛性金屬柱。
根據一或多個例子,該微電子組件可包含第三連接器,該些 第三連接器分別與該些第一連接器中之一的一末端以及該些第二連接器中之一的一末端對準,並且和該些對準的第一及第二連接器中的至少一個連結,其中耦接的第一、第二及第三連接器可以對準在個別的行中,並且該些行可以藉由該囊封體的材料來彼此分開並且與該微電子元件分開,並且該些第一封裝端子可以透過該些第三連接器來與該些對應的第二封裝端子電耦接。
根據一或多個例子,該囊封體可以將個別的第三連接器彼此 分開及隔離。
根據一或多個例子,該微電子組件可包含圍繞下列的至少一 個的連接器的部分或是覆蓋其表面之介電加固環(reinforcing collar):該些第一連接器或是該些第二連接器,其中該囊封體係覆蓋該些加固環。該些介電加固環通常沿著個別的連接器的表面上升,並且可以在相鄰的環之間形成溝槽(trough)。
根據一或多個例子,該些加固環係包括一種底膠填充 (underfill)材料、或是可以由一種底膠填充材料所做成。
根據本發明之一特點,一種微電子組件,其可包含分別具有 第一及第二相反朝向的表面的第一及第二支撐元件,以及一被安裝至該第一及第二支撐元件中之一支撐元件的該第二表面的微電子元件。導電的第 一連接器可以突出在該第一支撐元件的該第二表面之上,並且導電的第二連接器可以突出在該第二支撐元件的該第二表面之上並且可耦接至該些第一連接器的末端。在某些例子中,加固環可以圍繞該些第一連接器、該些第二連接器、或是第一及第二連接器兩者的部分。一囊封體可被形成在該第一及第二支撐元件的該些第二表面之間並且接觸該些加固環。
該囊封體可以囊封該微電子元件以及個別對的耦接的第一 及第二連接器。在該第一支撐元件的該第一表面之第一封裝端子可以透過成對的與該些第二連接器對準且連結的該些第一連接器來和在該第二支撐元件的該第一表面之對應的第二封裝端子電耦接。
根據一或多個例子,該些成對的耦接的第一及第二連接器可 包含實質剛性固體的金屬柱以及電鍍到該些金屬柱的端面上且向上地突出在該端面之上的金屬互連。
根據本發明的另一特點的一種製造一微電子組件之方法可 包含結合第一及第二次組件以形成一組件,該組件係具有在該組件的一第一面向外的表面之第一端子以及在該組件的一與該第一表面相對的第二面向外的表面之第二端子。該些次組件中的至少一個可以具有至少一安裝到其之一面向內的第二表面的微電子元件。該微電子元件可以電耦接至該至少一次組件。該第一次組件可包含一第一支撐元件,並且該第二次組件可包含一第二支撐元件,並且該第一或第二次組件中的至少一個可包含突出在此種支撐元件的該面向內的第二表面之上朝向該另一支撐元件的該面向內的第二表面之連接器。複數個該第一端子的每一個可以透過一個別對的一第一連接器具有一末端與一對應的第二連接器的一末端耦接來與個別的 第二端子電耦接,該第一連接器係延伸在該第二連接器之上。一種囊封材料(encapsulant)可以流入在該第一及第二支撐元件之間的一空間中,以便於形成一將個別對的被連結的第一及第二連接器的至少部分彼此分開的囊封體。
根據一或多個例子,下列的至少一個:該些第一連接器或是 該些第二連接器係在該結合製程期間受到限制,以在該結合製程期間維持此種連接器的一高度。例如,焊料連接器在結合期間有倒塌的傾向。圍繞個別的連接器的一囊封體或是加固環可以在一結合製程期間幫助維持連接器的高度。再者,該囊封體或是加固環可以在結合期間幫助避免例如像是焊料的導電塊之個別的連接器的寬度擴大。
根據一或多個例子,該微電子元件係具有一背對該微電子元 件可被安裝到的該支撐元件的面,並且該囊封體可以接觸下列的至少一個來加以形成:該微電子元件的該面、或是一黏附至該微電子元件的該面之第三囊封體。
根據一或多個例子,該第一或第二次組件中之一可包含一將 其連接器彼此分開的第二囊封體,並且該囊封體可以接觸該第二囊封體來加以形成。
根據一或多個例子,該微電子組件可包含該第二囊封體,該 第二囊封體可以接觸該微電子元件的該面來加以形成,並且該第二及第三囊封體可以是相同的囊封體。
根據一或多個例子,該些第一連接器以及該些第二連接器可 以具有分別在該第一及第二支撐元件的該第二表面之上的最大的高度處的 末端,並且該些第一連接器的該些末端可和該些第二連接器的末端對準且直接連結。
根據一或多個例子,該些第一及第二連接器可以實質由焊料所組成。
根據一或多個例子,該些第一連接器可以是導電的金屬塊,並且該些第二連接器可包含固體的實質剛性金屬柱。
10‧‧‧微電子組件
12‧‧‧外部的構件
14‧‧‧組件
16‧‧‧外部的構件
20‧‧‧微電子元件
21‧‧‧次組件
22‧‧‧第二次組件
101‧‧‧第一表面
102‧‧‧第一支撐元件
103‧‧‧第二表面
104‧‧‧第二支撐元件
105‧‧‧第一表面
106‧‧‧第二表面
115‧‧‧底膠填充
120‧‧‧微電子元件
121‧‧‧凸塊
122‧‧‧正面
124‧‧‧接點
125‧‧‧面
126‧‧‧接點
127‧‧‧邊緣/邊緣表面
128‧‧‧表面
129‧‧‧表面/後表面
130‧‧‧微電子元件
132‧‧‧邊緣表面
141‧‧‧第一封裝端子
142‧‧‧第二封裝端子
142'‧‧‧端子
144‧‧‧導電塊
146‧‧‧連結元件
147‧‧‧接點
148‧‧‧接點
150‧‧‧囊封體
152‧‧‧第二囊封體
153‧‧‧頂端表面
154‧‧‧側表面
155‧‧‧開口
156‧‧‧介電加固環/加固材料
157‧‧‧部分
159‧‧‧溝槽
161‧‧‧第一連接器/焊料球/導電塊
162‧‧‧第二連接器/導電塊
162b‧‧‧第二連接器
163‧‧‧末端
163'‧‧‧末端
164‧‧‧末端
164'‧‧‧末端
165‧‧‧連接器
166‧‧‧導電的元件
169‧‧‧第三連接器
171‧‧‧核心/連接器
172‧‧‧核心/連接器
178‧‧‧第一橫向的方向
179‧‧‧第二橫向的方向
180‧‧‧垂直的方向
181‧‧‧金屬柱/第一連接器/第一柱
182‧‧‧第二連接器/第二柱
183‧‧‧垂直的尺寸
184‧‧‧垂直的尺寸
185‧‧‧寬度
186‧‧‧寬度
191‧‧‧第一連接器
192‧‧‧第二連接器
210‧‧‧微電子封裝
221‧‧‧柱形凸塊/第一連接器
222‧‧‧第二連接器
231‧‧‧導電塊
241‧‧‧第一端子
263‧‧‧末端
264‧‧‧末端
264'‧‧‧末端
266‧‧‧導電的元件
281‧‧‧第一柱
282‧‧‧第二柱
285‧‧‧邊緣表面
291‧‧‧導電塊
302‧‧‧支撐元件
320‧‧‧第二微電子元件
321‧‧‧次組件
352‧‧‧囊封體
381‧‧‧第一連接器
382‧‧‧第二連接器
410‧‧‧微電子封裝
500‧‧‧系統
501‧‧‧殼體
502‧‧‧電路面板
504‧‧‧導體
506‧‧‧結構
508‧‧‧電子構件/半導體晶片
510‧‧‧電子構件/顯示器螢幕
511‧‧‧透鏡
610‧‧‧微電子封裝/組件
650‧‧‧第一囊封體/囊封材料
910‧‧‧微電子封裝/組件
950‧‧‧囊封體/囊封材料
952‧‧‧第二囊封體
953‧‧‧表面
954‧‧‧表面
962‧‧‧第二連接器
982‧‧‧金屬柱
1010‧‧‧微電子封裝
1110‧‧‧組件
1210‧‧‧組件
1250‧‧‧囊封體
1252‧‧‧囊封體/囊封材料
1310‧‧‧組件
1410‧‧‧組件
1510‧‧‧組件
1550‧‧‧第三囊封體
a‧‧‧間距
b‧‧‧間距
H‧‧‧間隔高度
圖1A是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖1B是描繪圖1A的微電子封裝的一個例子之俯視平面圖,該圖係朝向在該微電子封裝之一支撐元件的一表面之複數個端子檢視。
圖2是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖3是描繪根據本發明的一實施例的一微電子組件之截面圖。
圖4A是描繪根據見於圖1A-B中的本發明的實施例的一變化的一微電子封裝之截面圖。
圖4B是描繪圖4A的微電子封裝的一例子之俯視平面圖,其係朝向在該微電子封裝之一支撐元件的一表面之堆疊端子檢視。
圖5是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖6是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖7是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖8是描繪根據本發明的一實施例的一微電子組件之截面圖。
圖9是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖10是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖11是描繪根據本發明的一實施例的在一種製造一微電子封裝之方法中的一階段之截面圖。
圖12是描繪根據本發明的一實施例的在一種製造一微電子封裝之方法中的在圖11的階段後續的一階段之截面圖。
圖13是描繪根據本發明的一實施例的在一種製造一微電子封裝之方法中的在圖12的階段後續的一階段之截面圖。
圖14是描繪根據在圖11中所示的實施例的一變化的在一種製造一微電子封裝之方法中的一階段之截面圖。
圖15是描繪根據本發明的一實施例的在一種製造一微電子封裝之方法中的一階段之截面圖。
圖16是描繪根據本發明的一實施例的在一種製造一微電子封裝之方法中的在圖15的階段後續的一階段之截面圖。
圖17是描繪根據本發明的一實施例的在一種製造一微電子封裝之方法中的在圖16的階段後續的一階段之截面圖。
圖18是描繪根據在圖15中所示的實施例的一變化的在一種製造一微電子封裝之方法中的一階段之截面圖。
圖19是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖20是描繪根據本發明的一實施例的一微電子封裝之截面圖。
圖21係描繪根據本發明的一實施例的在一種製造一微電子組件之方法中的一階段。
圖22係描繪根據在圖21中描繪的方法所形成的一微電子組件。
圖23係描繪在圖21中所描繪的製造方法的一變化。
圖24係描繪見於圖21中的製造一微電子組件之方法的一變化。
圖25係描繪根據在圖24中描繪的方法所形成的一微電子組件。
圖26係描繪根據見於圖11-14中的實施例的一變化的在一種製造一微電子組件之方法中的一階段。
圖27係描繪從在圖26中描繪的方法所形成的一微電子組件。
圖28-29係描繪根據見於圖11-14中的實施例的一變化的在一種製造一微電子組件之方法中的階段。
圖30係描繪根據在圖28-29中描繪的方法所形成的一微電子組件。
圖31是描繪根據本發明的一實施例的一微電子封裝或組件進一步利用在一系統中之截面圖。
於是,本發明在此的實施例可以提供包含微電子元件並且具 有第一端子及第二端子(例如,頂端端子及底部端子)之改良的組件,其中電耦接該頂端端子及底部端子之垂直的互連係提供所期望的間隔高度,同時亦容許該些垂直的互連能夠在平行於該組件中的微電子元件的一面之水平的方向上所期望的間距下緊密地封裝。參照在圖1A-B中所描繪的微電子組件或是微電子封裝,在一例子中,在該些支撐元件的第二表面之間的一間隔高度H係大於該些第一連接器在至少一平行於該第一支撐元件的該第二表面的方向上的一間距"a"。在另一例子中,該間隔高度可以是等於或大於1.5倍的該間距。
如同在圖1A中進一步可見的,該微電子封裝10係包含一 第一支撐元件102以及一第二支撐元件104。每個支撐元件例如可以是一封裝基板,例如一晶片載體或介電元件或結構,其係結合介電質、半導體及導電材料中的兩種或多種,例如是端子、線路、接點及貫孔之導電的結構可被設置在其上。例如,支撐元件的一或兩者可以是一片狀或板狀的介電元件、或是包含一片狀或板狀的介電元件,其係包括無機或有機介電材料中的至少一種,並且其可以包含主要是無機材料、或主要是聚合材料、或是其可以是一包括無機及聚合材料之複合的結構。因此,在非限制下舉例而言,一或兩個支撐元件可包括一介電元件,除了別的材料之外,其係包含例如是聚醯亞胺、聚醯胺、環氧樹脂、熱塑性材料、熱固性材料的聚合材料。或者是,一或兩個支撐元件可包括一介電元件,其係包含一種無機介電材料,例如一種矽氧化物、一種矽氮化物、一種矽碳化物、氮氧化矽、氧化鋁,並且除了別的材料之外,一或兩個支撐元件可包含一種例如是矽、鍺或碳的半導體材料、或是一或多個此種無機材料的一組合。在另一例子中,一或兩個支撐元件可包括一介電元件,其係例如是上述的材料的一或多種聚合材料以及一或多種無機材料的一組合。在特定的例子中,一或兩個支撐元件可以具有玻璃強化的環氧樹脂的一結構,例如通常被稱為"FR-4"或是"BT樹脂"板結構。在另一例子中,一或兩個支撐元件例如可以實質由像是聚醯亞胺的聚合材料所組成。一或兩個支撐元件可包含一或多層的柔性材料,其在某些情形中可以在此種支撐元件的第一表面、第二表面、或是該第一及第二表面兩者露出。該柔性的材料在某些情形中可包括聚醯亞胺、聚醯胺,其通常具有小於2.0十億帕斯卡("GPa")的楊氏模數、或是在某些情形中,該柔性的材料可包含一種具有一顯著較低的,例如遠低於1.0GPa 的楊氏模數之彈性體。
如同圖1A中可見的,每個支撐元件係具有第一及第二相反 朝向的表面。如同在該封裝10中所組裝的,該些支撐元件的第一表面101、105係彼此背對地朝向外,並且該些第二表面103、106彼此面對地朝向內。 一可以是一未被封裝或是封裝後的半導體晶片之微電子元件120係被安裝至該些支撐元件102、104的一或兩者的第二表面。在一特定的實施例中,該微電子元件可以是一半導體晶片,其係在其之一面具有耦接至該晶片的墊之額外的導電的結構。儘管未被展示,在一實施例中,一第二微電子元件可被安裝在該微電子元件120的一背對支撐元件104的表面129之上的一空間中。該第二微電子元件可被設置在表面129以及該第一支撐元件102的表面103之間。
該微電子元件可以電耦接在該第二支撐元件104的一表面 106之導電的元件。如同在此揭露內容中參考一例如是一中介體、微電子元件、電路板、基板、等等之構件所用的,一導電的元件是"在"一構件的一表面的一項陳述係指出當該構件未和任何其它元件被組裝時,該導電的元件是可供利用於接觸從該構件的外部在一垂直於該構件的表面之方向上朝向該構件的表面移動的一理論上的點。因此,在一基板的一表面之一端子或是其它導電的元件可以從此種表面突出;可以是和此種表面齊平的;或者可以是相對於此種表面而凹陷在該基板內的一孔洞或是凹處中。在一例子中,該構件的"表面"可以是介電結構的一表面;然而,在特定的實施例中,該表面可以是其它材料,例如是金屬、或其它導電材料或是半導體材料的一表面。
在圖1A中,平行於該第一支撐元件的第一表面101的方向 在此係被稱為第一及第二橫向的方向178、179或是"水平"或"橫向"的方向,而垂直於該第一表面的方向180在此係被稱為向上或向下的方向,並且在此亦被稱為"垂直"的方向。在此參照的方向是在被參照的結構的參考系(frame of reference)中。因此,這些方向可以位在相對正常或重力參考系的任何方位。一特點係被設置"在一表面之上"比另一特點更高的高度處的一項陳述係表示該一特點是在相同的正交方向上比該另一特點相隔該表面一更大的距離。相反地,一特點係被設置"在一表面之上"比另一特點更小的高度處的一項陳述係表示該一特點是在相同的正交方向上比該另一特點相隔該表面一更小的距離。
因此,在一見於圖1A的例子中,該微電子元件120可以覆 晶連接至在支撐元件104的表面106之接點126。微電子元件120係具有複數個在正面122之接點124,該正面122係朝向第二支撐元件104的第二表面106,該些接點124係面對該第二支撐元件之對應的接點126,並且透過可包含接合金屬的凸塊121來和該些接點126連結、或是其可包含其它類型的接合元件,例如尤其是微型柱、柱。該些接點可以在該正面122用一或多個延伸在一第一方向上的列、用一或多個在一與該第一方向交叉的第二方向上延伸的行、或是以一或多個列以及一或多個行兩者來加以配置。此種接點可被設置在方向178、179上的任意位置處、或是可被設置在一或多個列中、一或多個行中、或是在相鄰該微電子元件的一或多個邊緣127之一或多個列以及一或多個行中。在一特定的例子中,該些接點124可以用一具有兩個或多個列的接點並且具有兩個或多個行的接點的區域陣列來加 以散佈在橫跨該微電子元件的正面的至少一部分。一底膠填充115可被設置以圍繞該些例如是凸塊121的連接之個別的連接,其在某些情形中可以機械式加固該些連接。
或者是,其並非覆晶的連接,該些接點124可被配置在一或 多個列的接點及/或一或多個行的接點內的位置,其係與一延伸在該支撐元件104的第一及第二表面105、106之間的孔或"接合窗口"(未顯示)對準。在此種情形中,該微電子元件的接點124可以透過連結至該些接點124的引線來與在該第二支撐元件104的第一表面105之例如是端子142、142'的端子耦接。在一特定的例子中,該些引線可以是例如引線接合的導線引線(未顯示),其係延伸穿過該孔並且連結至該些接點124以及在該第一表面105之對應的接點(未顯示)。在另一例子中,該些引線可以是分別包含一延伸作為一沿著該第一或第二表面105、106的線路之第一部分以及一與該第一部分為一體的從該線路延伸到該孔的區域內並且連結至該接點之第二部分的引線。
在又一例子中,儘管未被展示,該微電子元件的一後表面 129可以背向接合至該第二支撐元件的第二表面106,並且該微電子元件的正面122可以變成是背對支撐元件104的第一表面106,其中該微電子元件的接點124係背對該第二表面106。在此種例子中,該些接點124可以透過導電的結構來與在該第二支撐元件的第二表面106之對應的接點電耦接,該導電的結構係延伸在該正面122之上並且延伸超過該微電子元件的邊緣127。
如同圖1A中進一步可見的,該微電子封裝10可包含一單 石囊封體150,該單石囊封體150係接觸該第一及第二支撐元件的一支撐元件的該第二表面103或106來加以形成,並且其係接觸下列的至少一個來加以形成:該第一及第二支撐元件的另一支撐元件的第二表面、以及一接觸該另一支撐元件的第二表面所形成之第二囊封體。該囊封體150可以接觸該第一及第二支撐元件102、104的每一個的第二表面103、106來加以形成。
如同圖1A中進一步可見的,微電子封裝10係包含成對的 導電的第一連接器161以及導電的第二連接器162,該些導電的第一連接器161係突出在該第一支撐元件102的第二表面103之上,其係與突出在該第二支撐元件104的第二表面106之上的對應的導電的第二連接器162對準並且機械式及電性地耦接。在該第一支撐元件102的第一表面101之第一封裝端子141係透過個別對的第一連接器161對準並且例如是連結的電耦接該些第二連接器162,來與在該第二支撐元件104的第一表面105之對應的第二封裝端子142電耦接。
如同圖1A中進一步可見的,下列的至少一個:該些第一連 接器以及該些第二連接器係包含導電塊,例如是具有一種例如錫、銦的接合金屬、焊料或是一種共晶材料、或是一種具有金屬微粒內嵌在一聚合材料中之導電的基質材料的塊。在特定的實施例中,該些第一連接器、第二連接器、或是兩者可以實質由焊料所組成。在圖1描繪的特定實施例中,該些第一連接器以及第二連接器可以分別包含一種接合金屬。在一特定的例子中,該些第一及第二連接器的一或兩者可包含一例如是核心171或核心172之固體的核心,一種接合金屬可被設置在該核心之上。此種固體的核心171、172可被利用以使得在該第一及第二支撐元件102、104的第二表 面103、106之間的一預設的間隔變得容易、或是維持一預設的間隔。固體的核心可以是導電的、半導的、或是介電的材料、或是一或多個此種材料的一組合。在一特定的例子中,該些固體的核心可以是由非焊料的材料所做成,其係可藉由焊料加濕並且可以被塗覆焊料。在一例子中,一固體的核心可以實質由銅或是其它具有一熔點高於該些第一及第二連接器被彼此連結所在的一接合溫度的導電材料所組成,即如同將會在以下加以描述者。
在一特定的實施例中,該些固體的核心可包括一具有一熔點 高於該接合溫度的焊料、或是實質由一具有一熔點高於該接合溫度的焊料所組成,並且因此可具有比一塗覆該固體的核心之焊料的熔點高的一熔點。在另一例子中,一固體的核心可以實質由玻璃、陶瓷或是半導體材料所組成。具有固體的核心171之第一連接器可以對準及連結並不具有固體的核心之第二連接器。相反地,具有固體的核心172之第二連接器可以對準及連結並不具有固體的核心之第一連接器。在另一實施例中,儘管未被展示,具有固體的核心之第一連接器可以對準及連結具有固體的核心之第二連接器。
在此提供的各種例子中,可看出的是該些第一連接器以及該 些第二連接器分別可以具有末端163、164,該些末端163、164係藉由其在該第一及第二支撐元件的第二表面之上的最大高度所界定,並且該些第一連接器的末端163可以和該些第二連接器的末端164對準及連結。如同圖1A中進一步可見的,在一例子中,在第一支撐元件102的第一表面之第一端子之間的一間距"a"可以是和在該第二支撐元件104的第一表面之第二端子142之間的一間距"a"相同的。
參照圖2,在一微電子封裝210的另一例子中,該些第一連 接器181、第二連接器182或是兩者可包括實質剛性固體的金屬柱,其係突出在個別的支撐元件的第二表面之上。在一例子中,該些柱可以實質由銅所組成。通常,該些柱係在該微電子組件的一厚度的一垂直的方向180上具有垂直的尺寸183、184。該些垂直的尺寸範圍通常在50到500微米之間。 每個柱之垂直的尺寸通常是大於此種柱在一平行於該柱從其延伸的第一構件或第二構件的一平面之第二方向178上之個別的寬度185或186的一半。 在一特定的實施例中,該些柱可以透過一包含蝕刻以從一金屬層移除材料的製程來加以形成,此可以使得製造一具有第一柱181的末端163'是具有一高度的共平面性之封裝變得容易。同樣地,此種製程可以使得製造一具有第二柱182的末端164'是具有一高度的共平面性之封裝變得容易。典型的蝕刻製程係傾向形成在形狀上是截頭錐的柱,因為該材料移除係在垂直的方向180以及橫向的方向178、179上進行。然而,某些減去性(subtractive)製程可以降低在該橫向的方向上的材料移除程度,使得以此種方式形成的柱可以具有更為圓柱形的形狀。在又一例子中,該些柱可以藉由電鍍一金屬到一例如是光罩之臨時的層的開口中,並且接著移除該臨時的層來加以形成。實心或中空的金屬柱可以產生自此種電鍍製程。
該些金屬柱將被連結的另一支撐元件之個別的第一或第二 連接器191、192可包括導電塊,例如一像是焊料、錫、銦的接合金屬或是一共晶材料。在一例子中,該些第一連接器221、第二連接器222或是兩者可包括突出在該個別的支撐元件的第二表面之上的柱形凸塊。在特定的例子中,該柱形凸塊可以是具有金、銅、或是可以實質由銅所組成。在一例 子中,一具有一種例如是鈀、鈦、鎢、鉭、鈷、鎳的金屬、或是例如此種金屬中的一或多種的一化合物之導電的金屬化合物之電鍍的塗層或阻障層可以存在於該柱形凸塊與其被耦接至的導電塊231之介面的表面處。在圖2以及在此的許多其它圖中,封裝210的端子以及其它元件可以從該展示的特定視圖被省略,儘管它們仍然可能存在。
圖3係描繪該微電子封裝10的一組件14,其中一外部的構 件12係堆疊在該封裝10之上並且與其第一端子141電耦接。例如,該外部的構件12可以使得接點148透過具有一例如是錫、銦、焊料、共晶金屬成分、等等的接合金屬的導電塊144而被連結至該些第一端子141。在一例子中,該外部的構件12可以是一其上具有線路及接點的電路面板,並且其中可具有額外的構件、或是耦接至其的額外的構件。在某些進一步的例子中,該外部的構件可以是一封裝或是未被封裝的微電子元件。例如,構件12可以是一微電子封裝,其係包括一具有一組和該些端子141連結的接點148之第二微電子元件320。
如同進一步在圖3中所示的,該微電子封裝10可以具有附 接至該第二端子142之導電的連結元件146,例如具有一像是焊料、錫、銦的接合金屬或共晶材料或是其它此種材料的塊,該些連結元件146是用於連結該微電子封裝10至一外部的構件16的接點147。該外部的構件16在某些情形中可以是一其上具有線路及接點的電路面板,並且其中可具有額外的構件、或是耦接至其的額外的構件。在某些進一步的例子中,該外部的構件可以是一封裝或是未被封裝的微電子元件。
圖4A-B係描繪根據以上相關圖1A-B所述者的一變化之一 微電子封裝410,其中該些第一端子141在第二方向178上的間距"b"可以是不同於該些第二端子在該第二方向上的間距"a"。該些第一端子141的間距亦可以是不同於該些第二端子在一平行於該第一表面101並且與該第一及第二方向為橫向的第三方向179上的間距。因此,如圖所示,該些第一端子的間距可以在該第二方向、或是該第三方向、或是兩者上大於該些第二端子的間距。或者是,該些第一端子的間距可以在該第二方向、或是該第三方向、或是兩者上小於該些第二端子的間距。在此提出的實施例的任一個或是全部中,在該些第一端子以及第二端子的間距之間的關係可以是如在此相關以上的圖1A-B所述的、或是如在此相關圖4A及4B所述的。
圖5係描繪見於圖1A-B中的微電子封裝的一變化,其中第 一及第二連接器係被展示為具有實質剛性固體的金屬第一柱281以及第二柱282的形式,每一個柱可具有一如上相關圖2所述的結構。然而,在此例子中,該些第一柱281的末端263係和該些第二柱282之對應的末端264對準及連結。在所展示的例子中,接觸該些柱的末端及邊緣表面285的導電塊291可以連結每一對第一柱及第二柱。然而,在特定的例子中,該些末端281、282可以透過金屬到金屬的連結或是擴散接合而被連結一起,而不需要使用焊料。
在圖5所示的另一例子中,突出在該第二支撐元件104的第 二表面之上的例如是第二連接器382的連接器可以是具有實質剛性固體的金屬柱的形式,並且該些第一連接器381可以藉由沉積一金屬以接觸該些第二連接器382的末端264',例如藉由電鍍一金屬以接觸該些末端表面264'來加以形成。在一例子中,第一端子241可藉由一同時形成該些第一連接 器381以及該些第一端子的一金屬層之電鍍製程來加以形成。
圖6係描繪根據以上相關圖1A-B或是圖4A-B所展示及敘 述的實施例的一變化的一微電子封裝610,其中該微電子封裝係包含第一及第二囊封體650、152。在一例子中,例如是連接器161或連接器171的第一連接器可以部分被囊封在第二囊封體152之內,其中該些第一連接器的末端163係連結例如是連接器162或連接器172之對應的第二連接器的末端164,以便於在該第一及第二支撐元件之間提供導電的路徑。在此例中,單石囊封體650可以在該些第一連接器和該些第二連接器連結之後被形成,使得該單石囊封體係接觸該微電子元件120的背對該微電子元件被安裝到的支撐元件104的一面125來加以形成。在一例子中,該單石囊封體650可接觸該第二囊封體152來加以形成,使得所產生的封裝係變成具有一結構上強健的囊封體之一體的封裝,其係整合該第二囊封體152以及該單石囊封體650,該單石囊封體650係形成在原本的第二囊封體的頂端及側表面153、154上以及在該第一及第二支撐元件102、104的第二表面103、106上。 該封裝610可具有其中該單石囊封體650接觸該第二囊封體152的表面153、154並且在此種表面上形成之內部的介面。
如同進一步在圖7中可見的,在圖6所示的實施例的一變化中,該些第一連接器可以是連結至第二連接器的實質剛性固體的金屬柱181。在一例子中,該些第二連接器可以是如上所述的導電塊162。
圖8係描繪可見於圖6中的微電子封裝610的一組件和另一構件12連結,以形成一微電子組件是類似於以上相關於圖3所述的微電子組件。
圖9係描繪另一變化,其中該第二囊封體952係被形成以使 得其係部分地囊封該些第二連接器962,而不是部分地囊封該些第一連接器。在此變化中,該單石囊封體950可以接觸該第二囊封體的頂端及側表面953、954並且接觸該微電子元件120的面125來加以形成。囊封體950可以接觸該第一及第二支撐元件的第二表面103、106來加以形成。
圖10係描繪根據另一變化的一微電子封裝1010,其中並不 是如同見於圖9中的導電塊或是塗覆焊料的固體的核心,該些第二連接器可以是實質剛性固體的金屬柱982,並且可以和例如是導電塊161的第一連接器連結。在該封裝1010的另一變化(未顯示)中,該些第一連接器可以是實質剛性固體的金屬柱,並且該些第二連接器可以是導電塊。
圖11-13係描繪在一種形成根據圖6中可見的實施例的一微 電子封裝610之方法中的階段。因此,如同在圖11中所繪,一包含一第一支撐元件102的次組件21可被形成為具有突出在其第二表面103之上的第一連接器161以及一圍繞個別的第一連接器161並且將該些第一連接器彼此隔絕的囊封體152。在一例子中,該囊封體152可以具有一方形或矩形框架的形式,其在所展示的視圖中的一方向178上具有寬度,其中一在該框架中的中央開口的尺寸係被製作以容納該微電子元件120。該些第一連接器161的末端163係在該囊封體152的一表面153露出,並且可以在朝向該第二支撐元件104的方向180上突出在該表面153之上、或是可以和該表面153齊平的、或是可以在一朝向該第一支撐元件的表面103的方向上凹陷到該表面153之下。
在一例子中,次組件21可藉由形成該第一支撐元件102以 及突出在該第一支撐元件102的第二表面103之上的第一連接器161之一結構來加以形成。第一連接器161可以是導電塊、或者可以是如同相關在以上的其它實施例所敘述的其它第一連接器。一囊封體接著可以被模製到該結構之上,其例如是藉由注入一種囊封材料到一用於其的模具中,同時該模具的一板係抵靠該些第一連接器161的末端163,使得末端163可以保持未被該囊封材料覆蓋、或是未完全被該囊封材料覆蓋的。後續的溢料去除(deflashing)可被用來進一步露出該些模製的第一連接器的末端。在一例子中,該模具板可包含尺寸被製作成在接近該些第一連接器的末端163之處容納該些第一連接器的末端部分之模具框(chase),使得該囊封材料流動到該些第一連接器的末端部分周圍,並且該所產生的次組件21的第一連接器的末端163係延伸在該模製的囊封體的表面153之上。類似地,該模具板在與該些第一連接器對準的位置處可包含突出部,使得在所產生的次組件21中的第一連接器係變成凹陷在該模製的囊封體的表面153之下。
該囊封體152可包含一聚合材料、或是實質由一聚合材料所 組成。該囊封體可被製成的材料的例子是一灌封(potting)化合物、環氧樹脂、液晶聚合物、熱塑性塑膠、以及熱固性聚合物。在一特定的例子中,該囊封體可包含一種聚合基質以及在該聚合基質內之載有微粒的材料,其例如是藉由模製或者是沉積一種具有該載有微粒的材料於其中之未固化的聚合材料到該第一支撐元件102的第二表面103之上來加以形成。在一例子中,該載有微粒的材料可選配地具有一低的熱膨脹係數("CTE"),使得該所產生的囊封體152可具有一低於攝氏每度10個百萬分率(在以下稱為"ppm/℃")的CTE。在一例子中,該囊封體可包含一種填充物材料,例如尤其是玻璃 或陶瓷介電填充物或是半導體填充物。
如同圖12中可見的,該次組件21接著可被移動到定位,以 用於和附接至一第二次組件22的第二支撐元件104之對應的第二連接器162接合。例如,如同在圖12中所繪,該些第一及第二連接器可以彼此對準,並且該第一及第二支撐元件可被帶領到足以讓一內含在該些第一連接器以及第二連接器中的至少一種中的接合金屬能夠流動並且在該些第一連接器以及第二連接器之間形成接合點的狀況。例如,在一其中該些第一連接器、第二連接器或是兩者的一溫度係被升高到該接合金屬將會流動所在的一溫度的期間之前或是之中,該些第一連接器可以被帶領到與對準的第二連接器接觸。
如同進一步在圖13中可見的,一種囊封材料650可被施加 以覆蓋該些連結的第一及第二連接器161、162,其例如是藉由模製一種例如是可流動的包覆成型(overmold)材料之囊封材料到該第一支撐元件102的第二表面103之上,並且填入在該第一及第二支撐元件102、104之間的空間以及在微電子元件及支撐元件102與該微電子元件相鄰的表面103之間的空間內。
以此種方式,如同在圖13中所示,一種組件或封裝610係被形成,例如是以上進一步相關圖6所述者。
參照圖14,在以上相關圖11-13所述的方法的一變化中,第二連接器162可以和該些第一連接器161在該第二囊封體的表面153露出之末端163連結。接著,該些第二連接器162可以和在該第二支撐元件的第二表面106之例如是墊、柱或是其它導電的連接器之導電的元件166連結,以 形成一例如是圖12中可見的組件、或是與其類似的組件。接著,該囊封材料650可被施加至該組件,以形成一如同圖13中可見而且如同以上進一步相關圖6所述的組件610。
儘管未被明確地展示在該些圖中,但是以上相關圖11-14所 述的方法都可以在無限制下,被利用於以上相關圖1A-B、2、4A-B、5、6及7所描述的第一連接器及第二連接器的類型中之任一種。有關在此的微電子封裝及組件中之任一種或是全部,該些形成囊封體中的一或多個、或是用於形成該些第一連接器及/或第二連接器以及端子中的任一種或是全部的製程可以是如同在美國申請案11/166,982(Tessera 3.0-358 CIP);11/717,587(Tessera 3.0-358 CIP CIP);11/666,975(Tessera 3.3-431);11/318,404(Tessera 3.0-484);12/838,974(Tessera 3.0-607);12/839,038(Tessera 3.0-608);12/832,376(Tessera 3.0-609)以及09/685,799(TIPI 3.0-201)中進一步所展示及敘述者,該些申請案的揭露內容係被納入在此作為參考。
圖15-17係描繪在一種形成根據圖9中可見的實施例之一微 電子封裝910的方法中的階段。在此變化中,如同圖16中可見的,在該些第二連接器162和個別的第一連接器161連結以形成一組件之前,在該第二支撐元件103上的第二連接器162係部分被囊封在第二囊封體952之內。之後,一囊封體950可被施加以形成一如同圖17中可見並且如上相關圖9所述之組件910,其中囊封體950可以接觸該第二囊封體952的表面953、954以及該第一及第二支撐元件102、104的第二表面103、106。
圖18係描繪以上相關圖15-17所述的方法的一變化,其中 連接器165可以和該些第二連接器162在該第二囊封材料的表面953露出之 末端164連結。接著,該些連接器165可以和在該第一支撐元件102的第二表面103之例如是墊、柱或是其它導電的連接器之導電的元件266連結,以形成一例如是見於圖16中的組件或是與其類似的組件。接著,一種囊封材料950可被施加至該組件以形成一如同圖17中可見並且如上相關圖9所述之組件910。
圖19係描繪根據一例子的一組件1110,其中第一支撐元件 102係包含一延伸在其第一及第二表面101、103之間的開口155。在一例子中,開口可被利用作為一埠,一種囊封材料可以在製造該組件1110時透過該埠而被供應到一在該第一及第二支撐元件之間的內部空間中。
圖20係描繪根據以上相關圖9及17所敘述的實施例的一變 化之一組件1210,其中囊封體1252係包含一覆蓋該微電子元件120的額外的部分。在所展示的例子中,囊封材料1252係被形成為一部分地囊封第二連接器162並且延伸到該微電子元件的一主要的表面129以及邊緣表面127之上的單石區域。當該微電子元件是面朝上的被安裝在第二支撐元件104上時,主要的表面129可以是一如上相關圖1A所述的正面。或者是,當該微電子元件是面朝向該第二支撐元件104時,主要的表面128可以是該微電子元件120的一和該正面相對的背面。在此例子中,囊封體1250可接觸該囊封體1252來加以形成,並且可以覆蓋或是接觸第一支撐元件102的第二表面103。
圖21-22係描繪根據以上相關圖11-13所述的方法的一變化 之製程。如同在圖21中所示,次組件321本身可以是一微電子封裝,其中一微電子元件130係以類似如上相關圖1A所述的在微電子元件20及支撐 元件104之間的耦接之方式具有電耦接至其之一支撐元件302的接點。在某些例子中,一囊封體352可覆蓋該微電子元件130的邊緣表面132,並且在某些情形中可以覆蓋該微電子元件的背對次組件321的支撐元件302之一主要的表面134。
參照圖22,接著次組件321的連接器161可以對準並且連結 該第二次組件22的對應的連接器162,並且一囊封體650可被形成在微電子元件120及次組件321之間的空間中,以形成一多層級的堆疊且電耦接的組件1310,該組件1310係包含該微電子元件120、130、其耦接至的支撐元件302、104,使得微電子元件120、130可以透過該支撐元件104、302以及該些第一及第二連接器161、162來彼此電耦接。例如是以上相關圖3所述的焊料球之連結元件146通常是在形成囊封體650之後可被施加至支撐元件104的端子142。
圖23係描繪類似在圖14中所示者的一變化,其中組裝該第 一及第二次組件的製程是在第二連接器162已經附接至第一連接器的末端163下加以實行。
圖24係描繪在類似以上在圖15-17中所示者的一變化中, 該組裝製程可以在一其中囊封體952部分地覆蓋第二連接器162並且其中第一連接器161係和該些第二連接器162在該囊封體952的表面953露出的末端164連結之狀態中加以實行。圖25係描繪以此種方式形成的一產生的組件1410。
圖26-27係描繪另一種變化,其中在個別的次組件中之第一 連接器161以及第二連接器162都可以如上相關在圖11-13及15-17中所示 的方法所論述地被部分囊封。然而,在此例中,可以是具有例如上述的導電塊的形式之第三連接器169可以如圖所示地附接及電耦接該些第一連接器的末端163。如同進一步在圖27中所示,該些第三連接器169可以對準且連結該些第二連接器162,並且該所產生的組件1510接著可以被囊封在一第三囊封體1550中,該第三囊封體1550係填充在個別的第三連接器169之間的空間而且填充在微電子元件120及支撐元件302之間的空間。如上所述,該組件1510亦可被形成有附接至支撐元件104的連結元件146,以用於進一步和一外部的構件之對應的接點連接。
圖28-30係描繪根據上述的方法的另一變化之製程。在此例 子中,在第一連接器上、或是在第二連接器上、或是在兩者上之部分的囊封體可被省略。反而,如同在圖28中所示,一介電加固環156可以存在於個別的第一連接器161、第二連接器162或是兩者周圍。如同圖28中可見的,該些加固環156係包含覆蓋個別的連接器的外表面,例如是導電塊之大致球狀的表面、或是相鄰的柱或其它連接器的壁之部分157,並且該些加固環在相鄰的加固環交界處可以形成溝槽159。該些加固環可藉由流動一種材料到該支撐元件102的一表面103之上,其接著可流動至在第一連接器161被附接所在的表面103上之位置來加以形成。例如,一種介電加固材料可以用一種液體來加以分配,該液體係流動到圍繞該些第一連接器之個別的第一連接器的區域。在某些例子中,一種真空施加、輥塗、噴塗、分配或是網版製程可以利用一液體材料而被使用在形成該些加固環中之一部分或是全部中。該介電加固材料可以毛細作用向上(wick up)到該些連接器周圍,以便於支撐該些連接器的外部表面,同時讓其末端163露出,並且避 免或是實質避免藉此加固的連接器在此種連接器和其它連接器連結以形成在此所述的組件或封裝時倒塌。在某些情形中,一溢料去除程序可被採用以移除覆蓋末端163的相當小量的加固材料。如同進一步在圖28中可見的,此種加固材料156也可以存在於第二連接器162之處及周圍。或者是,如同在第二連接器162b的情形中可見的,該加固層可被省略。在一例子中,該加固材料可以是一種例如是具有一載有微粒的介電材料的底膠填充材料之環氧樹脂材料、或是包含該環氧樹脂材料,其例如是通常被分配到在一例如是半導體晶片的微電子元件的一具有接點的面以及該晶片被覆晶附接並且電性互連到的一基板的一表面之間的一介面。在某些情形中,該些加固環可以降低被施加到其上的次組件的CTE。
如同進一步在圖29中所示,具有其中的末端被露出的第一及第二連接器的次組件可以用一種類似於上述的方式被連結在一起。
之後,如同圖30中可見的,該些被連結的次組件可以利用一囊封體150填充在該些次組件之間的空間中並且進一步加固在第一及第二連接器之間的接合點而被機械式加固。如同圖30中可見的,該些被連結的第一及第二連接器161、162可以用一種類似於針對先前的實施例所描述的方式來在該第一及第二支撐元件之間提供增大的高度以及增大的寬高比之連接。
在圖28-30中所示的實施例的一變化中,加強(stiffening)層可以只覆蓋該些第二連接器的壁、或是可以只覆蓋該些第二連接器中的某些個的壁。該些第一連接器、第二連接器、或是該些第一及第二連接器兩者可以是導電塊、或者可以是在先前展示及論述的連接器類型中的任一種。
在進一步變化中,一例如是在以上圖21中展示及敘述的封 裝321之微電子封裝可以被圖28中包含支撐元件102的次組件所取代,並且此種次組件可以和另一微電子封裝連結以形成一類似於在圖29中所描繪的組件。
在其它變化(未顯示)中,在圖11-14、15-18或21-30中所描 繪的組裝製程中的任一種都可以在具有如同其中所敘述的微電子元件或支撐元件之次組件中的一或兩者是被不同的結構所替換的一狀態中加以實行。明確地說,該些次組件中的一或兩者可以是、或者可包含一具有微電子元件以及在此種次組件的每個層級耦接至個別的微電子元件的支撐元件之多層級的堆疊且電性互連的組件。
以上論述的結構係提供非凡的三維互連功能。這些功能可被 利用於任何類型的晶片。僅舉例而言,以下晶片的組合可以內含在如上所論述的結構中:(i)一處理器以及使用於該處理器的記憶體;(ii)複數個相同類型的記憶體晶片;(iii)複數個各式各樣類型的記憶體晶片,例如DRAM及SRAM;(iv)一影像感測器以及一被用來處理來自該感測器的影像之影像處理器;(v)一特殊應用的積體電路("ASIC")及記憶體。以上論述的結構可被利用在各式各樣的電子系統的建構中。例如,根據本發明的另一實施例的一種系統500係包含一如上所述的結構506結合其它的電子構件508及510。 在該描繪的例子中,構件508是一半導體晶片,而構件510是一顯示器螢幕,但是任何其它的構件都可被利用。當然,為了清楚描繪起見,儘管在圖31中只有兩個額外的構件被描繪,但是該系統可以包含任意數目的此種構件。例如,如上所述的結構506可以是一如上所論述的微電子封裝、或者 可以是一微電子組件,例如以上相關圖3或圖8所論述者。結構506以及構件508及510係被安裝在一概要以虛線描繪的共同的殼體501中,並且根據需要的彼此電性互連以形成所要的電路。在展示的範例系統中,該系統係包含一例如是撓性的印刷電路板之電路面板502,並且該電路面板係包含許多的導體504(其中只有一個被描繪在圖21中),該些導體504係將該些構件彼此相互連接。然而,此僅僅是範例的;任何用於達成電連接之適當的結構都可被利用。該殼體501係被描繪為一例如可用在一行動電話或個人數位助理中的類型之可攜式殼體,並且螢幕510係在該殼體的表面露出。在結構506係包含一例如是成像晶片的光敏元件的情形中,一透鏡511或是其它光學元件亦可被設置用於將光指定路由至該結構。同樣地,在圖21中所示之簡化的系統僅僅是範例的;其它系統,包含通常被視為固定的結構之系統,例如桌上型電腦、路由器與類似者,都可以利用以上論述的結構來加以做成。
由於以上論述的特點的這些及其它變化與組合都可在不脫離本發明下被利用,因此該些較佳實施例之先前的說明應該被視為舉例,而不是限制藉由該申請專利範圍所界定的本發明。
10‧‧‧微電子組件
101‧‧‧第一表面
102‧‧‧第一支撐元件
103‧‧‧第二表面
104‧‧‧第二支撐元件
105‧‧‧第一表面
106‧‧‧第二表面
115‧‧‧底膠填充
120‧‧‧微電子元件
121‧‧‧凸塊
122‧‧‧正面
124‧‧‧接點
125‧‧‧面
126‧‧‧接點
127‧‧‧邊緣/邊緣表面
129‧‧‧表面/後表面
141‧‧‧第一封裝端子
142‧‧‧第二封裝端子
142'‧‧‧端子
150‧‧‧囊封體
161‧‧‧第一連接器/焊料球/導電塊
162‧‧‧第二連接器/導電塊
163‧‧‧末端
164‧‧‧末端
171‧‧‧核心/連接器
172‧‧‧核心/連接器
178‧‧‧第一橫向的方向
179‧‧‧第二橫向的方向
180‧‧‧垂直的方向
a‧‧‧間距
H‧‧‧間隔高度

Claims (12)

  1. 一種微電子組件,其係包括:分別具有第一及第二相反朝向的表面的第一及第二支撐元件;一被安裝至該第一及第二支撐元件中之一支撐元件的該第二表面的微電子元件;突出在該第一支撐元件的該第二表面之上的導電的第一連接器;突出在該第二支撐元件的該第二表面之上並且耦接至該些第一連接器的末端之導電的第二連接器;以及一接觸該第一及第二支撐元件中之一支撐元件的該第二表面所形成的囊封體,並且其係接觸下列的至少一個來加以形成:該第一及第二支撐元件的另一支撐元件的該第二表面;或是一接觸該另一支撐元件的該第二表面所形成的第二囊封體,其中在該第一支撐元件的該第一表面之第一封裝端子係透過成對的與該些第二連接器對準且連結的該些第一連接器來和在該第二支撐元件的該第一表面之對應的第二封裝端子電耦接,以及下列的至少一個:該些第一連接器以及第二連接器係包含導電塊。
  2. 如申請專利範圍第1項之微電子組件,其中一在該些支撐元件的該些第二表面之間的間隔高度係大於該些第一連接器在至少一平行於該第一支撐元件的該第二表面的方向上的一間距。
  3. 一種微電子組件,其係包括:一第一微電子封裝,其係具有一具有第一及第二相反朝向的表面之第一支撐元件、一安裝到該第一及第二表面的一表面之第一微電子元件、以 及複數個從該第二表面延伸離開的導電的第一連接器;一第二微電子封裝,其係包含一具有第一及第二相反朝向的表面之第二支撐元件、一安裝到該第二支撐元件的該第二表面之微電子元件、以及突出在該第二支撐元件的該第二表面之上並且耦接至該些第一連接器的末端之導電的第二連接器;以及一接觸該第一及第二支撐元件中之一支撐元件的該第二表面所形成的囊封體,並且其係接觸一第二囊封體來加以形成,該第二囊封體係接觸該另一支撐元件的該第二表面來加以形成,其中在該第二支撐元件的該第一表面之封裝端子係透過個別對的該些第一連接器與該些第二連接器對準及耦接來和在該第一支撐元件的該表面之導電的元件耦接,以及下列的至少一個:該些第一連接器以及第二連接器係包含導電塊。
  4. 如申請專利範圍第3項之微電子組件,其中該微電子元件係具有一背對其被安裝到的該支撐元件的面,並且該囊封體係接觸下列的至少一個來加以形成:該微電子元件的該面、或是一形成在該微電子元件的該面上的第三囊封體。
  5. 一種製造一微電子組件之方法,其係包括:結合第一及第二次組件以形成一組件,該組件係具有在該組件的一第一面向外的表面之第一端子以及在該組件的一與該第一表面相對的第二面向外的表面之第二端子,其中該些次組件中的至少一個係具有至少一安裝到其之一面向內的第二表面的微電子元件,該微電子元件係電耦接至該至少一次組件,該第一 次組件係包含一第一支撐元件,並且該第二次組件係包含一第二支撐元件,並且該第一或第二次組件中的至少一個係包含突出在此種支撐元件的該面向內的第二表面之上而朝向該另一支撐元件的該面向內的第二表面之連接器,以及複數個該第一端子的每一個係透過一個別對的一第一連接器具有一末端與一對應的第二連接器的一末端耦接來和個別的第二端子電耦接,該第二連接器係延伸在該第一連接器之上;以及將一種囊封材料流入在該第一及第二支撐元件之間的一空間,以便於形成一將個別對的被連結的第一及第二連接器的至少部分彼此分開的囊封體。
  6. 如申請專利範圍第5項之方法,其中該些第一連接器以及該些第二連接器係具有分別在該第一及第二支撐元件的該第二表面之上的最大的高度處的末端,並且該些第一連接器的該些末端係對準且直接連結至該些第二連接器的末端。
  7. 一種微電子組件,其係包括:分別具有第一及第二相反朝向的表面的第一及第二支撐元件;一被安裝至該第一及第二支撐元件中之一支撐元件的該第二表面的微電子元件;突出在該第一支撐元件的該第二表面之上的導電的第一連接器;突出在該第二支撐元件的該第二表面之上並且耦接至該些第一連接器的末端之導電的第二連接器;圍繞下列的一或多個中的至少某些個的部分的介電加固環:該些第一 連接器、或是該些第二連接器;以及一覆蓋該些加固環的表面的囊封體,該囊封體係接觸下列的至少一個來加以形成:該第一或第二支撐元件中的至少一個的該第二表面;或是一接觸該另一支撐元件的該第二表面所形成的第二囊封體,該微電子組件係具有在該第二支撐元件的該第一表面處之端子,該些端子係透過成對的一第一連接器和一個別的第二連接器耦接來和該第一支撐元件上之導電的元件電耦接。
  8. 如申請專利範圍第7項之微電子組件,其中該微電子組件是一微電子封裝,並且該些封裝端子是第二封裝端子,該微電子封裝進一步包含在該第一支撐元件的該第一表面之第一封裝端子,該些第一封裝端子係透過成對的與該些第二連接器對準且連結的該些第一連接器來和在該第二支撐元件的該第一表面之對應的第二封裝端子電耦接。
  9. 一種微電子組件,其係包括:一第一微電子封裝,其係具有一具有第一及第二相反朝向的表面之第一支撐元件、一安裝到該第一及第二表面的一表面之第一微電子元件、以及複數個從該第二表面延伸離開的導電的第一連接器;一第二微電子封裝,其係包含一具有第一及第二相反朝向的表面之第二支撐元件、一安裝到該第二支撐元件的該第二表面之微電子元件、以及突出在該第二支撐元件的該第二表面之上並且耦接至該些第一連接器的末端之導電的第二連接器;圍繞下列的一或多個中的連接器的部分之介電加固環:該些第一連接器、或是該些第二連接器;以及 一在該第一及第二支撐元件的該些第二表面之間並且接觸該些加固環的囊封體,其中在該第二支撐元件的該第一表面之封裝端子係透過個別對的該些第一連接器與該些第二連接器對準及耦接來和在該第一支撐元件的該表面之導電的元件耦接,以及下列的至少一個:該些第一連接器以及第二連接器係包含導電塊。
  10. 如申請專利範圍第9項之微電子組件,其進一步包括分別與該些第一連接器中之一的一末端對準並且與該些第二連接器中之一的一末端對準而且和該些對準的第一及第二連接器中的至少一個連結之第三連接器,其中耦接的第一、第二及第三連接器係被對準在個別的行中,並且藉由該囊封體的材料來彼此分開而且與該微電子元件分開,並且該些封裝端子係透過該些第三連接器來和該第一支撐元件的該些導電的元件電耦接。
  11. 一種製造一微電子組件之方法,其係包括:結合第一及第二次組件以形成一組件,該組件係具有在該組件的一第一面向外的表面之第一端子以及在該組件的一與該第一表面相對的第二面向外的表面之第二端子,其中該些次組件中的至少一個係具有至少一安裝到其之一面向內的第二表面的微電子元件,該微電子元件係電耦接至該至少一次組件,該第一次組件係包含一第一支撐元件,並且該第二次組件係包含一第二支撐元件,並且該第一或第二次組件中的至少一個係包含突出在此種支撐元件的該面向內的第二表面之上朝向該另一支撐元件的該面向內的第二表面之連接器,以及 複數個該第一端子的每一個係透過一個別對的一第一連接器具有一末端與一對應的第二連接器的一末端耦接來和個別的第二端子電耦接,該第二連接器係延伸在該第一連接器之上,以及圍繞下列一或多個中的連接器的部分之介電加固環:該些第一連接器、或是該些第二連接器;以及將一種囊封材料流入在該第一及第二支撐元件之間的一空間以便於形成一囊封體,該囊封體係將個別對的電耦接的第一及第二連接器的至少部分彼此分開。
  12. 如申請專利範圍第11項之方法,其中該第一或第二次組件中之一係包含一將其連接器彼此分開的第二囊封體,並且該囊封體係被形成為接觸該第二囊封體。
TW103124236A 2013-07-15 2014-07-15 具有藉由延伸穿過囊封體之連接器所耦接的堆疊端子的微電子組件 TWI550736B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/942,602 US9034696B2 (en) 2013-07-15 2013-07-15 Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US13/942,568 US9023691B2 (en) 2013-07-15 2013-07-15 Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation

Publications (2)

Publication Number Publication Date
TW201517184A true TW201517184A (zh) 2015-05-01
TWI550736B TWI550736B (zh) 2016-09-21

Family

ID=51265851

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103124236A TWI550736B (zh) 2013-07-15 2014-07-15 具有藉由延伸穿過囊封體之連接器所耦接的堆疊端子的微電子組件

Country Status (5)

Country Link
JP (1) JP2016529703A (zh)
KR (1) KR20160031523A (zh)
CN (1) CN105556662A (zh)
TW (1) TWI550736B (zh)
WO (1) WO2015009702A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI834596B (zh) * 2015-11-12 2024-03-01 美商艾馬克科技公司 半導體封裝及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883563B1 (en) * 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US20210134690A1 (en) * 2019-11-01 2021-05-06 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and methods of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378297B2 (en) * 2004-07-01 2008-05-27 Interuniversitair Microelektronica Centrum (Imec) Methods of bonding two semiconductor devices
JP2006114604A (ja) * 2004-10-13 2006-04-27 Toshiba Corp 半導体装置及びその組立方法
DE102005051414B3 (de) * 2005-10-25 2007-04-12 Infineon Technologies Ag Halbleiterbauteil mit Verdrahtungssubstrat und Lotkugeln sowie Verfahren zur Herstellung des Halbleiterbauteils
JP4182144B2 (ja) * 2005-12-14 2008-11-19 新光電気工業株式会社 チップ内蔵基板の製造方法
JP4652428B2 (ja) * 2008-04-23 2011-03-16 シャープ株式会社 半導体装置およびその製造方法
JP5340718B2 (ja) * 2008-12-24 2013-11-13 新光電気工業株式会社 電子装置の製造方法
US8198131B2 (en) * 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
US8304296B2 (en) * 2010-06-23 2012-11-06 Stats Chippac Ltd. Semiconductor packaging system with multipart conductive pillars and method of manufacture thereof
US8304900B2 (en) * 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
US8409922B2 (en) * 2010-09-14 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming leadframe interposer over semiconductor die and TSV substrate for vertical electrical interconnect
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
CN202816916U (zh) * 2012-10-10 2013-03-20 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI834596B (zh) * 2015-11-12 2024-03-01 美商艾馬克科技公司 半導體封裝及其製造方法

Also Published As

Publication number Publication date
WO2015009702A1 (en) 2015-01-22
CN105556662A (zh) 2016-05-04
KR20160031523A (ko) 2016-03-22
TWI550736B (zh) 2016-09-21
JP2016529703A (ja) 2016-09-23

Similar Documents

Publication Publication Date Title
US9633979B2 (en) Microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9812433B2 (en) Batch process fabrication of package-on-package microelectronic assemblies
US10622291B2 (en) SSI PoP
KR101895021B1 (ko) 상호접속 구성요소의 제조 방법
KR20220151131A (ko) 집적 회로 패키지 및 이를 형성하는 방법
US8951845B2 (en) Methods of fabricating a flip chip package for dram with two underfill materials
US20170194373A1 (en) Method of fabricating low cte interposer without tsv structure
US9601398B2 (en) Thin wafer handling and known good die test method
JP2013546196A (ja) ピンアタッチメント
TWI550736B (zh) 具有藉由延伸穿過囊封體之連接器所耦接的堆疊端子的微電子組件
TWI555105B (zh) 具延伸通過密封連接器所耦接之堆疊端子的微電子組件的製造
US20100144093A1 (en) Integrated Circuit Device and Method of Manufacturing Thereof

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees