JP5340718B2 - 電子装置の製造方法 - Google Patents

電子装置の製造方法 Download PDF

Info

Publication number
JP5340718B2
JP5340718B2 JP2008328256A JP2008328256A JP5340718B2 JP 5340718 B2 JP5340718 B2 JP 5340718B2 JP 2008328256 A JP2008328256 A JP 2008328256A JP 2008328256 A JP2008328256 A JP 2008328256A JP 5340718 B2 JP5340718 B2 JP 5340718B2
Authority
JP
Japan
Prior art keywords
conductive
semiconductor device
ball
conductive ball
flat surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008328256A
Other languages
English (en)
Other versions
JP2010153491A5 (ja
JP2010153491A (ja
Inventor
道郎 尾川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008328256A priority Critical patent/JP5340718B2/ja
Publication of JP2010153491A publication Critical patent/JP2010153491A/ja
Publication of JP2010153491A5 publication Critical patent/JP2010153491A5/ja
Application granted granted Critical
Publication of JP5340718B2 publication Critical patent/JP5340718B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、電子装置の製造方法に関する。
図１は、従来の電子装置の断面図である。
図１を参照するに、従来の電子装置２００は、半導体装置２０１，２０２と、内部接続端子２０４と、外部接続端子２０５とを有する。
半導体装置２０１は、配線基板２１１と、電子部品２１２と、アンダーフィル樹脂２１３とを有しており、半導体装置２０２の下方に配置されている。
配線基板２１１は、基板本体２２１と、基板本体２２１を貫通する貫通電極２２３と、基板本体２２１の上面２２１Ａに設けられ、貫通電極２２３の上端と接続されると共に、パッド２２６及び内部接続用パッド２２７を有する配線パターン２２４と、基板本体２２１の上面２２１Ａに設けられ、パッド２２６及び内部接続用パッド２２７の上面を露出するソルダーレジスト層２２９と、基板本体２２１の下面２２１Ｂに設けられ、貫通電極２２３の下端と接続された外部接続用パッド２３１と、基板本体２２１の下面２２１Ｂに設けられ、外部接続用パッド２３１の下面を露出するソルダーレジスト層２３３とを有する。
電子部品２１２は、電極パッド２１２Ａを有しており、パッド２２６に対して表面実装されている。電子部品２１２は、半導体装置２０１と半導体装置２０２との間に配置されている。アンダーフィル樹脂２１３は、電子部品２１２と配線基板２１１との隙間を充填するように設けられている。
半導体装置２０２は、配線基板２４１と、電子部品２４３，２４５と、スペーサ２４４と、封止樹脂２４９とを有しており、半導体装置２０１の上方に配置されている。
配線基板２４１は、基板本体２５１と、基板本体２５１を貫通する貫通電極２５３と、基板本体２５１の上面２５１Ａに設けられ、貫通電極２５３の上端と接続されたパッド２５４，２５５と、基板本体２５１の上面２５１Ａに設けられ、パッド２５４，２５５の上面を露出するソルダーレジスト層２５７と、基板本体２５１の下面２５１Ｂに設けられ、貫通電極２５３の下端と接続された内部接続用パッド２５８，２５９と、基板本体２５１の下面２５１Ｂに設けられ、内部接続用パッド２５８，２５９の上面を露出するソルダーレジスト層２６１とを有する。
電子部品２４３は、ソルダーレジスト層２５７上に接着されており、電極パッド２４３Ａを有する。電極パッド２４３Ａは、金属ワイヤ２４７と接続されている。電極パッド２４３Ａは、金属ワイヤ２４７を介して、パッド２５４と電気的に接続されている。スペーサ２４４は、電子部品２４３上に接着されている。
電子部品２４５は、スペーサ２４４上に接着されており、電極パッド２４５Ａを有する。電極パッド２４５Ａは、金属ワイヤ２４８と接続されている。電極パッド２４５Ａは、金属ワイヤ２４８を介して、パッド２５５と電気的に接続されている。
封止樹脂２４９は、配線基板２４１の上面側に設けられている。封止樹脂２４９は、電子部品２４３，２４５、スペーサ２４４、及び金属ワイヤ２４７，２４８を封止している。
内部接続端子２０４は、内部接続用パッド２２７に設けられた球形状の導電性ボール２６５と、内部接続用パッド２５８，２５９に設けられた球形状の導電性ボール２６６とが接合されることで構成されている。導電性ボール２６５，２６６としては、例えば、はんだボールを用いることができる。
外部接続端子２０５は、外部接続用パッド２３１に設けられている。外部接続端子２０５は、マザーボード等の実装基板（図示していない）と電気的に接続される端子である。外部接続端子２０５としては、例えば、はんだボールを用いることができる。
図２〜図５は、従来の電子装置の製造工程を示す図である。図２〜図５において、従来の電子装置２００と同一構成部分には、同一符号を付す。
図２〜図５を参照して、従来の電子装置２００の製造方法について説明する。始めに、図２に示す工程では、周知の手法により形成された半導体装置２０１を構成する配線基板２１１に、球形状とされた導電性ボール２６５及び外部接続端子２０５を形成する。導電性ボール２６５及び外部接続端子２０５としては、例えば、はんだボールを用いることができる。
次いで、図３に示す工程では、周知の手法により形成された半導体装置２０２を構成する配線基板２４１に、球形状とされた導電性ボール２６６を形成する。導電性ボール２６６としては、例えば、はんだボールを用いることができる。
次いで、図４に示す工程では、半導体装置２０１に設けられ、球形状とされた導電性ボール２６５の上端と、半導体装置２０２に設けられ、球形状の導電性ボール２６６の下端とを接触させて、導電性ボール２６５に対する導電性ボール２６６の位置が所望の位置となるように位置合わせを行う。
次いで、図５に示す工程では、導電性ボール２６５，２６６を構成するはんだを溶融させ、導電性ボール２６５の上部と導電性ボール２６６の下部とを接合させることで、導電性ボール２６５，２６６により構成された内部接続端子２０４を形成する。これにより、従来の電子装置２００が製造される（例えば、特許文献１参照。）。
特開平６−１３５４１号公報
しかしながら、従来の電子装置２００では、球形状とされた導電性ボール２６５の上端と、球形状とされた導電性ボール２６６の下端とを接触させることで、導電性ボール２６５に対する導電性ボール２６６の位置決めを行っていたため、導電性ボール２６５と導電性ボール２６６との間で位置ずれが発生しやすく、半導体装置２０１，２０２間の電気的接続信頼性が低下してしまうという問題があった。
また、配線基板２１１に設けられた複数の導電性ボール２６５の高さばらつきが大きい場合には、半導体装置２０１に対して半導体装置２０２が傾いた状態で接続されてしまうため、半導体装置２０１，２０２間の電気的接続信頼性が低下してしまうという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、内部接続端子を構成する対向配置された２つの導電性ボールの位置ずれを小さくすると共に、内部接続端子を構成する導電性ボールの高さばらつきを小さくすることで、内部接続端子を介して電気的に接続される半導体装置間の電気的接続信頼性を向上させることのできる電子装置の製造方法を提供することを目的とする。
本発明の一観点によれば、上面に第１の内部接続用パッドが形成された第１の配線基板の、前記上面に第１の電子部品を搭載し、第１の半導体装置を形成する第１の半導体装置形成工程と、前記第１の内部接続用パッドに第１の導電性ボールを形成する第１の導電性ボール形成工程と、前記第１の導電性ボールの上部に、前記第１の電子部品よりも上方に位置する平坦面を形成する平坦面形成工程と、下面に第２の内部接続用パッドが形成された第２の配線基板に、第２の電子部品を搭載し、第２の半導体装置を形成する第２の半導体装置形成工程と、前記第２の内部接続用パッドに第２の導電性ボールを形成する第２の導電性ボール形成工程と、前記第１の内部接続用パッドと前記第２の内部接続用パッドとが対向するように前記第１の半導体装置上に前記第２の半導体装置を配置し、前記第１の導電性ボールの平坦面と前記第２の導電性ボールとを接合する導電性ボール接合工程と、を有し、前記平坦面形成工程において、前記第１の配線基板の上面に、前記第１の導電性ボールを被覆し前記第１の電子部品の上面及び側面を露出するモールド樹脂を形成し、前記モールド樹脂及び前記第１の導電性ボールを研磨し、前記第１の導電性ボールの上部に、前記モールド樹脂から露出する前記平坦面を形成する電子装置の製造方法が提供される。
本発明によれば、第１の導電性ボールに対する第２の導電性ボールの位置ずれを小さくすると共に、第１の導電性ボールの高さばらつきを小さくすることで、第１の導電性ボールと第１の導電性ボールと接合された第２の導電性ボールよりなる内部接続端子を介して、電気的に接続される第１の半導体装置と第２の半導体装置との間の電気的接続信頼性を向上させることができる。
以下、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図６は、本発明の第１の実施の形態に係る電子装置の断面図である。
図６を参照するに、第１の実施の形態の電子装置１０は、第１の半導体装置１１と、第２の半導体装置１２と、内部接続端子１４と、封止樹脂１５と、外部接続端子１７とを有する。
第１の半導体装置１１は、第１の配線基板２１と、第１の電子部品２２と、アンダーフィル樹脂２３とを有しており、第２の半導体装置１２の下方に配置されている。第１の配線基板２１は、第１の基板本体である基板本体２５と、貫通電極２６，２７と、配線パターン２８と、ソルダーレジスト層２９，３３と、外部接続用パッド３１とを有する。
基板本体２５は、板状とされている。基板本体２５としては、例えば、コアレス基板やコア付きビルドアップ基板等を用いることができる。
貫通電極２６は、第１の電子部品２２の配設領域に対応する基板本体２５の中央部を貫通するように複数設けられている。貫通電極２７は、第１の電子部品２２の配設領域の外側に位置する部分の基板本体２５を貫通するように複数設けられている。
配線パターン２８は、第１のパッドであるパッド３６と、内部接続用パッド３７と、配線部３８とを有する。パッド３６は、貫通電極２６の上端及び貫通電極２６の形成領域に対応する部分の基板本体２５の上面２５Ａ（第１の面）に設けられている。これにより、パッド３６は、貫通電極２６と電気的に接続されている。内部接続用パッド３７は、貫通電極２７の上端及び貫通電極２７の形成領域に対応する部分の基板本体２５の上面２５Ａに設けられている。これにより、内部接続用パッド３７は、貫通電極２７と電気的に接続されている。
配線部３８は、基板本体２５の上面２５Ａに設けられている。配線部３８の一方の端部は、パッド３６と接続されており、配線部３８の他方の端部は、内部接続用パッド３７と接続されている。これにより、配線部３８は、パッド３６と内部接続用パッド３７とを電気的に接続している。
ソルダーレジスト層２９は、配線部３８を覆うように、基板本体２５の上面２５Ａに設けられている。ソルダーレジスト層２９は、パッド３６を露出する開口部４１と、内部接続用パッド３７を露出する開口部４２とを有する。
外部接続用パッド３１は、貫通電極２６の下端及び貫通電極２６の形成領域に対応する部分の基板本体２５の下面２５Ｂ（第２の面）と、貫通電極２７の下端及び貫通電極２７の形成領域に対応する部分の基板本体２５の下面２５Ｂとにそれぞれ設けられている。これにより、外部接続用パッド３１は、貫通電極２６又は貫通電極２７と電気的に接続されている。
ソルダーレジスト層３３は、基板本体２５の下面２５Ｂに設けられている。ソルダーレジスト層３３は、外部接続用パッド３１を露出する開口部４４を有する。
第１の電子部品２２は、複数の電極パッド４８を有する。第１の電子部品２２は、パッド３６に対して表面実装されている。第１の電子部品２２は、電極パッド４８とパッド３６との間に設けられたバンプ４６（例えば、はんだバンプやＡｕバンプ等）を介して、パッド３６と電気的に接続されている。第１の電子部品２２としては、例えば、半導体チップ、チップコンデンサ、チップ抵抗等を用いることができる。第１の電子部品２２として半導体チップを用いる場合、第１の電子部品２２の厚さは、例えば、７０μｍとすることができる。
アンダーフィル樹脂２３は、表面実装された第１の電子部品２２と第１の配線基板２１との隙間を充填するように設けられている。
第２の半導体装置１２は、第１の半導体装置１１の上方に第１の半導体装置１１と対向するように配置されている。第２の半導体装置１２は、第２の配線基板５１と、第２の電子部品５３，５５と、スペーサ５４と、封止樹脂５７とを有する。
第２の配線基板５１は、第２の基板本体である基板本体６１と、貫通電極６３，６４と、第２のパッドであるパッド６６，６７と、ソルダーレジスト層６９，７２と、内部接続用パッド７１とを有する。
基板本体６１は、板状とされている。基板本体６１としては、例えば、コアレス基板やコア付きビルドアップ基板等を用いることができる。
貫通電極６３は、第２の電子部品５３，５５の配設領域の外側に位置する部分の基板本体６１を貫通するように複数設けられている。貫通電極６４は、貫通電極６３の形成領域の外側に位置する部分の基板本体６１を貫通するように複数設けられている。
パッド６６は、貫通電極６３の上端及び貫通電極６３の形成領域に対応する部分の基板本体６１の上面６１Ａ（第１の面）に設けられている。これにより、パッド６６は、貫通電極６３と電気的に接続されている。パッド６６は、第２の電子部品５３と電気的に接続された金属ワイヤ８２（例えば、Ａｕワイヤ）と接続されている。
パッド６７は、貫通電極６４の上端及び貫通電極６４の形成領域に対応する部分の基板本体６１の上面６１Ａに設けられている。これにより、パッド６７は、貫通電極６４と電気的に接続されている。
ソルダーレジスト層６９は、基板本体６１の上面６１Ａに設けられている。ソルダーレジスト層６９は、パッド６６を露出する開口部７５と、パッド６７を露出する開口部７６とを有する。
内部接続用パッド７１は、第１の半導体装置１１の上方に第２の半導体装置１２を配置した状態において、内部接続用パッド３７と対向するように、基板本体６１の下面６１Ｂ（第２の面）に設けられている。内部接続用パッド７１は、貫通電極６３の下端又は貫通電極６４の下端と接続されている。これにより、内部接続用パッド７１は、貫通電極６３又は貫通電極６４と電気的に接続されている。
ソルダーレジスト層７２は、内部接続用パッド７１を露出するように、基板本体６１の下面６１Ｂに設けられている。ソルダーレジスト層７２は、内部接続用パッド７１を露出する開口部７８を有する。
第２の電子部品５３は、ソルダーレジスト層６９の上面６９Ａに接着されている。第２の電子部品５３は、複数の電極パッド８１を有する。電極パッド８１は、パッド６６と接続された金属ワイヤ８２と接続されている。つまり、第２の電子部品５３は、パッド６６に対してワイヤボンディング接続されている。第２の電子部品５３としては、例えば、半導体チップ、チップコンデンサ、チップ抵抗等を用いることができる。スペーサ５４は、電極パッド８１が形成された側の第２の電子部品５３の面５３Ａに接着されている。
第２の電子部品５５は、スペーサ５４の上面５４Ａに接着されている。第２の電子部品５５は、複数の電極パッド８４を有する。電極パッド８４は、パッド６７と接続された金属ワイヤ８５（例えば、Ａｕワイヤ）と接続されている。つまり、第２の電子部品５５は、パッド６７に対してワイヤボンディング接続されている。第２の電子部品５５としては、例えば、半導体チップ、チップコンデンサ、チップ抵抗等を用いることができる。
封止樹脂５７は、第２の配線基板５１に実装された第２の電子部品５３，５５、スペーサ５４、及び金属ワイヤ８２，８５を封止している。封止樹脂５７としては、例えば、エポキシ樹脂よりなるモールド樹脂を用いることができる。
内部接続端子１４は、内部接続用パッド３７と内部接続用パッド７１との間に設けられており、内部接続用パッド３７，７１と接続されている。これにより、内部接続端子１４は、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続している。内部接続端子１４は、内部接続用パッド３７に設けられ、上部に平坦な面８７Ａを有した第１の導電性ボール８７と、内部接続用パッド７１に設けられ、平坦な面８７Ａに対応する部分の第１の導電性ボール８７と接合された第２の導電性ボール８８とを有した構成とされている。
第１の導電性ボール８７と第２の導電性ボール８８とが接合される前の状態において、複数の第１の導電性ボール８７の上部に形成された平坦な面８７Ａは、同一平面（具体的には、基板本体２５の上面２５Ａと平行な面）上に配置されている。また、第１の導電性ボール８７と接合される前の第２の導電性ボール８８の形状は、球形状とされている。第１の導電性ボール８７は、例えば、球形状とされたはんだボール（例えば、直径３００μｍ）の上部を押し潰すことで形成することができる。第２の導電性ボール８８としては、例えば、はんだボール（例えば、直径３００μｍ）を用いることができる。
このように、第２の導電性ボール８８が接合される部分の複数の第１の導電性ボール８７の上部に同一平面上に配置された平坦な面８７Ａを設けることにより、従来の球形状とされた複数の導電性ボール２６５の上部に球形状とされた導電性ボール２６６を接合する場合（図４参照）と比較して、第１の導電性ボール８７に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になると共に、第１の配線基板２１に設けられた複数の第１の導電性ボールの８７高さばらつきを小さくすることとが可能となるので、内部接続端子１４を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
また、複数の第１の導電性ボール８７の上部に設けられた平坦な面８７Ａは、第１の電子部品２２の上面２２Ａよりも上方に配置するとよい。このように、第１の電子部品２２の上面２２Ａよりも上方に平坦な面８７Ａを配置することにより、平坦な面８７Ａを形成する際に、第１の配線基板２１に表面実装された第１の電子部品２２が邪魔になることを防止できる。
封止樹脂１５は、内部接続端子１４を介して電気的に接続された第１の半導体装置１１と第２の半導体装置１２との隙間を充填するように設けられている。これにより、封止樹脂１５は、第１の半導体装置１１と第２の半導体装置１２との間に配置された第１の電子部品２２及び内部接続端子１４を封止している。
このように、内部接続端子１４を介して電気的に接続された第１の半導体装置１１と第２の半導体装置１２との隙間を充填する封止樹脂１５を設けることにより、第１及び第２の半導体装置１１、１２と内部接続端子１４との間の接続強度が向上するため、第１の半導体装置１１と第２の半導体装置１２との間の電気的接続強度を向上させることができる。封止樹脂１５としては、例えば、モールド樹脂（例えば、材料としてはエポキシ樹脂）を用いることができる。
外部接続端子１７は、外部接続用パッド３１に設けられている。外部接続端子１７は、電子装置１０をマザーボード等の実装基板（図示せず）に接続する際に、実装基板と接続される端子である。
本実施の形態の電子装置によれば、第２の導電性ボール８８が接合される部分の複数の第１の導電性ボール８７の上部に同一平面上に配置された平坦な面８７Ａを設けることにより、第１の導電性ボール８７に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になると共に、第１の配線基板２１に設けられた複数の第１の導電性ボールの８７高さばらつきを小さくすることとが可能となるので、内部接続端子１４を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
図７〜図２０は、本発明の第１の実施の形態に係る電子装置の製造工程を示す図である。図７〜図２０において、第１の実施の形態の電子装置１０と同一構成部分には同一符号を付す。
図７〜図２０を参照して、第１の実施の形態の電子装置１０の製造方法について説明する。始めに、図７に示す工程では、周知の手法により、基板本体２５（第１の基板本体）と、貫通電極２６，２７と、配線パターン２８と、ソルダーレジスト層２９，３３と、外部接続用パッド３１とを有した第１の配線基板２１を形成する。基板本体２５としては、例えば、コアレス基板やコア付きビルドアップ基板等を用いることができる。
次いで、図８に示す工程では、バンプ４６（例えば、はんだバンプやＡｕバンプ等）により、第１の配線基板２１に設けられたパッド３６（第１のパッド）に第１の電子部品２２を表面実装する。具体的には、例えば、バンプ４６としてはんだバンプを用いる場合、第１の電子部品２２の電極パッド４８及びパッド３６上にはんだを設け、電極パッド４８に設けられたはんだと、パッド３６上に設けられたはんだとを接合させることで、第１の配線基板２１に第１の電子部品２２を表面実装する。第１の電子部品２２としては、例えば、半導体チップ、チップコンデンサ、チップ抵抗等を用いることができる。第１の電子部品２２として半導体チップを用いる場合、第１の電子部品２２の厚さは、例えば、７０μｍとすることができる。
その後（第１の電子部品２２を表面実装後）、第１の電子部品２２と第１の配線基板２１との隙間を充填するアンダーフィル樹脂２３を形成する。これにより、第１の半導体装置１１が形成される（図７及び図８に示す工程が、「第１の半導体装置形成工程」に相当する工程である。）。
次いで、図９に示す工程では、第１の半導体装置１１に設けられた複数の内部接続用パッド３７に、球形形状とされた第１の導電性ボール８７を形成する（第１の導電性ボール形成工程）。この段階では、第１の導電性ボール８７の上部には、平坦な面８７Ａは形成されていない。第１の導電性ボール８７としては、例えば、はんだボールを用いることができる。第１の導電性ボール８７の直径Ｒ１は、例えば、３００μｍとすることができる。また、ソルダーレジスト層２９の上面２９Ａから平坦な面８７Ａの形成されていない第１の導電性ボール８７の上端までの高さＨ１は、例えば、２００μｍとすることができる。
次いで、図１０に示す工程では、下部金型９１の平坦な上面９１Ａとソルダーレジスト層３３とが接触するように、下部金型９１の上面９１Ａに図９に示す構造体（具体的には、複数の第１の導電性ボール８７が形成された第１の半導体装置１１）を載置し、下部金型９１に載置された図９に示す構造体の上方に、複数の第１の導電性ボール８７の上端と対向する面９２Ａが平坦な面とされた上部金型９２（治具）を配置する。
次いで、図１１に示す工程では、上部金型９２を下部金型９１に向かう方向に移動させ、上部金型９２の平坦な面９２Ａと複数の導電性ボール８７の上部とが接触した状態で、上部金型９２を所定の圧力（例えば、５０〜１００Ｋｇｆ／ｃｍ３）で押圧して、複数の導電性ボール８７の上部を押し潰すことで、複数の導電性ボール８７の上部に同一平面上に配置された平坦な面８７Ａを形成する（平坦面形成工程）。
このとき、押し潰された部分の第１の導電性ボール８７が上部金型９２の平坦な面９２Ａ方向に移動するため、平坦な面８７Ａが形成された部分の複数の第１の導電性ボール８７の上部は、図９に示す第１の導電性ボール８７の直径Ｒ１よりも幅広形状となる。
このように、第１の配線基板２１に設けられた複数の導電性ボール８７の上部を押し潰すことで、複数の導電性ボール８７の上部に同一平面上に配置された平坦な面８７Ａを形成することにより、第１の配線基板２１に設けられた複数の第１の導電性ボール８７の高さばらつきを小さくすることが可能となるため、内部接続端子１４を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
また、複数の第１の導電性ボール８７の上部に形成される平坦な面８７Ａは、第１の電子部品２２の上面２２Ａよりも上方に形成するとよい。このように、第１の電子部品２２の上面２２Ａよりも上方に平坦な面８７Ａを形成することにより、上部金型９２が第１の電子部品２２に接触して、第１の電子部品２２が破損することを防止できる。ソルダーレジスト層２９の上面２９Ａから第１の導電性ボール８７の平坦な面８７Ａまでの高さＨ２は、例えば、１１０〜１３０μｍとすることができる。
次いで、図１２に示す工程では、図１１に示す下部金型９１及び上部金型９２から、平坦な面８７Ａが形成された複数の第１の導電性ボール８７を備えた第１の半導体装置１１を取り出す。その後、第１の導電性ボール８７の平坦な面８７Ａに、フラックス（図示せず）を塗布する。
次いで、図１３に示す工程では、周知の手法により、基板本体６１（第２の基板本体）と、貫通電極６３，６４と、パッド６６，６７（第２のパッド）と、ソルダーレジスト層６９，７２と、内部接続用パッド７１とを有した第２の配線基板５１を形成する。基板本体６１としては、例えば、コアレス基板やコア付きビルドアップ基板等を用いることができる。
次いで、図１４に示す工程では、ソルダーレジスト層６９の上面６９Ａに第２の電子部品５３を接着させた後、パッド６６と電極パッド８１とを接続する金属ワイヤ８２（例えば、Ａｕワイヤ）を形成する。次いで、第２の電子部品５３の面５３Ａにスペーサ５４を接着する。次いで、スペーサ５４の上面５４Ａに第２の電子部品５５を接着させた後、パッド６７と電極パッド８４とを接続する金属ワイヤ８５（例えば、Ａｕワイヤ）を形成する。
次いで、図１５に示す工程では、第２の配線基板５１の上面側に、第２の電子部品５３，５５、スペーサ５４、及び金属ワイヤ８２，８５を封止する封止樹脂５７を形成する。これにより、第２の半導体装置１２が形成される。封止樹脂５７としては、例えば、例えば、モールド樹脂（例えば、エポキシ樹脂よりなるモールド樹脂）を用いることができる。封止樹脂５７としてモールド樹脂を用いる場合、封止樹脂５７は、例えば、トランスファーモールド法により形成することができる。なお、図１３〜図１５に示す工程が「第２の半導体装置形成工程」に相当する工程である。
次いで、図１６に示す工程では、第２の半導体装置１２に設けられた複数の内部接続用パッド７１に、球形状とされた第２の導電性ボール８８を形成する（第２の導電性ボール形成工程）。第２の導電性ボール８８としては、例えば、はんだボールを用いることができる。第２の導電性ボール８８としてはんだボールを用いる場合、第２の導電性ボール８８の直径Ｒ２は、例えば、３００μｍとすることができる。
次いで、図１７に示す工程では、図１２に示す構造体（具体的には、平坦な面８７Ａを有する複数の第１の導電性ボール８７及びフラックス（図示せず）が形成された第１の半導体装置１１）に設けられた複数の第１の導電性ボール８７の平坦な面８７Ａと第２の導電性ボール８８の下端とを接触させて、第１の導電性ボール８７に対する第２の導電性ボール８８の位置が所望の位置となるように位置合わせを行う。このとき、第１の導電性ボール８７の平坦な面８７Ａと第２の導電性ボール８８の下端とを接触させることで、第１の半導体装置１１の上方に第２の半導体装置１２が載置される。
このように、第１の導電性ボール８７の上部に形成された平坦な面８７Ａに、球形状とされた第２の導電性ボール８８の下端を接触させて、第１の導電性ボール８７に対する第２の導電性ボール８８の位置合わせを行うことにより、従来の球形状とされた複数の導電性ボール２６５の上部に球形状とされた導電性ボール２６６の下部を接触させる場合（図４参照）と比較して、第１の導電性ボール８７に対する第２の導電性ボール８８の位置ずれを小さくすることが可能となる。これにより、第１の導電性ボール８７と第１の導電性ボール８７と接合された第２の導電性ボール８８よりなる内部接続端子１４を介して、電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
次いで、図１８に示す工程では、図１７に示す第１及び第２の導電性ボール８７，８８を加熱（例えば、加熱温度は２５０℃）して、第１及び第２の導電性ボール８７，８８を構成するはんだを溶融させ、平坦な面８７Ａが形成された部分の第１の導電性ボール８７と、第２の導電性ボール８８の下部とを接合させることにより、第１及び第２の導電性ボール８７，８８により構成された内部接続端子１４を形成する（内部接続端子形成工程）。これにより、内部接続端子１４を介して、第１の半導体装置１１と第１の半導体装置１１の上方に配置された第２の半導体装置１２とが電気的に接続される。
なお、図１２に示す工程において形成されたフラックス（図示せず）は、第１の導電性ボール８７と第２の導電性ボール８８とを接合した後に、洗浄により除去する。
次いで、図１９に示す工程では、第１の半導体装置１１と第２の半導体装置１２との隙間を充填すると共に、第１の電子部品２２及び内部接続端子１４を封止する封止樹脂１５を形成する。具体的には、例えば、第１の半導体装置１１と第２の半導体装置１２との隙間にエポキシ樹脂を圧入することで、封止樹脂１５を形成する。
次いで、図２０に示す工程では、図１９に示す構造体に設けられた複数の外部接続用パッド３１に、外部接続端子１７を形成する。これにより、第１の実施の形態の電子装置１０が製造される。外部接続端子１７としては、例えば、はんだボールを用いることができる。
本実施の形態の電子装置の製造方法によれば、複数の第１の導電性ボール８７の上部と対向する面９２Ａが平坦な面とされた上部金型９２により球形状とされた複数の第１の導電性ボール８７の上部を押し潰すことで、複数の第１の導電性ボール８７の上部に同一平面上に配置された平坦な面８７Ａを形成し、その後、複数の第１の導電性ボール８７の上部に形成された平坦な面８７Ａと、第２の半導体装置１２に設けられ、球形状とされた第２の導電性ボール８８の下部とを接触させて、第１の導電性ボール８７に対する第２の導電性ボール８８の位置合わせを行った後、平坦な面８７Ａが形成された部分の第１の導電性ボール８７と第２の導電性ボール８８の下部とを接合させて内部接続端子１４を形成することにより、第１の導電性ボール８７に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になると共に、第１の配線基板２１に設けられた複数の第１の導電性ボールの８７高さばらつきを小さくすることとが可能となるので、内部接続端子１４を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
なお、本実施の形態では、複数の第１の導電性ボール８７の上部を押し潰すための治具として、平坦な面９２Ａを有した上部金型９２を用いた場合を例に挙げて説明したが、上部金型９２以外の治具により、複数の第１の導電性ボール８７の上部を押し潰して、複数の第１の導電性ボール８７の上部に同一平面上に配置された平坦な面８７Ａを形成してもよい。つまり、複数の第１の導電性ボール８７の上部を押し潰すための治具は、本実施の形態で説明した上部金型９２に限定されない。
（第２の実施の形態）
図２１は、本発明の第２の実施の形態に係る電子装置の断面図である。図２１において、第１の実施の形態の電子装置１０と同一構成部分には同一符号を付す。
図２１を参照するに、第２の実施の形態の電子装置１００は、第１の実施の形態に設けられた内部接続端子１４の代わりに、内部接続端子１０１を設けた以外は、電子装置１０と同様に構成される。
内部接続端子１０１は、内部接続端子１４に設けられた第１の導電性ボール８７の代わりに、第１の導電性ボール１０２を設けた以外は、内部接続端子１４と同様に構成される。
第１の導電性ボール１０２は、Ｃｕコアはんだボールであり、第２の導電性ボール８８と対向する部分に平坦な面１０３Ａを有した１つのＣｕボール１０３と、Ｃｕボール１０３の表面（平坦な面１０３Ａは除く）を覆うと共に、内部接続用パッド３７に配置されたはんだ１０４とを有する。複数のＣｕボール１０３に形成された平坦な面１０３Ａは、同一平面（基板本体２１の上面２１Ａと平行な面）上に配置されている。
このように、複数のＣｕボール１０３に形成された平坦な面１０３Ａを、同一平面（基板本体２５の上面２５Ａと平行な面）上に配置することにより、第１の配線基板２１に設けられた複数の第１の導電性ボール１０２の高さばらつきを小さくすることが可能となるため、内部接続端子１０１を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
上記構成とされた第１の導電性ボール１０２は、例えば、球形状とされたＣｕボール１０３と、球形状のＣｕボール１０３を覆うはんだ１０４とを備えたＣｕコアはんだボールの上部を押し潰すことで形成することができる。押し潰される前のＣｕボール１０３の直径が１５０μｍの場合、押し潰される前の第１の導電性ボール１０２の直径は、例えば、３００μｍとすることができる。平坦な面１０３Ａに対応する部分のＣｕボール１０３は、第２の半導体装置１２に設けられた第２の導電性ボール８８の下部と接合されている。
本実施の形態の電子装置によれば、第１の半導体装置１１に設けられた複数のパッド３７に、平坦な面１０３Ａを有した１つのＣｕボール１０３と、Ｃｕボール１０３の表面（平坦な面１０３Ａは除く）を覆うはんだ１０４とを有する第１の導電性ボール１０２をそれぞれ設けると共に、平坦な面１０３Ａを有した第１の導電性ボール１０２と、平坦な面１０３Ａに対応する部分のＣｕボール１０３と接合された第２の導電性ボール８８とにより内部接続端子１０１を構成することで、第１の導電性ボール１０２に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になると共に、第１の配線基板２１に設けられた複数の第１の導電性ボール１０２の高さばらつきを小さくすることが可能となるため、内部接続端子１０１を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
図２２〜図２８は、本発明の第２の実施の形態に係る電子装置の製造工程を示す図である。図２２〜図２８において、第２の実施の形態の電子装置１００と同一構成部分には同一符号を付す。
図２２〜図２８を参照して、第２の実施の形態の電子装置１００の製造方法について説明する。始めに、第１の実施の形態で説明した図７及び図８に示す工程と同様な処理を行うことで、図８に示す第１の半導体装置１１を形成する（半導体装置形成工程）。
次いで、図２２に示す工程では、第１の半導体装置１１に設けられた複数の内部接続用パッド３７に、球形状とされたＣｕボール１０３と、Ｃｕボール１０３の表面を覆うはんだ１０４とにより構成された第１の導電性ボール１０２を形成する（第１の導電性ボール形成工程）。この段階では、Ｃｕボール１０３の上部に平坦な面１０３Ａは形成されていない。Ｃｕボール１０３の直径Ｒ３は、例えば、１５０μｍとすることができる。Ｃｕボール１０３の直径Ｒ３が１５０μｍの場合、第１の導電性ボール１０２の直径Ｒ４は、例えば、３００μｍとすることができる。また、ソルダーレジスト層２９の上面２９Ａから平坦な面１０３Ａの形成されていない第１の導電性ボール１０２の上端までの高さＨ３は、例えば、２００μｍとすることができる。
次いで、図２３に示す工程では、下部金型９１の平坦な上面９１Ａとソルダーレジスト層３３とが接触するように、下部金型９１の上面９１Ａに図２２に示す構造体（具体的には、複数の導電性ボール１０２が形成された第１の半導体装置１１）を載置し、下部金型９１に載置された図２２に示す構造体の上方に、複数の導電性ボール１０２の上端と対向する面９２Ａが平坦な面とされた上部金型９２（治具）を配置する。
次いで、図２４に示す工程では、上部金型９２を下部金型９１に向かう方向に移動させ、上部金型９２の平坦な面９２Ａと複数の導電性ボール１０２の上部とが接触した状態で、上部金型９２を介して、複数の導電性ボール１０２の上部を所定の圧力（例えば、５０〜１００Ｋｇｆ／ｃｍ３）で押圧して、複数の導電性ボール１０２の上部を押し潰すことで、複数のＣｕボール１０３の上端に同一平面（基板本体２５の上面２５Ａに平行な面）上に配置された平坦な面１０３Ａを形成する（平坦面形成工程）。
このとき、複数の導電性ボール１０２の上部を押し潰すことで、押し潰された部分の導電性ボール１０２が上部金型９２の面９２Ａ方向に移動させられるため、複数の第１の導電性ボール８７の上部はＣｕボール１０３の直径Ｒ３よりも幅広形状となる。また、平坦な面１０３Ａ上に、はんだ１０４が層状に残る場合があるが、平坦な面１０３Ａ上に残る層状のはんだ１０４が問題となることはない。
このように、球形状とされたＣｕボール１０３及びＣｕボール１０３を覆うはんだ１０４により構成された複数の第１の導電性ボール１０２の上部を押し潰して、複数のＣｕボール１０３の上部に同一平面上に配置された平坦な面１０３Ａを形成することにより、第１の配線基板２１に設けられた複数の第１の導電性ボール１０２の高さばらつきを小さくすることが可能となるため、内部接続端子１０１を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
また、複数のＣｕボール１０３の上部に形成される平坦な面１０３Ａは、第１の電子部品２２の上面２２Ａよりも上方に形成するとよい。このように、第１の電子部品２２の上面２２Ａよりも上方に位置する部分の複数のＣｕボール１０３の上部に平坦な面１０３Ａを形成することにより、上部金型９２が第１の電子部品２２に接触して、第１の電子部品２２が破損することを防止できる。
ソルダーレジスト層２９の上面２９Ａから平坦な面１０３Ａを有した第１の導電性ボール１０２の上端までの高さＨ４は、例えば、１１０〜１３０μｍとすることができる。また、平坦な面１０３Ａが形成されたＣｕボール１０３の高さＨ５は、例えば、２９０μｍとすることができる。
次いで、図２５に示す工程では、図２４に示す下部金型９１及び上部金型９２から、平坦な面１０３Ａを有する複数の第１の導電性ボール１０２が形成された第１の半導体装置１１を取り出す。その後、第１の導電性ボール１０２の平坦な面１０３Ａに、フラックス（図示せず）を塗布する。
次いで、図２６に示す工程では、図２５に示す構造体（具体的には、平坦な面１０３Ａを有する複数の第１の導電性ボール１０２及びフラックス（図示せず）が形成された第１の半導体装置１１）に設けられたＣｕボール１０３の平坦な面１０３Ａと、第１の実施の形態で説明した図１６に示す構造体（具体的には、複数の第２の導電性ボール８８が形成された第２の半導体装置１２）に設けられた第２の導電性ボール８８の下端とを接触させ、第１の導電性ボール１０２に対して第２の導電性ボール８８の下端の位置が所定の位置となるように位置合わせを行う。これにより、第１の半導体装置１１の上方に第２の半導体装置１２が配置される。
このように、第１の導電性ボール８７を構成するＣｕボール１０３の平坦な面１０３Ａに、球形状とされた第２の導電性ボール８８の下端を接触させて、第１の導電性ボール１０２に対する第２の導電性ボール８８の位置合わせを行うことにより、球形状とされた複数の導電性ボール２６５の上部に球形状とされた導電性ボール２６６の下部を接触させる場合（図４参照）と比較して、第１の導電性ボール１０２に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になるため、内部接続端子１０１を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
次いで、図２７に示す工程では、Ｃｕボール１０３を構成するＣｕ（融点は１０８４．４℃）よりも低い温度（例えば、２５０℃）により、図２６に示す第１及び第２の導電性ボール１０２，８８を加熱して、はんだ１０４及び第２の導電性ボール８８を構成するはんだを溶融させて、平坦な面１０３Ａに対応する部分のＣｕボール１０３と第２の導電性ボール８８の下部とを接合させることにより、第１の導電性ボール１０２と、Ｃｕボール１０３の平坦な面１０３Ａと接合された第２の導電性ボール８８とにより構成された内部接続端子１０１を形成する（内部接続端子形成工程）。これにより、内部接続端子１０１を介して、第１の半導体装置１１と第１の半導体装置１１の上方に配置された第２の半導体装置１２とが電気的に接続される。
このように、はんだ１０４よりも高い融点を有するＣｕ（Ｃｕの融点は１０８４．４℃）により構成され、平坦な面１０３Ａを有するＣｕボール１０３と、Ｃｕボール１０３の表面（平坦な面１０３Ａは除く）を覆うはんだ１０４とにより第１の導電性ボール１０２を構成すると共に、Ｃｕの融点よりも低い温度（例えば、加熱温度は２５０℃）での加熱により、はんだ１０４及び第２の導電性ボール８８を構成するはんだを溶融させ、Ｃｕボール１０３の平坦な面１０３Ａと第２の導電性ボール８８の下部とを接合させることで内部接続端子１０１を形成することにより、内部接続端子１０１を形成する際に行う加熱の前後において、複数のＣｕボール１０３の平坦な面１０３の高さ方向の位置が変位することを防止できる。
これにより、はんだのみにより構成された第１の導電性ボール８７と第２の導電性ボール８８とを接合させる場合と比較して、複数の内部接続端子１０１の高さばらつきを小さくすることが可能となるので、内部接続端子１０１を介して、電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
次いで、図２８に示す工程では、第１の実施の形態で説明した図１９及び図２０に示す工程（封止樹脂形成工程を含む工程）と同様な処理を行う。これにより、第２の実施の形態の電子装置１００が製造される。
本実施の形態の電子装置の製造方法によれば、球形状とされたＣｕボール１０３及びＣｕボール１０３を覆うはんだ１０４により構成された複数の第１の導電性ボール１０２の上部を押し潰して、複数のＣｕボール１０３の上部に同一平面上に配置された平坦な面１０３Ａを形成し、その後、複数のＣｕボール１０３の平坦な面１０３Ａに、球形状とされた第２の導電性ボール８８の下端を接触させて、第１の導電性ボール１０２に対する第２の導電性ボール８８の位置合わせを行うことにより、球形状とされた複数の導電性ボール２６５の上部に球形状とされた導電性ボール２６６の下部を接触させる場合（図４参照）と比較して、第１の導電性ボール１０２に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になる。
これにより、第１及び第２の導電性ボール１０２，８８により構成される内部接続端子１０１を介して、電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
また、はんだ１０４よりも高い融点を有するＣｕ（Ｃｕの融点は１０８４．４℃）により構成され、平坦な面１０３Ａを有するＣｕボール１０３と、Ｃｕボール１０３の表面（平坦な面１０３Ａは除く）を覆うはんだ１０４とにより第１の導電性ボール１０２を構成すると共に、Ｃｕの融点よりも低い温度（例えば、加熱温度は２５０℃）での加熱により、はんだ１０４及び第２の導電性ボール８８を構成するはんだを溶融させ、Ｃｕボール１０３の平坦な面１０３Ａと第２の導電性ボール８８の下部とを接合させることで内部接続端子１０１を形成することにより、内部接続端子１０１を形成する際に行う加熱の前後において、複数のＣｕボール１０３の平坦な面１０３の高さ方向の位置が変位することを防止できる。
これにより、はんだのみにより構成された第１の導電性ボール８７と第２の導電性ボール８８とを接合させる場合と比較して、複数の内部接続端子１０１の高さばらつきを小さくすることが可能となるので、内部接続端子１０１を介して、電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
（第３の実施の形態）
図２９は、本発明の第３の実施の形態に係る電子装置の断面図である。図２９において、第１の実施の形態の電子装置１０と同一構成部分には、同一符号を付す。
図２９を参照するに、第３の実施の形態の電子装置１１０は、第１の実施の形態の電子装置１０の構成に、さらにモールド樹脂１１１を設けた以外は、電子装置１０と同様に構成される。
モールド樹脂１１１は、複数の第１の導電性ボール８７の平坦な面８７Ａを露出すると共に、複数の第１の導電性ボール８７の側面８７Ｂを覆うように、第１の配線基板２１上に設けられている。モールド樹脂１１１の上面１１１Ａは、複数の第１の導電性ボール８７に形成された平坦な面８７Ａと略面一となるように構成されている。モールド樹脂１１１は、複数の第１の導電性ボール８７を形成後に形成される樹脂である。モールド樹脂１１１は、複数の第１の導電性ボール８７の位置を規制するための樹脂である。モールド樹脂１１１の材料としては、例えば、エポキシ樹脂を用いることができる。また、モールド樹脂１１１は、例えば、トランスファーモールド法により形成することができる。
本実施の形態の電子装置によれば、第１の配線基板２１上に、複数の第１の導電性ボール８７の位置を規制するモールド樹脂１１１を設けることにより、第１の配線基板２１に対する複数の第１の導電性ボール８７の位置が規制されるため、複数の第１の導電性ボールの平坦な面８７Ａに第２の導電性ボール８８の下部を確実に接合することが可能となる。これにより、第１及び第２の導電性ボール８７，８８により構成される内部接続端子１４を介して、電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
なお、本実施の形態の電子装置１１０は、第１の実施の形態の電子装置１０と同様な効果を得ることができる。
図３０〜図３７は、本発明の第３の実施の形態に係る電子装置の製造工程を示す図である。図３０〜図３７において、第３の実施の形態の電子装置１１０と同一構成部分には、同一符号を付す。
図３０〜図３７を参照して、第３の実施の形態の電子装置１１０の製造方法について説明する。始めに、第１の実施の形態で説明した図７〜図９に示す工程（具体的には、第１の半導体装置形成工程及び第１の導電性ボール形成工程）と同様な処理を行うことで、図９に示す構造体（具体的には、球形状の複数の導電性ボール８７が形成された第１の半導体装置１１）を形成する。
次いで、図３０に示す工程では、モールド樹脂１１１を形成するための金型１１５を準備する。ここで、図３０を参照して、金型１１５の構成について説明する。金型１１５は、下部金型１１７と、上部金型１１８と、樹脂導入部１１９とを有する。
下部金型１１７は、板部１２１と、枠部１２２と、配線基板収容部１２３とを有する。枠部１２２は、板部１２１の上面１２１Ａの外周部に設けられている。枠部１２２は、板部１２１と一体的に構成されている。配線基板収容部１２３は、板部１２１及び枠部１２２により囲まれた空間である。配線基板収容部１２３は、図９に示す構造体に設けられた第１の配線基板２１を収容するための空間である。
上部金型１１８は、板部１２５と、枠部１２６と、突出部１２８と、電子部品収容部１３１と、モールド樹脂形成部１３２とを有する。板部１２５は、下部金型１１７に設けられた板部１２１と対向するように配置されている。枠部１２６は、板部１２５の下面１２５Ａの外周部に設けられている。枠部１２６は、板部１２５と一体的に構成されている。枠部１２６の下面１２６Ａは、下部金型１１７上に上部金型１１８が配置された際、下部金型１１７を構成する枠部１２２の上面１２２Ａと接触する。
突出部１２８は、枠部１２６の形成領域よりも内側に位置する部分の板部１２５の下面１２５Ａに設けられている。突出部１２８は、枠形状とされており、上部金型１１８の下方に配置された下部金型１１７の板部１２１に向かう方向に突出している。突出部１２８の下面１２８Ａは、金型１１５内に図９に示す構造体が収容された際、第１の電子部品２２の配設領域の外側に位置する部分の第１の配線基板２１と接触する。突出部１２８は、第１の配線基板２１と接触することで、第１の電子部品２２にモールド樹脂１１１が形成されることを防止するための仕切り部材である。
電子部品収容部１３１は、突出部１２８に囲まれた部分の板部１２５及び突出部１２８により囲まれた空間である。電子部品収容部１３１は、金型１１５内に図９に示す構造体が収容された際、第１の電子部品２２を収容するための空間である。
モールド樹脂形成部１３２は、枠部１２６、突出部１２８、及び枠部１２６と突出部１２８との間に位置する部分の板部１２５に囲まれた空間である。モールド樹脂形成部１３２は、樹脂導入部１１９からモールド樹脂１１１が導入された際、モールド樹脂１１１により充填される空間である。モールド樹脂形成部１３２は、金型１１５内に図９に示す構造体が収容された際、第１の配線基板２１に設けられた複数の第１の導電性ボール８７を収容する。
樹脂導入部１１９は、上部金型１１８を構成する枠部１２６の一部を切り欠くことで形成されている。樹脂導入部１１９は、モールド樹脂１１１をモールド樹脂形成部１３２に導入するためのものである。
次いで、図３１に示す工程では、金型１１５の内部（下部金型１１７と上部金型１１８との間）に、図９に示す構造体を配置する。具体的には、第１の電子部品２２を囲む突出部１２８が第１の配線基板２１の上面と接触すると共に、モールド樹脂形成部１３２に複数の第１の導電性ボール８７が収容されるように下部金型１１７と上部金型１１８との間に図９に示す構造体を配置する。金型１１５に収容された図９に示す構造体に設けられたソルダーレジスト層２９の上面２９Ａと板部１２５の下面１２５Ａとの隙間Ａは、例えば、図９に示すソルダーレジスト層２９の上面２９Ａから平坦な面８７Ａの形成されていない第１の導電性ボール８７の上端までの高さＨ１の値と略等しくすることができる。図９に示す高さＨ１が２００μｍの場合、隙間Ａは、例えば、２００μｍにすることができる。
このように、金型１１５に収容された図９に示す構造体に設けられたソルダーレジスト層２９の上面２９Ａと板部１２５の下面１２５Ａとの隙間Ａの値を、ソルダーレジスト層２９の上面２９Ａから平坦な面８７Ａの形成されていない第１の導電性ボール８７の上端までの高さＨ１の値と略等しくすることで、後述する平坦面形成工程（図３４参照）におけるモールド樹脂１１１の研磨量を少なくして、平坦面形成工程の処理時間を短くすることが可能となるため、電子装置１１０の生産性を向上させることができる。
次いで、図３２に示す工程では、樹脂導入部１１９を介して、複数の第１の導電性ボール８７が収容されたモールド樹脂形成部１３２に樹脂（例えば、エポキシ樹脂）を充填することで、第１の配線基板２１の上面に、複数の第１の導電性ボール８７を覆うモールド樹脂１１１を形成する（モールド樹脂形成工程）。これにより、複数の第１の導電性ボール８７全体（複数の第１の導電性ボール８７の側面８７Ｂも含む）がモールド樹脂１１１で覆われる。モールド樹脂１１１は、例えば、トランスファーモールド法により形成することができる。ソルダーレジスト層２９の上面２９Ａに形成された部分のモールド樹脂１１１の厚さＢは、例えば、２００μｍとすることができる。
次いで、図３３に示す工程では、図３２に示す金型１１５から、球形状とされた複数の第１の導電性ボール８７及びモールド樹脂１１１が形成された第１の半導体装置１１を取り出す。
次いで、図３４に示す工程では、球形状とされた複数の第１の導電性ボール８７及びモールド樹脂１１１が形成された第１の半導体装置１１の上面側から、モールド樹脂１１１及び複数の第１の導電性ボール８７の上部を研磨することで、複数の第１の導電性ボール８７の上部に、同一平面上（具体的には、基板本体２５の上面２５Ａ）に配置された平坦な面８７Ａを形成（平坦面形成工程）し、その後、図３４に示す構造体に設けられた第１の導電性ボール８７の平坦な面８７Ａに、フラックス（図示せず）を塗布する。
複数の第１の導電性ボール８７の上部に形成された平坦な面８７Ａは、研磨後のモールド樹脂１１１の上面１１１Ａと略面一とされている。ソルダーレジスト層２９の上面２９Ａに形成された部分の研磨後のモールド樹脂１１１の厚さＣは、例えば、１１０〜１３０μｍとすることができる。言い換えれば、平坦面形成工程前のモールド樹脂１１１の厚さＢが２００μｍの場合、平坦面形成工程における複数の第１の導電性ボール８７及びモールド樹脂１１１の研磨量は、例えば、７０〜９０μｍとすることができる。
上記平坦面形成工程では、第１の電子部品２２の上面２２Ａよりも上方に位置するように、平坦な面８７Ａを形成するとよい。このように、複数の第１の導電性ボール８７の上部に形成された平坦な面８７Ａを第１の電子部品２２の上面２２Ａよりも上方に位置するように形成することで、第１の電子部品２２が研磨されて、第１の電子部品２２が破損することを防止できる。
次いで、図３５に示す工程では、図３４に示す構造体（具体的には、平坦な面８７Ａを有する複数の第１の導電性ボール８７、平坦な面８７Ａを露出するモールド樹脂１１１、及びフラックス（図示せず）が形成された第１の半導体装置１１）に設けられた第１の導電性ボール８７の平坦な面８７Ａに、第２の半導体装置１２に設けられた球形状とされた第２の導電性ボール８８の下端を接触させて、第１の導電性ボール８７に対する第２の導電性ボール８８の下端の位置が所望の位置となるように位置合わせを行うことで、複数の第１の導電性ボール８７及びモールド樹脂１１１が形成された第１の半導体装置１１の上方に第２の導電性ボール８８が形成された第２の半導体装置１２を載置する。
このように、第１の導電性ボール８７の上部に形成された平坦な面８７Ａに、球形状とされた第２の導電性ボール８８の下端を接触させることで、第１の導電性ボール８７に対する第２の導電性ボール８８の位置合わせを行うことにより、従来の球形状とされた複数の導電性ボール２６５の上部に球形状とされた導電性ボール２６６の下部を接触させる場合（図４参照）と比較して、第１の導電性ボール８７に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になるため、内部接続端子１４を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
次いで、図３６に示す工程では、図３５に示す第１及び第２の導電性ボール８７，８８を加熱（例えば、加熱温度は２５０℃）して、第１及び第２の導電性ボール８７，８８を構成するはんだを溶融させ、平坦な面８７Ａが形成された部分の第１の導電性ボール８７と、第２の導電性ボール８８の下部とを接合させることにより、第１及び第２の導電性ボール８７，８８により構成された内部接続端子１４を形成する（内部接続端子形成工程）。
これにより、内部接続端子１４を介して、第１の半導体装置１１と第１の半導体装置１１の上方に配置された第２の半導体装置１２とが電気的に接続される。なお、図３４に示す工程において形成されたフラックス（図示せず）は、第１の導電性ボール８７と第２の導電性ボール８８とを接合した後（内部接続端子１４を形成後）に、洗浄により除去する。
次いで、図３７に示す工程では、第１の実施の形態で説明した図１９及び図２０に示す工程（封止樹脂形成工程を含む工程）と同様な処理を行う。これにより、第３の実施の形態の電子装置１１０が製造される。
本実施の形態の電子装置の製造方法によれば、複数の第１の導電性ボール８７が形成された第１の半導体装置１１に、複数の第１の導電性ボール８７を覆うモールド樹脂１１１を形成し、次いで、複数の第１の導電性ボール８７の上部及びモールド樹脂１１１を研磨して、複数の第１の導電性ボール８７の上部に同一平面上に配置された平坦な面８７Ａ（モールド樹脂１１１の上面１１１Ａと略面一とされた面）を形成し、その後、複数の第１の導電性ボール８７の上部に形成された平坦な面８７Ａと、第２の半導体装置１２に設けられた第２の導電性ボール８８の下部とを接合させて複数の内部接続端子１４を形成することにより、第１の導電性ボール８７に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になると共に、第１の配線基板２１に形成された複数の第１の導電性ボール８７の高さばらつきを小さくすることが可能となるため、第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
また、平坦面形成工程の前に、複数の第１の導電性ボール８７が形成された第１の半導体装置１１に、複数の第１の導電性ボール８７を覆うモールド樹脂１１１を形成することにより、複数の第１の導電性ボール８７と第１の半導体装置１１との間の接続強度が向上するため、平坦面形成工程における研磨により隣り合う第１の導電性ボール８７が接触して第１の導電性ボール８７間でショートが発生したり、第１の半導体装置１１から第１の導電性ボール８７が取れたりすることを防止できる。
（第４の実施の形態）
図３８は、本発明の第４の実施の形態に係る電子装置の断面図である。図３８において、第２及び第３の実施の形態の電子装置１００，１１０と同一構成部分には、同一符号を付す。
図３８を参照するに、第４の実施の形態の電子装置１４０は、第２の実施の形態の電子装置１００の構成に、さらに第３の実施の形態の電子装置１１０に設けられたモールド樹脂１１１を設けた以外は、電子装置１００と同様に構成される。
モールド樹脂１１１は、複数の第１の導電性ボール１０２が有するＣｕボール１０３の平坦な面１０３Ａを露出すると共に、複数の第１の導電性ボール１０２の側面１０２Ａを覆うように、第１の配線基板２１上に設けられている。モールド樹脂１１１の上面１１１Ａは、複数のＣｕボール１０３に形成された平坦な面１０３Ａと略面一となるように構成されている。モールド樹脂１１１は、複数の第１の導電性ボール１０２を形成後に形成される樹脂である。モールド樹脂１１１は、複数の第１の導電性ボール１０２の位置を規制するための樹脂である。ソルダーレジスト層２９の上面２９Ａに形成された部分のモールド樹脂１１１の厚さＤは、例えば、１１０〜１３０μｍとすることができる。
本実施の形態の電子装置によれば、第１の配線基板２１上に、複数の第１の導電性ボール１０２の位置を規制するモールド樹脂１１１を設けることにより、第１の配線基板２１に対する複数の第１の導電性ボール１０２の位置を規制することが可能となるため、第１の導電性ボール１０２を構成するＣｕボール１０３の平坦な面１０３Ａに第２の導電性ボール８８の下部を確実に接合することが可能となる。これにより、第１及び第２の導電性ボール１０２，８８により構成される内部接続端子１０１を介して、電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
なお、本実施の形態の電子装置１４０は、第２の実施の形態の電子装置１００と同様な効果を得ることができる。
図３９〜図４３は、本発明の第４の実施の形態に係る電子装置の製造工程を示す図である。図３９〜図４３において、第４の実施の形態の電子装置１４０と同一構成部分には同一符号を付す。
図３９〜図４３を参照して、第４の実施の形態の電子装置１４０の製造方法について説明する。始めに、第２の実施の形態で説明した図２２に示す工程と同様な処理を行うことで、図２２に示す構造体（具体的には、球形状とされた複数の第１の導電性ボール１０２が形成された第１の半導体装置１１）を形成する（第１の導電性ボール形成工程）。
次いで、図３９に示す工程では、第３の実施の形態で説明した図３０に示す金型１１５を用いて、第３の実施の形態で説明した図３１〜図３３に示す工程（モールド樹脂形成工程を含む工程）と同様な処理を行うことで、第１の配線基板２１の上面に、球形状とされた複数の第１の導電性ボール１０２を覆うモールド樹脂１１１を形成する。
これにより、複数の第１の導電性ボール１０２全体（複数の第１の導電性ボール１０２の側面１０２Ａも含む）がモールド樹脂１１１で覆われる。モールド樹脂１１１は、例えば、トランスファーモールド法により形成することができる。ソルダーレジスト層２９の上面２９Ａに形成された部分のモールド樹脂１１１の厚さＥは、例えば、２００μｍとすることができる。
このように、平坦面形成工程の前に、第１の配線基板２１に、球形状とされた複数の第１の導電性ボール１０２を覆うモールド樹脂１１１を形成することにより、複数の第１の導電性ボール１０２と第１の半導体装置１１との間の接続強度が向上するため、平坦面形成工程における研磨により複数の第１の導電性ボール１０２の位置が変位したり、第１の半導体装置１１から第１の導電性ボール１０２が取れたりすることを防止できる。
次いで、図４０に示す工程では、複数の第１の導電性ボール１０２及びモールド樹脂１１１が形成された第１の半導体装置１１の上面側から、モールド樹脂１１１及び複数の第１の導電性ボール１０２の上部を研磨することで、複数のＣｕボール１０３の上部に同一平面（基板本体２５の上面２５Ａと平行な面）上に配置された平坦な面１０３Ａを形成（平坦面形成工程）し、その後、図４０に示す構造体の第１の導電性ボール１０２の平坦な面１０３Ａに、フラックス（図示せず）を形成する。
複数のＣｕボール１０３の上部に形成された平坦な面１０３Ａは、研磨後のモールド樹脂１１１の上面１１１Ａと略面一とされている。ソルダーレジスト層２９の上面２９Ａに形成された部分の研磨後のモールド樹脂１１１の厚さＤは、例えば、１１０〜１３０μｍとすることができる。言い換えれば、平坦面形成工程前のモールド樹脂１１１の厚さＥが２００μｍの場合、平坦面形成工程における複数の第１の導電性ボール１０２及びモールド樹脂１１１の研磨量は、例えば、７０〜９０μｍとすることができる。
上記平坦面形成工程では、第１の電子部品２２の上面２２Ａよりも上方に平坦な面１０３Ａを形成するとよい。このように、第１の電子部品２２の上面２２Ａよりも上方に平坦な面１０３Ａを形成することで、平坦面形成工程における研磨により、第１の電子部品２２が破損することを防止できる。
次いで、図４１に示す工程では、図４０に示す構造体（具体的には、平坦な面１０３Ａを有した複数の第１の導電性ボール１０２、平坦な面１０３Ａを露出するモールド樹脂１１１、及びフラックス（図示せず）が形成された第１の半導体装置１１）に設けられた複数のＣｕボール１０３の平坦な面１０３Ａに、第２の半導体装置１２に設けられた球形状とされた第２の導電性ボール８８の下端を接触させて、第１の導電性ボール１０２に対する第２の導電性ボール８８の下端の位置が所望の位置となるように位置合わせを行うことで、複数の第１の導電性ボール１０２及びモールド樹脂１１１が形成された第１の半導体装置１１の上方に第２の導電性ボール８８が形成された第２の半導体装置１２を載置する。
このように、第１の導電性ボール１０２を構成するＣｕボール１０３の平坦な面１０３Ａに、球形状とされた第２の導電性ボール８８の下端を接触させて、第１の導電性ボール１０２に対する第２の導電性ボール８８の位置合わせを行うことにより、従来の球形状とされた複数の導電性ボール２６５の上部に球形状とされた導電性ボール２６６の下部を接触させる場合（図４参照）と比較して、第１の導電性ボール１０２に対する第２の導電性ボール８８の位置ずれを小さくすることが可能となる。これにより、内部接続端子１０１を介して、電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
次いで、図４２に示す工程では、Ｃｕボール１０３を構成するＣｕ（融点は１０８４．４℃）よりも低い温度（例えば、２５０℃）により、図４１に示す第１及び第２の導電性ボール１０２，８８を加熱して、第１の導電性ボール１０２を構成するはんだ１０４、及び第２の導電性ボール８８を構成するはんだを溶融させて、平坦な面１０３Ａに対応する部分のＣｕボール１０３と第２の導電性ボール８８の下部とを接合させることで、平坦な面１０３Ａを有した第１の導電性ボール１０３及び第２の導電性ボール８８により構成された内部接続端子１０１を形成する（内部接続端子形成工程）。これにより、内部接続端子１０１を介して、第１の半導体装置１１と第１の半導体装置１１の上方に配置された第２の半導体装置１２とが電気的に接続される。
このように、はんだ１０４よりも高い融点を有するＣｕ（Ｃｕの融点は１０８４．４℃）により構成され、平坦な面１０３Ａを有するＣｕボール１０３と、Ｃｕボール１０３の表面（平坦な面１０３Ａは除く）を覆うはんだ１０４とにより第１の導電性ボール１０２を構成すると共に、Ｃｕの融点よりも低い温度での加熱により、はんだ１０４及び第２の導電性ボール８８を構成するはんだを溶融させ、Ｃｕボール１０３の平坦な面１０３Ａと第２の導電性ボール８８の下部とを接合させることで内部接続端子１０１を形成することにより、内部接続端子１０１を形成する際に行う加熱の前後における複数のＣｕボール１０３の平坦な面１０３の高さ方向の位置が変位することを抑制できる。
これにより、はんだのみにより構成された第１の導電性ボール８７と第２の導電性ボール８８とを接合させる場合と比較して、複数の内部接続端子１０１の高さばらつきを小さくすることが可能となる。このため、第１及び第２の導電性ボール１０２，８８により構成される内部接続端子１０１を介して、電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
次いで、図４３に示す工程では、第１の実施の形態で説明した図１９及び図２０に示す工程（封止樹脂形成工程を含む工程）と同様な処理を行う。これにより、第４の実施の形態の電子装置１４０が製造される。
本実施の形態の電子装置の製造方法によれば、第１の配線基板２１に、複数の第１の導電性ボール１０２（Ｃｕボール１０３及びＣｕボール１０３を覆うはんだ１０４により構成された導電性ボール）を覆うモールド樹脂１１１を形成し、次いで、複数の第１の導電性ボール１０２の上部及びモールド樹脂１１１を研磨して、複数のＣｕボール１０３の上部に同一平面上に配置された平坦な面１０３Ａを形成し、その後、複数のＣｕボール１０３の上部に形成された平坦な面１０３Ａと第２の半導体装置１２に設けられた第２の導電性ボール８８の下部とを接合させて複数の内部接続端子１０１を形成することにより、第１の導電性ボール１０２に対する第２の導電性ボール８８の位置ずれを小さくすることが可能になると共に、第１の配線基板２１に設けられた複数の第１の導電性ボール１０２の高さばらつきを小さくすることが可能となるため、内部接続端子１０１を介して電気的に接続される第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
また、平坦面形成工程の前に、第１の配線基板２１に、複数の第１の導電性ボール１０２を覆うモールド樹脂１１１を形成することにより、複数の第１の導電性ボール１０２と第１の半導体装置１１との間の接続強度が向上すると共に、複数の第１の導電性ボール１０２の位置が規制させることが可能となる。これにより、平坦面形成工程における研磨により隣り合う第１の導電性ボール１０２が接触してショートしたり、第１の半導体装置１１から第１の導電性ボール１０２が取れたりすることを防止できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
従来の電子装置の断面図である。 従来の電子装置の製造工程を示す図（その１）である。 従来の電子装置の製造工程を示す図（その２）である。 従来の電子装置の製造工程を示す図（その３）である。 従来の電子装置の製造工程を示す図（その４）である。 本発明の第１の実施の形態に係る電子装置の断面図である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その１）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その２）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その３）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その４）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その５）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その６）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その７）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その８）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その９）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その１０）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その１１）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その１２）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その１３）である。 本発明の第１の実施の形態に係る電子装置の製造工程を示す図（その１４）である。 本発明の第２の実施の形態に係る電子装置の断面図である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その１）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その２）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その３）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その４）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その５）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その６）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その７）である。 本発明の第３の実施の形態に係る電子装置の断面図である。 本発明の第３の実施の形態に係る電子装置の製造工程を示す図（その１）である。 本発明の第３の実施の形態に係る電子装置の製造工程を示す図（その２）である。 本発明の第３の実施の形態に係る電子装置の製造工程を示す図（その３）である。 本発明の第３の実施の形態に係る電子装置の製造工程を示す図（その４）である。 本発明の第３の実施の形態に係る電子装置の製造工程を示す図（その５）である。 本発明の第３の実施の形態に係る電子装置の製造工程を示す図（その６）である。 本発明の第３の実施の形態に係る電子装置の製造工程を示す図（その７）である。 本発明の第３の実施の形態に係る電子装置の製造工程を示す図（その８）である。 本発明の第４の実施の形態に係る電子装置の断面図である。 本発明の第４の実施の形態に係る電子装置の製造工程を示す図（その１）である。 本発明の第４の実施の形態に係る電子装置の製造工程を示す図（その２）である。 本発明の第４の実施の形態に係る電子装置の製造工程を示す図（その３）である。 本発明の第４の実施の形態に係る電子装置の製造工程を示す図（その４）である。 本発明の第４の実施の形態に係る電子装置の製造工程を示す図（その５）である。
符号の説明
１０，１００，１１０，１４０ 電子装置
１１ 第１の半導体装置
１２ 第２の半導体装置
１４，１０１ 内部接続端子
１５ 封止樹脂
１７ 外部接続端子
２１ 第１の配線基板
２２ 第１の電子部品
２２Ａ，２５Ａ，２９Ａ，５４Ａ，６１Ａ，６９Ａ，９１Ａ，１１１Ａ，１２１Ａ，１２２Ａ 上面
２３ アンダーフィル樹脂
２５，６１ 基板本体
２５Ｂ，６１Ｂ，１２５Ａ，１２６Ａ，１２８Ａ 下面
２６，２７，６３，６４ 貫通電極
２８ 配線パターン
２９，３３，６９，７２ ソルダーレジスト層
３１ 外部接続用パッド
３６，６６，６７ パッド
３７，７１ 内部接続用パッド
３８ 配線部
４１，４２，４４，７５，７６，７８ 開口部
４６ バンプ
４８，８１，８４ 電極パッド
５１ 第２の配線基板
５３，５５ 第２の電子部品
５３Ａ、９２Ａ 面
５４ スペーサ
５７ 封止樹脂
８２，８５ 金属ワイヤ
８７，１０２ 第１の導電性ボール
８７Ａ，１０３Ａ 平坦な面
８７Ｂ，１０２Ａ 側面
８８ 第２の導電性ボール
９１，１１７ 下部金型
９２，１１８ 上部金型
１０３ Ｃｕボール
１０４ はんだ
１１１ モールド樹脂
１１５ 金型
１１９ 樹脂導入部
１２１，１２５ 板部
１２２，１２６ 枠部
１２３ 配線基板収容部
１２８ 突出部
１３１ 電子部品収容部
１３２ モールド樹脂形成部
Ａ 隙間
Ｂ，Ｃ，Ｄ，Ｅ 厚さ
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 直径
Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５ 高さ

Claims (7)

  1. 上面に第１の内部接続用パッドが形成された第１の配線基板の、前記上面に第１の電子部品を搭載し、第１の半導体装置を形成する第１の半導体装置形成工程と、
    前記第１の内部接続用パッドに第１の導電性ボールを形成する第１の導電性ボール形成工程と、
    前記第１の導電性ボールの上部に、前記第１の電子部品よりも上方に位置する平坦面を形成する平坦面形成工程と、
    下面に第２の内部接続用パッドが形成された第２の配線基板に、第２の電子部品を搭載し、第２の半導体装置を形成する第２の半導体装置形成工程と、
    前記第２の内部接続用パッドに第２の導電性ボールを形成する第２の導電性ボール形成工程と、
    前記第１の内部接続用パッドと前記第２の内部接続用パッドとが対向するように前記第１の半導体装置上に前記第２の半導体装置を配置し、前記第１の導電性ボールの平坦面と前記第２の導電性ボールとを接合する導電性ボール接合工程と、を有し、
    前記平坦面形成工程において、前記第１の配線基板の上面に、前記第１の導電性ボールを被覆し前記第１の電子部品の上面及び側面を露出するモールド樹脂を形成し、
    前記モールド樹脂及び前記第１の導電性ボールを研磨し、前記第１の導電性ボールの上部に、前記モールド樹脂から露出する前記平坦面を形成する電子装置の製造方法。
  2. 前記第１の半導体装置形成工程において、前記第１の電子部品をバンプにより前記第１の配線基板と電気的に接続する請求項１記載の電子装置の製造方法。
  3. 前記第２の半導体装置形成工程において、前記第２の配線基板の上面に前記第２の電子部品を搭載する請求項１又は２記載の電子装置の製造方法。
  4. 前記第１の配線基板の下面に外部接続端子を形成する外部接続端子形成工程を更に有する請求項１乃至３の何れか一項記載の電子装置の製造方法。
  5. 前記第１の導電性ボールは、Ｃｕボールと、該Ｃｕボールの表面を覆うはんだと、を含むＣｕコアはんだボールであり、
    前記平坦面形成工程では、前記平坦面を、前記Ｃｕボールの上部に形成する請求項１乃至４の何れか一項記載の電子装置の製造方法。
  6. 前記第１の導電性ボールは、はんだボールである請求項１乃至４の何れか一項記載の電子装置の製造方法。
  7. 前記導電性ボール接合工程よりも後に、前記第１の半導体装置と前記第２の半導体装置との隙間を充填するように、前記第１の電子部品並びに接合後の前記第１の導電性ボール及び前記第２の導電性ボールを封止する封止樹脂を形成する封止樹脂形成工程を更に有する請求項１乃至６の何れか一項記載の電子装置の製造方法。
JP2008328256A 2008-12-24 2008-12-24 電子装置の製造方法 Expired - Fee Related JP5340718B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008328256A JP5340718B2 (ja) 2008-12-24 2008-12-24 電子装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008328256A JP5340718B2 (ja) 2008-12-24 2008-12-24 電子装置の製造方法

Publications (3)

Publication Number Publication Date
JP2010153491A JP2010153491A (ja) 2010-07-08
JP2010153491A5 JP2010153491A5 (ja) 2012-02-09
JP5340718B2 true JP5340718B2 (ja) 2013-11-13

Family

ID=42572287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008328256A Expired - Fee Related JP5340718B2 (ja) 2008-12-24 2008-12-24 電子装置の製造方法

Country Status (1)

Country Link
JP (1) JP5340718B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546932B1 (en) * 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
US8906743B2 (en) 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods
WO2015009702A1 (en) * 2013-07-15 2015-01-22 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298115A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005005358A (ja) * 2003-06-10 2005-01-06 Sharp Corp 半導体モジュールの積層基板間接続構造
JP4322844B2 (ja) * 2005-06-10 2009-09-02 シャープ株式会社 半導体装置および積層型半導体装置
JP5025443B2 (ja) * 2007-12-11 2012-09-12 パナソニック株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
JP2010153491A (ja) 2010-07-08

Similar Documents

Publication Publication Date Title
JP4199588B2 (ja) 配線回路基板の製造方法、及び、この配線回路基板を用いた半導体集積回路装置の製造方法
US9653323B2 (en) Manufacturing method of substrate structure having embedded interconnection layers
JP5358077B2 (ja) 半導体装置及びその製造方法
JP5601751B2 (ja) 半導体装置
JP4023159B2 (ja) 半導体装置の製造方法及び積層半導体装置の製造方法
JP2790122B2 (ja) 積層回路基板
TWI479971B (zh) 佈線板，其製造方法及具有佈線板之半導體裝置
US8559184B2 (en) Electronic component built-in substrate and method of manufacturing the same
JP4901458B2 (ja) 電子部品内蔵基板
JP5106460B2 (ja) 半導体装置及びその製造方法、並びに電子装置
JP4917874B2 (ja) 積層型パッケージ及びその製造方法
JP2013004881A (ja) インターポーザ及びその製造方法と半導体装置
JP2010186847A (ja) 半導体装置及びその製造方法、並びに電子装置
JP2008159956A (ja) 電子部品内蔵基板
JP2008218979A (ja) 電子パッケージ及びその製造方法
JP2014045051A (ja) 電子部品内蔵基板及びその製造方法
JP4950743B2 (ja) 積層配線基板及びその製造方法
KR20170016550A (ko) 반도체 패키지의 제조 방법
TW201115661A (en) Semiconductor device and method of manufacturing the same
CN112736031A (zh) 转接板及其制作方法，半导体器件及其制作方法
US20080251944A1 (en) Semiconductor device
JP2009224616A (ja) 電子部品内蔵基板及びその製造方法、及び半導体装置
JP5340718B2 (ja) 電子装置の製造方法
US7315086B2 (en) Chip-on-board package having flip chip assembly structure and manufacturing method thereof
JP4035949B2 (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111219

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130730

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130807

R150 Certificate of patent or registration of utility model

Ref document number: 5340718

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees