KR20170016550A - 반도체 패키지의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지의 제조 방법을 제공한다. 반도체 패키지의 제조 방법은 그의 상면에 돌출된 연결부재를 가지는 기판 상에 복수개의 반도체 칩들을 실장하고, 상기 기판 및 상기 반도체 칩들 상에 비전도성 페이스트를 도포하고, 상기 기판과 상기 반도체 칩들을 결합하는 지지층을 형성하고, 상기 비전도성 페이스트 상에 인터포저를 정렬시키고, 상기 기판과 상기 인터포저가 마주보는 방향을 항해 가압하면서 열을 가하여 비전도성층을 형성하고, 그리고 상기 반도체 칩들이 하나의 단위 패키지 별로 분리되도록, 상기 기판, 상기 비전도성층 및 상기 인터포저를 커팅하는 것을 포함한다.

Description

반도체 패키지의 제조 방법{Method of manufacturing semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 연결부재를 이용한 반도체 패키지의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다.
패키지 온 패키지(Package on package, PoP) 장치에는 상부 패키지와 하부 패키지 사이에 이들의 전기적 연결을 위한 인터포저가 제공될 수 있다. 인터포저는 상부 패키지와 하부 패키지 간의 연결을 용이하게 하고, 상부 패키지와 하부 패키지의 휘어짐(warpage)을 방지할 수 있다.
본 발명의 기술적 과제는 기판과 인터포저 사이에 비전도성층을 제공하여 반도체 패키지의 휘어짐을 방지할 수 있다.
본 발명의 기술적 과제는 기판과 인터포저 사이에 비전도성층을 제공하여 연결부재들을 미세 피치화할 수 있다.
본 발명의 실시예에 따르면 반도체 패키지의 제조 방법이 제공된다. 반도체 패키지의 제조 방법은 그의 상면에 돌출된 연결부재를 가지는 기판 상에 복수개의 반도체 칩들을 실장하고, 상기 기판 및 상기 반도체 칩들 상에 비전도성 페이스트를 도포하고, 상기 기판과 상기 반도체 칩들을 결합하는 지지층을 형성하고, 상기 비전도성 페이스트 상에 인터포저를 정렬시키고, 상기 기판과 상기 인터포저가 마주보는 방향을 항해 가압하면서 열을 가하여 비전도성층을 형성하고, 그리고 상기 반도체 칩들이 하나의 단위 패키지 별로 분리되도록, 상기 기판, 상기 비전도성층 및 상기 인터포저를 커팅하는 것을 포함하고, 상기 연결부재는 상기 기판과 접촉하는 필러 및 상기 필러 상에 배치되는 솔더를 포함한다.
일 예에 의하여, 상기 필러의 녹는점은 상기 솔더의 녹는점보다 높고, 상기 솔더는 용융되어 상기 인터포저와 결합한다.
일 예에 의하여, 상기 지지층을 형성하는 것은, 상기 비전도성 페이스를 상기 기판과 상기 반도체 칩 사이에 충진하여 상기 기판과 상기 반도체 칩을 결합하는 것을 포함한다.
일 예에 의하여, 상기 지지층을 형성하는 것은, 상기 비전도성 페이스트에 50℃ 내지 150℃의 온도를 가하여 상기 비전도성 페이스트를 유동시키는 것을 포함한다.
일 예에 의하여, 상기 지지층을 형성하는 것은, 상압보다 높은 압력으로 공기를 제공하여 상기 기판과 상기 반도체 칩들 사이를 향해 비전도성 페이스트를 가압하는 것을 포함한다.
일 예에 의하여, 상기 지지층을 형성하는 것은, 상기 기판과 상기 반도체 칩 사이에 에폭시(Epoxy) 계열의 언더필 페이스트를 도포하여 경화시키는 것을 포함한다.
일 예에 의하여, 상기 언더필 페이스트의 경화온도는 상기 비전도성 페이스트의 경화온도보다 낮다.
일 예에 의하여, 상기 비전도성층을 형성하는 것은, 본딩 툴을 이용하여 상기 기판의 하면 및 상기 인터포저의 상면을 동시에 가압하고, 상기 연결부재에 열을 가하여 상기 인터포저와 결합시키고, 그리고 상기 비전도성 페이스트를 경화시키는 것을 포함한다.
일 예에 의하여, 상기 기판을 커팅하기 전에, 상기 기판의 하면 상에 외부단자를 부착하는 것을 더 포함한다.
일 예에 의하여, 상기 반도체 패키지 상에 상부 패키지를 적층하여 패키지 온 패키지를 형성한다.
본 발명의 실시예에 따르면 반도체 패키지의 제조 방법이 제공된다. 반도체 패키지의 제조 방법은 기판의 상면 상에 복수개의 반도체 칩들을 실장하고, 상기 기판과 상기 반도체 칩들 상에 비전도성 페이스트를 도포하고, 상기 기판과 상기 반도체 칩들 사이에 지지층을 형성하고, 상기 기판을 향해 돌출된 연결부재를 가지는 인터포저를 상기 기판 상에 제공하고, 상기 기판과 상기 인터포저를 열압착 본딩하여 상기 기판과 상기 인터포저 사이에 배치되는 비전도성층을 형성하고, 상기 기판의 하면 상에 외부단자를 부착하고, 그리고 상기 반도체 칩들이 하나의 단위 패키지 별로 분리되도록 상기 반도체 칩들 사이를 커팅하는 것을 포함하고, 상기 연결부재는 상기 인터포저와 접촉하는 필러 및 상기 필러 상에 배치되는 솔더를 포함한다.
일 예에 의하여, 상기 필러의 녹는점은 상기 솔더의 녹는점보다 높고, 상기 솔더는 용융되어 상기 기판과 결합한다.
일 예에 의하여, 상기 지지층을 형성하는 것은, 상기 기판과 상기 반도체 칩 사이에 에폭시(Epoxy) 계열의 페이스트를 도포하여 경화시키는 것을 포함한다.
일 예에 의하여, 상기 비전도성층을 형성하는 것은, 본딩 툴을 이용하여 상기 기판과 상기 인터포저를 가압하고, 열을 가하여 상기 연결부재와 상기 기판을 결합시키고, 그리고 상기 비전도성 페이스트를 경화시키는 것을 포함한다.
일 예에 의하여, 상기 반도체 패키지 상에 상부 패키지를 적층하여 패키지 온 패키지를 형성한다.
본 발명의 실시예에 따르면, 기판과 인터포저 사이에 제공되는 비전도성층을 통해 반도체 패키지의 휘어짐을 방지할 수 있고, 두께가 얇은 반도체 패키지를 제공할 수 있다.
본 발명의 실시예에 따르면, 기판과 인터포저 사이에 몰딩막 대신 비전도성층을 제공하여 연결부재들을 미세 피치화할 수 있다.
본 발명의 실시예에 따르면, 복수개의 반도체 칩들 상에 인터포저를 제공하고 열압착 본딩을 진행하여 반도체 패키지 제조의 생산성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 I-I'를 절단한 단면도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 2는 도 1의 I-I'를 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 기판(100), 반도체 칩(200), 비전도성층(300) 및 인터포저(400)를 포함할 수 있다.
기판(100)은 제 1 절연층(102)과 제 1 배선층(104)이 교차로 적층된 인쇄회로기판(PCB)일 수 있다. 기판(100)의 상면에는 연결패드(110)와 제 1 회로패턴(106)이 제공될 수 있다. 기판(100)의 하면에 솔더볼과 같은 외부단자(120)가 부착될 수 있다. 외부단자(120)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 기판(100)과 외부단자(120) 사이에는 외부패드(108)가 배치될 수 있다.
반도체 칩(200)은 기판(100) 상에 실장될 수 있다. 반도체 칩(200)은 애플리케이션 프로세서(Application Processor)와 같은 비메모리 칩일 수 있다. 반도체 칩(200)과 기판(100) 사이에는 반도체 칩(200)과 기판(100)을 전기적으로 연결하는 칩 연결단자(130)가 제공될 수 있다. 칩 연결단자(130)는 연결패드(110) 상에 배치될 수 있다. 칩 연결단자(130)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
지지층(250)은 반도체 칩(200)과 기판(100) 사이의 빈 공간을 채울 수 있다. 지지층(250)은 기판(100) 상면의 일부를 덮고, 반도체 칩(200)과 접촉할 수 있다. 지지층(250)은 도전입자를 함유하지 않는 에폭시계 물질일 수 있다. 지지층(250)은 기판(100) 상에 반도체 칩(200)을 고정시켜 반도체 칩(200)의 깨짐 등을 방지할 수 있다.
비전도성층(Non-conductive layer, 300)은 기판(100) 및 반도체 칩(200)을 덮도록 제공될 수 있다. 비전도성층(300)은 도전입자를 함유하지 않는 에폭시계 물질일 수 있다. 비전도성층(300)은 기판(100)과 인터포저(400)를 결합하는 접착제 역할을 할 수 있다. 비전도성층(300)은 인터포저(400)의 하면과 물리적으로 접촉할 수 있어 반도체 패키지(1)의 두께가 얇아질 수 있다. 또한, 비전도성층(300)은 기판(100)과 인터포저(400)를 서로 고정결합하여 인터포저(400)를 지지할 수 있어 반도체 패키지(1)의 휘어짐(Warpage)를 방지할 수 있다.
인터포저(400)는 비전도성층(300) 상에 배치될 수 있다. 인터포저(400)는 제 2 절연층(402)과 제 2 배선층(404)이 교차로 적층된 구조일 수 있다. 인터포저(400)의 상면에는 제 2 회로패턴(406)이 제공될 수 있고, 하면에는 인터포저 패드(408)가 제공될 수 있다. 인터포저(400)는 기판(100) 및 반도체 칩(200)과 다른 전자 부품과의 연결을 용이하게 할 수 있다.
연결부재(150)는 기판(100)의 제 1 회로패턴(106) 상에 배치될 수 있다. 연결부재(150)는 기판(100)으로부터 인터포저(400)를 향하는 방향으로 돌출될 수 있고, 기판(100)과 인터포저(400)를 전기적으로 연결할 수 있다. 평면적인 관점에서, 연결부재(150)는 반도체 칩(200)의 둘러싸도록 복수개로 제공될 수 있다. 연결부재(150)는 기판(100)의 상면과 접촉하는 필러(152)와 필러(152) 상에 배치되는 솔더(154)를 포함할 수 있다. 필러(152)는 기판(100)의 상면에서 인터포저(400)를 향해 연장되는 원기둥 형상일 수 있다. 예를 들어, 필러(152)는 구리(Cu)일 수 있고, 솔더(154)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 필러(152)는 솔더(154)보다 녹는점이 높을 수 있고, 솔더(154)가 용융되는 온도는 비전도성층(300)이 경화되는 온도와 유사할 수 있다.
본 발명의 실시예에 따른 반도체 패키지(1)는 도전입자가 없는 비전도성층(300)을 사용하므로써 인접한 연결부재들(150) 간의 전기적 단락없이 연결부재들(150)의 미세 피치화가 가능할 수 있다. 또한, 기둥 형태의 연결부재들(150)은 솔더볼들보다 차지하는 면적이 작아, 단위면적당 더 많은 수가 기판(100) 상에 제공될 수 있다. 기판(100) 상에 제공되는 연결부재들(150)가 수가 증가될수록, 반도체 패키지(1)에 제공되는 입출력 핀(I/O pin)의 수를 증가시킬 수 있고, 기판(100)과 인터포저(400) 간의 결합력을 상승시킬 수 있다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 복수개의 연결부재들(150)이 배치된 기판(100)을 제공할 수 있다. 기판(100)은 인쇄회로기판(PCB)일 수 있다. 기판(100)의 상면에는 제 1 회로패턴들(106) 및 연결패드들(110)이 제공될 수 있고, 기판(100)의 하면에는 외부패드들(108)이 제공될 수 있다. 연결부재들(150) 각각은 기판(100)의 상면과 접촉하는 필러(152)와 필러(152) 상에 배치되는 솔더(154)를 포함할 수 있다. 필러(152)는 기판(100)의 상면에서 인터포저(400)를 향해 연장되는 원기둥 형상일 수 있다. 예를 들어, 필러(152)는 구리(Cu)일 수 있고, 솔더(154)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 필러(152)는 솔더(154)보다 녹는점이 높을 수 있고, 솔더(154)가 용융되는 온도는 비전도성층(300)이 경화되는 온도와 유사할 수 있다.
도 3b를 참조하면, 기판(100) 상에 복수개의 반도체 칩들(200)이 실장될 수 있다. 연결패드들(110) 상에 연결단자들(130)을 제공하고, 연결단자들(130) 상에 반도체 칩들(200)을 제공할 수 있다. 연결단자들(130)은 기판(100)과 반도체 칩들(200)을 전기적으로 연결할 수 있다. 칩 연결단자들(130)은 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
도 3c를 참조하면, 기판(100)과 반도체 칩들(200) 상에 비전도성 페이스트(310)를 도포할 수 있다. 비전도성 페이스트(310)은 도전입자를 함유하지 않은 에폭시계 물질일 수 있다. 기판(100)과 반도체 칩들(200) 사이에 비전도성 페이스트(310)가 채워지지 않아 보이드(Void, 220)가 생성될 수 있다.
도 3d를 참조하면, 기판(100)과 반도체 칩들(200)을 결합하는 지지층(250)을 형성할 수 있다. 비전도성 페이스트(310)에 열을 가하면 비전도성 페이스트(310)는 유동성을 가질 수 있다. 예를 들어, 공정온도가 50℃ 내지 150℃의 온도일 때, 비전도성 페이스트(310)는 기판(100) 상에서 유동할 수 있다. 이 때, 공정을 수행하는 챔버(미도시) 내부를 진공상태로 만들 수 있다. 진공상태에서 기판(100)과 반도체 칩들(200) 사이의 보이드(220)가 빠져나오면서 비전도성 페이스트(310)는 보이드(Void, 220)를 채울 수 있다. 다시, 공정온도가 상온(예: 25℃)이 되면 비전도성 페이스트(310)는 일정한 형태를 유지할 정도로 굳을 수 있다. 기판(100)과 반도체 칩들(200) 사이에서 굳은 비전도성 페이스트(310)는 지지층(250)을 형성할 수 있다.
상술한 예와 달리, 비전도성 페이스트(310)에 열을 가하여 유동성을 가질 수 있게 하고, 비전도성 페이스트(310)에 상압(예: 0.1MPa)보다 높은 압력을 가할 수 있다. 이 때, 압력을 받은 비전도성 페이스트(310)는 기판(100)과 반도체 칩들(200) 사이의 보이드(Void, 220)를 채울 수 있다. 다시, 공정온도가 상온(예: 25℃)이 되면 비전도성 페이스트(310)는 일정한 형태를 유지할 정도로 굳어 지지층(250)을 형성할 수 있다.
도 3e를 참조하면, 비전도성 페이스트(310) 상에 인터포저(400)를 정렬시키고, 본딩 툴(600)을 이용하여 기판(100)과 인터포저(400)가 마주보는 방향을 항해 열압착할 수 있다. 예를 들어, 상온(예: 25℃)보다 높은 공정온도(예: 220℃ 내지 300℃)에서 상압(예: 0.1MPa)보다 높은 압력을 비전도성 페이스트(310)에 인가하여 열압착할 수 있다. 인터포저(400) 하면의 인터포저 패드(408)는 연결부재들(150)과 접촉할 수 있고, 열에 의해 녹은 연결부재들(150)의 솔더(154)는 인터포저 패드(408)와 결합할 수 있다. 솔더(154)가 용융되는 온도는 비전도성층(300)이 경화되는 온도와 유사할 수 있고, 필러(152)는 공정온도(예: 220℃ 내지 300℃)보다 높은 온도에서 녹을 수 있다. 필러(152)는 솔더(154)보다 녹는점이 높을 수 있다. 따라서, 열압착 공정시에 필러(152)는 녹지 않고 솔더(154)만 녹아 인터포저 패드(408)와 결합될 수 있다. 공정온도에서 비전도성 페이스트(310)는 경화되어 비전도성층(300)을 형성할 수 있다. 비전도성층(300)은 인터포저(400)와 물리적으로 접촉할 수 있다. 하나의 인터포저(400)가 다수의 반도체 칩들(200) 상에 배치되어 열압착 공정을 수행함에 따라, 열압착 공정시의 생산성이 향상될 수 있다. 본 발명의 실시예에 따른 제조 방법에 따르면, 반도체 칩들(200)이 하나의 단위 패키지 별로 분리된 후에 반도체 칩들(200) 상에 인터포저(400)를 제공하는 경우보다 공정이 단순하여 공정시간이 단축되고 비용이 절감될 수 있다.
도 3f를 참조하면, 기판(100)의 하면 상에 외부단자들(120)이 부착될 수 있다. 외부단자들(120)은 외부패드(108) 상에 제공될 수 있다. 외부단자들(120)은 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
도 3g를 참조하면, 반도체 칩들(200)이 하나의 단위 패키지 별로 분리되도록 기판(100), 비전도성층(300) 및 인터포저(400)를 커팅할 수 있다. 커팅공정을 통해, 하나의 기판(100) 상에 하나의 반도체 칩(200)과 인터포저(400)가 적층된 다수의 반도체 패키지들(1)이 형성될 수 있다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 4a를 참조하면, 기판(100) 상에 복수개의 반도체 칩들(200)을 실장할 수 있다. 기판(100)과 반도체 칩들(200)은 연결패드(110) 및 칩 연결단자들(130)을 통해 서로 전기적으로 연결될 수 있다.
도 4b를 참조하면, 기판(100)과 반도체 칩들(200) 사이를 채우는 언더필층(280)을 형성할 수 있다. 언더필층(280)은 언더필 페이스트를 도포하여 경화시키는 언더필(Underfill) 공정을 통해 형성될 수 있다. 예를 들어, 언더필 페이스트는 도전입자를 함유하지 않는 에폭시계 물질일 수 있다. 언더필 페이스트는 80℃ 내지 200℃의 온도에서 경화될 수 있다. 경화된 언더필 페이스트는 언더필층(280)을 형성할 수 있다. 언더필층(280)은 기판(100) 상에 반도체 칩(200)을 고정시켜 반도체 칩(200)의 깨짐 등을 방지할 수 있다.
도 4c를 참조하면, 기판(100)과 반도체 칩들(200) 상에 비전도성 페이스트(310)를 도포할 수 있다. 비전도성 페이스트(310)는 도전입자를 함유하지 않는 에폭시계 물질일 수 있다. 비전도성 페이스트(310)가 경화되는 온도는 언더필 페이스트가 경화되는 온도보다 높을 수 있다. 예를 들어, 비전도성 페이스트(310)는 220℃ 내지 300℃의 온도에서 경화될 수 있다.
도 4d를 참조하면, 기판(100) 상에 인터포저(400)가 제공될 수 있다. 인터포저(400)는 기판(100)을 향해 돌출된 연결부재들(450)을 가질 수 있다. 연결부재(450)는 인터포저(400)의 하면과 접촉하는 필러(452) 및 필러(452) 상에 배치되는 솔더(454)를 포함할 수 있다. 필러(452)는 인터포저(400) 하면에서 기판(100)을 향해 연장되는 원기둥 형상일 수 있다. 예를 들어, 필러(452)는 구리(Cu)일 수 있고, 솔더(454)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
도 4e를 참조하면, 본딩 툴(600)을 이용하여 기판(100)과 인터포저(400)를 열압착할 수 있다. 연결부재(450)는 기판(100) 상면의 제 1 회로패턴(106)과 접촉할 수 있고, 열에 의해 녹은 연결부재(450)의 솔더(454)는 제 1 회로패턴(106)과 결합할 수 있다. 솔더(454)가 용융되는 온도는 비전도성층(300)이 경화되는 온도와 유사할 수 있고, 필러(452)는 공정온도(예: 220℃ 내지 300℃)보다 높은 온도에서 녹을 수 있다. 필러(452)는 솔더(454)보다 녹는점이 높을 수 있다. 또한, 열에 의해 비전도성 페이스트(310)는 경화되어 비전도성층(300)을 형성할 수 있다. 비전도성층(300)은 인터포저(400)와 물리적으로 접촉할 수 있다.
본 발명의 실시예에 따른 제조 방법에 따르면, 반도체 칩들(200)이 하나의 단위 패키지 별로 분리된 후에 반도체 칩들(200) 상에 인터포저(400)를 제공하는 경우보다 공정이 단순하여 공정시간이 단축되고 비용이 절감될 수 있다.
도 4f를 참조하면, 기판(100)의 하면 상에 외부단자들(120)이 부착될 수 있다. 외부단자들(120)은 외부패드(108) 상에 제공될 수 있다.
도 4g를 참조하면, 반도체 칩들(200)이 하나의 단위 패키지 별로 분리되도록 기판(100), 비전도성층(300) 및 인터포저(400)를 커팅할 수 있다. 커팅공정을 통해, 하나의 기판(100) 상에 하나의 반도체 칩(200)과 인터포저(400)가 적층된 다수의 반도체 패키지들(2)이 형성될 수 있다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도들이다.
도 5를 참조하면, 도 4g 의 반도체 패키지(2)와 달리, 반도체 패키지(3)는 연결부재(150)를 가지는 기판(100)을 포함할 수 있다. 기판(100)과 반도체 칩(200) 사이에는 언더필층(280)이 제공될 수 있다. 언더필층(280)은 비전도성층(300)보다 경화되는 온도가 낮은 물질로 이루어질 수 있다. 연결부재(150)의 필러(152)는 비전도성층(300)이 경화되어도 녹지않고 형태를 유지할 수 있다. 연결부재(150)의 솔더(154)는 비전도성층(300)이 경화될 때에 인터포저 패드(408)와 결합될 수 있다. 연결부재(150)에 의해 기판(100)과 인터포저(400)는 전기적으로 연결될 수 있다.
도 6을 참조하면, 인터포저(400) 상에 상부 패키지(500)가 배치시켜 패키지 온 패키지(Package-on-package)를 형성할 수 있다. 상부 패키지(500)는 상부 기판(510), 상부 반도체 칩(540) 및 몰딩막(550)을 포함할 수 있다. 기판(510)은 다층으로 구성된 인쇄회로기판(PCB)일 수 있다. 반도체 칩은 예를 들어, 메모리 칩일 수 있다. 상부 기판(510)과 상부 반도체 칩(540)은 상부 칩 연결단자(530)에 의해 전기적으로 연결될 수 있다. 상부 칩 연결단자(530)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상부 칩 연결단자(530)는 상부 기판(510) 상면의 상부 연결패드(520) 상에 배치될 수 있다. 몰딩막(550)은 상부 기판(510)의 상면 및 상부 반도체 칩(540)을 덮도록 제공될 수 있다. 몰딩막(550)은 에폭시 몰딩 컴파운드(EMC) 같은 절연성 고분자 물질을 포함할 수 있다.
인터포저(400)와 상부 패키지(500) 사이에 상부 솔더볼(450)이 제공될 수 있다. 상부 솔더볼(450)은 인터포저(400) 상면의 제 2 회로패턴(406) 상에 배치될 수 있다. 상부 솔더볼(450)은 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상부 솔더볼(450)은 인터포저(400)와 상부 기판(510)을 전기적으로 연결할 수 있다.

Claims (10)

  1. 그의 상면에 돌출된 연결부재를 가지는 기판 상에 복수개의 반도체 칩들을 실장하고;
    상기 기판 및 상기 반도체 칩들 상에 비전도성 페이스트를 도포하고;
    상기 기판과 상기 반도체 칩들을 결합하는 지지층을 형성하고;
    상기 비전도성 페이스트 상에 인터포저를 정렬시키고;
    상기 기판과 상기 인터포저가 마주보는 방향을 항해 가압하면서 열을 가하여 비전도성층을 형성하고; 그리고
    상기 반도체 칩들이 하나의 단위 패키지 별로 분리되도록, 상기 기판, 상기 비전도성층 및 상기 인터포저를 커팅하는 것을 포함하고,
    상기 연결부재는 상기 기판과 접촉하는 필러 및 상기 필러 상에 배치되는 솔더를 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 필러의 녹는점은 상기 솔더의 녹는점보다 높고,
    상기 솔더는 용융되어 상기 인터포저와 결합하는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 지지층을 형성하는 것은:
    상기 비전도성 페이스를 상기 기판과 상기 반도체 칩 사이에 충진하여 상기 기판과 상기 반도체 칩을 결합하는 것을 포함하는 반도체 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 지지층을 형성하는 것은:
    상기 비전도성 페이스트에 50℃ 내지 150℃의 온도를 가하여 상기 비전도성 페이스트를 유동시키는 것을 포함하는 반도체 패키지의 제조 방법.
  5. 제 3 항에 있어서,
    상기 지지층을 형성하는 것은:
    상압보다 높은 압력으로 공기를 제공하여 상기 기판과 상기 반도체 칩들 사이를 향해 비전도성 페이스트를 가압하는 것을 포함하는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 지지층을 형성하는 것은:
    상기 기판과 상기 반도체 칩 사이에 에폭시(Epoxy) 계열의 언더필 페이스트를 도포하여 경화시키는 것을 포함하는 반도체 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 비전도성층을 형성하는 것은:
    본딩 툴을 이용하여 상기 기판의 하면 및 상기 인터포저의 상면을 동시에 가압하고;
    상기 연결부재에 열을 가하여 상기 인터포저와 결합시키고; 그리고
    상기 비전도성 페이스트를 경화시키는 것을;
    포함하는 반도체 패키지의 제조 방법.
  8. 기판의 상면 상에 복수개의 반도체 칩들을 실장하고;
    상기 기판과 상기 반도체 칩들 상에 비전도성 페이스트를 도포하고;
    상기 기판과 상기 반도체 칩들 사이에 지지층을 형성하고;
    상기 기판을 향해 돌출된 연결부재를 가지는 인터포저를 상기 기판 상에 제공하고;
    상기 기판과 상기 인터포저를 열압착 본딩하여 상기 기판과 상기 인터포저 사이에 배치되는 비전도성층을 형성하고;
    상기 기판의 하면 상에 외부단자를 부착하고; 그리고
    상기 반도체 칩들이 하나의 단위 패키지 별로 분리되도록 상기 반도체 칩들 사이를 커팅하는 것을 포함하고,
    상기 연결부재는 상기 인터포저와 접촉하는 필러 및 상기 필러 상에 배치되는 솔더를 포함하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 필러의 녹는점은 상기 솔더의 녹는점보다 높고,
    상기 솔더는 용융되어 상기 기판과 결합하는 반도체 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 비전도성층을 형성하는 것은:
    본딩 툴을 이용하여 상기 기판과 상기 인터포저를 가압하고;
    열을 가하여 상기 연결부재와 상기 기판을 결합시키고; 그리고
    상기 비전도성 페이스트를 경화시키는 것을;
    포함하는 반도체 패키지의 제조 방법.

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