KR102427557B1 - 반도체 패키지 - Google Patents

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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 제1 기판 상의 제1 반도체칩; 상기 제1 기판 상에서 상기 제1 반도체칩의 측벽을 덮는 제1 몰딩막; 상기 제1 기판 상에 배치된 솔더 구조체; 및 상기 솔더 구조체 상에 배치되고, 그 하면 상에 제1 돌출부를 갖는 인터포저 기판을 포함할 수 있다. 상기 제1 몰딩막은 그 상면 상에 가이드 홀을 가질 수 있다. 상기 제1 돌출부의 적어도 일부분은 상기 가이드 홀 내에 제공될 수 있다. 상기 제1 돌출부는 상기 솔더 구조체와 이격 배치될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 적층된 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 제1 기판 상의 제1 반도체칩; 상기 제1 기판 상에서 상기 제1 반도체칩의 측벽을 덮는 제1 몰딩막; 상기 제1 기판 상에 배치된 솔더 구조체; 및 상기 솔더 구조체 상에 배치되고, 그 하면 상에 제1 돌출부를 갖는 인터포저 기판을 포함할 수 있다. 상기 제1 몰딩막은 그 상면 상에 가이드 홀을 가질 수 있다. 상기 제1 돌출부의 적어도 일부분은 상기 가이드 홀 내에 제공될 수 있다. 상기 제1 돌출부는 상기 솔더 구조체와 이격 배치될 수 있다.
본 발명의 개념에 따른 반도체 패키지는 제1 기판; 상기 제1 기판 상의 제1 반도체칩; 상기 제1 기판 상에서 상기 제1 반도체칩의 측벽을 덮는 제1 몰딩막, 상기 제1 몰딩막은 그 상면 상의 트렌치에 의해 정의된 제1 가이드부를 포함하고; 상기 제1 기판 상에 배치된 솔더 구조체들; 및 상기 솔더 구조체들 상에 제공되고, 상기 제1 반도체칩과 이격된 인터포저 기판을 포함할 수 있다. 상기 인터포저 기판은 그 하면 상에 배치된 제1 절연 돌출부를 포함하고, 상기 제1 절연 돌출부의 측벽의 적어도 일부분은 상기 제1 가이드부의 측벽과 마주할 수 있다.
본 발명의 개념에 따른 반도체 패키지는 제1 기판 상의 제1 반도체칩; 상기 제1 반도체칩의 측벽을 덮는 제1 몰딩막, 상기 제1 몰딩막은 제1 상면 및 상기 제1 상면보다 낮은 레벨에 배치된 제2 상면을 갖고; 상기 제1 기판 상에 제공된 솔더 구조체; 및 상기 솔더 구조체 상에 제공된 제2 기판을 포함할 수 있다. 상기 제2 기판은 그 하면 상에 제공된 돌출부를 포함하고, 상기 돌출부의 바닥면은 상기 제1 몰딩막의 상기 제1 상면보다 낮고 상기 제1 몰딩막의 상기 제2 상면과 동일하거나 더 높은 레벨에 배치될 수 있다. 상기 돌출부는 상기 솔더 구조체 및 상기 제1 반도체칩과 이격될 수 있다.
본 발명에 따르면, 인터포저 기판은 그 하면 상에 제공된 제1 돌출부들을 포함할 수 있다. 제1 몰딩막은 그 상면 상에 가이드 홀을 가질 수 있다. 솔더볼들의 리플로우 공정에서, 인터포저 기판의 제1 돌출부는 제1 몰딩막의 가이드 홀 내에 제공될 수 있다. 이에 따라, 인터포저 기판이 시프트되는 것이 방지될 수 있다. 상부 솔더볼들이 하부 솔더볼들과 양호하게 연결될 수 있다. 반도체 패키지의 신뢰성이 향상될 수 있다.
반도체 패키지의 제조 과정에서 휨 방지 부재를 사용하여, 인터포저 기판의 휨을 방지할 수 있다. 반도체 패키지의 제조 수율이 향상될 수 있다.
도 1은 실시예들에 따른 제1 반도체 패키지를 도시한 평면도이다.
도 2a, 도 2b, 도 2c, 및 도 2e는 실시예들에 따른 제1 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2d는 도 2c의 Ⅲ 영역을 확대 도시하였다.
도 3a는 실시예들에 따른 제1 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a의 Ⅳ영역을 확대 도시하였다.
도 4a, 도 4b, 도 4c, 및 도 4e는 실시예들에 따른 제1 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 4d는 도 4c의 Ⅲ' 영역을 확대 도시한 도면으로, 도 3b의 Ⅴ-Ⅵ선을 따라 자른 단면에 대응된다.
도 5a는 실시예들에 따른 제1 가이드부를 설명하기 위한 평면도이다.
도 5b는 도 5a의 Ⅴ'-Ⅵ'선을 따라 자른 단면이다.
도 6a는 실시예들에 따른 제1 가이드부 및 제1 돌출부를 설명하기 위한 평면도이다.
도 6b는 도 6a의 Ⅴ''-Ⅵ''선을 따라 자른 단면이다.
도 7은 실시예들에 따른 제1 반도체 패키지의 제조 과정을 설명하기 위한 단면도이다.
도 8은 실시예들에 따른 적층 패키지를 도시한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 제1 반도체 패키지를 도시한 평면도이다. 도 2a, 도 2b, 도 2c, 및 도 2e는 실시예들에 따른 제1 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 도 2d는 도 2c의 Ⅲ 영역을 확대 도시하였다.
도 1 및 도 2a를 참조하면, 제1 반도체칩(200) 및 제1 몰딩막(300)이 제1 기판(100) 상에 배치될 수 있다. 제1 기판(100)은 회로 패턴을 갖는 인쇄회로기판일 수 있다. 다른 예로, 인쇄회로기판 대신 재배선층이 제1 기판(100)으로 사용될 수 있다. 제1 기판(100)은 제1 기판 패드들(150) 및 제2 기판 패드(160)를 포함할 수 있다. 제1 기판 패드들(150) 및 제2 기판 패드(160)는 제1 기판(100)의 상면 및 하면 상에 각각 배치될 수 있다. 제2 기판 패드(160)는 내부 배선을 통해 제1 기판 패드들(150) 중 적어도 하나와 연결될 수 있다. 이하의 도면들에서 제1 기판(100) 내의 점선은 제1 기판(100) 내의 내부 배선을 모식적으로 나타낸 것이다. 외부 단자(170)가 제2 기판 패드(160)의 하면 상에 형성될 수 있다. 외부 단자(170)는 도전성 물질을 포함하고, 솔더볼의 형상을 가질 수 있다.
제1 반도체칩(200)이 제1 기판(100) 상에 실장될 수 있다. 제1 반도체칩(200)은 연결부들(210)을 통해 제1 기판(100)과 전기적으로 연결될 수 있다. 연결부들(210)은 제1 기판(100) 및 제1 반도체칩(200) 사이에 배치될 수 있다. 연결부들(210)은 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제1 반도체칩(200)은 집적 회로들(미도시)을 포함할 수 있고, 집적 회로들은 제1 반도체칩(200)의 하면에 인접할 수 있다. 제1 반도체칩(200)은 로직 칩으로 기능할 수 있다. 예를 들어, 제1 반도체칩(200)은 어플리케이션 프로세서(application processor)와 같은 비메모리칩으로 기능할 수 있다.
제1 몰딩막(300)이 제1 기판(100)의 상면 상에 형성되어, 제1 반도체칩(200)의 측벽을 덮을 수 있다. 제1 몰딩막(300)은 제1 기판(100) 및 제1 반도체칩(200) 사이의 갭으로 연장되어, 연결부들(210) 및 제1 반도체칩(200)의 하면을 밀봉할 수 있다. 제1 몰딩막(300)은 제1 반도체칩(200)의 상면(200a)을 노출시킬 수 있다. 제1 몰딩막(300)은 에폭시계 몰딩 컴파운드를 포함할 수 있다.
제1 몰딩막(300)은 가이드 홀들(301) 및 개구부들(303)을 가질 수 있다. 제1 몰딩막(300)의 일부가 제거되어, 가이드 홀들(301) 및 개구부들(303)이 제1 몰딩막(300) 내에 형성될 수 있다. 예를 들어, 가이드 홀들(301)의 바닥면들은 제1 몰딩막(300) 내에 제공되고, 제1 기판(100)의 상면과 이격될 수 있다. 상기 제1 몰딩막(300)의 제거는 레이저 드릴링 공정에 의해 진행될 수 있다. 가이드 홀들(301)이 형성됨에 따라, 제1 몰딩막(300)은 제1 상면(300a), 제2 상면(300b), 및 내측면(300c)을 가질 수 있다. 제1 몰딩막(300)의 제1 상면(300a)은 제1 몰딩막(300)의 최상부면에 해당할 수 있다. 제1 몰딩막(300)의 제1 상면(300a)은 상기 드릴링 공정에 노출되지 않아, 제1 반도체칩(200)의 상면(200a)과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 몰딩막(300)의 제2 상면(300b)은 상기 가이드 홀들(301)의 바닥면들에 해당할 수 있다. 제1 몰딩막(300)의 제2 상면(300b)은 제1 상면(300a)보다 낮은 레벨에 제공될 수 있다. 제1 몰딩막(300)의 내측면(300c)은 제1 상면(300a)의 엣지 및 제2 상면(300b)의 엣지를 연결할 수 있다. 제1 몰딩막(300)의 내측면(300c)은 가이드 홀들(301)의 측벽들과 동일한 면을 지시할 수 있다. 가이드 홀들(301)은 제1 반도체칩(200)과 이격될 수 있다. 도 1에서 가이드 홀들(301) 각각은 원형으로 도시하였으나, 이에 제한되지 않고 다양한 형상(예를 들어, 사각형 또는 육각형과 같은 다각형)을 가질 수 있다.
개구부들(303)은 제1 몰딩막(300)을 관통하여, 제1 기판 패드들(150)을 노출시킬 수 있다. 개구부들(303)은 평면적 관점에서 가이드 홀들(301) 및 제1 반도체칩(200)과 이격될 수 있다. 하부 솔더볼들(410)이 개구부들(303) 내에 형성되어, 제1 기판 패드들(150)과 접속할 수 있다. 하부 솔더볼들(410)은 외부 단자(170) 또는 제1 반도체칩(200)과 전기적으로 연결될 수 있다. 하부 솔더볼들(410)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 다른 예로, 하부 솔더볼들(410) 대신 솔더 페이스트들이 개구부들(303) 내에 제공될 수 있다.
도 1 및 도 2b를 참조하면, 인터포저 기판(500)이 제1 기판(100) 상에 배치될 수 있다. 인터포저 기판(500)의 하면(500b)은 제1 반도체칩(200)을 향할 수 있다. 인터포저 기판(500)은 예를 들어, 절연 수지를 포함할 수 있다. 일 예로, 절연 수지는 감광성 폴리이미드와 같은 솔더 레지스트 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제1 패드들(550) 및 제2 패드들(560)이 인터포저 기판(500)의 하면(500b) 및 상면 상에 각각 배치될 수 있다. 배선이 인터포저 기판(500) 내에 제공되며, 제2 패드들(560) 및 제1 패드들(550)을 전기적으로 연결시킬 수 있다. 인터포저 기판(500) 내의 점선은 인터포저 기판(500) 내의 배선을 모식적으로 나타낸 것이다. 제1 패드들(550), 배선, 및 제2 패드들(560)은 도전성 물질(예를 들어, 구리 또는 알루미늄과 같은 금속)을 포함할 수 있다. 상부 솔더볼들(420)이 제1 패드들(550)의 하면 상에 형성되어, 제1 패드들(550)과 접속할 수 있다. 상부 솔더볼들(420)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 이 때, 상부 솔더볼들(420)의 개수 또는 배치는 제2 패드들(560)의 개수 또는 배치와 다를 수 있다. 예를 들어, 상부 솔더볼들(420)은 평면적 관점에서 제2 패드들(560)과 중첩되지 않을 수 있다. 상부 솔더볼들(420)이 하부 솔더볼들(410)과 각각 정렬되도록, 인터포저 기판(500)이 제1 기판(100) 상에 배치될 수 있다.
인터포저 기판(500)은 제1 돌출부들(510)을 포함할 수 있다. 제1 돌출부들(510)은 적어도 2개 제공될 수 있다. 실시예들에 따르면, 절연성 수지 필름을 제1 기판(100) 상에 부착하여, 제1 돌출부들(510)이 형성될 수 있다. 상기 절연성 수지 필름은 인터포저 기판(500)과 동일한 물질로 구성될 수 있다. 제1 돌출부들(510)을 구성하는 수지는 인터포저 기판(500)을 구성하는 수지와 동일할 수 있다. 예를 들어, 제1 돌출부들(510)은 솔더 레지스트 물질을 포함할 수 있다. 실시예들에 따르면, 단수의 절연층이 인터포저 기판(500)으로 사용되고, 제1 돌출부들(510)은 상기 절연층과 동일한 물질로 구성될 수 있다. 다른 예로, 인터포저 기판(500)은 복수의 절연층들을 포함하고, 제1 돌출부들(510)은 인터포저 기판(500)의 절연층들 중 최하부층과 동일한 물질로 구성될 수 있다.
제1 돌출부들(510)의 바닥면들(510b)은 인터포저 기판(500)의 하면(500b)보다 낮은 레벨에 배치될 수 있다. 제1 돌출부들(510)은 가이드 홀들(301)과 수직적으로 정렬될 수 있다. 제1 돌출부들(510)은 평면적 관점에서 제1 반도체칩(200) 및 상부 솔더볼들(420)과 이격될 수 있다.
휨 방지 부재(600)가 인터포저 기판(500) 상에 배치될 수 있다. 일 예로, 덤벨(dumbell)이 휨 방지 부재(600)로 사용될 수 있으나, 이에 제한되지 않는다.
도 1, 도 2c, 및 도 2d를 참조하면, 리플로우 공정이 제1 기판(100) 및 인터포저 기판(500) 상에 수행되어, 솔더 구조체들(400)을 형성할 수 있다. 실시예들에 따르면, 리플로우 공정은 하부 솔더볼들(410) 및 상부 솔더볼들(420)의 녹는 점보다 높은 온도에서 진행될 수 있다. 예를 들어, 리플로우 공정은 대략 200℃ 내지 250℃에서 수행될 수 있다. 하부 솔더볼들(410) 및 상부 솔더볼들(420)이 리플로우되어, 솔더 구조체들(400)이 형성될 수 있다. 솔더 구조체들(400)은 제1 기판 패드들(150) 및 제1 패드들(550) 과 접속할 수 있다. 리플로우 공정은 제1 몰딩막(300) 및 제1 돌출부들(510)의 녹는 점보다 낮은 온도 조건에서 수행될 수 있다. 도 1과 같이 제1 돌출부들(510)은 평면적 관점에서 가이드 홀들(301)과 중첩될 수 있다. 제1 몰딩막(300)의 가이드 홀들(301) 및 제1 돌출부들(510)은 리플로우 공정에서 인터포저 기판(500)을 고정시킬 수 있다. 이하, 제1 돌출부들(510) 및 제1 가이드부(310)에 대하여 보다 상세하게 설명한다.
하부 솔더볼들(410) 및 상부 솔더볼들(420)이 리플로우됨에 따라, 인터포저 기판(500)이 하강할 수 있다. 제1 돌출부들(510)은 가이드 홀들(301) 내에 수용될 수 있다. 도 2d와 같이, 제1 돌출부들(510)의 바닥면들(510b)은 제1 몰딩막(300)의 제1 상면(300a)보다 낮은 레벨에 제공될 수 있다. 제1 돌출부들(510)의 바닥면들(510b)은 제1 몰딩막(300)의 제2 상면(300b)과 동일하거나 더 높은 레벨에 제공될 수 있다. 제1 돌출부들(510)의 측벽들(510c)의 적어도 일부분들은 제1 몰딩막(300)의 내측면(300c)과 마주할 수 있다. 리플로우 공정에서 제1 돌출부들(510) 및 가이드 홀들(301)은 인터포저 기판(500)이 시프트되는 것을 방지하여, 상부 솔더볼들(420)이 하부 솔더볼들(410)과 각각 양호하게 정렬 및 연결될 수 있다. 이에 따라, 솔더 구조체들(400)이 양호하게 형성될 수 있다.
상기 리플로우 공정 동안, 휨 방지 부재(600)는 중량을 이용하여 인터포저 기판(500)에 힘을 가할 수 있다. 그러나, 상기 힘에 의해 인터포저 기판(500)이 시프트되는 경우, 휨 방지 부재(600)의 사용이 제약될 수 있다. 실시예들에 따르면, 제1 돌출부들(510) 및 가이드 홀들(301)이 제공되어, 반도체 패키지의 제조 과정에서 휨 방지 부재(600)가 사용될 수 있다. 이에 따라, 리플로우 공정에서 인터포저 기판(500)의 휨(warpage)이 방지/감소될 수 있다. 리플로우 공정 후, 솔더 구조체들(400)이 상온(대략 25℃)으로 냉각되면, 휨 방지 부재(600)가 제거될 수 있다. 지금까지 설명한 제조 예에 의해, 제1 반도체 패키지(P1)의 제조가 완성될 수 있다.
도 1 및 도 2e를 참조하면, 제2 반도체 패키지(P2)가 제1 반도체 패키지(P1) 상에 실장되어, 적층 패키지(PKG1)가 제조될 수 있다. 제1 반도체 패키지(P1)는 앞서 도 2a 내지 2c와 같이 제조된 패키지일 수 있다. 제2 반도체 패키지(P2)는 제2 기판(700), 제2 반도체칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 제2 기판(700)은 그 하면 상의 하부 기판 패드들(750)을 포함할 수 있다.
제2 반도체칩(800)은 본딩 와이어(810)에 의해 제2 기판(700)과 전기적으로 연결될 수 있다. 다른 예로, 제2 반도체칩(800)은 플립칩 방식으로 제2 기판(700) 상에 실장될 수 있다. 제2 반도체칩(800)은 제1 반도체칩(200)과 다른 기능을 수행할 수 있다. 예를 들어, 제2 반도체칩(800)은 메모리칩으로 기능할 수 있다. 제2 반도체칩(800)은 단수 혹은 복수 개로 제공될 수 있다. 제2 반도체칩(800)의 실장 방법, 종류, 크기, 및/또는 개수 등에 따라, 제2 기판(700) 내의 회로가 구성될 수 있다.
접속 단자들(650)이 인터포저 기판(500) 및 제2 기판(700) 사이에 제공되어, 제2 패드들(560) 및 하부 기판 패드들(750)과 각각 접속할 수 있다. 인터포저 기판(500)에 의해 접속 단자들(650)의 배치 및 개수는 솔더 구조체들(400)의 배치 및 개수에 제약되지 않을 수 있다. 예를 들어, 접속 단자들(650)의 배치 및 개수는 솔더 구조체들(400)의 배치 및 개수와 다를 수 있다. 따라서, 제1 반도체칩(200) 및 제2 반도체칩(800)의 개수, 크기, 실장 방법, 및 배치가 다양해질 수 있다. 이에 더하여, 제2 기판(700) 내의 회로들이 보다 자유롭게 디자인될 수 있다. 제2 몰딩막(900)이 제2 기판(700) 상에 형성되어, 제2 반도체칩(800)을 밀봉할 수 있다.
도 3a는 실시예들에 따른 제1 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a의 Ⅳ영역을 확대 도시하였다. 도 4a, 도 4b, 도 4c, 및 도 4e는 실시예들에 따른 제1 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 3a의 Ⅰ'-Ⅱ'선을 따라 자른 단면들에 대응된다. 도 4d는 도 4c의 Ⅲ' 영역을 확대 도시한 도면으로, 도 3b의 Ⅴ-Ⅵ선을 따라 자른 단면에 대응된다. 도 1을 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.
도 3a, 도 3b, 및 도 4a를 참조하면, 제1 반도체칩(200) 및 제1 몰딩막(300)이 제1 기판(100) 상에 형성될 수 있다. 제1 기판(100), 제1 반도체칩(200), 및 제1 몰딩막(300)은 앞서 도 1 및 도 2a에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 레이저 드릴링 공정에 의해 제1 몰딩막(300)의 일부가 제거되어 가이드 홀들(301) 및 개구부들(303)을 형성할 수 있다. 도 1 및 도 2a와 달리, 제1 몰딩막(300)은 그 상면(예를 들어, 제1 상면(300a)) 상에 트렌치(302)를 가질 수 있다. 이하, 제1 몰딩막(300)에 대하여 보다 상세하게 설명한다.
트렌치(302)는 제1 몰딩막(300)의 다른 일부가 제거되어 형성될 수 있고, 제1 몰딩막(300)의 제거는 레이저 드릴링 공정에 의해 진행될 수 있다. 트렌치(302)는 가이드 홀들(301)과 단일 공정에 의해 수행될 수 있으나, 이에 제한되지 않는다. 트렌치(302)는 개구부들(303)과 연결될 수 있다. 실시예들에 따르면, 트렌치(302)가 제1 몰딩막(300) 내에 형성되어, 칩 밀봉부(330), 제1 가이드부(310), 및 제2 가이드부(320)를 정의할 수 있다.
제1 몰딩막(300)은 제1 상면(300a) 및 제1 상면(300a)과 낮은 레벨에 배치된 제2 상면(300b)을 가질 수 있다. 제1 몰딩막(300)의 제1 상면(300a)은 칩 밀봉부(330)의 상면, 제1 가이드부(310)의 상면, 및 제2 가이드부(320)의 상면을 포함할 수 있다. 제1 몰딩막(300)의 제2 상면(300b)은 가이드 홀들(301)의 바닥면들 및 트렌치(302)의 바닥면을 포함할 수 있다.
제1 몰딩막(300)은 칩 밀봉부(330), 제1 가이드부(310), 및 제2 가이드부(320)를 포함할 수 있다. 칩 밀봉부(330)는 제1 반도체칩(200)의 측벽을 덮어, 제1 반도체칩(200)을 밀봉할 수 있다. 칩 밀봉부(330)의 상면은 제1 반도체칩(200)의 상면(200a)과 실질적으로 동일한 레벨에 배치될 수 있다. 밀봉부(330)는 제1 몰딩막(300)의 제2 상면(300b)으로부터 돌출될 수 있다.
제1 가이드부(310)는 제1 몰딩막(300)의 제2 상면(300b)으로부터 돌출될 수 있다. 도 3a와 같이 평면적 관점에서 제1 가이드부(310)는 제1 반도체칩(200)과 이격될 수 있다. 제1 가이드부(310)는 가이드 홀들(301) 중 적어도 하나를 가질 수 있다. 도시된 바와 달리, 제2 가이드부(310)는 복수의 가이드 홀들(301)을 가질 수 있다. 제1 가이드부(310)는 사각형으로 도시되었으나, 원형, 타원형, 또는 육각형과 같은 다각형 등 다양하게 변형될 수 있다.
제2 가이드부(320)가 제1 몰딩막(300)의 제2 상면(300b)으로부터 돌출될 수 있다. 제2 가이드부(320)는 제1 반도체칩(200)과 이격될 수 있다. 도 4a와 같이, 제2 가이드부(320)는 평면적 관점에서 제1 몰딩막(300)의 엣지 부분에 형성될 수 있다. 제2 가이드부(320)는 평면적 관점에서, “L”자 또는 이와 회전 대칭된 형상을 가질 수 있다. 다른 예로, 제2 가이드부(320)는 평면적 관점에서 제1 기판(100)의 외측벽(100c)과 나란하게 연장되는 바 형상을 가질 수 있다.
도 3a, 도 3b, 및 도 4b를 참조하면, 인터포저 기판(500)이 제1 기판(100) 상에 배치될 수 있다. 제2 패드들(560)이 인터포저 기판(500)의 상면 상에 배치될 수 있다. 상부 솔더볼들(420) 및 제1 패드들(550)이 인터포저 기판(500)의 하면(500b) 상에 배치될 수 있다. 인터포저 기판(500)은 제1 돌출부들(510)에 더하여 제2 돌출부(520)를 포함할 수 있다. 제1 돌출부들(510)은 앞서 도 2b의 제1 돌출부들(510)과 실질적으로 동일할 수 있다.
제2 돌출부(520)가 인터포저 기판(500)의 하면(500b) 상에 제공될 수 있다. 제2 돌출부(520)는 도 3a와 같이 평면적 관점에서 제1 반도체칩(200)과 중첩 배치될 수 있다. 도 4b와 같이 제1 돌출부들(510)의 두께들(T1)은 제2 돌출부(520)의 두께(T2)보다 더 클 수 있다. 제2 돌출부(520)의 바닥면(520b)은 인터포저 기판(500)의 하면(500b)보다 낮고, 제1 돌출부들(510)의 바닥면들(510b)보다 높은 레벨에 배치될 수 있다.
제2 돌출부(520)는 인터포저 기판(500)과 동일한 절연 물질로 구성될 수 있다. 제2 돌출부(520)를 구성하는 수지는 인터포저 기판(500)을 구성하는 수지와 동일할 수 있다. 제2 돌출부(520)는 예를 들어, 솔더 레지스트 물질을 포함할 수 있다. 실시예들에 따르면, 단수의 절연층이 인터포저 기판(500)으로 사용되고, 제2 돌출부(520)는 상기 절연층과 동일한 물질로 구성될 수 있다. 다른 예로, 인터포저 기판(500)은 복수의 절연층들을 포함하고, 제2 돌출부(520)는 인터포저 기판(500)의 절연층들 중 최하부층과 동일한 물질로 구성될 수 있다. 제2 돌출부(520)는 제1 돌출부들(510)과 동일한 물질을 포함할 수 있다.
상부 솔더볼들(420)이 하부 솔더볼들(410)과 정렬되도록, 인터포저 기판(500)이 제1 반도체칩(200) 및 제1 몰딩막(300) 상에 배치될 수 있다. 이 때, 인터포저 기판(500)의 제1 돌출부들(510)은 제1 몰딩막(300)의 가이드 홀들(301)과 정렬될 수 있다. 휨 방지 부재(600)가 인터포저 기판(500) 상에 배치될 수 있다.
도 3a, 도 3b, 도 4c, 및 도 4d를 참조하면, 제1 기판(100) 및 인터포저 기판(500) 상에 리플로우 공정이 수행되어, 솔더 구조체들(400)이 형성될 수 있다. 리플로우 공정은 앞서 도 2c의 예와 실질적으로 동일한 방법에 의해 진행될 수 있다.
하부 솔더볼들(410) 및 상부 솔더볼들(420)이 리플로우되어, 인터포저 기판(500)이 하강할 수 있다. 이에 따라, 제1 돌출부들(510)의 적어도 일부분들은 가이드 홀들(301) 내에 각각 제공될 수 있다. 도 4d와 같이 제1 돌출부들(510)의 바닥면들(510b)은 제1 몰딩막(300)의 제1 상면(300a)보다 낮은 레벨에 제공될 수 있다. 제1 돌출부들(510)의 바닥면들(510b)은 제1 몰딩막(300)의 제2 상면(300b)과 동일하거나 더 높은 레벨에 배치될 수 있다. 제1 돌출부들(510)의 측벽들(510c)의 적어도 일부분들은 제1 몰딩막(300)의 내측면(300c)과 마주할 수 있다. 제1 돌출부들(510) 및 가이드 홀들(301)은 리플로우 공정에서 인터포저 기판(500)이 시프트되는 것을 방지할 수 있다.
제2 가이드부(320)는 도 3a와 같이 최외곽 솔더 구조체들(400) 및 제1 기판(100)의 외측벽(100c) 사이에 배치될 수 있다. 여기에서, 상기 솔더 구조체들(400)은 다른 솔더 구조체들(400)보다 제1 기판(100)의 외측벽(100c)에 더 인접할 수 있다. 제2 가이드부(320)가 제공됨에 따라, 상부 솔더볼들(420)과 하부 솔더볼들(410)의 오정렬 및 비젖음(non-wet)이 방지될 수 있다. 이에 따라, 솔더 구조체들(400)이 양호하게 형성될 수 있다. 예를 들어, 솔더 구조체들(400) 사이의 전기적 쇼트의 발생이 방지/감소될 수 있다.
상기 리플로우 공정에서, 상기 인터포저 기판(500)이 하강하는 정도는 제2 돌출부(520)에 의해 제어될 수 있다. 리플로우 공정 후, 제2 돌출부(520)의 바닥면(520b)은 제1 반도체칩(200)의 상면(200a)과 물리적으로 접촉할 수 있다. 제2 돌출부(520)는 인터포저 기판(500)을 지지하고, 제1 반도체칩(200) 및 인터포저 기판(500) 사이의 갭을 일정하게 유지하는 역할을 할 수 있다. 리플로우 공정 후, 솔더 구조체들(400)이 상온으로 냉각되면, 휨 방지 부재(600)는 제거될 수 있다.
언더필 물질이 제1 몰딩막(300)과 인터포저 기판(500) 사이 및 제1 몰딩막(300)과 제1 반도체칩(200) 사이에 제공되어, 언더필막(350)을 형성할 수 있다. 언더필막(350)은 트렌치(302) 및 개구부들(303) 내로 연장되어, 솔더 구조체들(400)을 밀봉시킬 수 있다. 실시예들에 따르면, 제1 반도체칩(200) 및 인터포저 기판(500) 사이의 갭이 제2 돌출부(520)에 의해 일정하게 유지되므로, 언더필막(350)이 제1 몰딩막(300)과 인터포저 기판(500) 사이 및 제1 몰딩막(300)과 제1 반도체칩(200) 사이를 양호하게 채울 수 있다. 도 4d와 같이 언더필막(350)은 가이드 홀들(301) 및 제1 돌출부들(510) 사이로 연장될 수 있다. 예를 들어, 언더필막(350)은 제1 돌출부들(510)의 측벽들(510c) 및 가이드 홀들(301)의 측벽들(제1 몰딩막(300)의 내측면(300c)) 사이에 채워질 수 있다. 언더필막(350)은 제1 돌출부들(510)의 바닥면 및 가이드 홀들(301)의 바닥면들(제1 몰딩막(300)의 제2 상면(300b)) 사이로 연장될 수 있다. 언더필막(350)은 몰딩막(300)과 다른 물질을 포함할 수 있다. 언더필막(350)은 예를 들어, 절연성 수지를 포함할 수 있다. 지금까지 설명한 제조예에 의해 제1 반도체 패키지(P1')의 제조가 완성될 수 있다.
도 3a, 도 3b, 및 도 4e를 참조하면, 제2 반도체 패키지(P2)가 제1 반도체 패키지(P1') 상에 실장되어, 적층 패키지(PKG2)가 제조될 수 있다. 제1 반도체 패키지(P1')는 앞서 도 4a 내지 도 4c에서 설명한 바와 같이 제조될 수 있다. 제2 반도체 패키지(P2)는 제2 기판(700), 제2 반도체칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 제2 반도체칩(800)은 도 2e의 제2 반도체칩(800)과 실질적으로 동일할 수 있다. 접속 단자들(650)이 인터포저 기판(500) 및 제2 기판(700) 사이에 형성되어, 제2 패드들(560) 및 하부 기판 패드들(750)과 접속할 수 있다. 제2 반도체칩(800)은 제2 기판(700), 접속 단자들(650), 솔더 구조체들(400), 및 제1 기판(100)을 통해 제1 반도체칩(200) 또는 외부 단자(170)와 전기적으로 연결될 수 있다.
도 5a는 실시예들에 따른 제1 가이드부를 설명하기 위한 평면도로, 도 3a의 Ⅳ 영역을 확대 도시한 도면에 대응된다. 도 5b는 도 5a의 Ⅴ'-Ⅵ'선을 따라 자른 단면이다. 도 5a 내지 도 5b의 설명에 있어서, 설명의 간소화를 위해 단수의 제1 돌출부에 관하여 기술한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 5b를 참조하면, 제1 가이드부(310)는 복수로 서브 가이드부들(311)을 포함할 수 있다. 서브 가이드부들(311)은 서로 이격될 수 있다. 가이드 홀들(301)은 트렌치(302)와 연결될 수 있다. 제1 돌출부(510)는 서브 가이드부들(311) 사이에 제공될 수 있다. 도 5b와 같이, 제1 돌출부(510)의 바닥면(510b)은 서브 가이드부들(311)의 상면들(예를 들어, 제1 몰딩막(300)의 제1 상면(300a))보다 낮은 레벨에 배치되고, 가이드 홀들(301)의 바닥면(예를 들어, 제1 몰딩막(300)의 제2 상면(300b))과 동일하거나 더 높은 레벨 사이에 제공될 수 있다. 제1 돌출부(510)의 측벽(510c)은 서브 가이드부들(311)의 측벽(예를 들어, 제1 몰딩막(300)의 내측면(300c))과 마주볼 수 있다. 언더필막(350)이 서브 가이드부들(311)과 제1 돌출부(510) 사이에 채워질 수 있다. 다른 예로, 언더필막(350)은 생략될 수 있다.
도 6a는 실시예들에 따른 제1 가이드부 및 제1 돌출부을 설명하기 위한 평면도로, 도 3a의 Ⅳ 영역을 확대 도시한 도면에 대응된다. 도 6b는 도 6a의 Ⅴ''-Ⅵ''선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a 및 6b를 참조하면, 제1 돌출부들(510)은 복수의 서브 돌출부들(511)을 포함할 수 있다. 서브 돌출부들(511)은 서로 이격 배치될 수 있다. 제1 가이드부(310)는 서브 돌출부들(511) 사이에 제공될 수 있다. 도 6b와 같이 서브 돌출부들(511)의 측벽들(511c)은 제1 가이드부(310)의 측벽(제1 몰딩막(300)의 내측면(300c))과 마주볼 수 있다. 서브 돌출부들(511)의 바닥면(511b)은 제1 가이드부(310)의 상면(제1 몰딩막(300)의 제1 상면(300a))보다 낮은 레벨에 배치될 수 있다. 서브 돌출부들(511)의 바닥면(511b)은 제1 몰딩막(300)의 제2 상면(300b)과 동일하거나 더 높은 레벨에 배치될 수 있다. 언더필막(350)이 제1 가이드부(310)와 서브 돌출부들(511) 사이에 채워질 수 있다. 다른 예로, 언더필막(350)은 생략될 수 있다.
도 7은 실시예들에 따른 제1 반도체 패키지의 제조 과정을 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7을 참조하면, 제1 반도체칩(200)이 복수로 준비될 수 있다. 제1 반도체칩들(200)이 제1 기판(100) 상에 제공될 수 있다. 제1 기판(100)은 스트립 인쇄회로기판일 수 있다. 제1 몰딩막(300)이 제1 기판(100) 상에 형성되어, 제1 반도체칩들(200)을 덮을 수 있다. 제1 몰딩막(300)은 도 4a에서 설명한 제1 몰딩막(300)과 실질적으로 동일할 수 있다. 예를 들어, 제1 몰딩막(300)은 가이드 홀들(301), 트렌치(302), 및 개구부들(303)을 가질 수 있다.
인터포저 기판(500)이 복수로 준비될 수 있다. 인터포저 기판들(500) 각각은 도 4b의 인터포저 기판(500)과 실질적으로 동일할 수 있다. 예를 들어, 인터포저 기판들(500) 각각은 그 하면들 상에 제1 돌출부들(510) 및 제2 돌출부(520)를 가질 수 있다. 인터포저 기판들(500)은 제1 반도체칩들(200) 상에 각각 제공될 수 있다. 이 때, 인터포저 기판들(500)의 제1 돌출부들(510)은 제1 몰딩막(300)의 가이드 홀들(301)과 각각 정렬될 수 있다. 솔더 구조체들(400)이 리플로우 공정에 의해 제1 기판(100)과 인터포저 기판들(500) 사이에 형성될 수 있다. 언더필막(350)이 제1 몰딩막(300)과 인터포저 기판(500) 사이 및 제1 반도체칩(200)과 인터포저 기판(500) 사이에 형성되어, 솔더 구조체들(400)을 밀봉할 수 있다.
점선으로 도시한 바와 같이 제1 기판(100), 제1 몰딩막(300), 및 언더필막(350)이 쏘잉되어, 복수의 제1 반도체 패키지들(P1')이 서로 분리될 수 있다. 제1 반도체 패키지들(P1') 각각은 도 4c 및 도 4d의 제1 반도체 패키지(P1')과 실질적으로 동일할 수 있다.
실시예들에 따르면, 도 2a 내지 도 2d에서 설명한 제1 반도체 패키지(P1)의 제조는 도 7의 스트립 인쇄회로기판을 제1 기판(100)으로 사용하여 진행될 수 있다.
도 8은 실시예들에 따른 적층 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8을 참조하면, 적층 패키지(PKG3)는 제1 반도체 패키지(P1'') 및 제2 반도체 패키지(P2)를 포함할 수 있다. 제1 반도체 패키지(P1'')는 제1 기판(100), 제1 반도체칩(200), 및 제1 몰딩막(300)을 포함할 수 있다. 제2 반도체 패키지(P2)는 제2 기판(700), 제2 반도체칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 제1 기판(100), 제1 반도체칩(200), 제1 몰딩막(300), 제2 기판(700), 제2 반도체칩(800), 및 제2 몰딩막(900)은 앞서 도 1 내지 도 2e에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 인터포저 기판(500)은 생략되고, 제2 기판(700)은 그 하면(700b) 상에 제공된 돌출부들(512)을 포함할 수 있다. 돌출부들(512)은 평면적 관점에서 제1 몰딩막(300)의 가이드 홀들(301)과 중첩될 수 있다. 돌출부들(512)의 적어도 일부분들은 제1 몰딩막(300)의 가이드 홀들(301) 내에 제공될 수 있다. 돌출부들(512)의 측벽들(512c)의 적어도 일부분들은 제1 몰딩막(300)의 내측면(300c)과 마주볼 수 있다. 돌출부들(512)의 바닥면들(512b)은 제1 몰딩막(300)의 제1 상면(300a)보다 낮은 레벨에 배치되고, 제1 몰딩막(300)의 제2 상면(300b)과 동일하거나 높은 레벨에 배치될 수 있다 돌출부들(512)은 평면적 관점에서 제1 반도체칩(200) 및 솔더 구조체들(400)과 이격될 수 있다.
솔더 구조체들(400)은 제1 기판(100) 상에 배치되며, 제1 몰딩막(300)의 개구부들(303) 내에 제공될 수 있다. 솔더 구조체들(400)은 제1 기판 패드들(150) 하부 기판 패드들(750)과 접속할 수 있다. 솔더 구조체들(400)의 형성을 위한 리플로우 공정에서, 돌출부들(512) 및 가이드 홀들(301)은 제2 반도체 패키지(P2)가 시프트되는 것을 방지할 수 있다. 이에 따라, 솔더 구조체들(400)이 양호하게 형성되고, 적층 패키지(PKG3)의 신뢰성이 향상될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 기판 상의 제1 반도체칩;
    상기 제1 기판 상에서 상기 제1 반도체칩의 측벽을 덮는 제1 몰딩막, 상기 제1 몰딩막은 그 상면 상에 가이드 홀을 갖고;
    상기 제1 기판 상에 배치된 솔더 구조체들; 및
    상기 솔더 구조체들 상에 배치되고, 그 하면 상에 제1 돌출부를 포함하는 인터포저 기판을 포함하고,
    상기 제1 돌출부의 적어도 일부분은 상기 가이드 홀 내에 제공되고,
    상기 제1 돌출부는 상기 솔더 구조체들과 이격 배치되고,
    상기 제1 몰딩막은 그 상면 상에 제1 가이드부 및 제2 가이드부를 정의하는 트렌치를 갖고,
    상기 제1 가이드부 내에 상기 가이드 홀이 제공되며,
    상기 제2 가이드부는 평면적 관점에서 상기 제1 기판의 엣지 부분에 배치되고,
    상기 트렌치의 바닥면은 상기 솔더 구조체들 중 어느 2개 사이에서의 상기 제1 몰딩막의 최상부면을 포함하고,
    상기 트렌치의 상기 바닥면은 상기 제1 가이드부의 상면과 상기 제2 가이드부의 상면보다 낮은 레벨 및 상기 제1 기판의 상면보다 높은 레벨에 위치하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 돌출부의 바닥면은 상기 제1 가이드부의 상기 상면보다 낮은 레벨에 배치되고,
    상기 제1 돌출부의 바닥면은 상기 가이드 홀의 바닥면과 동일하거나 더 높은 레벨에 배치되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 돌출부는 평면적 관점에서 상기 제1 반도체칩과 이격 배치되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 인터포저 기판은 그 하면 상에 제공된 제2 돌출부를 더 포함하되,
    상기 제2 돌출부는 상기 반도체칩의 상면 상에 배치되고,
    상기 제1 돌출부의 바닥면은 상기 제2 돌출부의 바닥면보다 더 낮은 레벨에 배치되는 반도체 패키지.
  5. 삭제
  6. 제 1항에 있어서,
    상기 트렌치의 바닥면은 상기 가이드 홀의 바닥면과 실질적으로 동일한 레벨에 배치되는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제2 가이드부는 평면적 관점에서 상기 제1 가이드부와 이격되는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제1 돌출부는 상기 인터포저 기판과 동일한 절연 물질을 포함하는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 인터포저 기판 상에 배치된 제2 기판;
    상기 제2 기판 상에 실장된 제2 반도체칩; 및
    상기 제2 기판 상에 배치되고, 상기 제2 반도체칩을 덮는 제2 몰딩막을 더 포함하는 반도체 패키지.
  10. 제1 기판;
    상기 제1 기판 상의 제1 반도체칩;
    상기 제1 기판 상에서 상기 제1 반도체칩의 측벽을 덮는 제1 몰딩막, 상기 제1 몰딩막은 그 상면 상의 트렌치에 의해 정의된 제1 가이드부 및 제2 가이드부를 포함하고;
    상기 제1 기판 상에 배치된 솔더 구조체들; 및
    상기 솔더 구조체들 상에 제공되고, 상기 제1 반도체칩과 이격된 인터포저 기판을 포함하되,
    상기 인터포저 기판은 그 하면 상에 배치된 제1 절연 돌출부를 포함하고,
    상기 제1 절연 돌출부의 측벽의 적어도 일부분은 상기 제1 가이드부의 측벽과 마주하고,
    상기 트렌치의 바닥면은 상기 솔더 구조체들 중 어느 2개 사이에서의 상기 제1 몰딩막의 최상부면을 포함하고,
    상기 트렌치의 상기 바닥면은 상기 제1 가이드부의 상면과 상기 제2 가이드부의 상면보다 낮은 레벨 및 상기 제1 기판의 상면보다 높은 레벨에 위치하는 반도체 패키지.
  11. 제 10항에 있어서,
    상기 제1 절연 돌출부의 바닥면은 상기 제1 가이드부의 상면보다 낮은 레벨에 배치되는 반도체 패키지.
  12. 제 10항에 있어서,
    상기 제1 절연 돌출부는 상기 솔더 구조체들 및 상기 제1 반도체칩과 이격되는 반도체 패키지.
  13. 제 10항에 있어서,
    상기 제2 가이드부는 평면적 관점에서 상기 제1 기판의 외측벽 및 상기 솔더 구조체들 중 최외곽 솔더 구조체 사이에 제공되는 반도체 패키지.
  14. 제 10항에 있어서,
    상기 제1 절연 돌출부의 상기 측벽 및 상기 제1 가이드부의 상기 측벽 사이에 개재된 언더필막을 더 포함하는 반도체 패키지.
  15. 제 10항에 있어서,
    상기 인터포저 기판은 그 하면 상에 제공된 제2 절연 돌출부를 더 포함하되,
    상기 제2 절연 돌출부는 평면적 관점에서 상기 반도체칩과 중첩되고,
    상기 제1 절연 돌출부의 두께는 상기 제2 절연 돌출부의 두께보다 더 큰 반도체 패키지.
  16. 제 10항에 있어서,
    상기 제1 가이드부는 서로 이격된 복수의 서브 가이드부들을 포함하고,
    상기 제1 절연 돌출부는 상기 서브 가이드부들 사이에 제공되는 반도체 패키지.
  17. 제1 기판 상의 제1 반도체칩;
    상기 제1 반도체칩의 측벽을 덮는 제1 몰딩막, 상기 제1 몰딩막은 제1 상면 및 상기 제1 상면보다 낮은 레벨에 배치된 제2 상면을 갖고;
    상기 제1 기판 상에 제공된 솔더 구조체; 및
    상기 솔더 구조체 상에 제공된 제2 기판을 포함하되,
    상기 제2 기판은 그 하면 상에 제공된 돌출부를 포함하고,
    상기 돌출부의 바닥면은 상기 제1 몰딩막의 상기 제1 상면보다 낮고 상기 제1 몰딩막의 상기 제2 상면과 동일하거나 더 높은 레벨에 배치되고,
    상기 돌출부는 상기 솔더 구조체 및 상기 제1 반도체칩과 이격되고,
    상기 돌출부는 절연 물질을 포함하고, 상기 제2 기판과 전기적으로 절연된 반도체 패키지.
  18. 제 17항에 있어서,
    상기 제2 기판은 인터포저 기판을 포함하는 반도체 패키지.
  19. 제 18항에 있어서,
    상기 제2 기판 상에 배치된 제3 기판;
    상기 제3 기판 상에 실장된 제2 반도체칩; 및
    상기 제3 기판 상에 배치되고, 상기 제2 반도체칩을 덮는 제2 몰딩막을 더 포함하는 반도체 패키지.
  20. 제 17항에 있어서,
    상기 제2 기판 상에 실장된 제2 반도체칩; 및
    상기 제2 기판 상에 배치되고, 상기 제2 반도체칩을 덮는 제2 몰딩막을 더 포함하는 반도체 패키지.

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