KR20200007509A - 반도체 패키지 - Google Patents

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KR20200007509A
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chip
pad
substrate
pads
semiconductor chip
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김지황
김길수
심종보
이장우
정은희
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Abstract

본 발명에 따르면, 반도체 패키지가 제공될 수 있다. 실시예들에 따르면, 반도체 패키지는 제1 기판; 상기 제1 기판 상에 실장된 제1 반도체칩; 상기 제1 반도체칩 상에 배치되고, 재배선 패턴을 포함하는 인터포저 칩; 상기 인터포저 칩 상에 제공된 제1 패드; 상기 인터포저 칩 상에 제공되고, 상기 제1 패드와 이격된 제2 패드; 및 상기 제2 패드 및 상기 제1 기판과 전기적으로 연결되는 본딩 와이어를 포함할 수 있다. 상기 제2 패드는 상기 재배선 패턴을 통해 상기 제1 패드와 전기적으로 연결되고, 상기 인터포저 칩은 상기 제1 반도체칩보다 더 큰 평면적을 가질 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 인터포저 칩을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 전기적 특성 및 동작 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 열적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 제1 기판; 상기 제1 기판 상에 실장된 제1 반도체칩; 상기 제1 반도체칩 상에 배치되고, 재배선 패턴을 포함하는 인터포저 칩; 상기 인터포저 칩 상에 제공된 제1 패드; 상기 인터포저 칩 상에 제공되고, 상기 제1 패드와 이격된 제2 패드; 및 상기 제2 패드 및 상기 제1 기판과 전기적으로 연결되는 본딩 와이어를 포함할 수 있다. 상기 제2 패드는 상기 재배선 패턴을 통해 상기 제1 패드와 전기적으로 연결되고, 상기 인터포저 칩은 상기 제1 반도체칩보다 더 큰 평면적을 가질 수 있다.
본 발명의 개념에 따른 반도체 패키지는 제1 기판; 상기 제1 기판 상에 실장된 제1 반도체칩; 상기 제1 반도체칩 상에 배치되고, 상기 제1 반도체칩보다 큰 평면적을 갖는 더미 칩; 상기 더미 칩의 상면 상에 제공된 재배선층; 상기 재배선층 상에 제공된 솔더 패드들; 상기 재배선층 상에 제공되며, 상기 재배선층을 통해 상기 솔더 패드들 중 적어도 하나와 전기적으로 연결되는 본딩 와이어 패드; 및 상기 제1 기판 상에 제공되고, 상기 재배선층 및 상기 본딩 와이어 패드를 덮는 몰딩막을 포함할 수 있다. 상기 몰딩막은 상기 솔더 패드들을 노출시키는 오프닝들을 가질 수 있다.
본 발명의 개념에 따른 반도체 패키지는 기판 패드를 갖는 제1 기판; 상기 제1 기판 상에 실장된 제1 반도체칩; 상기 제1 반도체칩 상에 제공되고, 재배선 패턴을 포함하는 인터포저 칩; 상기 인터포저 칩의 상면 상에 제공된는 솔더볼; 및 상기 인터포저 칩의 상기 상면 상에 제공되고, 상기 기판 패드와 접속하는 본딩 와이어를 포함할 수 있다. 상기 솔더볼은 상기 재배선 패턴을 통해 상기 본딩 와이어와 전기적으로 연결되고, 상기 인터포저 칩은 상기 제1 반도체칩보다 더 큰 너비(width)를 가질 수 있다.
본 발명에 따르면, 인터포저 칩은 높은 열전도율을 가져, 제1 반도체칩에서 발생한 열은 인터포저 칩을 통해 외부로 빠르게 방출될 수 있다. 이에 따라, 제1 반도체칩의 열적 특성 및 동작 신뢰성이 향상될 수 있다.
인터포저 칩이 제공됨에 따라, 제1 패드들 및 연결 구조체들이 보다 자유롭게 배치될 수 있다. 이에 따라, 제1 패드들 및 연결 구조체들은 하부 패드들과 용이하게 정렬될 수 있다. 연결 구조체들이 제1 패드들 및 하부 패드들과 용이하게 접속할 수 있다.
도 1a는 실시예들에 따른 제1 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시한 도면이다.
도 1d는 실시예들에 따른 오프닝 및 제1 패드를 설명하기 위한 도면이다.
도 1e는 실시예들에 따른 오프닝 및 제1 패드를 설명하기 위한 도면이다.
도 1f는 실시예들에 따른 오프닝 및 제1 패드를 설명하기 위한 도면이다.
도 1g는 실시예들에 따른 오프닝 및 제1 패드를 설명하기 위한 도면이다.
도 1h는 실시예들에 따른 오프닝 및 제1 패드를 설명하기 위한 도면이다.
도 2a는 실시예들에 따른 제2 패키지를 도시한 평면도이다.
도 2b는 도 2a의 Ⅰ'-Ⅱ'선을 따라 자른 단면이다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다.
도 3c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 3d는 실시예들에 따른 연결 구조체를 설명하기 위한 도면이다.
도 3e는 실시예들에 따른 연결 구조체를 설명하기 위한 도면이다.
도 3f는 실시예들에 따른 연결 구조체를 설명하기 위한 도면이다.
도 4a는 실시예들에 따른 제2 패키지를 도시한 평면도이다.
도 4b는 도 4a의 제2 패키지의 제2 기판과 제2 반도체칩 사이의 전기적 연결을 설명하기 위한 도면이다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 5b는 도 5a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다.
도 6a는 실시예들에 따른 제2 패키지를 도시한 평면도이다.
도 6b는 도 6a의 제2 패키지의 제2 기판과 제2 반도체칩 사이의 전기적 연결을 설명하기 위한 도면이다.
도 7은 실시예들에 따른 제1 패키지를 도시한 평면도이다.
도 8은 실시예들에 따른 제2 패키지를 도시한 평면도이다.
도 9a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 9b는 도 9a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다.
도 10a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 10b는 도 9a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다.
도 11은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 실시예들에 따른 반도체 패키지를 설명한다.
도 1a는 실시예들에 따른 제1 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 도 1c는 도 1b의 Ⅲ영역을 확대 도시한 도면이다.
도 1a, 도 1b, 및 도 1c를 참조하면, 제1 패키지(10)는 제1 기판(100), 제1 반도체칩(200), 인터포저 칩(300), 본딩 와이어(520), 및 제1 몰딩막(390)을 포함할 수 있다. 인쇄회로기판 또는 재배선층이 제1 기판(100)으로 사용될 수 있다. 기판 패드들(121, 122)이 제1 기판(100)의 상면 상에 제공될 수 있다. 기판 패드들(121, 122)은 제1 기판 패드(121) 및 제2 기판 패드(122)을 포함할 수 있다. 제2 기판 패드(122)는 제1 기판 패드(121)보다 제1 기판(100)의 엣지 영역에 인접할 수 있다. 제1 및 제2 기판 패드들(121, 122)은 배선들(130)을 통해 외부 단자들(110)과 전기적으로 연결될 수 있다. 이하의 도면들에서 제1 기판(100) 내의 실선은 배선들(130)을 모식적으로 나타낸 것이다. 제1 기판(100)과 전기적으로 연결된다는 것은 내부 배선들(130)과 전기적으로 연결된다는 것을 의미할 수 있다. 외부 단자들(110)이 제1 기판(100)의 하면 상에 제공될 수 있다. 외부 단자들(110)은 솔더볼을 포함할 수 있다. 외부 단자들(110)은 외부 장치와 접속할 수 있다. 기판 패드들(121, 122), 외부 단자들(110), 및 배선들(130)은 금속과 같은 도전성 물질을 포함할 수 있다.
제1 반도체칩(200)이 제1 기판(100) 상에 플립칩 실장될 수 있다. 제1 반도체칩(200)은 로직칩 또는 애플리케이션 프로세서(Application Processor, AP)일 수 있다. 제1 반도체칩(200)은 시스템 온 칩(system on chip)일 수 있다. 제1 반도체칩(200)은 내부에 집적 회로들을 포함하고, 상기 집적 회로들은 로직 회로, 메모리 회로, 또는 이들의 조합을 포함할 수 있다. 제1 칩 패드(210)가 제1 반도체칩(200)의 하면 상에 제공될 수 있다. 제1 반도체칩(200)의 하면은 제1 기판(100)을 향할 수 있다. 제1 칩 패드(210)는 제1 반도체칩(200)의 집적 회로들과 전기적으로 연결될 수 있다. 이에 따라, 제1 반도체칩(200)의 하면은 활성면으로 기능할 수 있다. 제1 반도체칩(200)의 상면(200a)은 비활성면일 수 있다. 본 명세서에서 제1 패드(410)와 전기적으로 연결된다는 것은 제1 반도체칩(200)과 전기적으로 연결된다는 것을 의미할 수 있다. 제1 반도체칩(200)과 전기적으로 연결된다는 것은 제1 반도체칩(200)의 집적 회로들과 전기적으로 연결된다는 것을 의미할 수 있다.
연결 단자(220)가 제1 기판(100) 및 제1 반도체칩(200) 사이에 개재되어, 재1 기판 패드(121) 및 제1 칩 패드(210)와 전기적으로 연결될 수 있다. 연결 단자(220)는 솔더, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 단자(220)는 금속과 같은 도전성 물질을 포함할 수 있다. 언더필막(290)이 제1 기판(100) 및 제1 반도체칩(200) 사이의 갭에 제공되어, 연결 단자(220)를 밀봉할 수 있다. 언더필막(290)은 절연성 폴리머를 포함할 수 있다.
다른 예로, 제1 반도체칩(200)은 열압착 본딩(thermo compression bonding) 방법에 의해 제1 기판(100) 상에 실장될 수 있다. 이 경우, 제1 반도체칩(200)은 제1 기판(100)과 직접 물리적으로 접촉하고, 제1 칩 패드(210)는 제1 기판 패드(121)와 직접 결합할 수 있다.
인터포저 칩(300)이 제1 반도체칩(200) 상에 배치될 수 있다. 인터포저 칩(300)은 베이스 기판(310) 및 재배선층(330)을 포함할 수 있다. 인터포저 칩(300)은 집적 회로 및 트랜지스터를 포함하지 않을 수 있다. 베이스 기판(310)은 더미 칩일 수 있다. 반도체 기판이 베이스 기판(310)으로 사용될 수 있다. 상기 반도체 기판은 실리콘, 실리콘 게르마늄, 및/또는 실리콘 카바이드를 포함할 수 있다. 베이스 기판(310)은 서로 대향하는 상면 및 하면을 가질 수 있다. 베이스 기판(310)의 하면은 제1 반도체칩(200)을 향할 수 있다. 인터포저 칩(300)은 베이스 기판(310)을 포함하여, 비교적 높은 열전도율을 가질 수 있다. 인터포저 칩(300)은 인쇄회로기판보다 높은 열전도율을 가질 수 있다. 예를 들어, 인터포저 칩(300)은 약 30W/mK이상, 상세하게는 30 W/mK 내지 2000W/mK의 열전도율을 가질 수 있다. 제1 반도체칩(200) 동작 시, 제1 반도체칩(200)에서 열이 발생할 수 있다. 화살표로 도시한 바와 같이 제1 반도체칩(200)에서 발생한 열은 인터포저 칩(300)을 통해 외부로 빠르게 방출될 수 있다. 이에 따라, 제1 반도체칩(200)의 열적 특성 및 동작 신뢰성이 향상될 수 있다.
제1 반도체칩(200)의 성능이 향상될수록, 제1 반도체칩(200)에서 발생하는 열이 증가될 수 있다. 실시예들에 따르면, 인터포저 칩(300)이 열 방출 기능을 가지므로, 고성능의 반도체칩이 제1 반도체칩(200)으로 사용될 수 있다.
도 1a와 같이, 인터포저 칩(300)의 평면적은 제1 반도체칩(200)의 평면적보다 클 수 있다. 예를 들어, 인터포저 칩(300)의 길이(L2)는 제1 반도체칩(200)의 길이(L1)와 같거나 더 크고, 인터포저 칩(300)의 너비(W2)는 제1 반도체칩(200)의 너비(W1)와 같거나 더 클 수 있다. 이에 따라, 인터포저 칩(300)은 제1 반도체칩(200)의 상면(200a)을 완전히 덮을 수 있다. 제1 반도체칩(200)의 상면(200a)이 인터포저 칩(300)과 완전히 중첩되므로, 제1 반도체칩(200)에서 발생한 열은 인터포저 칩(300)으로 더욱 빠르게 전달될 수 있다. 인터포저 칩(300)이 제1 반도체칩(200)보다 큰 평면적을 가져, 인터포저 칩(300)의 엣지 부분의 적어도 일부는 제1 반도체칩(200)과 중첩되지 않을 수 있다. 인터포저 칩(300)은 비교적 얇은 두께를 가져, 제1 패키지(10)가 소형화될 수 있다.
접착층(380)이 제1 반도체칩(200) 및 인터포저 칩(300) 사이에 제공될 수 있다. 인터포저 칩(300)은 접착층(380)에 의해 제1 반도체칩(200)에 부착될 수 있다. 접착층(380)은 인터포저 칩(300)의 엣지 부분의 하면으로 더 연장될 수 있다. 접착층(380)은 절연성 폴리머 및 입자들을 포함할 수 있다. 입자들은 절연성 폴리머 내에 분산될 수 있다. 입자들은 열전도성 물질을 포함할 수 있다. 예를 들어, 입자들은 접착층(380)보다 높은 열전도율을 가질 수 있다. 일 예로, 입자들은 금속을 포함할 수 있으나 이에 제한되지 않는다. 입자들에 의해 접착층(380)은 비교적 높은 열전도율을 가질 수 있다. 예를 들어, 접착층(380)의 열전도율은 0.2W/mK 이상, 상세하게는 0.2 W/mK 내지 10 W/mK 일 수 있다. 이에 따라, 제1 반도체칩(200)에서 발생한 열은 접착층(380)을 통해 인터포저 칩(300)으로 보다 빠르게 전달될 수 있다.
재배선층(330)은 베이스 기판(310)의 상면 상에 제공될 수 있다. 재배선층(330)은 절연층(331) 및 재배선 패턴(333)을 포함할 수 있다. 절연층(331)은 절연성 폴리머 또는 실리콘 함유 절연물질을 포함할 수 있다. 절연성 폴리머는 예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및/또는 benzocyclobutene계 폴리머(BCB)를 포함할 수 있다. 실리콘 함유 절연물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트(Tetraethyl orthosilicate, TEOS)를 포함할 수 있다. 절연층(331)은 복수의 적층된 절연층들(331)을 포함할 수 있다. 절연층들(331)의 개수는 다양하게 변형될 수 있다.
재배선 패턴(333)은 비아 부분 및 배선 부분을 포함할 수 있다. 재배선 패턴(333)의 비아 부분은 절연층들(331) 중 어느 하나를 관통할 수 있다. 재배선 패턴(333)의 배선 부분은 절연층들(331) 중 어느 하나의 일면 상에 제공될 수 있다. 재배선 패턴(333)의 배선 부분은 비아 부분과 연결될 수 있다. 본 명세서에서 재배선층(330)과 전기적으로 연결된다는 것은 재배선 패턴(333)과 전기적으로 연결된다는 것을 의미한다. 재배선 패턴(333)은 구리와 같은 금속을 포함할 수 있다. 재배선 패턴(333)은 복수개로 제공될 수 있다.
제1 패드들(410) 및 제2 패드(420)가 인터포저 칩(300) 상에 제공될 수 있다. 예를 들어, 제1 패드들(410) 및 제2 패드(420)는 절연층들(331) 중 최상부층 상에 제공될 수 있다. 도 1a와 같이, 제1 패드들(410)은 제1 피치(P1)을 가질 수 있다. 제1 피치(P1)는 제2 기판 패드들(121)의 피치(P2)보다 클 수 있다. 제1 패드들(410)은 예를 들어, 알루미늄과 같은 금속을 포함할 수 있다.
제1 솔더볼들(511)이 제1 패드들(410) 상에 각각 제공될 수 있다. 제1 반도체칩(200)은 제1 솔더볼들(511)을 통해 외부의 반도체칩 또는 외부의 패키지와 전기적으로 연결될 수 있다. 제1 솔더볼들(511)은 주석, 은, 비스무트, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 제1 솔더볼들(511)의 피치는 제1 피치(P1)와 동일 또는 유사할 수 있다. 다른 예로, 제1 솔더볼들(511)은 생략될 수 있다.
제2 패드(420)는 제1 패드들(410)보다 인터포저 칩(300)의 측면에 인접하여 배치될 수 있다. 제2 패드(420)는 재배선 패턴(333)을 통해 제1 패드들(410) 중 적어도 하나와 전기적으로 연결될 수 있다. 제2 패드(420)는 제1 패드들(410)과 단일 공정에 의해 형성될 수 있다. 도전층이 재배선층(330) 상에 형성될 수 있다. 상기 도전층이 패터닝되어 제1 패드들(410) 및 제2 패드(420)를 형성할 수 있다. 이 경우, 제2 패드(420)는 제1 패드들(410)와 동일한 물질을 포함하고, 제1 패드들(410)과 실질적으로 동일한 두께를 가질 수 있다. 예를 들어, 제2 패드(420)는 알루미늄을 포함할 수 있다. 다른 예로, 제2 패드(420)는 제1 패드들(410)과 별도의 공정에 의해 형성될 수 있다. 이 경우, 제2 패드(420)는 제1 패드들(410)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 패드(420)는 니켈, 구리, 알루미늄, 솔더 물질, 및/또는 이들의 합금 중에서 적어도 하나를 포함할 수 있다. 솔더 물질은 주석, 은, 비스무트, 또는 이들의 합금을 포함할 수 있다.
실시예들에 따르면, 인터포저 칩(300)이 제1 반도체칩(200)보다 큰 평면적을 가져, 제1 패드들(410) 및 제2 패드(420)가 보다 자유롭게 배치될 수 있다.
본딩 와이어(520)가 인터포저 칩(300) 상에 제공될 수 있다. 본딩 와이어(520)는 제2 패드(420) 및 제2 기판 패드(122)와 접속할 수 있다. 제2 패드(420)는 본딩 와이어(520)를 통해 내부 배선들(730)과 전기적으로 연결될 수 있다. 인터포저 칩(300)이 제1 반도체칩(200)보다 더 평면적을 가지므로, 본딩 와이어(520)는 제1 반도체칩(200)과 이격될 수 있다. 이에 따라, 본딩 와이어(520)는 제1 기판(100)과 양호하게 전기적으로 연결될 수 있다. 본딩 와이어(520)는 금 또는 구리와 같은 금속을 포함할 수 있다.
제1 몰딩막(390)이 제1 기판(100) 및 인터포저 칩(300) 상에 제공될 수 있다. 제1 몰딩막(390)은 본딩 와이어(520) 및 제2 패드(420)를 덮어, 본딩 와이어(520) 및 제2 패드(420)를 보호할 수 있다. 예를 들어, 제2 패드(420)는 외부의 불순물(예를 들어, 수분 또는 공기)에 의해 손상되지 않을 수 있다. 제1 몰딩막(390)은 오프닝들(395)을 가질 수 있다. 오프닝들(395)은 드릴링 공정에 의해 형성될 수 있다. 도 1c와 같이, 오프닝들(395)은 제1 패드들(410)의 상면들을 각각 노출시킬 수 있다. 오프닝들(395)은 제1 패드(410)들의 측면들을 덮을 수 있다. 오프닝들(395)이 형성된 후, 제1 솔더볼들(511)이 오프닝들(395)에 의해 노출된 제1 패드들(410) 상에 각각 형성될 수 있다. 제1 솔더볼들(511)의 최상부면들은 제1 몰딩막(390)의 최상부면보다 높은 레벨에 배치될 수 있다.
제1 몰딩막(390)은 재배선층(330)을 덮어 재배선 패턴(333)을 보호할 수 있다. 예를 들어, 제1 몰딩막(390)은 외부의 불순물에 의한 재배선 패턴(333)의 손상(예를 들어 부식)을 방지할 수 있다. 제1 몰딩막(390)은 제1 기판(100)의 상면과 인터포저 칩(300)의 엣지 부분의 하면 사이의 갭을 채울 수 있다. 제1 몰딩막(390)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 1d 내지 도 1h는 각각 실시예들에 따른 오프닝 및 제1 패드를 설명하기 위한 도면들로, 도 1b의 Ⅲ영역을 확대 도시한 도면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 1d 내지 도 1h의 설명에 있어서, 단수의 오프닝 및 단수의 제1 패드에 관하여 기술한다.
도 1d를 참조하면, 오프닝(395)은 제1 패드(410)의 상면을 완전히 노출시킬 수 있다. 오프닝(395)은 제1 패드(410)의 측면을 노출시킬 수 있다. 제1 솔더볼(511)이 제1 패드(410)의 노출된 상면 상에 제공될 수 있다. 제1 솔더볼(511)은 오프닝(395)의 측벽과 이격될 수 있다.
도 1e를 참조하면, 오프닝(395)은 제1 패드(410)의 상면의 일부를 노출시킬 수 있다. 오프닝(395)은 제1 패드(410)의 상면의 다른 일부 및 제1 패드(410)의 측면을 덮을 수 있다. 예를 들어, 오프닝(395)은 제1 패드(410)의 상면의 엣지 부분을 덮을 수 있다. 제1 솔더볼(511)은 제1 패드(410)의 상면 상에 제공되며, 오프닝(395)을 채울 수 있다. 제1 솔더볼(511)은 오프닝(395)의 측벽과 접촉할 수 있다.
도 1f 및 도 1g를 참조하면, 제1 솔더볼(511)이 제1 패드(410)의 상면 상에 제공될 수 있다. 오프닝(395)은 제1 솔더볼(511)의 일부를 노출시킬 수 있다. 제1 몰딩막(390)은 제1 솔더볼(511)의 다른 일부 및 제1 패드(410)의 측면을 덮을 수 있다. 도 1f와 같이 제1 솔더볼들(511)의 최상부면은 제1 몰딩막(390)의 최상부면과 동일하거나 더 높은 레벨에 배치될 수 있다. 도 1g와 같이 제1 솔더들(511)의 최상부면은 제1 몰딩막(390)의 최상부면보다 낮은 레벨에 배치될 수 있다.
도 1h를 참조하면, 오프닝(395)은 제1 패드(410)의 상면을 노출시킬 수 있다. 별도의 솔더볼이 제1 패드(410)의 상면 상에 제공되지 않을 수 있다.
도 2a는 실시예들에 따른 제2 패키지를 도시한 평면도이다. 도 2b는 도 2a의 Ⅰ'-Ⅱ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a 및 도 2b를 참조하면, 제2 패키지(20)는 제2 기판(600), 제2 반도체칩(700), 및 제2 몰딩막(800)을 포함할 수 있다. 인쇄회로기판 또는 재배선층이 제2 기판(600)으로 사용될 수 있다. 상부 패드(620)가 제2 기판(600)의 상면 상에 제공될 수 있다. 상부 패드(620)는 구리, 알루미늄, 및/또는 니켈과 같은 금속을 포함할 수 있다.
제2 반도체칩(700)이 제2 기판(600) 상에 실장될 수 있다. 제2 반도체칩(700)은 메모리칩일 수 있다. 제2 반도체칩(700)은 제2 기판(600)의 센터 영역에 배치될 수 있다. 접착 필름(780)이 제2 기판(600) 및 제2 반도체칩(700) 사이에 개재될 수 있다. 접착 필름(780)은 절연성 수지를 포함할 수 있다. 제2 칩 패드(710)가 제2 반도체칩(700)의 상면 상에 제공되어, 제2 반도체칩(700)의 집적 회로들과 전기적으로 연결될 수 있다. 본 명세서에서 제2 반도체칩(700)과 전기적으로 연결된다는 것은 제2 반도체칩(700)의 집적 회로들과 전기적으로 연결된다는 것을 의미할 수 있다. 또한, 제2 칩 패드들(710)과 전기적으로 연결된다는 것은 제2 반도체칩(700)과 전기적으로 연결된다는 것을 의미할 수 있다.
연결부(720)가 제2 반도체칩(700)의 상면 상에 제공될 수 있다. 연결부(720)는 제2 칩 패드(710) 및 상부 패드(620)와 접속할 수 있다. 연결부(720)는 본딩 와이어(520)일 수 있다. 연결부들(720)은 금속과 같은 도전성 물질을 포함할 수 있다. 제2 반도체칩(700)은 연결부(720)를 통해 제2 기판(600)과 전기적으로 연결될 수 있다. 제2 기판(600)과 전기적으로 연결된다는 것은 제2 기판(600) 내의 내부 배선들(730)과 전기적으로 연결된다는 것을 의미할 수 있다.
제2 몰딩막(800)이 제2 기판(600) 상에 제공되어, 제2 반도체칩(700)을 덮을 수 있다. 제2 몰딩막(800)은 연결부(720)를 밀봉할 수 있다. 제2 몰딩막(800)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
실시예들에 따르면, 상부 패드(620)의 배치는 제2 반도체칩(700)의 배치에 의해 결정될 수 있다. 예를 들어, 상부 패드(620)는 제2 반도체칩(700)과 이격될 수 있다. 상부 패드들(620)은 평면적 관점에서 제2 기판(600)의 엣지 영역에 배치될 수 있다. 상부 패드(620)는 복수개로 제공될 수 있다. 하부 패드들(610)이 제2 기판(600)의 하면 상에 배치될 수 있다. 하부 패드들(610)은 제2 기판(600) 내의 내부 배선들(730)을 통해 상부 패드들(620)과 각각 전기적으로 연결될 수 있다. 이하의 도면들에서 제2 기판(600) 내의 실선은 내부 배선들(730)을 모식적으로 나타낸 것이다. 내부 배선들(730) 및 하부 패드들(610)은 금속을 포함할 수 있다. 도 2a와 같이, 하부 패드들(610)은 제2 피치(P10)를 가질 수 있다. 하부 패드들(610)의 제2 피치(P10) 및 하부 패드들(610)의 크기는 규격화되어 있을 수 있다. 예를 들어, 제2 피치(P10)는 JEDEC 표준 규격을 만족할 수 있다. 제2 피치(P10)는 조절되기 어려울 수 있다. 제2 피치(P10)는 상부 패드들(620)의 피치(P20)보다 클 수 있다. 하부 패드들(610) 각각의 크기는 상부 패드들(620) 각각의 크기보다 클 수 있다. 하부 패드들(610)은 상부 패드들(620)과 정렬되지 않을 수 있다.
제2 솔더볼들(512)이 하부 패드들(610) 상에 각각 제공되어, 하부 패드들(610)과 접속할 수 있다. 제2 솔더볼들(512)은 주석, 은, 비스무트, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 제2 솔더볼들(512)의 피치는 제2 피치(P10)와 동일 또는 유사할 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다. 도 3c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 이하, 복수의 제2 기판 패드들에 대하여 기술한다.
도 2a, 도 3a, 및 도 3b를 참조하면, 반도체 패키지(PKG1)는 제1 패키지(10) 및 제2 패키지(20)를 포함할 수 있다. 제1 패키지(10)는 앞서 도 1a 및 도 1b에서 설명한 제1 패키지(10)와 동일할 수 있다. 제2 패키지(20)는 앞서 도 2a 및 도 2b에서 설명한 제2 패키지(20)와 동일할 수 있다. 제2 패키지(20)가 제1 패키지(10) 상에 제공될 수 있다. 제2 패키지(20)는 연결 구조체(500)를 통해 제1 패키지(10)와 전기적으로 연결될 수 있다. 이하, 반도체 패키지(PKG1)의 제조 방법 및 연결 구조체(500)의 형성 방법에 대하여 설명한다.
도 3c를 참조하면, 제2 솔더볼들(512)이 제1 솔더볼들(511)과 각각 정렬되도록, 제2 패키지(20)가 제1 패키지(10) 상에 배치될 수 있다. 이 후, 리플로우 공정이 수행될 수 있다. 리플로우 공정은 제1 솔더볼들(511) 및 제2 솔더볼들(512)의 열처리에 의해 진행될 수 있다. 리플로우 공정에 의해, 서로 대응되는 위치의 제1 솔더볼들(511) 및 제2 솔더볼들(512)이 솔더링되어, 연결 구조체들(500)을 형성할 수 있다. 이하, 연결 구조체들(500)에 대하여 보다 상세하게 설명한다.
도 3d 내지 도 3f는 각각 실시예들에 따른 연결 구조체를 설명하기 위한 도면들로, 도 3b의 Ⅲ'영역을 확대 도시한 도면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 3d 내지 도 3f의 설명에 있어서, 단수의 오프닝, 단수의 제1 패드, 및 단수의 연결 구조체에 관하여 기술한다.
도 3d 및 도 3e를 참조하면, 연결 구조체(500)가 제1 오프닝(395) 내에 제공될 수 있다. 연결 구조체(500)은 오프닝(395)의 측벽과 물리적으로 접촉할 수 있다. 연결 구조체(500)의 상부(512A)는 하부(511A)와 연결될 수 있다. 연결 구조체(500)의 상부(512A)는 도 3c의 어느 하나의 제2 솔더볼(512)로부터 형성될 수 있다. 도 3d와 같이, 제1 패드(410)의 상면에서의 연결 구조체(500)의 너비는 연결 구조체(500)의 최소 너비보다 클 수 있다. 이 경우, 연결 구조체(500)의 하부(511A)는 도 1f 또는 도 1g의 제1 솔더볼(511)로부터 형성될 수 있다. 도 3e와 같이, 제1 패드(410)의 상면에서의 연결 구조체(500)의 너비는 연결 구조체(500)의 최소 너비에 해당할 수 있다. 이 경우, 연결 구조체(500)의 하부(511A)는 도 1c 또는 도 1e의 제1 솔더볼(511)을 사용하여 형성될 수 있다. 또는, 연결 구조체(500)의 형성은 도 1h의 제1 패드(410) 상에 도 3c의 어느 하나의 제2 솔더볼(512)을 접속시키는 것을 포함할 수 있다.
도 3f를 참조하면, 연결 구조체(500)은 제1 몰딩막(390)과 이격될 수 있다. 예를 들어, 연결 구조체(500)은 제1 오프닝(395)의 측벽과 접촉하지 않을 수 있다. 연결 구조체(500)의 하부(511A)는 도 1d의 제1 솔더볼(511)로부터 형성될 수 있다. 연결 구조체(500)의 상부(512A)는 도 3c의 어느 하나의 제2 솔더볼(512)로부터 형성될 수 있다. 연결 구조체(500)의 상부(512A)는 하부(511A)와 연결될 수 있다.
다시 도 2a, 도 3a, 도 3b, 및 도 3c를 참조하면, 연결 구조체들(500) 각각은 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 도 3a와 같이 연결 구조체들(500)은 평면적 관점에서 대응되는 제1 패드들(410) 및 하부 패드들(610)과 각각 중첩될 수 있다. 연결 구조체들(500)의 피치는 제1 패드들(410)의 제1 피치(P1) 및 하부 패드들(610)의 제2 피치(P10)와 실질적으로 동일할 수 있다.인터포저 칩(300)은 제2 반도체칩(700)과 제1 반도체칩(200) 사이 또는 제2 반도체칩(700)과 외부 단자들(110) 사이의 전기적 인터페이스 라우팅으로 기능할 수 있다. 제2 반도체칩(700)은 연결 구조체들(500), 제1 패드들(410), 재배선 패턴(333), 제2 패드(420), 및 본딩 와이어(520)를 통해 제1 반도체칩(200) 또는 외부 단자들(110)과 전기적으로 연결될 수 있다.
제1 패드들(410), 인터포저 칩(300), 및 본딩 와이어(520)가 생략되는 경우, 연결 구조체들(500)은 제2 기판 패드들(122) 및 하부 패드들(610)과 각각 직접 접속할 수 있다. 이 때, 제2 기판 패드들(122)은 제1 반도체칩(200)과 이격되므로, 제2 기판 패드들(122)은 제1 기판(100)의 엣지 영역에 배치될 수 있다. 제2 피치(P10)는 비교적 클 수 있다. 예를 들어, 제2 피치(도 2a 및 도 3a에서 P10)은 제2 기판 패드들(122)의 피치(도 1a에서 P2)보다 클 수 있다. 따라서, 연결 구조체들(500)이 제2 기판 패드들(122) 및 하부 패드들(610)과 직접 접속하기 어려울 수 있다. 실시예들에 따르면, 인터포저 칩(300), 제1 패드들(410), 제2 패드(420), 및 본딩 와이어(520)가 제공되므로, 제1 패드들(410) 및 연결 구조체들(500)의 배치를 조절하기 쉬울 수 있다. 제1 패드들(410)의 배치가 조절되어, 제1 패드들(410)이 하부 패드들(610)과 정렬될 수 있다. 제1 패드들(410)의 제1 피치(P1)는 제2 피치(P10)과 실질적으로 동일할 수 있다. 이에 따라, 연결 구조체들(500)이 제1 패드들(410) 및 하부 패드들(610)과 양호하게 접속할 수 있다.
제2 반도체칩(700)은 고성능을 가질 것이 요구될 수 있다. 제2 반도체칩(700)은 복수의 제2 칩 패드들(710)을 가질 수 있다. 제2 반도체칩(700)의 저장 용량/또는 및 저장 속도가 향상될수록, 제2 칩 패드들(710)의 개수가 증가될 수 있다. 이에 따라, 연결부들(720)의 개수, 상부 패드들(620)의 개수, 및 하부 패드들(610)의 개수가 증가될 수 있다. 제2 피치(P10)의 규격화로 인해 하부 패드들(610)의 개수가 증가할수록, 하부 패드들(610)이 더욱 분산될 수 있다. 인터포저 칩(300)이 제공됨에 따라, 제1 패드들(410) 및 연결 구조체들(500)은 하부 패드들(610)과 대응되는 위치에 용이하게 배치될 수 있다. 이에 따라, 제2 반도체칩(700)의 성능이 증가하더라도, 제2 반도체칩(700)은 연결 구조체들(500), 제1 패드들(410, 및 재배선 패턴(333)을 통해 제1 반도체칩(200) 또는 외부 단자들(110)과 용이하게 전기적으로 연결될 수 있다.
실시예들에 따르면, 인터포저 칩(300)은 비교적 큰 평면적을 가질 수 있다. 인터포저 칩(300)의 평면적이 증가할수록, 제1 패드들(410)이 더 자유롭게 배치될 수 있다. 이에 따라, 연결 구조체(500)의 배치가 더욱 자유롭게 설계될 수 있다. 예를 들어, 제1 패드들(410)의 일부 및 연결 구조체들(500)의 일부는 평면적 관점에서 제1 반도체칩(200)과 중첩될 수 있다. 제1 패드들(410)의 다른 일부 및 연결 구조체들(500)의 다른 일부는 평면적 관점에서 제1 반도체칩(200)과 중첩되지 않을 수 있다.
제1 패키지(10) 및 제2 패키지(20) 사이에 갭이 제공될 수 있다. 예를 들어, 제1 몰딩막(390)은 제2 기판(600)과 이격되어, 갭이 제1 몰딩막(390)의 상면 및 제2 기판(600)의 하면 사이에 제공될 수 있다. 갭은 공기와 같은 기체에 의해 점유되며, 외부와 연결될 수 있다.
도 4a는 실시예들에 따른 제2 패키지를 도시한 평면도이다. 도 4b는 도 4a의 제2 패키지의 제2 기판과 제2 반도체칩 사이의 전기적 연결을 설명하기 위한 도면이다. 도 5a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 5b는 도 5a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a, 도 4b, 도 5a, 및 도 5b를 참조하면, 반도체 패키지(PKG2)는 제1 패키지(10) 및 제2 패키지(20')를 포함할 수 있다. 제1 패키지(10)는 앞서 도 1a 및 도 1b에서 설명한 제1 패키지(10)와 동일할 수 있다.
제2 반도체 패키지(20')는 제2 기판(600), 제2 반도체칩(700), 및 제2 몰딩막(800)을 포함할 수 있다. 제2 반도체칩(700)은 복수로 제공될 수 있다. 제2 반도체칩들(700) 각각은 서로 대향하는 제1 측면(700c) 및 제2 측면(700d)을 가질 수 있다. 도 4a 및 도 4b와 같이, 각 제2 반도체칩(700)의 제1 측면(700c)은 제2 반도체칩들(700) 중 다른 하나를 향할 수 있다. 각 제2 반도체칩들(700)의 제2 측면(700d)은 다른 제2 반도체칩들(700)을 향하지 않을 수 있다. 제2 반도체칩들(700)의 제2 측면들(700d)은 제1 측면들(700c)보다 제2 기판(600)의 엣지 영역에 인접할 수 있다. 제2 칩 패드들(710)이 제2 반도체칩(700)의 상면 상에 제공될 수 있다. 도 4b와 같이, 제2 칩 패드들(710)은 제2 반도체칩(700)의 제2 측면(700d)에 인접할 수 있다. 도 4b 및 도 5b와 같이, 연결부들(720)이 제2 칩 패드들(710) 및 상부 패드들(620)과 접속할 수 있다. 상부 패드들(620)은 제2 반도체칩들(700)과 이격될 수 있다. 상부 패드들(620)은 그들과 연결되는 제2 반도체칩(700)의 제2 측면(700d)과 인접할 수 있다. 도 4a와 같이, 상부 패드들(620)은 내부 배선들(730)을 통해 하부 패드들(610)과 접속할 수 있다. 제2 반도체칩들(700)이 복수로 제공됨에 따라, 하부 패드들(610)의 총 개수가 증가될 수 있다. 제2 피치(P10)는 규격화될 수 있다. 제2 피치(P10)는 상부 패드들(620)의 피치(P20)보다 클 수 있다. 하부 패드들(610)은 평면적 관점에서 분산되어 배치될 수 있다.
인터포저 칩(300)이 제공됨에 따라, 연결 구조체들(500)이 보다 자유롭게 배치될 수 있다. 도 5a와 같이, 하부 패드들(610)이 분산되더라도, 제1 패드들(410)은 하부 패드들(610)과 용이하게 정렬될 수 있다. 이에 따라, 연결 구조체들(500)은 제1 패드들(410) 및 하부 패드들(610)과 각각 접속할 수 있다. 제2 반도체칩(700)은 연결 구조체들(500), 제1 패드들(410), 재배선 패턴(333), 및 본딩 와이어(520)를 통해 제1 반도체칩(200) 또는 외부 단자들(110)과 전기적으로 연결될 수 있다.
제2 반도체칩들(700) 사이의 전기적 연결 관계는 다양하게 변형될 수 있다. 이하, 일 예에 따른 제2 반도체칩(700)의 전기적 연결에 대하여 설명한다.
제2 반도체칩들(700)은 제1 서브 반도체칩들(701) 및 제2 서브 반도체칩들(702)을 포함할 수 있다. 제1 서브 반도체칩들(701)은 서로 이웃하지 않을 수 있다. 도 4b와 같이, 제1 칩 연결 패드들(641)이 제2 기판(600)의 상면 상에 더 제공될 수 있다. 제1 칩 연결 패드들(641)은 내부 배선들(730)을 통해 서로 전기적으로 연결될 수 있다. 제1 칩 연결 패드들(641)은 하부 패드들(610)과 전기적으로 분리될 수 있다. 도 4a와 같이, 연결부들(720)은 제2 칩 패드들(710) 및 제1 칩 연결 패드들(641)과 접속할 수 있다. 제1 서브 반도체칩들(701)은 제1 칩 연결 패드들(641)을 통해 서로 전기적으로 연결될 수 있다. 이에 따라, 제1 서브 반도체칩들(701)은 물리적으로 분리되어 있으나, 표준 규격에서 정의된 하나의 반도체 칩의 기능을 수행할 수 있다. 상기 표준 규격은 JEDEC 표준 규격일 수 있다.
제2 서브 반도체칩들(702)은 서로 이웃하지 않을 수 있다. 제2 칩 연결 패드들(642)이 제2 기판(600)의 상면 상에 더 제공될 수 있다. 도 4b와 같이, 제2 서브 반도체칩들(702)은 연결부들(720)을 통해 제2 칩 연결 패드들(642)과 접속할 수 있다. 도 4a와 같이, 제2 칩 연결 패드들(642)은 내부 배선들(730)을 통해 서로 전기적으로 연결될 수 있다. 이에 따라, 제2 서브 반도체칩들(702)은 서로 전기적으로 연결될 수 있다. 제2 서브 반도체칩들(702)은 물리적으로 분리되어 있으나, 표준 규격에서 정의된 하나의 반도체 칩의 기능을 수행할 수 있다. 제2 칩 연결 패드들(642)은 하부 패드들(610) 및 제1 칩 연결 패드들(641)과 전기적으로 분리될 수 있다.
다른 예로, 제1 칩 연결 패드들(641)은 제2 칩 연결 패드들(642)과 연결되고, 제1 서브 반도체칩들(701) 및 제2 서브 반도체칩들(702)은 하나의 반도체칩의 기능을 수행할 수 있다. 또 다른 예로, 제1 칩 연결 패드들(641)는 생략되고, 제1 서브 반도체칩들(701) 각각은 하나의 반도체칩으로 기능할 수 있다. 또 다른 예로, 제2 칩 연결 패드들(642)은 생략되고, 제2 서브 반도체칩들(702) 각각은 하나의 반도체칩으로 기능할 수 있다.
도 6a는 실시예들에 따른 제2 패키지를 도시한 평면도이다. 도 6b는 도 6a의 제2 패키지의 제2 기판과 제2 반도체칩 사이의 전기적 연결을 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5b, 도 6a, 및 도 6b를 참조하면, 제2 패키지(20'')는 제2 기판(600), 제2 반도체칩들(700), 및 제2 몰딩막(800)을 포함할 수 있다. 제2 반도체칩들(700)은 앞서 도 4a, 도 4b, 도 5a, 및 도 5b에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제2 칩 패드들(710)은 각 제2 반도체칩(700)의 상면 상에서 제1 측면(700c)에 인접할 수 있다. 상부 패드들(620) 중 적어도 일부는 제2 기판(600)의 센터 영역과 중첩될 수 있다. 제1 칩 연결 패드들(641) 및 제2 칩 연결 패드들(642)이 제2 기판(600)의 상면 상에 더 제공될 수 있다.
상부 패드들(620) 및 제2 칩 패드들(710)의 평면적 배치는 도 4a 내지 도 6b의 도시에 제한되지 않고 다양하게 변형될 수 있다. 예를 들어, 제2 칩 패드들(710)은 각 제2 반도체칩(700)의 제1 측면(700c)에 인접하여 제공된 제1 서브 칩 패드들 및 제2 측면(700d)에 인접하여 제공된 제2 서브 칩 패드들을 포함할 수 있다. 다른 예로, 제2 칩 패드들(710)은 제2 반도체칩(700)의 제3 측면에 인접하여 제공된 제3 서브 칩 패드들을 더 포함할 수 있다. 제2 반도체칩(700)의 제3 측면은 제1 측면(700c) 및 제2 측면(700d)과 이웃할 수 있다.
도 7은 실시예들에 따른 제1 패키지를 도시한 평면도이다. 도 8은 실시예들에 따른 제2 패키지를 도시한 평면도이다. 도 9a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 9b는 도 9a의 Ⅰ''-Ⅱ''선을 따라 자른 단면으로, 도 7의 Ⅰ-Ⅱ 및 도 8의 Ⅰ'-Ⅱ'을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7, 도 8, 도 9a, 및 도 9b을 참조하면, 반도체 패키지(PKG3)는 제1 패키지(10') 및 제2 패키지(20''')을 포함할 수 있다. 제1 패키지는 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 도 7과 같이 제1 패드들(410) 중 적어도 일부는 평면적 관점에서 제1 기판(100)의 센터 영역과 중첩될 수 있다. 각 제1 패드(410)는 재배선 패턴(333), 제2 패드(420), 및 본딩 와이어(520)을 통해 제2 기판 패드들(122) 중에서 어느 하나와 전기적으로 연결될 수 있다. 제1 피치(P1)은 제2 기판 패드들(122)의 피치(P2)보다 클 수 있다.
도 7 및 도 9b와 같이, 상부 패드들(620)은 제2 반도체칩(700)과 이격될 수 있다. 상부 패드들(620)은 평면적 관점에서 제2 기판(600)의 엣지 영역에 배치될 수 있다. 상부 패드들(620)은 내부 배선들(730)을 통해 하부 패드들(610)과 전기적으로 연결될 수 있다. 하부 패드들(610)은 평면적 관점에서 분산 배치될 수 있다. 하부 패드들(610)은 제2 기판(600)의 센터 영역 뿐만 아니라 엣지 영역에 제공될 수 있다. 제2 피치(P10)은 상부 패드들(620)의 피치(P20)보다 더 클 수 있다.
도 9a 및 도 9b와 같이, 연결 구조체들(500)이 제1 패드들(410) 및 하부 패드들(610) 사이에 각각 제공될 수 있다. 연결 구조체들(500)의 피치는 제1 피치(P1) 및 제2 피치(P10)과 실질적으로 동일할 수 있다. 연결 구조체들(500)이 제1 패드들(410) 및 하부 패드들(610)과 각각 접속할 수 있다.
도 10a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 10b는 도 10a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a 및 도 10b를 참조하면, 반도체 패키지(PKG4)는 제1 패키지(10'') 및 제2 패키지(20''')을 포함할 수 있다. 제1 패키지(10'')는 앞서 도 1a 내지 도 1c에서 설명한 바와 동일 또는 유사할 수 있다. 다만, 제1 패드들(410)은 평면적 관점에서 제1 반도체칩(410)과 중첩되지 않을 수 있다. 제2 패키지(20''')는 앞서 도 7 및 도 9b에서 설명한 바와 실질적으로 동일할 수 있다 예를 들어, 하부 패드들(610)은 제2 기판(600)의 엣지 영역에 제공될 수 있다. 하부 패드들(610)의 제2 피치(P10)은 상부 패드들(620)의 피치(P20)보다 더 클 수 있다. 연결 구조체들(500)은 제1 패드들(410) 및 하부 패드들(610)과 각각 접속할 수 있다. 도 10a와 같이, 연결 구조체들(500)은 하부 패드들(610) 및 제1 패드들(410)과 각각 평면적 관점에서 중첩될 수 있다. 연결 구조체들(500)은 평면적 관점에서 제1 반도체칩(200)과 중첩되지 않을 수 있다.
도 11은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 11을 참조하면, 반도체 패키지(PKG5)는 제1 패키지(10) 및 제2 반도체칩(700)을 포함할 수 있다. 제1 패키지(10)는 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 제2 반도체칩(700)의 하면은 활성면으로 기능할 수 있다. 예를 들어, 제2 칩 패드들(710)은 제2 반도체칩(700)의 하면 상에 제공될 수 있다. 연결 구조체들(500)이 제1 패드들(410) 및 제2 칩 패드들(710) 사이에 각각 제공되어, 제1 패드들(410) 및 제2 칩 패드들(710)과 접속할 수 있다.
다른 예로, 제2 반도체칩(700)이 도 6a 및 도 6b에서 설명한 제1 패키지(10') 상에 실장되어, 반도체 패키지(PKG4)가 제조될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 실장된 제1 반도체칩;
    상기 제1 반도체칩 상에 배치되고, 재배선 패턴을 포함하는 인터포저 칩;
    상기 인터포저 칩 상에 제공된 제1 패드;
    상기 인터포저 칩 상에 제공되고, 상기 제1 패드와 이격된 제2 패드; 및
    상기 제2 패드 및 상기 제1 기판과 전기적으로 연결되는 본딩 와이어를 포함하되,
    상기 제2 패드는 상기 재배선 패턴을 통해 상기 제1 패드와 전기적으로 연결되고,
    상기 인터포저 칩은 상기 제1 반도체칩보다 더 큰 평면적을 갖는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 인터포저 칩은 인쇄회로기판보다 더 큰 열전도율을 갖는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 패드 상에 제공된 솔더볼을 더 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 인터포저 칩은 상기 제1 반도체칩의 상면을 완전히 덮는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 기판 상에 제공되고, 상기 본딩 와이어와 접속하는 기판 패드를 더 포함하되,
    상기 제1 패드는 복수로 제공되고,
    상기 제1 패드들의 피치는 상기 기판 패드들의 피치보다 더 큰 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 기판 및 상기 인터포저 칩 상의 몰딩막을 더 포함하되,
    상기 몰딩막은 상기 제2 패드를 덮되, 상기 제1 패드를 노출시키는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 인터포저 칩 상에 배치되는 상부 패키지; 및
    상기 상부 패키지 및 상기 제1 패드 사이에 개재된 연결 구조체를 더 포함하고,
    상기 상부 패키지는 상기 연결 구조체를 통해 제1 패드와 전기적으로 연결되는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 상부 패키지는:
    제2 기판;
    상기 제2 기판 상에 실장된 제2 반도체칩;
    상기 제2 기판의 상면 상에 제공되고, 상기 제2 반도체칩과 전기적으로 연결되는 상부 패드들; 및
    상기 제2 기판의 하면 상에 제공되며, 상기 상부 패드과 전기적으로 연결되는 하부 패드들을 포함하되,
    상기 하부 패드들의 피치는 상기 상부 패드들의 피치보다 큰 반도체 패키지.
  9. 제 7항에 있어서,
    상기 제2 반도체칩은 복수의 메모리 칩들을 포함하는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제1 패드는 평면적 관점에서 상기 제1 반도체칩과 중첩되는 반도체 패키지.
  11. 제1 기판;
    상기 제1 기판 상에 실장된 제1 반도체칩;
    상기 제1 반도체칩 상에 배치되고, 상기 제1 반도체칩보다 큰 평면적을 갖는 더미 칩;
    상기 더미 칩의 상면 상에 제공된 재배선층;
    상기 재배선층 상에 제공된 솔더 패드들;
    상기 재배선층 상에 제공되며, 상기 재배선층을 통해 상기 솔더 패드들 중 적어도 하나와 전기적으로 연결되는 본딩 와이어 패드; 및
    상기 제1 기판 상에 제공되고, 상기 재배선층 및 상기 본딩 와이어 패드를 덮는 몰딩막을 포함하되,
    상기 몰딩막은 상기 솔더 패드들을 노출시키는 오프닝들을 갖는 반도체 패키지.
  12. 제 11항에 있어서,
    평면적 관점에서, 상기 솔더 패드들 중 적어도 하나는 상기 제1 반도체칩과 중첩되고,
    상기 솔더 패드들 중에서 다른 하나는 상기 제1 반도체칩과 이격되는 반도체 패키지.
  13. 제 11항에 있어서,
    상기 제1 기판의 상면 상에 제공된 기판 패드들; 및
    상기 기판 패드들 중 어느 하나 및 상기 본딩 와이어 패드와 접속하는 본딩 와이어를 더 포함하되,
    상기 솔더 패드들의 피치는 상기 기판 패드들의 피치보다 더 큰 반도체 패키지.
  14. 제 11항에 있어서,
    상기 인터포저 칩 상에 배치된 상부 패키지; 및
    상기 상부 패키지 및 상기 솔더 패드들 사이에 제공된 연결 구조체들을 더 포함하고,
    상기 상부 패키지는 상기 연결 구조체를 통해 상기 재배선층과 전기적으로 연결되는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 몰딩막 및 상기 상부 패키지 사이에 갭이 제공되는 반도체 패키지.
  16. 기판 패드를 갖는 제1 기판;
    상기 제1 기판 상에 실장된 제1 반도체칩;
    상기 제1 반도체칩 상에 제공되고, 재배선 패턴을 포함하는 인터포저 칩;
    상기 인터포저 칩의 상면 상에 제공된는 솔더볼; 및
    상기 인터포저 칩의 상기 상면 상에 제공되고, 상기 기판 패드와 접속하는 본딩 와이어를 포함하되,
    상기 솔더볼은 상기 재배선 패턴을 통해 상기 본딩 와이어와 전기적으로 연결되고,
    상기 인터포저 칩은 상기 제1 반도체칩보다 더 큰 너비(width)를 갖는 반도체 패키지.
  17. 제 16항에 있어서,
    평면적 관점에서 상기 제1 반도체칩의 상면은 상기 인터포저 칩과 완전히 중첩되는 반도체 패키지.
  18. 제 16항에 있어서,
    상기 인터포저 칩은 30 W/mK 내지 2000W/mK의 열전도율을 갖는 반도체 패키지.
  19. 제 16항에 있어서,
    상기 제1 반도체칩 및 상기 인터포저 칩 사이에 제공된 접착층을 더 포함하되,
    상기 접착층은 0.2 W/mK 내지 10 W/mK의 열전도율을 갖는 반도체 패키지.
  20. 제 16항에 있어서,
    상기 인터포저 칩과 상기 솔더볼 사이에 제공된 제1 패드;
    상기 인터포저 칩의 상면 상에 제공되고, 상기 본딩 와이어와 접속하는 제2 패드; 및
    상기 인터포저 칩 상에 제공된 몰딩막을 더 포함하되,
    상기 몰딩막은 상기 제2 패드를 덮고, 상기 솔더볼을 노출시키는 반도체 패키지.
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