CN117423673A - 一种半导体封装件 - Google Patents

一种半导体封装件 Download PDF

Info

Publication number
CN117423673A
CN117423673A CN202210806565.3A CN202210806565A CN117423673A CN 117423673 A CN117423673 A CN 117423673A CN 202210806565 A CN202210806565 A CN 202210806565A CN 117423673 A CN117423673 A CN 117423673A
Authority
CN
China
Prior art keywords
substrate
signal transmission
region
interconnection
transmission region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210806565.3A
Other languages
English (en)
Inventor
孙晓飞
全昌镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210806565.3A priority Critical patent/CN117423673A/zh
Priority to KR1020227039206A priority patent/KR20240007733A/ko
Priority to EP22783274.8A priority patent/EP4325562A4/en
Priority to JP2022563494A priority patent/JP2024527644A/ja
Priority to PCT/CN2022/110286 priority patent/WO2024007406A1/zh
Priority to TW111131908A priority patent/TWI843185B/zh
Priority to US17/935,068 priority patent/US20230014834A1/en
Publication of CN117423673A publication Critical patent/CN117423673A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本公开实施例公开了一种半导体封装件，其中，半导体封装件，包括：第一基板，第一基板具有第一面，第一面包括第一信号传输区域和第二信号传输区域；第一半导体结构位于所述第一基板的第一面上，并与第一信号传输区域之间电连接；第二基板位于第一基板上，第二基板包括基底和位于基底上的第一互连面，第二基板的第一互连面背离第一基板的第一面，第一互连面具有相互连通的第一互连区域和第二互连区域，第一互连区域与第二信号传输区域之间电连接；填充层密封第一半导体结构、第二基板与第一基板的第一面，其中，第一互连区域不被填充层密封，第二互连区域被填充层密封，且第二互连区域上的填充层的顶表面与第一互连区域之间具有预设高度。

Description

一种半导体封装件
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体封装件。
背景技术
在所有部门，行业和地区，电子行业都在不断要求提供更轻、更快、更小、多功能、更可靠和更具成本效益的产品。为了满足众多不同消费者的这些不断增长的需求，需要集成更多的电路来提供所需的功能。在几乎所有应用中，对减小尺寸，提高性能和改善集成电路功能的需求不断增长。
发明内容
有鉴于此，本公开实施例提供一种半导体封装件。
根据本公开实施例的第一方面，提供了一种半导体封装件，包括：
第一基板，所述第一基板具有第一面，所述第一面包括第一信号传输区域和第二信号传输区域；
第一半导体结构，所述第一半导体结构位于所述第一基板的第一面上，并与所述第一信号传输区域之间电连接；
第二基板，所述第二基板位于所述第一基板上，所述第二基板包括基底和位于所述基底上的第一互连面，所述第二基板的所述第一互连面背离所述第一基板的第一面，所述第一互连面具有相互连通的第一互连区域和第二互连区域，所述第一互连区域与所述第二信号传输区域之间电连接；
填充层，所述填充层密封所述第一半导体结构、所述第二基板与所述第一基板的第一面，其中，所述第一互连区域不被所述填充层密封，所述第二互连区域被所述填充层密封，且所述第二互连区域上的所述填充层的顶表面与所述第一互连区域之间具有预设高度。
在一些实施例中，所述第一基板的第一面还包括位于所述第一信号传输区域和所述第二信号传输区域之间的第三信号传输区域，所述第一半导体结构位于所述第三信号传输区域上。
在一些实施例中，所述第一基板的第一面还包括第四信号传输区域，所述第二基板位于所述第四信号传输区域上，所述第二信号传输区域与所述第四信号传输区域之间电连接。
在一些实施例中，所述第二基板位于所述第一半导体结构上，所述第一互连区域通过所述第二互连区域与所述第二信号传输区域之间电连接；所述第三信号传输区域包括第一子信号区域和第二子信号区域，所述第一子信号区域与所述第一信号传输区域互连，且位于所述第一信号传输区域的临近区域，所述第二子信号区域与所述第二信号传输区域互连，且位于所述第二信号传输区域的临近区域。
在一些实施例中，所述第四信号传输区域与所述第一互连区域之间电连接。
在一些实施例中，所述第一信号传输区域和所述第二信号传输区域位于所述第一基板相对的两侧，所述第一半导体结构具有第一连接端，所述第一连接端与所述第一信号传输区域位于同一侧，且所述第一连接端与所述第一信号传输区域之间通过引线互连，所述第二互连区域与所述第二信号传输区域位于同一侧，所述第二互连区域与所述第二信号传输区域之间通过引线互连。
在一些实施例中，所述第一半导体结构与所述第一信号传输区域在垂直于所述第一基板的方向上互连。
在一些实施例中，所述第一半导体结构与所述第三信号传输区域在垂直于所述第一基板的方向上互连，所述第一信号传输区域与所述第三信号传输区域互连。
在一些实施例中，所述第二基板还包括位于所述基底另一面上的第二互连面，所述基底中具有连接所述第一互连区域与所述第二互连面的通道，所述第一互连区域借由所述通道与所述第二信号传输区域在垂直于所述第一基板的方向上互连。
在一些实施例中，所述第二基板的所述基底中具有电磁屏蔽层。
在一些实施例中，所述第一基板的所述第一子信号区域和所述第二子信号区域之间具有电磁屏蔽结构。
在一些实施例中，所述第一基板具有与所述第一面相背离的第二面，所述第一面与所述第二面之间存在电路通道，所述第一基板的所述第二面上具有多个第一连接垫；
所述第二基板的所述第一互连区域上具有多个第二连接垫，所述第二连接垫的面积大于或等于所述第一连接垫的面积。
在一些实施例中，所述第二基板的所述第二互连区域上具有多个第三连接垫，所述第三连接垫的面积小于所述第二连接垫的面积。
在一些实施例中，所述第一基板的所述第一信号传输区域上具有多个第四连接垫，所述第四连接垫的面积小于或等于所述第一连接垫的面积。
在一些实施例中，所述第三连接垫的数量大于所述第二连接垫的数量。
在一些实施例中，在垂直于所述第一基板的方向上，所述第一基板具有第一厚度，在垂直于所述第二基板的方向上，所述第二基板具有第二厚度，所述第一厚度小于所述第二厚度。
在一些实施例中，还包括第二封装件，所述第二封装件具有接触面，所述第二封装件通过所述接触面与所述第一互连区域互连。
在一些实施例中，所述第二封装件的所述接触面上具有第一接触结构，所述第一接触结构在垂直于所述接触面的方向上具有突出于所述接触面的第一高度，所述第一高度大于所述预设高度。
在一些实施例中，所述第一基板的所述第一连接垫上具有突出于所述第一基板的第二接触结构，所述第二接触结构在垂直于所述第一基板的方向上具有突出于所述第一基板的第二高度，所述第二高度小于或等于所述第一高度。
在一些实施例中，所述第二封装件包括第二半导体结构，所述第二半导体结构与所述第一半导体结构的类型相同或不同。
本公开实施例中，通过设置第二基板，后续其他半导体结构可以通过第二基板上的第一互连区域与第一半导体结构以及第一基板连接，如此，可实现不同类型或不同规格的半导体结构之间的互连，使得不同半导体结构之间的组合更加灵活。同时因为第一半导体结构和后续与第一半导体结构连接的其他半导体结构是独立封装的，因此也更加容易进行测试和失效分析。并且由于第二基板的第一互连区域与填充层的顶表面之间存在预设高度，如此，其他半导体结构可放置于第一互连区域上，由填充层围成的区域内，进而减少整体结构的高度和尺寸。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体封装件的结构示意图；
图2为本公开实施例提供的第一基板的结构示意图；
图3为本公开实施例提供的第二基板的结构示意图；
图4至图6为本公开实施例提供的半导体封装件的其他示例；
图7为公开实施例提供的半导体封装件的制备方法的流程示意图；
图8a至图8g为本公开实施例提供的半导体封装件在制备过程中的结构示意图。
附图标记说明：
1-圆环；2-载带；
10-第一基板；101-第一面；102-第二面；11-第一信号传输区域；12-第二信号传输区域；13-第三信号传输区域；131-第一子信号区域；132-第二子信号区域；14-第四信号传输区域；15-第一基底；16-第一上绝缘介质层；17-第一下绝缘介质层；18-第二接触结构；111-第四连接垫；151-电路通道；161-第六连接垫；171-第一连接垫；
20-第一半导体结构；21-第一半导体芯片；201-第一连接端；211-第一通道；212-第一芯片连接垫；213-第二芯片连接垫；214-第一焊球；
30-第二基板；31-第一互连区域；32-第二互连区域；33-基底；34-上绝缘介质层；35-下绝缘介质层；36-通道；37-第五连接垫；38-第二焊球；301-第一互连面；302-第二互连面；311-第二连接垫；321-第三连接垫；
40-填充层；
50-引线；
60-粘附膜；
70-第二封装件；71-第一接触结构；701-接触面；
91-第一封装模具；911-第一部分；912-第二部分；913-第三部分；92-第二封装模具。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
在目前的半导体封装技术中，一般采用离散(Discrete)的方式或者是多芯片封装(UFS Multi Chip Package，UMCP)的方式。离散的方式，例如将DRAM芯片和NAND芯片分散进行封装。多芯片封装，例如是将存储芯片和控制芯片在同一个封装结构内进行封装。离散方式进行封装会导致封装结构占PCB板的面积较大，而多芯片封装的方式又会使得测试和失效分析比较困难，控制器散热也不好，并且不能灵活进行不同容量的芯片之间的组合。
基于此，本公开实施例提供了一种半导体封装件。图1为本公开实施例提供的半导体封装件的结构示意图。
参见图1，所述半导体封装件，包括：
第一基板10，所述第一基板10具有第一面101，所述第一面101包括第一信号传输区域11和第二信号传输区域12；
第一半导体结构20，所述第一半导体结构20位于所述第一基板10的第一面101上，并与所述第一信号传输区域11之间电连接；
第二基板30，所述第二基板30位于所述第一基板10上，所述第二基板30包括基底33和位于所述基底33上的第一互连面301，所述第二基板30的所述第一互连面301背离所述第一基板10的第一面101，所述第一互连面301具有相互连通的第一互连区域31和第二互连区域32，所述第一互连区域31与所述第二信号传输区域32之间电连接；
填充层40，所述填充层40密封所述第一半导体结构20、所述第二基板30与所述第一基板10的第一面101，其中，所述第一互连区域31不被所述填充层40密封，所述第二互连区域32被所述填充层40密封，且所述第二互连区域32上的所述填充层40的顶表面与所述第一互连区域31之间具有预设高度h。
通过设置第二基板，后续其他半导体结构可以通过第二基板上的第一互连区域与第一半导体结构以及第一基板连接，如此，可实现不同类型或不同规格的半导体结构之间的互连，使得不同半导体结构之间的组合更加灵活。同时因为第一半导体结构和后续与第一半导体结构连接的其他半导体结构是独立封装的，因此也更加容易进行测试和失效分析。并且由于第二基板的第一互连区域与填充层的顶表面之间存在预设高度，如此，其他半导体结构可放置于第一互连区域上，由填充层围成的区域内，进而减少整体结构的高度和尺寸。
图2为本公开实施例提供的第一基板的结构示意图。
在一些实施例中，所述第一基板10可以是印刷电路板(PCB)或再分布基板。
如图2所示，所述第一基板10包括第一基底15，以及分别位于所述第一基底15的上表面和下表面上的第一上绝缘介质层16和第一下绝缘介质层17。
所述第一基底15可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述第一上绝缘介质层16和所述第一下绝缘介质层17可以为阻焊层，例如所述第一上绝缘介质层16和所述第一下绝缘介质层17的材料可以为绿漆。
在一实施例中，所述第一基板10具有与所述第一面101相背离的第二面102，所述第一面101与所述第二面102之间存在电路通道151，所述第一基板10的所述第二面102上具有多个第一连接垫171。
所述第一基板10的第一面上具有多个第六连接垫161，所述电路通道151连接所述第六连接垫161和所述第一连接垫171。
在一实施例中，所述第一基板10的所述第一信号传输区域11上具有多个第四连接垫111，所述第四连接垫111的面积小于或等于所述第一连接垫171的面积。在本实施例中，通过第四连接垫111的面积小于第一连接垫171的面积的设计，使得第一半导体结构20与第一基板10的第一信号传输区域11之间具有更高效的信号传输效率，减少芯片面积；另外，第一连接垫171的面积大于第四连接垫111的设计，提高第一半导体结构20与第一基板10之间的导电效率和导热效率，第一基板10的第一信号传输区域与第二面之间的电连接通过。
所述第一基板10的所述第一连接垫171上具有突出于所述第一基板10的第二接触结构18。
所述第二接触结构18可将半导体封装件电连接到外部装置上，可以从外部装置接收用于操作第一半导体结构的控制信号、功率信号和接地信号中的至少一个，或者可以从外部装置接收将要被存储在第一半导体结构内的数据信号，也可将第一半导体结构内的数据提供给外部装置。
所述第二接触结构18包括导电材料。在本公开实施例中，所述第二接触结构18为焊球，可以理解的是，本公开实施例中提供的第二接触结构的形状仅作为本公开实施例中的一种下位的、可行的具体实施方式，并不构成对本公开的限制，所述第二接触结构也可为其他形状结构。第二接触结构的数量、间隔和位置不限于任何特定布置，可以进行各种修改。
所述第一基板10的第一面101包括第一信号传输区域11和第二信号传输区域12。所述第一信号传输区域11与第一半导体结构20电连接，所述第二信号传输区域12与所述第二基板30电连接。
在一实施例中，第一信号传输区域11和第二信号传输区域12不互连。
在一实施例中，所述第一基板10的第一面101还包括位于所述第一信号传输区域11和所述第二信号传输区域12之间的第三信号传输区域13，所述第一半导体结构20位于所述第三信号传输区域13上。在本实施例中，通过将第一半导体结构20设置在第三信号传输区域13正上方，使得第一信号传输区域11位于第一半导体结构20的外侧，增加第一信号传输区域11与第一半导体结构20之间的连接稳定性。
在一实施例中，第一信号传输区域11在第一基板10上分布区域的面积可以小于第三信号传输区域13在第一基板10上分布区域的面积，从而减少第一封装件的横向尺寸，提高集成度。
所述第一半导体结构20包括沿垂直于所述第一基板10方向依次堆叠的多个第一半导体芯片21。在此实施例中，采用向上依次堆叠多个第一半导体芯片的方式，可以节省半导体封装件的水平面积。所述第一半导体芯片可以为DRAM芯片。
在一实施例中，如图1和图2所示，所述第二基板30位于所述第一半导体结构20上，所述第一互连区域31通过所述第二互连区域32与所述第二信号传输区域12之间电连接；所述第三信号传输区域13包括第一子信号区域131和第二子信号区域132，所述第一子信号区域131与所述第一信号传输区域11互连，且位于所述第一信号传输区域11的临近区域，所述第二子信号区域132与所述第二信号传输区域12互连，且位于所述第二信号传输区域12的临近区域。
在一实施例中，第一子信号区域131和第二子信号区域132之间不互连。
在一实施例中，所述第一基板10的所述第一子信号区域131和所述第二子信号区域132之间具有电磁屏蔽结构(未图示)。
因为第一子信号区域131与第一信号传输区域11互连，第二子信号区域132与第二信号传输区域互连，而第一信号传输区域与第一半导体结构互连，第二信号传输区域通过与第二基板互连，间接与第二封装件互连，因此在第一子信号区域和第二子信号区域之间设置电磁屏蔽结构，能够防止第一半导体结构与第二封装件之间发生信号干扰。
图3为本公开实施例提供的第二基板的结构示意图。
如图3所示，所述第二基板20包括基底33，以及分别位于所述基底33的上表面和下表面上的上绝缘介质层34和下绝缘介质层35。
所述基底33可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述上绝缘介质层34和所述下绝缘介质层35可以为阻焊层，例如所述上绝缘介质层34和所述下绝缘介质层35的材料可以为绿漆。
所述第二基板30的所述第一互连区域31上具有多个第二连接垫311，所述第二连接垫311的面积大于或等于所述第一连接垫171的面积。
将第二连接垫311的面积设置成较大的面积，如此，能增大第二封装件与第二连接垫311接触时的接触面积，因为如果接触面积较小，焊接之后，很难进行拆卸，因此增大接触面积，能方便后续的拆卸和重组装。
在一实施例中，所述第二基板30的所述第二互连区域32上具有多个第三连接垫321，所述第三连接垫321的面积小于所述第二连接垫311的面积。
所述第三连接垫321的数量大于所述第二连接垫311的数量。
因为第二连接垫后续需要与第二封装件进行匹配互连，因此布局设计相对比较固定，而第三连接垫承载的是第二封装件与第一基板的互连，因此布局设计更为灵活，将第三连接垫设计成数量较多，面积较小，可以提高信号传输效率，提高第一封装件的集成度。
在一实施例中，所述第二基板30的所述基底33中具有电磁屏蔽层(未图示)。通过在第二基板的基底内设置电磁屏蔽层，可以防止第二封装件与第一半导体结构之间发生信息干扰，影响器件工作。
图4为本公开另一实施例提供的半导体封装件的结构示意图。
如图4所示，在此实施例中，所述第二基板30不位于所述第一半导体结构20的上方，而是直接位于所述第一基板10上。
在一实施例中，所述第一基板10的第一面101还包括第四信号传输区域14，所述第二基板30位于所述第四信号传输区域14上，所述第二信号传输区域12与所述第四信号传输区域14之间电连接。
在一实施例中，所述第四信号传输区域14与所述第一互连区域31之间电连接。
在一实施例中，第四信号传输区域14与第一信号传输区域11之间不互连。
具体地，所述第一互连区域31通过第二互连区域32与所述第二信号传输区域12电连接，而第二信号传输区域12又与所述第四信号传输区域14之间电连接，因此，第四信号传输区域14通过第二信号传输区域12和第二互连区域32与第一互连区域之间电连接。
本公开实施例中，第一半导体结构20和第二基板30与第一基板10之间的电连接方式包括引线键合方式和硅通孔(TSV)互连方式。
参见图1，第一半导体结构20和第二基板30与第一基板10之间采用引线键合进行电连接。
所述第一信号传输区域11和所述第二信号传输区域12位于所述第一基板10相对的两侧，所述第一半导体结构20具有第一连接端201，所述第一连接端201与所述第一信号传输区域11位于同一侧，且所述第一连接端201与所述第一信号传输区域11之间通过引线50互连，所述第二互连区域32与所述第二信号传输区域12位于同一侧，所述第二互连区域32与所述第二信号传输区域12之间通过引线50互连。
第一半导体结构20与第一基板10之间采用引线键合进行电连接的方式包括悬垂方式和导线上膜(Film on wire，FOW)方式。
图1所示的实施例中，采用悬垂方式进行引线键合。相邻两个第一半导体芯片21之间通过粘附膜60连接，所述粘附膜60不覆盖其下方一层的第一半导体芯片21上的第一连接端201以及引线50，所述粘附膜与其下方一层的所述第一半导体芯片21错位设置。
在另一些实施例中，采用导线上膜方式进行引线键合(未图示)。多个所述第一半导体芯片沿垂直于所述第一基板的方式对齐设置，相邻两个第一半导体芯片之间的粘附膜覆盖其下方一层的第一半导体芯片上的第一连接端以及引线。
在其他实施例中，参见图5和图6，第一半导体结构20和第一基板10之间采用硅通孔(TSV)互连方式进行电连接。
如图5所示，所述第一半导体芯片21包括分别位于上表面和下表面上的第一芯片连接垫212和第二芯片连接垫213，以及贯穿所述第一半导体芯片21，并连接所述第一芯片连接垫212和第二芯片连接垫213的第一通道211。所述第一通道211包括硅通孔。
相邻两个第一半导体芯片21之间，以及第一半导体结构20与所述第一基板10之间，通过所述第一芯片连接垫212、第二芯片连接垫213、所述第一通道211以及第一焊球214进行电连接。
所述第一半导体结构20与所述第一信号传输区域11在垂直于所述第一基板10的方向上互连。
所述第一半导体结构20与所述第三信号传输区域13在垂直于所述第一基板10的方向上互连，所述第一信号传输区域11与所述第三信号传输区域13互连。
本实施例中，因为第一半导体结构与第一基板之间通过硅通孔互连方式进行电连接，因此不需要打线，所以第一信号传输区域和第三信号传输区域可以合并为一个区域。
如图6所示，所述第二基板30还包括位于所述基底33另一面上的第二互连面302，所述基底33中具有连接所述第一互连区域31与所述第二互连面302的通道36，所述第一互连区域31借由所述通道36与所述第二信号传输区域12在垂直于所述第一基板10的方向上互连。
所述第二基板30包括位于第一互连区域31内的第二连接垫311，位于所述第二基板30的第二互连面302上的第五连接垫37，以及贯穿所述基底33并连接第二连接垫311和第五连接垫37的通道36。所述通道36包括硅通孔。所述第二基板30与所述第一基板10之间还包括第二焊球38。
所述第二基板30与所述第一基板10之间通过所述第二连接垫311、所述通道36、所述第五连接垫37和所述第二焊球38进行电连接。
本实施例中，因为第二基板与第一基板之间通过硅通孔互连方式进行电连接，因此不需要打线，所以第二信号传输区域和第四信号传输区域可以合并为一个区域。
在一实施例中，在垂直于所述第一基板10的方向上，所述第一基板10具有第一厚度，在垂直于所述第二基板30的方向上，所述第二基板30具有第二厚度，所述第一厚度小于所述第二厚度，通过这种配置，在填充层密封第一基板和第二基板的时候，可以避免因为第一基板10与第二基板30尺寸的差异导致第二基板30发生翘曲，影响密封效果。
在一实施例中，所述半导体封装件，还包括第二封装件70，所述第二封装件70具有接触面701，所述第二封装件70通过所述接触面701与所述第一互连区域31互连。
所述第二封装件70的所述接触面701上具有第一接触结构71，所述第一接触结构71在垂直于所述接触面701的方向上具有突出于所述接触面701的第一高度H，所述第一高度H大于所述预设高度h。
本公开实施例中，通过设置第一高度大于预设高度，可以使得第二封装件能够与第二基板紧密连接，同时，在第二封装件与第二基板连接后，第二封装件与填充层之间能存在空隙，如此，能增加控制器散热效率，减小散热对芯片的影响。
在一实施例中，参见图2，所述第一基板10的所述第一连接垫171上具有突出于所述第一基板10的第二接触结构18，所述第二接触结构18在垂直于所述第一基板10的方向上具有突出于所述第一基板10的第二高度，所述第二高度小于或等于所述第一高度。通过这种配置，使得以第一接触结构71为支撑体的第二封装件与第一封装件实现更稳定的接合效果。
在一实施例中，所述第二封装件70包括第二半导体结构(为图示)，所述第二半导体结构与所述第一半导体结构20的类型相同或不同。
例如，所述第二半导体结构可以为通用闪存存储芯片(Universal File Store，UFS)。
在本公开提供的半导体封装件中，第二封装件70中的第二半导体结构通过第二基板30与第一基板10上的第二信号传输区域进行互连；第一半导体结构20与第一基板10上的第一信号传输区域进行互连，通过这种将第一半导体结构和第二半导体结构的传输路径分布在第一基板不同的区域，防止第一半导体结构和第二半导体结构的相互干扰，提高信号传输稳定性。
本公开实施例提供的半导体封装件可应用于叠层封装(Package on Package，PoP)结构的多芯片封装(UFS Multi Chip Package，UMCP)。
本公开实施例还提供了一种半导体封装件的制备方法，具体请参见附图7，如图所示，所述方法包括以下步骤：
步骤701：提供第一基板，所述第一基板具有第一面，所述第一面包括第一信号传输区域和第二信号传输区域；
步骤702：在所述第一基板的第一面上形成第一半导体结构，所述第一半导体结构与所述第一信号传输区域之间电连接；
步骤703：在所述第一基板上形成第二基板，所述第二基板包括基底和位于所述基底上的第一互连面，所述第二基板的所述第一互连面背离所述第一基板的第一面，所述第一互连面具有相互连通的第一互连区域和第二互连区域，所述第一互连区域与所述第二信号传输区域之间电连接；
步骤704：形成填充层，所述填充层密封所述第一半导体结构、所述第二基板与所述第一基板的第一面，其中，所述第一互连区域不被所述填充层密封，所述第二互连区域被所述填充层密封，且所述第二互连区域上的所述填充层的顶表面与所述第一互连区域之间具有预设高度。
下面结合具体实施例对本公开实施例提供的半导体封装件的制备方法再作进一步详细的说明。
图8a至图8g为本公开实施例提供的半导体封装件在制备过程中的结构示意图。
首先，参见图8a，执行步骤701，提供第一基板10，所述第一基板10具有第一面101，所述第一面101包括第一信号传输区域11和第二信号传输区域12。
所述第一基板10包括第一基底15，以及分别位于所述第一基底15的上表面和下表面上的第一上绝缘介质层16和第一下绝缘介质层17。
所述第一基底15可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述第一上绝缘介质层16和所述第一下绝缘介质层17可以为阻焊层，例如所述第一上绝缘介质层16和所述第一下绝缘介质层17的材料可以为绿漆。
所述第一基板10具有与所述第一面101相背离的第二面102，所述第一面101与所述第二面102之间存在电路通道151，所述第一基板10的所述第二面102上具有多个第一连接垫171。
所述第一基板10的第一面上具有多个第六连接垫161，所述电路通道151连接所述第六连接垫161和所述第一连接垫171。
在一实施例中，所述第一基板10的所述第一信号传输区域11上具有多个第四连接垫111，所述第四连接垫111的面积小于或等于所述第一连接垫171的面积。
所述第一基板10的第一面101包括第一信号传输区域11和第二信号传输区域12。所述第一信号传输区域11与后续形成的第一半导体结构20电连接，所述第二信号传输区域12与后续形成的第二基板30电连接。
在一实施例中，所述第一基板10的第一面101还包括位于所述第一信号传输区域11和所述第二信号传输区域12之间的第三信号传输区域13，后续形成的第一半导体结构20位于所述第三信号传输区域13上。
在其他一些实施例中，例如如图4所示，所述第一基板10还包括第四信号传输区域14，后续形成的第二基板30位于所述第四信号传输区域14上，所述第二信号传输区域12与所述第四信号传输区域14之间电连接。
接着，参见图8b，执行步骤702，在所述第一基板10的第一面101上形成第一半导体结构20，所述第一半导体结构20与所述第一信号传输区域11之间电连接。
所述第一半导体结构20包括沿垂直于所述第一基板10方向依次堆叠的多个第一半导体芯片21。
相邻两个所述第一半导体芯片21之间通过粘附膜60连接，所述第一半导体结构20与第一基板10之间也通过粘附膜60连接。
接着，参见图8c和图8d，执行步骤703，在所述第一基板10上形成第二基板30，所述第二基板30包括基底33和位于所述基底33上的第一互连面301，所述第二基板30的所述第一互连面301背离所述第一基板10的第一面101，所述第一互连面301具有相互连通的第一互连区域31和第二互连区域32，所述第一互连区域31与所述第二信号传输区域12之间电连接。
具体地，先参见图8c，在圆环1上粘贴载带2，然后在载带2上贴上粘附膜60，然后将第二基板粘贴在粘附膜60上，此时的第二基板为整片的条状，对第二基板进行切割，形成如图8c所示的一个一个的单元。
接着，参见图8d，在所述第一半导体结构20上形成第二基板30。
具体地，在所述第一半导体结构20上形成粘附层60，然后将图8c中形成的单个第二基板贴在第一半导体结构20上。
在其他一些实施例中，例如如图4所示，不在第一半导体结构20上形成第二基板30，而是直接在第一基板10上形成第二基板30。
参见图3，所述第二基板20包括基底33，以及分别位于所述基底33的上表面和下表面上的上绝缘介质层34和下绝缘介质层35。
所述基底33可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述上绝缘介质层34和所述下绝缘介质层35可以为阻焊层，例如所述上绝缘介质层34和所述下绝缘介质层35的材料可以为绿漆。
所述第二基板30的所述第一互连区域31上具有多个第二连接垫311，所述第二连接垫311的面积大于或等于所述第一连接垫171的面积。
将第二连接垫311的面积设置成较大的面积，如此，能增大第二封装件与第二连接垫311接触时的接触面积，因为如果接触面积较小，焊接之后，很难进行拆卸，因此增大接触面积，能方便后续的拆卸和重组装。
在一实施例中，所述第二基板30的所述第二互连区域32上具有多个第三连接垫321，所述第三连接垫321的面积小于所述第二连接垫311的面积。
所述第三连接垫321的数量大于所述第二连接垫311的数量。
因为第二连接垫后续需要与第二封装件进行匹配互连，因此布局设计相对比较固定，而第三连接垫承载的是第二封装件与第一基板的互连，因此布局设计更为灵活，将第三连接垫设计成数量较多，面积较小，可以提高信号传输效率。
在一实施例中，所述第二基板30的所述基底33中具有电磁屏蔽层(未图示)。通过在第二基板的基底内设置电磁屏蔽层，可以防止第二封装件与第一半导体结构之间发生信息干扰，影响器件工作。
继续参见图8d，在形成第二基板20后，将第一半导体结构20和第二基板30与第一基板10之间采用引线键合方式进行电连接。
所述第一信号传输区域11和所述第二信号传输区域12位于所述第一基板10相对的两侧，所述第一半导体结构20具有第一连接端201，所述第一连接端201与所述第一信号传输区域11位于同一侧，且所述第一连接端201与所述第一信号传输区域11之间通过引线50互连，所述第二互连区域32与所述第二信号传输区域12位于同一侧，所述第二互连区域32与所述第二信号传输区域12之间通过引线50互连。
在其他一些实施例中，第一半导体结构20和第二基板30与第一基板10之间采用硅通孔(TSV)互连方式进行电连接。
如图5所示，所述第一半导体芯片21包括分别位于上表面和下表面上的第一芯片连接垫212和第二芯片连接垫213，以及贯穿所述第一半导体芯片21，并连接所述第一芯片连接垫212和第二芯片连接垫213的第一通道211。所述第一通道211包括硅通孔。
相邻两个第一半导体芯片21之间，以及第一半导体结构20与所述第一基板10之间，通过所述第一芯片连接垫212、第二芯片连接垫213、所述第一通道211以及第一焊球214进行电连接。
如图6所示，所述第二基板30还包括位于所述基底33另一面上的第二互连面302，所述基底33中具有连接所述第一互连区域31与所述第二互连面302的通道36，所述第一互连区域31借由所述通道36与所述第二信号传输区域12在垂直于所述第一基板10的方向上互连。
所述第二基板30包括位于第一互连区域31内的第二连接垫311，位于所述第二基板30的第二互连面302上的第五连接垫37，以及贯穿所述基底33并连接第二连接垫311和第五连接垫37的通道36。所述通道36包括硅通孔。所述第二基板30与所述第一基板10之间还包括第二焊球38。
所述第二基板30与所述第一基板10之间通过所述第二连接垫311、所述通道36、所述第五连接垫37和所述第二焊球38进行电连接。
接着，参见图8e和图8f，执行步骤704，形成填充层40，所述填充层40密封所述第一半导体结构20、所述第二基板30与所述第一基板10的第一面101，其中，所述第一互连区域31不被所述填充层40密封，所述第二互连区域32被所述填充层40密封，且所述第二互连区域32上的所述填充层40的顶表面与所述第一互连区域31之间具有预设高度h。
具体地，先参见图8e，形成第一封装模具91，所述第一封装模具91包括第一部分911和位于所述第一部分911两侧的第二部分912，以及连接所述第一部分911和所述第二部分912的第三部分913，所述第二部分912的表面高于所述第一部分911的表面，所述第二部分912的表面和所述第一部分911的表面均平行于所述基板10的表面，所述第一部分911位于所述第二基板30的第一互连区域31上。
所述方法还包括：形成第二封装模具92，所述第二封装模具92位于所述第一基板10的下方，且平行于所述第一基板10的表面。
接着，参见图8f，以所述第一封装模具91和所述第二封装模具92为掩膜，形成填充层40；在形成填充层40后，所述方法还包括：去除所述第一封装模具91和第二封装模具92，以暴露被所述第一部分911覆盖的第一互连区域31。
继续参见图8f，在形成填充层40后，在所述第一基板10的第一连接垫171上形成突出于所述第一基板10的第二接触结构18，所述第二接触结构18包括导电材料。
接着，参见图8g，形成第二封装件70，所述第二封装件70具有接触面701，所述第二封装件70通过所述接触面701与所述第一互连区域31互连。
所述第二封装件70的所述接触面701上具有第一接触结构71，所述第一接触结构71在垂直于所述接触面701的方向上具有突出于所述接触面701的第一高度H，所述第一高度H大于所述预设高度h。
在一实施例中，所述第一基板10上的第二接触结构18在垂直于所述第一基板10的方向上具有突出于所述第一基板10的第二高度，所述第二高度小于或等于所述第一高度。
在一实施例中，所述第二封装件70包括第二半导体结构(未图示)，所述第二半导体结构与所述第一半导体结构20的类型相同或不同。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (20)

1.一种半导体封装件，其特征在于，包括：
第一基板，所述第一基板具有第一面，所述第一面包括第一信号传输区域和第二信号传输区域；
第一半导体结构，所述第一半导体结构位于所述第一基板的第一面上，并与所述第一信号传输区域之间电连接；
第二基板，所述第二基板位于所述第一基板上，所述第二基板包括基底和位于所述基底上的第一互连面，所述第二基板的所述第一互连面背离所述第一基板的第一面，所述第一互连面具有相互连通的第一互连区域和第二互连区域，所述第一互连区域与所述第二信号传输区域之间电连接；
填充层，所述填充层密封所述第一半导体结构、所述第二基板与所述第一基板的第一面，其中，所述第一互连区域不被所述填充层密封，所述第二互连区域被所述填充层密封，且所述第二互连区域上的所述填充层的顶表面与所述第一互连区域之间具有预设高度。
2.根据权利要求1所述的半导体封装件，其特征在于，所述第一基板的第一面还包括位于所述第一信号传输区域和所述第二信号传输区域之间的第三信号传输区域，所述第一半导体结构位于所述第三信号传输区域上。
3.根据权利要求2所述的半导体封装件，其特征在于，所述第一基板的第一面还包括第四信号传输区域，所述第二基板位于所述第四信号传输区域上，所述第二信号传输区域与所述第四信号传输区域之间电连接。
4.根据权利要求2所述的半导体封装件，其特征在于，所述第二基板位于所述第一半导体结构上，所述第一互连区域通过所述第二互连区域与所述第二信号传输区域之间电连接；所述第三信号传输区域包括第一子信号区域和第二子信号区域，所述第一子信号区域与所述第一信号传输区域互连，且位于所述第一信号传输区域的临近区域，所述第二子信号区域与所述第二信号传输区域互连，且位于所述第二信号传输区域的临近区域。
5.根据权利要求3所述的半导体封装件，其特征在于，所述第四信号传输区域与所述第一互连区域之间电连接。
6.根据权利要求2所述的半导体封装件，其特征在于，所述第一信号传输区域和所述第二信号传输区域位于所述第一基板相对的两侧，所述第一半导体结构具有第一连接端，所述第一连接端与所述第一信号传输区域位于同一侧，且所述第一连接端与所述第一信号传输区域之间通过引线互连，所述第二互连区域与所述第二信号传输区域位于同一侧，所述第二互连区域与所述第二信号传输区域之间通过引线互连。
7.根据权利要求2所述的半导体封装件，其特征在于，所述第一半导体结构与所述第一信号传输区域在垂直于所述第一基板的方向上互连。
8.根据权利要求7所述的半导体封装件，其特征在于，所述第一半导体结构与所述第三信号传输区域在垂直于所述第一基板的方向上互连，所述第一信号传输区域与所述第三信号传输区域互连。
9.根据权利要求3所述的半导体封装件，其特征在于，所述第二基板还包括位于所述基底另一面上的第二互连面，所述基底中具有连接所述第一互连区域与所述第二互连面的通道，所述第一互连区域借由所述通道与所述第二信号传输区域在垂直于所述第一基板的方向上互连。
10.根据权利要求1所述的半导体封装件，其特征在于，所述第二基板的所述基底中具有电磁屏蔽层。
11.根据权利要求4所述的半导体封装件，其特征在于，所述第一基板的所述第一子信号区域和所述第二子信号区域之间具有电磁屏蔽结构。
12.根据权利要求1所述的半导体封装件，其特征在于，所述第一基板具有与所述第一面相背离的第二面，所述第一面与所述第二面之间存在电路通道，所述第一基板的所述第二面上具有多个第一连接垫；
所述第二基板的所述第一互连区域上具有多个第二连接垫，所述第二连接垫的面积大于或等于所述第一连接垫的面积。
13.根据权利要求12所述的半导体封装件，其特征在于，所述第二基板的所述第二互连区域上具有多个第三连接垫，所述第三连接垫的面积小于所述第二连接垫的面积。
14.根据权利要求12所述的半导体封装件，其特征在于，所述第一基板的所述第一信号传输区域上具有多个第四连接垫，所述第四连接垫的面积小于或等于所述第一连接垫的面积。
15.根据权利要求13所述的半导体封装件，其特征在于，所述第三连接垫的数量大于所述第二连接垫的数量。
16.根据权利要求1所述的半导体封装件，其特征在于，在垂直于所述第一基板的方向上，所述第一基板具有第一厚度，在垂直于所述第二基板的方向上，所述第二基板具有第二厚度，所述第一厚度小于所述第二厚度。
17.根据权利要求1所述的半导体封装件，其特征在于，还包括第二封装件，所述第二封装件具有接触面，所述第二封装件通过所述接触面与所述第一互连区域互连。
18.根据权利要求17所述的半导体封装件，其特征在于，所述第二封装件的所述接触面上具有第一接触结构，所述第一接触结构在垂直于所述接触面的方向上具有突出于所述接触面的第一高度，所述第一高度大于所述预设高度。
19.根据权利要求18所述的半导体封装件，其特征在于，所述第一基板的所述第一连接垫上具有突出于所述第一基板的第二接触结构，所述第二接触结构在垂直于所述第一基板的方向上具有突出于所述第一基板的第二高度，所述第二高度小于或等于所述第一高度。
20.根据权利要求17所述的半导体封装件，其特征在于，所述第二封装件包括第二半导体结构，所述第二半导体结构与所述第一半导体结构的类型相同或不同。
CN202210806565.3A 2022-07-08 2022-07-08 一种半导体封装件 Pending CN117423673A (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN202210806565.3A CN117423673A (zh) 2022-07-08 2022-07-08 一种半导体封装件
KR1020227039206A KR20240007733A (ko) 2022-07-08 2022-08-04 반도체 패키지
EP22783274.8A EP4325562A4 (en) 2022-07-08 2022-08-04 SEMICONDUCTOR HOUSING
JP2022563494A JP2024527644A (ja) 2022-07-08 2022-08-04 半導体パッケージ
PCT/CN2022/110286 WO2024007406A1 (zh) 2022-07-08 2022-08-04 一种半导体封装件
TW111131908A TWI843185B (zh) 2022-07-08 2022-08-24 半導體封裝件
US17/935,068 US20230014834A1 (en) 2022-07-08 2022-09-23 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210806565.3A CN117423673A (zh) 2022-07-08 2022-07-08 一种半导体封装件

Publications (1)

Publication Number Publication Date
CN117423673A true CN117423673A (zh) 2024-01-19

Family

ID=85800209

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210806565.3A Pending CN117423673A (zh) 2022-07-08 2022-07-08 一种半导体封装件

Country Status (3)

Country Link
CN (1) CN117423673A (zh)
TW (1) TWI843185B (zh)
WO (1) WO2024007406A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101413220B1 (ko) * 2007-10-02 2014-06-30 삼성전자주식회사 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조방법
KR102519571B1 (ko) * 2018-06-11 2023-04-10 삼성전자주식회사 반도체 패키지
KR20200007509A (ko) * 2018-07-13 2020-01-22 삼성전자주식회사 반도체 패키지
KR102589684B1 (ko) * 2018-12-14 2023-10-17 삼성전자주식회사 반도체 패키지
KR102708517B1 (ko) * 2019-10-15 2024-09-24 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
US11227858B2 (en) * 2019-12-17 2022-01-18 SK Hynix Inc. Semiconductor package including stacked semiconductor chips
KR20220022692A (ko) * 2020-08-19 2022-02-28 에스케이하이닉스 주식회사 수직 인터커넥터를 포함하는 반도체 패키지

Also Published As

Publication number Publication date
WO2024007406A1 (zh) 2024-01-11
TW202403897A (zh) 2024-01-16
TWI843185B (zh) 2024-05-21

Similar Documents

Publication Publication Date Title
US8004093B2 (en) Integrated circuit package stacking system
US8314486B2 (en) Integrated circuit packaging system with shield and method of manufacture thereof
US7429798B2 (en) Integrated circuit package-in-package system
TWI442541B (zh) 具有支撐結構之可堆疊式多晶片封裝件系統
US20070290319A1 (en) Nested integrated circuit package on package system
KR101166575B1 (ko) 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법
US9029205B2 (en) Integrated circuit packaging system having planar interconnect and method for manufacture thereof
CN102130025B (zh) 晶片及其处理方法和制造半导体装置的方法
US20220344175A1 (en) Flip chip package unit and associated packaging method
CN117423673A (zh) 一种半导体封装件
US20230014834A1 (en) Semiconductor package
US20240014188A1 (en) Semiconductor package assembly and manufacturing method
TWI828396B (zh) 半導體封裝組件及製備方法
US20240014189A1 (en) Semiconductor package structure and manufacturing method
TWI835360B (zh) 半導體封裝結構及製備方法
EP4325557A1 (en) Semiconductor packaging assembly and preparation method
CN220474621U (zh) 线路载板及电子封装体
CN117423664A (zh) 半导体封装组件及制备方法
US20240014190A1 (en) Semiconductor package structure and method for fabracating the same
CN117410243A (zh) 半导体封装结构及制备方法
CN117954416A (zh) 一种半导体封装结构及制备方法
KR100650770B1 (ko) 플립 칩 더블 다이 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination