KR101413220B1 - 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 인터포저를 갖는 멀티 칩 구조를 갖는 반도체 패키지에 관한 것으로서, 인터포저에 단차를 형성한 후 칩을 적층하므로써 증가하는 멀치 칩 패키지의 두께를 최소화하기 위한 것이다. 본 발명에 의하면, 본 발명의 인터포저를 갖는 멀티 칩 패키지는 배선기판상에 실장된 제1 반도체 칩의 상부면에 인터포저가 적층되고, 상기 인터포저의 일부분에 단차 영역을 형성하여 상기 단차영역내에 제2 반도체 칩이 수용되어 적층되는 멀티 칩 패키지를 제공하므로써, 멀티 칩 패키지의 두께를 최소화할 수 있는 효과가 있다. 또한 와이어가 인터포저상에 적층되는 반도체 칩과 접촉하는 단락 문제도 해결 할 수 있다. 또한 전체적으로 적층되는 칩들의 두께를 낮추기 위하여 각 칩들을 얇게 하지 않아도 되므로서 오버행 구조에서에서의 칩 크랙을 방지할 수 있고, 단차 영역의 인터포저의 두께만큼의 스페이스에 의한 와이어 본딩 마진을 늘릴 수 있다 더욱 상기 인터포저상에 다양한 크기 및 종류의 반도체 칩들을 적층할 수 있다.
인터포저, 멀티 칩 패키지, 단차

Description

인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조방법{SEMICONDUCTOR PACKAGE HAVING INTERPOSER AND METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로 복수개의 반도체 칩들과 배선 기판을 전기적으로 연결하기 위하여 인터포저를 이용하는 반도체 멀티 칩 패키지 및 이의 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자 요구에 따라 전자기기는 더욱 소형화되고 있으며, 이에 따라 그 내부에 사용되는 반도체 패키지에 있어서도 고집적화 및 소형화된 반도체 패키지를 개발하기 위한 노력이 계속되고 있다. 이러한 반도체 패키지의 일례로 일례로 복수개의 반도체 칩들을 리드 프레임 또는 배선 기판(PCB)에 탑재하여 하나의 패키지로 구현하는 멀치 칩 패키지 (MCP; Multi Chip Pacakage)를 들 수 있다.
멀티 칩 패키지와 같이 두개 이상의 반도체 칩을 하나의 패키지 내에 구성하는 구성하는 방법에는 반도체 칩들을 적층하는 방법과 병렬로 배열하는 방법이 이용되고 있으나, 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도 체 칩을 적층하는 형태가 많이 사용된다. 이러한 형태의 멀티 칩 패키지의 일례가 한국공개특허공보 제2000-40218호에 개시되어 있다. 멀티 칩 패키지는 다양한 크기의 반도체 칩들이 적층되며, 반도체 칩들마다 배치된 칩 패드들의 위치가 각각 다르기 때문에 하부 반도체 칩(이하 제1 반도체 칩)의 칩 패드와 상부 반도체 칩(이하 제2 반도체 칩)의 칩 패드들을 배선 기판의 기판 패드에 연결함에 있어서, 본딩 와이어가 서로 교차하거나 너무 길게 형성되는 경우가 발생하게 된다. 이러한 문제를 해결하기 위한 예가 도 1에 도시된 바와 같이 본 출원인에 의해 제안된 한국공개특허공보 제 2001-62929호에 개시되어 있다.
도 1을 참조하면, 종래의 반도체 패키지(1)는 제1 반도체 칩(12)이 배선 기판(10)의 상부면에 부착되고, 제1 반도체 칩(12)의 상부면인 활성면에 인터포저(14)의 개재하에 제2 반도체 칩(16)이 적층된다. 배선 기판(10)의 하부면에는 솔더볼(20)이 부착되고, 몰딩막(19)에 의해 반도체 패키지(1)가 몰딩될 수 있다. 이때, 제1 반도체 칩(12)은 배선 기판(10)과 제1 본딩 와이어(21)에 의해 직접 전기적으로 연결되고, 제2 반도체 칩(16)은 제3 본딩 와이어(23)에 의해 인터포저(14)와 전기적으로 연결되고 인터포저(14)는 제2 본딩 와이어(22)를 통해 전기적으로 연결되므로써 제2 반도체 칩(16)은 배선 기판(10)과 전기적으로 연결된다. 따라서, 제2 반도체 칩(16)의 칩 패드(18)가 배선 기판(10)의 기판 패드(11)와 근접하게 배치되지 않았더라도 인터포저(14)를 통해 전기적으로 연결될 수 있다.
상술한 바와 같이, 인터포저(14)를 이용하게 되면 제1 반도체 칩(12)의 칩 패드(13)와 제2 반도체 칩(16)의 칩 패드(18)의 배열 위치의 제약이 없어지게 되어 반도체 패키지(1)를 용이하게 구현할 수 있는 장점이 있다. 그런데, 인터포저(14)를 이용하게 되면 반도체 패키지(1)의 전체 두께가 인터포저(14) 두께만큼 증가하게 된다. 그러므로, 인터포저를 이용하더라도 전체 두께를 줄일 수 있는 반도체 패키지 및 그 제조 방법의 요구 내지 필요성이 있다 할 것이다.
본 발명은 상술한 종래 기술에서의 필요에 부응하기 위해 안출된 것으로, 본 발명의 목적은 인터포저가 삽입된 멀티 칩 패키지의 두께를 감소시킬 수 있는 반도체 패키지와 이를 구비한 전자 기기 및 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 목적을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는, 기판과; 상기 기판 상에 적층되는 제1 및 제2 반도체 칩들과; 그리고 상기 제1 및 제2 반도체 칩들 사이에 개재되는 단차 영역을 갖는 제1 인터포저를 포함하는 것을 특징으로 한다.
본 일 실시예의 반도체 패키지에 있어서, 상기 단차 영역은: 제1 높이의 제1 영역과; 그리고 상기 제1 높이에 비해 낮은 제2 높이의 제2 영역을 포함할 수 있다. 상기 제2 반도체 칩은 상기 제2 영역에 적층될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제1 인터포저는 회로패턴을 포함하고, 상기 회로패턴은 상기 제1 및 제2 영역 중 어느 하나에 형성될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제2 영역은 상기 제1 인터포저의 어느 하나의 사분면에 형성되고, 상기 제1 영역은 상기 제1 인터포저의 나머지 사분면들에 형성될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제2 영역은 상기 제1 인터포 저의 센터에 형성되고, 상기 제1 영역은 상기 센터를 둘러싸는 주변에 형성될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제2 영역은 상기 제1 인터포저의 중간 영역에 형성되고, 상기 제1 영역은 상기 중간 영역의 양측 주변에 형성될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제2 영역은 상기 제1 인터포저의 평면 중 일측에 형성되고, 상기 제1 영역은 상기 제1 인터포저의 평면 중 타측에 형성될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제2 반도체 칩은 상기 제2 영역 밖으로 확장될 수 있다. 상기 제2 반도체 칩은 상기 제1 인터포저의 상면 위로 돌출될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제1 및 제2 반도체 칩 사이에 상기 제2 높이에 상당하는 간격을 가진 갭이 형성될 수 있다. 상기 갭을 통해 상기 제1 반도체 칩을 상기 기판에 전기적으로 연결시키는 본딩 와이어를 더 포함할 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제1 반도체 칩은 상기 기판과 전기적으로 직접 연결되고, 상기 제1 인터포저는 상기 기판과 전기적으로 직접 연결되고, 상기 제2 반도체 칩은 상기 제1 인터포저를 매개로 상기 기판과 전기적으로 연결될 수 있다. 상기 제2 반도체 칩은 상기 기판과 전기적으로 직접 더 연결될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제2 반도체 칩과 상기 제1 인터포저는 본딩 와이어, 관통 전극, 솔더볼, 또는 솔더범프를 매개로 전기적으로 서로 연결될 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제1 및 제2 반도체 칩 중 어느 하나 또는 모두는 메모리 소자 또는 로직 소자를 포함할 수 있다.
본 일 실시예의 반도체 패키지에 있어서, 상기 제2 반도체 칩 상에 적층되는 제3 반도체 칩과; 그리고 상기 제2 및 제3 반도체 칩 사이에 개재되어 상기 제3 반도체 칩을 상기 기판과 전기적으로 연결시키는 단차 영역을 갖는 제2 인터포저를 더 포함할 수 있다.
상기 목적을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지는, 제1 및 제2 반도체 칩들과; 상기 제1 및 제2 반도체 칩들 사이에 개재되는 단차 영역을 갖는 제1 인터포저를 포함하는 제1 반도체 패키지와; 그리고 제3 및 제4 반도체 칩들과; 상기 제3 및 제4 반도체 칩들 사이에 개재되는 단차 영역을 갖는 제2 인터포저를 포함하며, 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지를 포함하는 것을 특징으로 한다.
상기 목적을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 기판을 제공하고; 상기 기판 상에 상기 기판과 전기적으로 연결되는 제1 반도체 칩을 실장하고; 상기 제1 반도체 칩 상에 상기 기판과 전기적으로 연결되는 제1 인터포저를 실장하고; 그리고 상기 제1 인터포저 상에 상기 제1 인터포저와 전기적으로 연결되는 제2 반도체 칩을 실장하되, 상기 제1 인터포저는 상대적으로 높 은 높이의 제1 영역과 상대적으로 낮은 높이의 제2 영역을 포함하고 상기 제2 반도체 칩은 상기 제2 영역에 적층되는 것을 포함한다.
본 실시예의 제조방법에 있어서, 상기 제2 반도체 칩을 실장하는 것은, 상기 제2 반도체 칩을 상기 제1 인터포저를 매개로 상기 기판과 전기적으로 연결시키는 것을 포함할 수 있다. 상기 제2 반도체 칩을 실장하는 것은, 상기 제2 반도체 칩을 상기 기판과 전기적으로 직접 연결시키는 것을 더 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 제2 반도체 칩 상에 상기 기판과 전기적으로 연결되는 제2 인터포저를 실장하고; 그리고 상기 제2 인터포저 상에 상기 제2 인터포저와 전기적으로 연결되는 제3 반도체 칩을 실장하되, 상기 제2 인터포저는 상대적으로 높은 높이의 제3 영역과 상대적으로 낮은 높이의 제4 영역을 포함하고 상기 제3 반도체 칩은 상기 제4 영역에 적층되는 것을 더 포함할 수 있다.
본 발명에 의하면, 배선 기판상에 실장된 제1 반도체 칩의 상부면에 인터포저가 적층되고, 상기 인터포저의 일부분에 단차 영역을 형성하여 상기 단차 영역내에 제2 반도체 칩이 수용되어 적층되는 멀티 칩 패키지를 제공하므로써, 멀티 칩 패키지의 두께를 최소화할 수 있는 효과가 있다.
또한 와이어가 인터포저상에 적층되는 반도체 칩과 접촉하는 단락 문제도 해결 할 수 있다. 또한 전체적으로 적층되는 칩들의 두께를 낮추기 위하여 각 칩들을 얇게 하지 않아도 되므로서 오버행 구조에서에서의 칩 크랙을 방지할 수 있고, 단차 영역의 인터포저의 두께만큼의 스페이스에 의한 와이어 본딩 마진을 늘릴 수 있다. 더욱 상기 인터포저상에 다양한 크기 및 종류의 반도체 칩들을 적층할 수 있다.
이하, 본 발명에 따른 반도체 패키지와, 이를 이용한 전자 기기 및 반도체 패키지의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 2b는 도 2a의 I-I 선을 절개한 단면도이고, 도 2c는 도 2b의 일부이다.
도 2a 내지 도 2c를 참조하면, 배선 기판(102) 상에 제1 반도체 칩(110)을 적층한다. 배선 기판(102)은 인쇄회로기판(PCB)일 수 있다. 제1 반도체 칩(110)은 디램(DRAM) 혹은 플래시(FLASH)와 같은 메모리 디바이스일 수도 있고, 또는 로직 디바이스일 수 있다. 제1 반도체 칩(110) 상에 단차 구조를 갖는 인터포저(120;interposer)가 적층된다. 인터포저(120)는 후에 형성될 제2 반도체 칩(130)과 배선 기판(102) 사이의 전기적 연결을 위하여 소정의 회로 패턴이 형성된 기판이다.
인터포저(120)의 단차 영역에 제2 반도체 칩(130)이 적층된다. 제2 반도체 칩(130)은 DRAM 혹 FLASH와 같은 메모리 디바이스 일수 있고 로직 디바이스일 수 있다. 제1 및 제2 반도체 칩(110,130)과 배선 기판(102)과의 전기적 연결을 위해 본딩 와이어와 같은 전기적 부재(161-164)가 형성된다.
전기적 연결의 일례로서, 제1 반도체 칩(110)은 제1 본딩 와이어(161)에 의해 배선 기판(102)과 전기적으로 연결된다. 제1 본딩 와이어(161)는 배선 기판(102)에 형성된 기판 패드(103)와 제1 반도체 칩(110)의 칩 패드(113) 사이를 전기적으로 연결한다. 칩 패드(113)는 에지 패드일 수 있고, 또는 재배선 패드일 수 있다.
제2 반도체 칩(130)은 인터포저(120)를 통해 배선 기판(102)과 전기적으로 연결된다. 가령, 인터포저(120)는 제2 본딩 와이어(162)에 의해 배선 기판(102)과 전기적으로 연결되고, 제2 반도체 칩(130)은 제3 본딩 와이어(163)에 의해 인터포저(120)와 전기적으로 연결되므로써, 결과적으로 제2 반도체 칩(130)이 배선 기판(102)과 전기적으로 연결된다. 제2 반도체 칩(130)은 제4 본딩 와이어(164)에 의해 배선 기판(102)과 직접 연결될 수 있다. 인터포저(120)를 통해 제2 반도체 칩(130)이 배선 기판(102)과 전기적으로 연결되므로 제3 본딩 와이어(163)를 배선 기판(102)쪽으로 길게 형성할 필요가 없으며, 또한 제3 본딩 와이어(163)와 제1 본딩 와이어(161)와의 교차 내지는 접촉 위험성이 전혀 없게 된다. 제3 본딩 와이어(163)와 제1 본딩 와이어(161)와의 교차 내지는 접촉 위험성이 전혀 없으므로 칩 패드(113,133,134)의 배열상의 제약이 전혀 없게 된다.
인터포저(120)는 제2 본딩 와이어(162)가 전기적으로 연결되는 패드(123) 와, 제3 본딩 와이어(163)가 전기적으로 연결되는 패드(124)를 포함할 수 있다. 패드(123,124)는 후술한 바와 같이 회로 패턴이 형성된 패턴 영역(120a)에 배열된다. 제2 반도체 칩(130)은 제3 본딩 와이어(163)가 전기적으로 연결되는 칩 패드(133)와 제4 본딩 와이어(164)가 전기적으로 연결되는 칩 패드(134)를 포함할 수 있다. 칩 패드(133,134)는 에지 패드일 수 있고, 혹은 재배선 패드일 수 있다.
배선 기판(102)의 이면에 솔더볼과 같은 외부 접속단자(140)가 가령 다수개 형성된다. 이로써, 멀티 칩 패키지 구조의 반도체 패키지(100)가 구현된다. 선택적으로, 제1 및 제2 반도체 칩들(110,130)을 보호하며, 반도체 패키지(100)를 외부 환경으로부터 격리시키는 에폭시 몰딩 수지막(EMC)과 같은 몰딩 부재(150)가 더 형성될 수 있다.
본 제1 실시예에 있어서 인터포저(120)의 소정영역에 소정의 깊이로 단차를 형성하므로서 반도체 패키지(100)의 전체 두께를 줄일 수 있다. 예를 들어, 도 2a에 도시된 바와 같이 회로 패턴이 인터포저(120)의 4사분면 중 어느 한 사분면(120b, 이하 비패턴 영역이라 한다)에 형성되어 있지 아니하고 나머지 사분면들(120a, 이하 패턴 영역이라 한다)에 형성되어 있는 경우, 비패턴 영역(120b)에 단차가 형성될 수 있다. 단차는 도 2c에 도시된 바와 같이 에칭 공정을 이용하여 인터포저(120)의 일부 영역(120c, 이하 에칭 영역이라 한다)을 제거하여 형성할 수 있다. 에칭 영역(120c)의 제거에 의해 패턴 영역(120a)은 제1 두께(T1)를 가지게 되고 비패턴 영역(120b)은 제1 두께(T1)에 비해 얇은 제2 두께(T2)를 가지게 되어, 인터포저(120)는 비패턴 영역(120b)에 소정 깊이(D)의 단차를 갖는 구조로 형성된 다. 제2 반도체 칩(130)이 비패턴 영역(120b) 상에 적층되므로써 단차 깊이(D)만큼 반도체 패키지(100)의 전체 두께가 줄어들게 된다.
비패턴 영역(120b)의 제2 두께(T2)에 의해 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이에는 제2 두께(T2)에 상당하는 간격을 가진 스페이서 내지 갭(G)이 형성된다. 이에 따라, 제1 본딩 와이어(161)의 형성 영역이 어느 정도 확보되므로써 제1 반도체 칩(110)을 배선 기판(110)에 연결하기 위한 와이어 본딩 마진을 늘릴 수 있다.
제2 반도체 칩(130)은 그의 적어도 한쪽 면이 인터포저(120)의 한쪽 방향으로 확장시켜 형성할 수 있다. 즉, 다양한 크기의 다양한 칩을 인터포저(120)의 단차진 비패턴 영역(120b)에 적층할 수 있다. 제2 반도체 칩(130)이 인터포저(120)의 한쪽 방향으로 확장된 경우 오버행(190)이 발생하게 된다. 이러한 오버행(190)을 갖게 되면 크랙 방지를 위해 제2 반도체 칩(130)은 그 두께가 충분히 두꺼워야 할 것이다. 이에 따라, 제2 반도체 칩(130)과 인터포저(120)와의 단차가 커지게 되어, 제3 본딩 와이어(163)의 길이가 충분히 길지 않으면 제3 본딩 와이어(163)와 제2 반도체 칩(130)의 모서리(135)가 접촉되어 전기적 불량 현상이 발생할 위험성이 있을 수 있다. 그렇지만, 본 실시예에서는 인터포저(120)와 제2 반도체 칩(130) 사이의 단차는 깊이(D)만큼 줄어들게 된다. 그러므로, 제3 본딩 와이어(163)는 그 길이가 충분히 길지 않더라도 모서리(135)와 접촉되는 현상이 방지된다.
지금까지는 비패턴 영역(120b)을 회로 패턴이 형성되지 아니한 영역으로 정의하였지만, 이와 다르게, 인터포저(120)의 비패턴 영역(120)에 패턴이 형성될 수 있다. 이 경우에는 제2 반도체 칩(130)과 인터포저(120)의 전기적 연결은 관통 전극(TSV; Through Silicon Via) 혹은 솔더볼 등을 이용하여 연결할 수 있다.
각 반도체 칩(110,130)과 인터포저(120)와 배선 기판(102)과의 전기적 연결은 본딩 와이어 이외에, 솔더볼 혹은 솔더범프 등 다양하게 변형시킬 수 있다.
제2 반도체 칩(130)은 인터포저(120) 표면으로부터 돌출되도록 형성 할 수 있다. 그러나 필요에 따라 제2 반도체 칩(130)은 인터포저(120)의 표면으로부터 돌출하지 않을 수도 있다. 또한 제2 반도체 칩(130)은 인터포저(120)의 면적과 같을 수 있다. 그러나 필요에 따라 제2 반도체 칩(130)은 인터포저(120)의 면적보다 작거나 클 수 있다. 반도체 패키지(100)는 볼그리드어레이(BGA) 타입일 수 있다. 인터포저(120)는 이하에서 후술한 바와 같이 다양한 형태로 구성할 수 있다.
도 3a는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 3b는 도 3a의 I-I 선을 절개한 단며도이고, 도 3c는 도 3b의 일부이다. 제2 실시예는 제1 실시예와 동일 유사하므로 이하에선 상이한 점에 대해서는 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 3a 내지 도 3c를 참조하면, 제2 실시예의 반도체 패키지(200)에 있어서 인터포저(220)는 패턴 영역(220a)이 일측에 존재하고 비패턴 영역(220b)이 타측에 존재하는 구조로 형성된다. 예를 들어, 도 3c에 도시된 바와 같이, 인터포저(220)의 일측에 존재하는 에칭 영역(220c)을 에칭 공정을 이용하여 제거하여 패턴 영역(220a)은 제1 두께(T1)를 가지며 비패턴 영역(220b)은 이보다 얇은 제2 두께(T2)를 가지게 한다. 이에 따라, 비패턴 영역(220b)에 소정의 깊이(D)를 가지는 단차 구조의 인터포저(220)를 형성한다.
제2 반도체 칩(130)은 비패턴 영역(220b)에 적층된다. 제3 본딩 와이어(163)의 양단이 패드(224)와 칩 패드(133)에 접속되어 제2 반도체 칩(130)은 인터포저(220)와 전기적으로 연결된다. 인터포저(220)는 패드(223) 및 기판 패드(103)에 접속하는 제2 본딩 와이어(162)에 의해 전기적으로 연결된다. 이에 따라, 제2 반도체 칩(130)은 배선 기판(102)과 전기적으로 연결된다. 제4 본딩 와이어(164)의 양단이 칩 패드(134)와 기판 패드(103)에 접속하므로써 제2 반도체 칩(130)은 배선 기판(102)과 직접 전기적으로 연결될 수 있다.
도 4a는 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 4b는 도 4a의 I-I 선을 절개한 단며도이고, 도 4c는 도 4b의 일부이다. 제3 실시예는 제1 실시예와 동일 유사하므로 이하에선 상이한 점에 대해서는 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 4a 내지 도 4c를 참조하면, 제3 실시예의 반도체 패키지(300)에 있어서 인터포저(320)는 비패턴 영역(320b)이 센터에 존재하고 패턴 영역(320a)이 비패턴 영역(320b)을 둘러싸는 구조로 형성된다. 예를 들어, 도 4c에 도시된 바와 같이, 중심부의 에칭 영역(320c)을 에칭 공정을 이용하여 제거하여 패턴 영역(320a)은 제1 두께(T1)를 가지며 비패턴 영역(320b)은 이보다 얇은 제2 두께(T2)를 가지게 하여, 비패턴 영역(320b)에 소정의 깊이(D)를 가지는 단차 구조가 존재하는 인터포저(320)를 형성한다.
제2 반도체 칩(130)은 인터포저(320)의 센터에 존재하는 비패턴 영역(320b) 상에 적층된다. 제3 본딩 와이어(163)의 양단이 패드(324)와 칩 패드(133)에 접속되어 제2 반도체 칩(130)은 인터포저(320)와 전기적으로 연결된다. 인터포저(320)는 패드(323)와 기판 패드(103)에 접속하는 제2 본딩 와이어(162)에 의해 전기적으로 연결된다. 이에 따라, 제2 반도체 칩(130)은 배선 기판(102)과 전기적으로 연결된다. 제3 실시예의 반도체 패키지(300)에 있어서 제1 및 제2 실시예들과 다르게 배선 기판(102)과 직접 전기적으로 연결되는 제4 본딩 와이어(도 2c의 164)를 형성하지 않을 수 있다.
도 5a는 본 발명의 제4 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 5b는 도 5a의 I-I 선을 절개한 단며도이고, 도 5c는 도 5b의 일부이다. 제4 실시예는 제1 실시예와 동일 유사하므로 이하에선 상이한 점에 대해서는 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 5a 내지 도 5c를 참조하면, 제4 실시예의 반도체 패키지(400)에 있어서 인터포저(420)는 비패턴 영역(420b)이 중간 영역(mid area)에 존재하고 패턴 영역(420a)이 비패턴 영역(420b)의 양측에 존재하는 구조로 형성된다. 예를 들어, 도 5c에 도시된 바와 같이, 중간 영역의 에칭 영역(420c)을 에칭 공정을 이용하여 제거하여 패턴 영역(420a)은 제1 두께(T1)를 가지며 비패턴 영역(420b)은 이보다 얇은 제2 두께(T2)를 가지게 하여, 비패턴 영역(420b)에 소정의 깊이(D)를 가지는 단차 구조가 존재하는 인터포저(420)를 형성한다.
제2 반도체 칩(130)은 인터포저(420)의 중간 영역에 존재하는 비패턴 영역(420b) 상에 적층된다. 제3 본딩 와이어(163)의 양단이 패드(424)와 칩 패 드(133)에 접속되어 제2 반도체 칩(130)은 인터포저(420)와 전기적으로 연결된다. 인터포저(420)는 패드(423)와 기판 패드(103)에 접속하는 제2 본딩 와이어(162)에 의해 전기적으로 연결된다. 이에 따라, 제2 반도체 칩(130)은 배선 기판(102)과 전기적으로 연결된다. 제4 실시예의 반도체 패키지(400)에 있어서 제3 실시예와 유사하게 제2 반도체 칩(130)과 배선 기판(102)을 직접 전기적으로 연결되는 제4 본딩 와이어(도 2c의 164)를 형성하지 않을 수 있다.
도 6a는 본 발명의 제5 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6a를 참조하면, 제5 실시예의 반도체 패키지(100a)는 도 2b에 도시된 반도체 패키지(100)에서 제2 반도체 칩(130) 상에 제2 인터포저(170)를 더 적층하고 제2 인터포저(170) 상에 제3 반도체 칩(180)을 더 적층한 것이다. 제2 인터포저(170)는 도 2a 및 도 2c에 도시된 인터포저(120)와 동일한 구조를 가질 수 있다. 제3 본딩 와이어(163)는 본 도면에서 보이지 않을 수 있으나, 편의상 도시한 것이다.
제2 인터포저(170)는 패드(173) 및 기판 패드(103)와 접속하는 제5 본딩 와이어(165)에 의해 배선 기판(102)과 전기적으로 연결된다. 제3 반도체 칩(180)은 패드(174) 및 칩 패드(183)와 접속하는 제6 본딩 와이어(166)에 의해 제2 인터포저(170)와 전기적으로 연결된다. 이에 따라, 제3 반도체 칩(180)은 제2 인터포저(170)를 통해 배선 기판(102)과 전기적으로 연결된다. 제3 반도체 칩(180)은 칩 패드(184) 및 기판 패드(103)와 접속하는 제7 본딩 와이어(167)에 의해 배선 기판(102)과 전기적으로 직접 연결될 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(130) 사이에는 인터포저(120), 구체적으로 비패턴 영역(120b)에 의해 일정한 간격의 제1 갭(G1)이 형성되므로써 제1 본딩 와이어(161)가 형성될 공간을 확보하여 준다. 유사하게, 제2 반도체 칩(130)과 제3 반도체 칩(180) 사이에 제2 갭(G2)이 형성되어 제4 본딩 와이어(164)의 형성 공간이 확보되고, 인터포저(120)와 제2 인터포저(170) 사이에 제3 갭(G3)이 형성되어 제2 본딩 와이어(162)의 형성 공간이 확보된다. 이들 갭(G1-G3)에 의해 본딩 와이어의 본딩 마진이 늘어나게 된다. 이외의 설명은 도 2a 내지 도 2c를 참조하여 설명한 바와 동일하다.
제5 실시예의 반도체 패키지(100a)는, 도 3a 내지 도 3c를 참조하여 설명한, 제2 실시예의 반도체 패키지(300)에서 제2 반도체 칩(130) 상에 제2 인터포저(170)를 더 적층하고 제2 인터포저(170) 상에 제3 반도체 칩(180)을 더 적층한 것일 수 있다. 이 경우 제2 인터포저(170)는 도 3a 및 도 3c에 도시된 인터포저(220)와 동일한 구조를 가질 수 있다.
도 6b는 본 발명의 제6 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6b를 참조하면, 제6 실시예의 반도체 패키지(300a)는 도 4b에 도시된 반도체 패키지(300)에서 제2 반도체 칩(130) 상에 제2 인터포저(270)를 더 적층하고 제2 인터포저(270) 상에 제3 반도체 칩(180)을 더 적층한 것이다. 제2 인터포저(270)는 도 4a 및 도 4c에 도시된 인터포저(320)와 동일한 구조를 가질 수 있다. 제3 본딩 와이어(163)는 본 도면에서 보이지 않을 수 있으나, 편의상 도시한 것이다.
제2 인터포저(270)는 패드(273) 및 기판 패드(103)와 접속하는 제5 본딩 와이어(165)에 의해 배선 기판(102)과 전기적으로 연결된다. 제3 반도체 칩(180)은 패드(274) 및 칩 패드(183)와 접속하는 제6 본딩 와이어(166)에 의해 제2 인터포저(270)와 전기적으로 연결된다. 이에 따라, 제3 반도체 칩(180)은 제2 인터포저(270)를 통해 배선 기판(102)과 전기적으로 연결된다. 이외의 설명은 도 4a 내지 도 4c를 참조하여 설명한 바와 동일하다.
제6 실시예의 반도체 패키지(300a)는, 도 5a 내지 도 5c를 참조하여 설명한, 제4 실시예의 반도체 패키지(400)에서 제2 반도체 칩(130) 상에 제2 인터포저(270)를 더 적층하고 제2 인터포저(270) 상에 제3 반도체 칩(180)을 더 적층한 것일 수 있다. 이 경우 제2 인터포저(270)는 도 5a 및 도 5c에 도시된 인터포저(420)와 동일한 구조를 가질 수 있다.
도 6c는 본 발명의 제7 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6c를 참조하면, 제7 실시예의 반도체 패키지(700)는 배선 기판(702)의 상부면에 제1 반도체 패키지(710)와 제2 반도체 패키지(720)가 적층된 것이다. 제1 및 제2 반도체 패키지(710,720)는 솔더볼이나 솔더범프와 같은 전기적 부재(730)에 의해 전기적으로 연결될 수 있다. 배선 기판(702)은 가령 인쇄회로기판(PCB)일 수 있다. 배선 기판(702)의 하부면에는 솔더볼과 같은 외부 접속단자(740)가 가령 다수개 부착될 수 있다.
제1 반도체 패키지(710)는 상술한 제1 내지 제4 실시예의 반도체 패키지(100-400) 중 어느 하나일 수 있다. 또는 제1 반도체 패키지(710)는 제5 및 제6 실시예의 반도체 패키지(100a,300a) 중에서 어느 하나일 수 있다. 제2 반도체 패키지(720)도 이와 마찬가지이다. 제1 및 제2 반도체 패키지(710,720)는 몰딩되어 있을 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 패키지를 이용한 전자 기기의 예를 도시한 사시도이다.
도 7a 및 도 7b를 참조하면, 상술한 제1 내지 제7 실시예들에 따른 반도체 패키지는 노트북(1000) 또는 휴대폰(1100) 등과 같은 전자 기기에 사용될 수 있다. 전자 기기는 이외에도 데스트탑 컴퓨터, 캠코더, 게임기, 휴대형 멀티미디어 플레이어(PMP), 엠피쓰리 플레이어(MP3P), 액정디스플레이(LCD) 혹은 플라즈마디스플레이(PDP)와 같은 화면표시장치, 메모리카드 및 기타 여러 다양한 전자적 기기 등을 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
도 1은 종래 기술의 반도체 패키지를 도시한 단면도.
도 2a는 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 평면도.
도 2b는 도 2a의 I-I 선을 절개한 단면도.
도 2c는 도 2b의 일부를 도시한 단면도.
도 3a는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 평면도.
도 3b는 도 3a의 I-I 선을 절개한 단면도.
도 3c는 도 3b의 일부를 도시한 단면도.
도 4a는 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 평면도.
도 4b는 도 4a의 I-I 선을 절개한 단면도.
도 4c는 도 4b의 일부를 도시한 단면도.
도 5a는 본 발명의 제4 실시예에 따른 반도체 패키지를 도시한 평면도.
도 5b는 도 5a의 I-I 선을 절개한 단면도.
도 5c는 도 5b의 일부를 도시한 단면도.
도 6a는 본 발명의 제5 실시예에 따른 반도체 패키지를 도시한 단면도.
도 6b는 본 발명의 제6 실시예에 따른 반도체 패키지를 도시한 단면도.
도 6c는 본 발명의 제7 실시예에 따른 반도체 패키지를 도시한 단면도.
도 7a 및 도 7b는 본 발명의 실시예들을 구비한 전자 기기를 도시한 사시도.

Claims (25)

  1. 기판과;
    상기 기판 상에 적층되는 제1 및 제2 반도체 칩들과; 그리고
    상기 제1 및 제2 반도체 칩들 사이에 개재되는 제1 비평평한 상면을 갖는 제1 인터포저를 포함하고,
    상기 제1 비평평한 상면은 제1 영역과 제2 영역을 정의하는 단차진 영역을 포함하고,
    상기 제2 영역은 상기 제1 영역에 비해 얇아 상기 제2 영역 상에 리세스된 영역이 정의되고, 상기 제2 영역은 상기 제1 영역의 일측에 배치되며,
    상기 제1 인터포저는 네 모서리들을 포함하는 사각 형태를 가지며,
    상기 제2 영역은 상기 제1 인터포저의 하나의 모서리를 포함하도록 배치되고, 상기 제1 영역은 상기 제1 인터포저의 세 모서리들을 포함하도록 배치되는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 반도체 칩은 상기 제2 영역 상에 적층되는 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제2 반도체 칩은 상기 제1 영역의 상면으로부터 수직하게 돌출된 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2 반도체 칩은 측방향으로 확장되어 상기 제1 반도체 칩 위에서 오버행을 갖는 반도체 패키지.
  11. 제10항에 있어서,
    상기 제1 반도체 칩과 상기 오버행 사이에 갭을 더 포함하고,
    상기 갭은 상기 제1 인터포저의 상기 제2 영역의 두께와 동일한 수직 폭을 갖는 반도체 패키지.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제1항에 있어서,
    상기 제2 반도체 칩 상에 적층되는 제3 반도체 칩과; 그리고
    상기 제2 및 제3 반도체들 칩 사이에 개재되어 상기 제3 반도체 칩을 상기 기판과 전기적으로 연결시키는 제2 비평평한 상면을 갖는 제2 인터포저를;
    더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 삭제
  19. 기판을 제공하고;
    상기 기판 상에 상기 기판과 전기적으로 연결되는 제1 반도체 칩을 실장하고;
    상기 제1 반도체 칩 상에 상기 기판과 전기적으로 연결되는 제1 인터포저를 실장하고; 그리고
    상기 제1 인터포저 상에 상기 제1 인터포저와 전기적으로 연결되는 제2 반도체 칩을 실장하는 것을 포함하고,
    상기 제1 인터포저는 제1 영역과 제2 영역을 정의하는 단차진 영역을 포함하고,
    상기 제2 영역은 상기 제1 영역에 비해 얇아 상기 제2 영역 상에 리세스된 영역의 정의되고, 상기 제2 영역은 상기 제1 영역의 일측에 배치되며,
    상기 제1 인터포저는 네 모서리들을 포함하는 사각 형태를 가지며,
    상기 제2 영역은 상기 제1 인터포저의 하나의 모서리를 포함하도록 배치되고, 상기 제1 영역은 상기 제1 인터포저의 세 모서리들을 포함하도록 배치되는 반도체 패키지의 제조방법.
  20. 제19항에 있어서,
    상기 제2 반도체 칩을 실장하는 것은, 상기 제2 반도체 칩을 상기 제1 인터포저를 매개로 상기 기판과 전기적으로 연결시키는 것을 포함하는 반도체 패키지의 제조방법.
  21. 제20항에 있어서,
    상기 제2 반도체 칩을 실장하는 것은, 상기 제2 반도체 칩을 상기 기판과 전기적으로 직접 연결시키는 것을 더 포함하는 반도체 패키지의 제조방법.
  22. 제19항에 있어서,
    상기 제2 반도체 칩 상에 상기 기판과 전기적으로 연결되는 제2 인터포저를 실장하고; 그리고
    상기 제2 인터포저 상에 상기 제2 인터포저와 전기적으로 연결되는 제3 반도체 칩을 실장하는 것을 더 포함하고,
    상기 제2 인터포저는 제1 영역과 상기 제2 인터포저의 상기 제1 영역에 비해 낮은 제2 영역을 포함하는 반도체 패키지의 제조방법.
  23. 삭제
  24. 삭제
  25. 삭제
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