KR20000040218A - 멀티 칩 패키지 - Google Patents

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KR20000040218A
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leads
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lead
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이관재
김영수
박희진
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윤종용
삼성전자 주식회사
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Abstract

본 발명은 복수의 반도체 칩이 리드프레임에 탑재되어 봉지되는 멀티 칩 패키지(MCP)로서, 활성면을 갖는 제 1칩과 제 2칩이 비활성면이 접합되어 있고, 제 1칩의 활성면에 칩 부착방향으로 절곡되어 있는 리드가 부착되어 있으며, 제 1칩과 제 2칩의 전극단자가 그에 대응되는 리드들에 선 접속되어 있고, 패키지 몸체가 리드의 소정 부분이 돌출되도록 하여 제 1칩과 제 2칩을 봉지하며, 패키지 몸체의 외부로 돌출된 리드부분이 실장에 적합하도록 성형되어 있는 것을 특징으로 한다. 또한, 본 발명에 따른 멀티 칩 패키지는 각각 복수의 전극단자가 수직 방향과 수평 방향 중에서 어느 하나의 방향으로 적어도 하나 이상의 열을 이루도록 배열되어 형성된 제 1칩과 제 2칩이 제 1칩의 전극단자가 이루는 열과 제 2칩의 전극단자가 이루는 열이 교차하는 형태를 갖도록 적층되어 서로 부착되어 있으며, 제 1칩과 제 2칩의 전극단자와 전기적으로 연결되는 리드가 칩들을 중심으로 사방으로 형성되어 있고, 제 1칩의 전극단자와 제 2칩의 전극단자들이 그들이 이루는 열방향과 같은 방향으로 배열되어 있는 리드들에 선 접속되어 있는 것을 특징으로 한다. 이에 따르면, 두께가 감소되고, 도전성 금속선의 길이와 와이어 루프의 높이를 감소시키거나 또는 칩간의 영향을 감소시킬 수 있다. 또한, 하나의 리드에 그에 대응되는 전극단자만 금속선으로 연결됨에 따라 전기적으로 안정된 상태를 이룰 수 있다.

Description

멀티 칩 패키지(Multi Chip Package)
본 발명은 반도제 칩 패키지에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩이 리드프레임에 탑재되어 봉지되는 멀티 칩 패키지(Multi Chip Package; MCP)에 관한 것이다.
최근에 반도체 산업의 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수의 반도체 칩을 리드프레임에 탑재하여 하나의 패키지로 구성한 멀티 칩 패키징(multi chip packaging) 기술이다.
이 멀티 칩 패키징 기술은 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다. 메모리 기능을 수행하는 플래시 메모리(flash memory)와 에스램(SRAM; Synchronous RAM) 칩을 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 칩을 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
일반적으로 두 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 칩을 적층하는 방법과 병렬로 배열하는 방법이 있다. 전자의 경우 반도체 칩을 적층하는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열하는 구조이므로 사이즈 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층하는 형태가 많이 사용된다. 이 형태의 멀티 칩 패키지의 예를 소개하면 다음과 같다.
도 1은 종래 기술에 의한 멀티 칩 패키지의 일 예를 나타낸 단면도이고, 도 2는 도 1의 반도체 칩들과 리드간의 와이어 본딩(wire bonding)상태를 나타낸 개략도이다.
도 1과 도 2를 참조하면, 이 멀티 칩 패키지(160)는 제 1칩(161)의 전극단자(bonding pad;164)가 형성된 활성면(active layer)에 그보다 크기가 작은 제 2칩(163)의 전극단자(164)가 형성되어 있지 않은 비활성면(non-active layer)이 부착되어 있고, 제 1칩(161)의 비활성면이 리드프레임의 다이패드(171)에 부착되어 있는 구조이다. 다이패드(171)의 주변에는 리드(165)가 배열되어 있으며, 각각의 반도체 칩(161,163)과 이 리드(165)가 선 접속(wire bonding) 법에 의해 도전성 금속선(166,167)으로 접속되어 전기적인 연결이 이루어지고 있다. 이때, 제 1칩(161)과 제 2칩(163)의 데이터 입출력 핀과 어드레스 핀 등은 리드(165)에 공통으로 접속되어 공통 단자로 사용되어 칩들을 구동하게 된다. 제 1칩(161)과 제 2칩(163), 제 1칩(161)과 다이패드(171)의 부착에는 모두 접착제(169,170)가 사용되고 있다. 제 1칩(161)과 제 2칩(163) 및 리드(165)의 소정 부분이 수지 봉지재로 형성된 패키지 몸체(168)에 의해 외부 환경으로부터 보호된다.
이와 같은 구조의 멀티 칩 패키지는 제조 공정이 하나의 반도체 칩을 내재하는 일반적인 패키지의 제조 공정과 가장 가까워 기존의 공정 설비를 그대로 이용할 수 있으며 비용 면에서도 가장 유리한 구조이다. 그러나, 이러한 형태의 패키지에 있어서 큰 문제로 대두되고 있는 것이 두께의 제약과 패키지 내부의 구조적 불균형이다.
현재 8인치, 12인치 등으로 웨이퍼가 점차 대구경화 되면서 휨(warpage)과 자중에 의한 깨짐 등 취급상의 문제가 있어서 웨이퍼 뒷면에 대한 랩핑(lapping)이 한계에 다다르고 있다. 이에 따라 반도체 칩 자체에 대한 두께의 감소는 한정된다. 그리고, 칩 두께의 감소에 대한 제약은 소형화와 경량화된 멀티 칩 패키지 제조에 대한 제약으로 이어진다.
만일 소형화된 멀티 칩 패키지를 얻기 위하여 제조 공정중 수지 성형 공정에서 칩 상부의 봉지 수지의 두께를 얇게 할 경우에 반도체 칩과 리드의 전기적 연결에 사용되는 도전성 금속선이 패키지 몸체의 외부로 노출되는 불량이 발생될 수 있다. 이러한 문제는 특히 제 1칩의 활성면에 그 칩의 크기보다 작은 칩이 부착된 형태의 멀티 칩 패키지의 경우에 더욱 심화될 수 있다. 그것은 위쪽에 위치하게 되는 반도체 칩의 전극단자와 리드의 거리가 멀어져 양자를 연결하는 도전성 금속선의 길이가 길어지게 되어 와이어 루프(wire loop)의 높이 또한 증가하게 되기 때문이다.
또한, 반도체 칩이 적층되어 리드프레임에 부착되는 구조로 인하여 패키지 내부의 구조적 불균형이 발생된다. 다이패드 위에 두 개의 반도체 칩이 적층되어야 하기 때문에, 다이패드에 대하여 다운-셋(down-set)이 하나의 반도체 칩을 부착시킬 때 보다 더 필요하고 봉지 수지의 흐름에 대한 차이를 발생시켜 칩 상부 또는 다이패드 면에서 보이드(void)가 발생될 수 있다.
한편, 시스템 요구 특성에 따라 전혀 다른 이종의 반도체 칩으로 멀티 칩 패키지가 구성되기도 하고 동시에 두 개 이상의 칩 운용이 필요한 경우도 생긴다. 이와 같은 경우에 각 소자가 공통단자를 사용하여 전기적으로 연결되므로 서로간의 간섭과 오동작 등을 유발할 수 있어 소자의 정상적인 동작이 이루어지지 않는 경우가 발생될 수 있다.
본 발명의 목적은 패키지 두께를 감소시키고 도전성 금속선의 길이와 와이어 루프의 높이를 감소시키거나 또는 칩간의 영향을 감소시켜 구조적인 안정성을 이룰 수 있는 구조의 멀티 칩 패키지를 제공하는 데 있다.
또한 본 발명의 목적은 전기적인 간섭과 오동작이 일어나지 않도록 하는 구조의 멀티 칩 패키지를 제공하는 데에 있다.
도 1은 종래 기술에 의한 멀티 칩 패키지의 일 예를 나타낸 단면도.
도 2는 도 1의 반도체 칩들과 리드간의 와이어 본딩(wire bonding)상태를 나타낸 개략도.
도 3은 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도.
도 4는 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도.
도 5는 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도.
도 6은 본 발명에 따른 멀티 칩 패키지의 제 4실시예를 나타낸 단면도.
도 7은 본 발명에 따른 멀티 칩 패키지의 제 5실시예의 주요 부분의 구성을 나타낸 개략도.
도 8은 본 발명에 따른 멀티 칩 패키지의 제 6실시예의 주요 부분의 구성을 나타낸 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,30,40,70: 멀티 칩 패키지(Multi Chip Package)
11,13,31,33,41,43,51,53,61,63,71,73,161,163: 반도체 칩
12,14,32,34,42,44,52,54,62,64,72,74,162,164: 전극단자(bonding pad)
15,35b,45,55a,55b,65a,65b,75,165: 리드
16,17,36,37,46,47,56,57,66,67,76,77,166,167: 도전성 금속선
18,38,48,78,168: 패키지 몸체 19,169,170: 접착제
20: 폴리이미드 테이프 35a: 타이바(tie bar)
이와 같은 목적을 달성하기 위한 본 발명에 따른 멀티 칩 패키지는 각각 복수의 전극단자가 형성된 활성면을 갖는 제 1칩과 제 2칩이 본딩패드가 형성된 활성면의 반대면인 비활성면이 접합되어 있고, 제 1칩의 활성면에 칩 부착방향으로 절곡되어 있는 리드가 부착되어 있으며, 제 1칩과 제 2칩의 전극단자가 그에 대응되는 리드들에 선 접속되어 있고, 수지 성형재로 형성된 패키지 몸체가 리드의 소정 부분이 돌출되도록 하여 제 1칩과 제 2칩을 봉지하며, 패키지 몸체의 외부로 돌출된 리드부분이 실장에 적합하도록 성형되어 있는 것을 특징으로 한다.
또한 본 발명에 따른 멀티 칩 패키지는 각각 복수의 전극단자가 수직 방향과 수평 방향 중에서 어느 하나의 방향으로 적어도 하나 이상의 열을 이루도록 배열되어 형성된 제 1칩과 제 2칩이 제 1칩의 전극단자가 이루는 열과 제 2칩의 전극단자가 이루는 열이 교차하는 형태를 갖도록 적층되어 서로 부착되어 있으며, 제 1칩과 제 2칩의 전극단자와 전기적으로 연결되는 리드가 칩들을 중심으로 사방으로 형성되어 있고, 제 1칩의 전극단자와 제 2칩의 전극단자들이 그들이 이루는 열 방향과 같은 방향으로 배열되어 있는 리드들에 선 접속되어 있는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 멀티 칩 패키지를 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 제 1실시예에 의한 멀티 칩 패키지(10)는 전극단자(12)가 중앙에 형성되어 있는 센터 패드형(center pad type)의 제 1칩(11)과 전극단자(14)가 가장자리에 형성되어 있는 에지 패드형(edge pad type)의 제 2칩(13)을 전극단자가 형성되지 않은 비활성면(활성면의 반대면)이 접합되도록 하고, 제 1칩(11)의 활성면이 다이패드가 없는 LOC형 리드프레임의 리드(15)에 실장되어 있는 구조를 갖고 있다. 제 1칩(11)과 제 2칩(13)은 각각의 전극단자(12,14)가 도전성 금속선(16,17)으로 리드(25)에 전기적으로 연결되어 있고, 외부환경으로부터의 보호를 위하여 각각의 반도체 칩들(11,13)과 도전성 금속선(16,17) 및 리드(15)의 안쪽 부분은 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 수지 봉지재로 패키지 몸체(18)가 형성되어 있다.
제 1칩(11)과 제 2칩(13)은 전극단자(12,14)가 형성되어 있는 활성면이 반대방향을 향하도록 하여 에폭시와 같은 접착제(41)로 부착되어 있고, 마주보는 리드(15)의 말단 사이에 제 1칩(11)의 전극단자(12)가 위치하도록 하여 제 1칩(11)이 리드(15)의 밑면에 폴리이미드 테이프(20)로 부착되어 있다.
이 패키지는 다이패드가 없는 LOC형 리드프레임을 이용하고 있기 때문에 패키지 전체 두께를 다이패드의 두께 정도만큼 줄일 수 있다. 이 두께의 감소로 인하여 도전성 금속선의 와이어 루프(wire loop) 높이의 제한이 감소될 수 있다. 물론 리드프레임의 위와 아래에서 와이어 본딩이 이루어져야 하는 어려움이 있기는 하나 현재의 기술로서 충분히 실시가 가능하다.
여기서, 제 1칩의 크기가 제 2칩의 크기보다 큰 경우를 도시하고 있으나 비활성면간에 부착되기 되기 때문에 크기가 한정되지 않으므로 제 1칩과 제 2칩의 크기 제약이 크게 줄어든다. 또한, 전극단자의 배열 구조가 다른 반도체 칩들은 물론 동종의 반도체 칩들을 내재할 수도 있다. 그리고, 리드 중 패키지 몸체의 외부로 돌출된 부분을 실장에 적합한 형태로 성형될 수 있다.
도 4는 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 제 2실시예에 의한 멀티 칩 패키지는 앞서 소개한 제 1실시예와 달리 모두 전극단자(32,34)가 가장자리에 형성되어 있는 에지 패드형의 제 1칩(11)과 제 2칩(33) 및 칩 실장을 위한 타이바(35a)를 이용하고 있는 TOC(Tiebar On Chip)형태의 패키지 구조이다. 제 1칩(31)은 제 2칩(33)보다는 크기가 크다.
접착제에 의해 접합이 이루어지는 면은 전극단자(32,34)가 형성되지 않은 제 1칩(31)과 제 2칩(33)의 비활성면(활성면의 반대면)이고, 제 1칩(31)의 활성면이 타이바(35a)에 폴리이미드 테이프(20)에 의해 부착되어 있다. 각각의 전극단자(32,34)는 대응되는 리드(35b)와 도전성 금속선(36,37)으로 선 접속되어 있다.
도 5는 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도이다.
도 5를 참조하는 본 발명에 의한 제 3실시예의 멀티 칩 패키지(40)는 앞서 소개한 제 1실시예와는 달리 리드(45)에 부착되는 제 1칩(41)의 하부에 부착되는 제 2칩(43)이 제 1칩(41)의 크기보다 큰 크기를 갖고 있다. 제 1칩(41)과 제 2칩(43)의 접합이 비활성면에서 이루어지기 때문에 실장되는 제 2칩(43)의 크기가 제 1칩(41)의 크기보다 커도 무방하다. 도전성 금속선(46,47)에 의한 전기적인 연결구조는 제 1실시예의 구조와 동일하므로 그 기술을 생략하기로 한다.
도 6은 본 발명에 따른 멀티 칩 패키지의 제 4실시예를 나타낸 단면도이다.
도 6을 참조하는 본 발명에 의한 제 4실시예의 멀티 칩 패키지(70)는 메모리 밀도(memory density)의 증가를 위해 동종의 칩을 탑재한 경우로서, 제 1칩(71)과 제 2칩(73)이 모두 전극단자들이 칩 중앙부에 형성되어 있는 센터 패드형의 동일한 반도체 칩(71,73)을 내재하고 있다. 제 1칩(71)과 제 2칩(73)의 접합은 전극단자(72,74)가 형성되어 있지 않은 비활성면에서 이루어지고 있다. 제 1칩(71)은 도전성 금속선(76)으로 리드(75)의 내측 말단 상면에 접합되고, 제 2칩(73)은 도전성 금속선(77)으로 리드(75)의 중앙부 밑면에 접합되어 있다.
도 7은 본 발명에 따른 멀티 칩 패키지의 제 5실시예의 주요 부분의 구성을 나타낸 개략도이다.
도 7을 참조하는 본 발명에 의한 제 5실시예의 멀티 칩 패키지는 제 1실시예와 마찬가지로 제 1칩(51)의 비활성면에 제 2칩(53)이 부착되어 있는 구조는 동일하나, 세부적인 칩 부착 구조와 리드(65a,65b)의 배열구조 및 도전성 금속선(66,67)을 이용한 전기적 연결에서의 차이를 갖고 있는 예이다.
제 1칩(51)은 전극단자(52)가 활성면의 중앙에 일렬로 배열되어 있는 센터패드형이고 제 2칩(53)은 전극단자(54)가 양쪽 가장자리에 각각 일렬로 배열되어 있는 에지패드형이다. 제 1칩(51)과 제 2칩(53)의 부착은 제 1칩(51)의 전극단자(52)의 열과 제 2칩(53)의 전극단자(54)의 열이 수직으로 교차하는 형태로 적층되어 접합되어 있다.
그리고, 리드들(55a,55b)은 적층되어 있는 칩들을 중심으로 네 방향으로 배열되어 있는 형태이다. 제 1칩(51)은 폴리이미드 테이프(20)에 의해 활성면에 까지 뻗어 형성된 리드(55a)에 부착되어 있는 상태로서, 그 리드(55a)와 제 1칩의 전극단자(52)가 도전성 금속선(56)으로 선 접속되어 있다. 제 2칩(53)은 그에 대응되는 리드(55b)들이 제 1칩(51)과 전기적으로 연결되는 리드(55a)들과 수직하는 방향으로 제 2칩(53)으로부터 소정의 간격으로 이격되어 배열되어 있는 상태로서, 그 리드(55b)와 제 2칩(53)의 전극단자(52)가 도전성 금속선(57)으로 선 접속되어 있다.
이 실시예의 멀티 칩 패키지는 각각의 반도체 칩이 전극단자의 열 방향이 서로 수직하는 방향으로 배열되도록 형성되어 있고 각 칩의 전극단자에 대응되는 리드들이 그와 부합되도록 수직방향, 즉 반도체 칩을 중심으로 네방향으로 배열되도록 하여 1칩의 전극단자와 제 2칩의 전극단자로부터 리드로의 전기적인 연결을 독립적으로 이루어지도록 하고 있다. 이에 따라, 적층된 반도체 칩들은 공통 단자를 사용하지 않고 각각 독립적으로 전기적 동작이 이루어질 수 있다.
본 발명에 따른 멀티 칩 패키지는 제 5실시예로 제 1칩과 제 2칩이 비활성면이 부착되어 있는 멀티 칩 패키지를 소개하고 있으나, 제 1칩과 제 2칩이 비활성면이 리드프레임을 사이에 두고 접착되는 구조나, 제 1칩의 활성면에 부착된 리드, 타이바 상부에 제 2칩의 비활성면이 부착되는 구조, 리드와 타이바에 활성면이 부착되는 구조 등등 본 발명의 기술적 중심사상을 벗어나지 않는 범위 내에서 다양한 변형 실시가 가능하다. 그 예를 소개하기로 한다.
도 8은 본 발명에 따른 멀티 칩 패키지의 제 6실시예의 주요 부분의 구성을 나타낸 개략도이다.
도 8을 참조하는 본 발명에 의한 제 6실시예의 멀티 칩 패키지는 제 1칩(61)의 활성면에 제 2칩(63)의 비활성면이 부착되어 있고, 적층된 칩(61,63)을 중심으로 네 방향으로 배열되어 있는 리드(65a,65b)에 각 반도체 칩(61,63)의 전극단자들(62,64)이 도전성 접속선(66,67)으로 선 접속되어 있는 구조이다. 리드(65a,65b)가 직접 반도체 칩(61,63)에 부착되지 않는 경우이다.
이상과 같은 본 발명에 의한 멀티 칩 패키지 구조에 따르면, 멀티 칩 패키지의 두께가 감소되고, 도전성 금속선의 길이와 와이어 루프의 높이를 감소시키거나 또는 칩간의 영향을 감소시켜 구조적으로 안정성을 이룰 수 있다. 더욱이, 제 1칩과 제 2칩을 모두 동종의 반도체 칩으로 구성할 수 있는 것은 물론 크기나 종류가 서로 다른 반도체 칩으로 구성하기가 용이하다.
또한, 하나의 리드에 대하여 제 1칩의 전극단자와 제 2칩의 전극단자가 공통으로 연결되는 종래 멀티 칩 패키지와 달리 하나의 리드에 그에 대응되는 전극단자만 도전성 금속선으로 연결됨에 따라 전기적으로 안정된 상태를 이룰 수 있다.

Claims (11)

  1. 각각 복수의 전극단자가 형성된 활성면을 갖는 제 1칩과 제 2칩이 본딩패드가 형성된 활성면의 반대면인 비활성면이 접합되어 있고, 상기 제 1칩의 활성면에 칩 부착방향으로 절곡되어 있는 리드가 부착되어 있으며, 상기 제 1칩과 상기 제 2칩의 전극단자가 그에 대응되는 리드들에 선 접속되어 있고, 수지 성형재로 형성된 패키지 몸체가 리드의 소정 부분이 돌출되도록 하여 상기 제 1칩과 상기 제 2칩을 봉지하며, 상기 패키지 몸체의 외부로 돌출된 리드부분이 실장에 적합하도록 성형되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서, 상기 제 1칩은 전극단자가 중앙부에 형성되어 있는 센터패드(center pad)형이고, 상기 제 2칩은 전극단자가 가장자리에 형성되어 있는 에지패드(edge pad)형인 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 2항에 있어서, 상기 제 2칩은 상기 제 1칩의 크기보다 큰 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1항에 있어서, 상기 제 1칩은 에지패드형인 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 1항에 있어서, 상기 제 1칩과 상기 제 2칩은 모두 센터패드형인 것을 특징으로 하는 멀티 칩 패키지.
  6. 제 1항에 있어서, 상기 제 1칩과 상기 제 2칩은 동일한 크기와 종류의 반도체 칩인 것을 특징으로 하는 멀티 칩 패키지.
  7. 각각 복수의 전극단자가 형성된 활성면을 갖는 제 1칩과 제 2칩이 전극단자가 형성된 활성면의 반대면인 비활성면이 접합되어 있고, 상기 제 1칩의 활성면에 칩 부착방향으로 절곡되어 있는 타이바가 부착되어 있으며, 상기 제 1칩과 상기 제 2칩의 전극단자가 그 칩들로부터 소정의 거리로 이격되어 배열되어 있는 리드들에 선접속되어 있으며, 수지 성형재로 형성된 패키지 몸체가 리드의 소정부분이 돌출되도록 하여 상기 제 1칩과 상기 제 2칩을 봉지하며, 상기 패키지 몸체의 외부로 돌출된 리드 부분이 실장에 적합하도록 성형되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  8. 제 7항에 있어서, 상기 제 1칩과 제 2칩은 모두 에지패드형인 것을 특징으로 하는 멀티 칩 패키지.
  9. 각각 복수의 전극단자가 수직 방향과 수평 방향 중에서 어느 하나의 방향으로 적어도 하나 이상의 열을 이루도록 배열되어 형성된 제 1칩과 제 2칩이 상기 제 1칩의 전극단자가 이루는 열과 상기 제 2칩의 전극단자가 이루는 열이 교차하는 형태를 갖도록 적층되어 서로 부착되어 있으며, 상기 제 1칩과 상기 제 2칩의 전극단자와 전기적으로 연결되는 리드가 칩을 중심으로 사방으로 형성되어 있고, 상기 제 1칩의 전극단자와 상기 제 2칩의 전극단자들이 그들이 이루는 열 방향과 같은 방향으로 배열되어 있는 리드들에 선 접속되는 것을 특징으로 하는 멀티 칩 패키지.
  10. 제 9항에 있어서, 상기 제 1칩은 그와 전기적으로 연결되는 리드들에 부착되어 지지되는 것을 특징으로 하는 멀티 칩 패키지.
  11. 제 9항에 있어서, 상기 리드들은 모두 각각의 칩들로부터 이격되어 형성된 것을 특징으로 하는 멀티 칩 패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510486B1 (ko) * 2002-04-08 2005-08-26 삼성전자주식회사 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법
US7436049B2 (en) 2004-02-04 2008-10-14 Samsung Electronics Co., Ltd. Lead frame, semiconductor chip package using the lead frame, and method of manufacturing the semiconductor chip package
US8093726B2 (en) 2007-10-02 2012-01-10 Samsung Electronics Co., Ltd. Semiconductor packages having interposers, electronic products employing the same, and methods of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279590A (ja) * 1995-04-04 1996-10-22 Toshiba Corp マルチチップモジュール型ｌｓｉおよびそのパッケージ組み立て方法
KR970046947U (ko) * 1995-12-29 1997-07-31 멀티칩 패키지
US5777345A (en) * 1996-01-03 1998-07-07 Intel Corporation Multi-chip integrated circuit package
KR19980025875A (ko) * 1996-10-05 1998-07-15 김광호 멀티 리드 온 칩 패키지
KR19980025890A (ko) * 1996-10-05 1998-07-15 김광호 리드 프레임을 이용한 멀티 칩 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279590A (ja) * 1995-04-04 1996-10-22 Toshiba Corp マルチチップモジュール型ｌｓｉおよびそのパッケージ組み立て方法
KR970046947U (ko) * 1995-12-29 1997-07-31 멀티칩 패키지
US5777345A (en) * 1996-01-03 1998-07-07 Intel Corporation Multi-chip integrated circuit package
KR19980025875A (ko) * 1996-10-05 1998-07-15 김광호 멀티 리드 온 칩 패키지
KR19980025890A (ko) * 1996-10-05 1998-07-15 김광호 리드 프레임을 이용한 멀티 칩 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510486B1 (ko) * 2002-04-08 2005-08-26 삼성전자주식회사 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법
US7436049B2 (en) 2004-02-04 2008-10-14 Samsung Electronics Co., Ltd. Lead frame, semiconductor chip package using the lead frame, and method of manufacturing the semiconductor chip package
US8093726B2 (en) 2007-10-02 2012-01-10 Samsung Electronics Co., Ltd. Semiconductor packages having interposers, electronic products employing the same, and methods of manufacturing the same

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