KR100639700B1 - 칩 스케일 적층 칩 패키지 - Google Patents

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Abstract

본 발명은 칩 스케일 적층 칩 패키지(Chip scale stack chip package)에 관한 것으로서, 다운-셋된 부분을 갖는 내부리드; 복수의 본딩패드가 형성된 활성면과 그 반대쪽에 비활성면을 가지며 다운-셋 부분의 내부리드에 비활성면이 부착되어 있는 제 1반도체 칩; 복수의 본딩패드가 형성된 활성면과 그 반대쪽에 비활성면을 가지며 제 1반도체 칩이 부착된 반대쪽의 다운-셋 부분에 비활성면이 부착되어 있는 제 2반도체 칩; 제 1반도체 칩의 본딩패드와 그에 대응되는 내부리드를 전기적으로 연결하는 본딩와이어; 제 2반도체 칩의 활성면에 탄성중합체에 의해 부착되며 제 2반도체 칩의 본딩패드와 전기적으로 연결되는 빔 리드를 갖는 탭 테이프; 탭 테이프 상에 형성되어 내부리드, 제 1반도체 칩, 제 2반도체 칩, 본딩와이어를 봉지하는 패키지 몸체; 탭 테이프의 노출된 면에 부착되어 빔 리드와 전기적으로 연결되는 하부 접속단자; 및 내부리드와 일체형으로 형성되며 패키지 몸체로부터 돌출되어 하부 접속단자 방향으로 절곡되어 있는 외부리드;를 포함하는 것을 특징으로 한다. 이에 따르면, 입출력 단자 수의 증가와 패키지 크기 축소를 도모할 수 있으며, 제조비용을 절감시킬 수 있다.
리드프레임, 와이어 본딩, 탭 테이프, 빔 리드 본딩, 적층 칩 패키지

Description

칩 스케일 적층 칩 패키지{Chip scale stack chip package}
도 1은 종래 기술에 따른 적층 칩 패키지의 일 예를 나타낸 단면도,
도 2는 본 발명에 따른 적층 칩 패키지의 일 실시예를 나타낸 단면도,
도 3내지 도 9는 본 발명에 따른 적층 칩 패키지의 제조 공정도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 적층 칩 패키지 11,13; 반도체 칩
12,14; 본딩패드 20; 리드프레임
21; 내부리드 23; 외부리드
31,33; 은 에폭시(Ag epoxy) 41; 본딩와이어
50; 탭 테이프(TAB tape) 51; 폴리이미드 테이프
53; 빔 리드(beam lead) 55; 탄성중합체(elastomer)
57; 프레임 61; 에폭시 성형 수지
67; 솔더 볼 71; 마운트 스테이지(mount stage)
73; 마운트 해드(mount head) 75,85; 윈도우 클램프
77,87,97; 진공흡착수단 79; 공급 클램프
81; 하부 금형 83; 상부 금형
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩을 내재하여 단일 패키지로 구성되며 반도체 칩 수준의 크기를 갖는 칩 스케일 적층 칩 패키지(Chip scale stack chip package)에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수의 반도체 칩을 리드프레임에 탑재하여 하나의 패키지로 구성하는 멀티 칩 패키징(multi chip packaging) 기술이다.
멀티 칩 패키징 기술은 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리(flash memory) 소자와 에스램(SRAM; Synchronous RAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 소자를 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
일반적으로 두 개의 반도체 소자를 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 소자를 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 전자의 경우 반도체 소자를 적층시키는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 소자를 적층하는 형태가 많이 사용된다. 이와 같은 형태의 멀티 칩 패키지를 적층 칩 패키지라 하며 이의 예를 소개하면 다음과 같다.
도 1은 종래 기술에 따른 적층 칩 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 이 멀티 칩 패키지(100)는 제 1반도체 칩(113)과 제 2반도체 칩(111)이 다이패드(115)의 밑면과 윗면에 각각 부착되어 있고, 제 1반도체 칩(113)의 전극패드(114)와 제 2반도체 칩(111)의 전극패드(112)가 다이패드(115)와 소정의 간격으로 이격되어 있는 리드(116)의 내측 말단부의 밑면과 윗면에 도전성 금속선(117)으로 와이어 본딩(wire bonding)되어 전기적인 연결을 이루고 있으며, 외부환경으로부터의 보호를 위하여 에폭시 성형 수지(Epoxy Molding Compound)와 같은 플라스틱 봉지재로 패키지 몸체(120)가 형성되어 있는 구조이다. 여기서, 제 1반도체 칩(113)과 제 2반도체 칩(111)은 모두 전극패드(112,114)가 형성되어 있지 않은 밑면이 다이패드(115)의 밑면과 윗면에 부착되며, 이때 부착에 이용되는 접착수단(118,119)으로는 비전도성의 에폭시계 접착제나 폴리이미드 재질의 접착 테이프 등이 이용되고 있다.
그런데, 이와 같은 적층 칩 패키지는 패키지 몸체의 측면으로 리드들이 형성되어 있기 때문에 고집적화와 고성능화 및 다기능화에 따른 입출력 단자의 증가에 대응하기에 어려운 점이 있다. 그리고, 반도체 칩들과 리드의 전기적 연결이 모두 와이어 본딩에 의해서 이루어지기 때문에 와이어 본딩에 어려움이 있고, 이에 이용되는 도전성 금속선이 와이어 루프 높이가 확보되어야 하고 반도체 칩의 부착을 위 한 다이패드가 필요하기 때문에 크기 축소에도 어려움이 있다.
본 발명의 목적은 입출력 단자의 증가에 대응할 수 있으며 크기를 크게 축소할 수 있는 구조의 칩 스케일 적층 칩 패키지를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 칩 스케일 적층 칩 패키지는, 다운-셋(down-set)된 부분을 갖는 내부리드; 복수의 본딩패드가 형성된 활성면과 그 반대쪽에 비활성면을 가지며 다운-셋 부분의 내부리드에 비활성면이 부착되어 있는 제 1반도체 칩; 복수의 본딩패드가 형성된 활성면과 그 반대쪽에 비활성면을 가지며 상기 제 1반도체 칩이 부착된 반대쪽의 다운-셋 부분에 비활성면이 부착되어 있는 제 2반도체 칩; 상기 제 1반도체 칩의 본딩패드와 그에 대응되는 상기 내부리드를 전기적으로 연결하는 본딩와이어; 상기 제 2반도체 칩의 활성면에 탄성중합체(elastomer)에 의해 부착되며 상기 제 2반도체 칩의 본딩패드와 전기적으로 연결되는 빔 리드를 갖는 탭 테이프; 상기 탄성중합체가 부착된 쪽의 상기 탭 테이프 면 상에 형성되어 상기 내부리드, 상기 제 1반도체 칩, 상기 제 2반도체 칩, 상기 본딩와이어를 봉지하는 패키지 몸체; 상기 패키지 몸체가 형성된 면의 반대쪽 탭 테이프 면에 부착되어 상기 빔 리드와 전기적으로 연결되는 하부 접속단자; 및 상기 내부리드와 일체형으로 형성되며 상기 패키지 몸체로부터 돌출되어 상기 하부 접속단자 방향으로 절곡되어 있는 외부리드를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 칩 스케일 적층 칩 패키지를 보 다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 적층 칩 패키지의 일 실시예를 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 적층 칩 패키지(10)는 중앙부가 다운-셋된 부분이 형성된 내부리드(21)의 상면과 하면에 각각 제 1반도체 칩(11)과 제 2반도체 칩(13)이 부착되어 있고, 제 2반도체 칩(13)에 탭 테이프(50)가 부착되어 있으며, 탭 테이프(50)의 하면에 솔더 볼(67)이 부착되어 있는 구조로서, 제 1반도체 칩(11)과 내부리드(21)가 와이어 본딩(wire bonding)에 의해 전기적으로 연결되고 제 2반도체 칩(13)과 탭 테이프(50)가 빔 리드 본딩(beam lead bonding)에 의해 전기적으로 연결되어 있는 구조이다.
중앙부가 소정 높이만큼 다운-셋 되어 내부리드(21)의 상면과 하면에 각각 부착되는 제 1반도체 칩(11)과 제 2반도체 칩(13)은 모두 본딩패드(12,14)가 가장자리에 형성되어 있는 에지패드(edge pad)형이다. 다운-셋 부분의 리드 상면에 제 1반도체 칩(11)이 본딩패드(12)가 형성된 활성면 반대쪽의 비활성면이, 그리고 다운-셋 부분의 리드 하면에 제 2반도체 칩(13)의 비활성면이, 각각 은 에폭시(Ag epoxy; 31,33)와 같은 접착수단으로 부착되어 있다.
제 1반도체 칩(11)과 그에 전기적으로 대응되는 내부리드(21)는 본딩와이어(41)로 와이어본딩(wire bonding)되어 전기적으로 연결된다. 그리고, 제 2반도체 칩(13)의 활성면에는 탄성중합체(55)에 의해 폴리이미드 테이프(51)와 빔 리드(53)로 이루어진 탭 테이프(50)가 부착되어 제 2반도체 칩(3)의 본딩패드(14)와 그에 대응되는 빔 리드(53)가 접합되어 전기적으로 연결된다.
그리고, 탄성중합체(55)가 부착된 쪽의 탭 테이프(50) 면 상에 에폭시 성형 수지(epoxy molding compound)와 같은 수지 봉지재로 형성된 패키지 몸체(61)에 의해 제 1반도체 칩(11), 제 2반도체 칩(13), 본딩와이어(41), 내부리드(21)가 봉지되도록 함으로써 외부환경으로부터 물리적으로나 화학적으로 보호되도록 하여 동작에 대한 신뢰성을 확보하고 있다. 이때, 패키지 몸체(61)는 탄성중합체(55) 부착면의 반대면이 외부로 노출되도록 하고 있다.
탭 테이프(50)의 외부로 노출된 면에는 빔 리드(53)와 전기적으로 연결되는 하부 접속단자로서 솔더 볼(67)이 부착되어 있다. 그리고, 내부리드(21)와 일체형으로 형성되며 패키지 몸체(61)의 외부로 노출되는 외부리드(23)가 솔더 볼(67) 방향으로 절곡되어 있다. 여기서, 솔더 볼(67)과 외부리드(23)가 모두 접속단자의 역할을 하게 되며, 외부리드(23)가 삽입에 용이하도록 핀 형태를 가지고 있으나 표면실장에 적합하도록 절곡될 수도 있다.
위의 실시예에서 알 수 있는 것과 같이 본 발명에 따른 칩 스케일 적층 칩 패키지는 리드프레임과 탭 테이프를 이용하는 특수한 형태의 패키지로서, 패키지 몸체의 측면으로 돌출되는 외부리드와 패키지 몸체의 하면으로 돌출되는 하부 접속단자를 모두 외부와의 입출력 단자로 이용한다. 따라서, 보다 많은 입출력 단자를 필요로 하는 반도체 칩 패키지의 실현을 위한 구조로서 적합하다. 더욱이, 제 1반도체 칩과 제 2반도체 칩이 각각 독립적으로 입출력 단자를 가지고 있어 다핀화에 더욱 유리하다.
또한, 이와 같은 칩 스케일 적층 칩 패키지는 내부리드의 다운-셋과 탭 테이 프의 사용으로 패키지 몸체의 크기를 크게 줄일 수 있어 칩 대비 패키지 크기가 매우 작게 된다. 그리고, 탭 테이프와 리드프레임을 이용하는 기존의 공정 설비를 이용할 수 있어 제작비용이 크게 감소될 수 있다. 물론, 하나의 반도체 칩으로 구성되는 단위 반도체 칩 패키지를 2개 이용하는 것에 비해 원가절감 효과가 있다.
이와 같은 본 발명의 칩 스케일 적층 칩 패키지는 다음과 같은 공정에 의해 제조될 수 있다.
도 3내지 도 9는 본 발명에 따른 적층 칩 패키지의 제조 공정도이다.
먼저 도 3과 같이 중앙부가 소정의 높이만큼 다운-셋된 내부리드(21)와 그와 일체형으로 형성된 외부리드(23)를 포함하는 리드프레임(20)에 에지패드형의 제 1반도체 칩(11)을 은 에폭시(31)와 같은 접착수단으로 부착시킨다.
그리고, 도 4와 같이 다운-셋된 내부리드(21)의 하면에 에지패드형의 제 2반도체 칩(13)을 부착시킨다. 이때, 사용되는 접착수단은 제 1반도체 칩(11)의 부착에 사용되었던 것과 같이 은 에폭시(33)를 사용할 수 있다.
다음에 도 5와 같이 제 1반도체 칩(11)과 제 2반도체 칩(13)의 부착이 완료된 리드프레임(20)에 폴리이미드 테이프(51)에 빔 리드(53)가 형성된 탭 테이프(50)를 부착시킨다. 칩 실장이 완료된 리드프레임(20)을 마운트 스테이지(mount stage; 71) 위에 올려놓고 제 2반도체 칩(13)의 활성면에 탄성중합체(55)가 부착된 탭 테이프(50)를 마운트 해드(mount head; 73)로 가압하여 탭 테이프(50)를 제 2반도체 칩(13)에 부착시키고 경화 공정을 진행하여 제 2반도체 칩(13)의 부착을 완료한다. 이때, 탭 테이프(50)는 프레임(57)에 지지되도록 고정 된다.
탭 테이프(50)의 부착이 완료되면 도 6과 같이 제 1반도체 칩(11)의 본딩패드(12)와 그에 대응되는 내부리드(21)를 본딩와이어(41)로 와이어 본딩한다. 공급 클램프(79)에 의해 공급되는 리드프레임(20)의 양쪽 가장자리가 윈도우 클램프(75)로 고정되고 진공흡착수단(77)에 의해 제 2반도체 칩(13)이 고정된 상태에서 와이어 본딩이 진행된다.
다음에, 도 7과 같이 제 2반도체 칩(13)의 본딩패드(14)와 탭 테이프(50)의 빔 리드(53)를 접합한다. 제 1반도체 칩(11)의 활성면을 진공흡착수단(87)으로 흡착하여 고정시키고 탭 테이프(50)의 프레임(57)을 클램프(85)로 고정시킨 상태에서 빔 리드 본딩을 진행하여 제 2반도체 칩(13)과 탭 테이프(50)가 전기적으로 연결된다.
빔 리드 본딩이 완료되면 도 8과 같이 패키지 몸체(도 9의 61)를 형성하는 몰딩(molding) 공정을 진행한다. 하부 금형(81)에 탭 테이프(50)의 일면이 밀착되도록 한 상태에서 상부 금형(83)으로 내부 공간이 밀폐되도록 한 상태에서 에폭시 성형 수지와 같은 수지 봉지재를 주입하고 경화시켜 패키지 몸체(도 9의 61)를 형성한다.
도 9와 같이 외부로 노출된 탭 테이프의 폴리이미드 테이프(51) 하면에 솔더 볼(67)을 부착하고, 폴리이미드 테이프(51)의 패키지 몸체(61)로부터 돌출되어 있는 부분을 절단하여 제거하고, 외부리드(23)에 대한 절단 및 솔더 볼(67)이 부착된 방향으로 절곡하여 본 발명의 적층 칩 패키지(10)가 완성된다.
한편, 본 발명에 따른 칩 스케일 적층 칩 패키지는 전술한 실시예에 한정되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다.
이상과 같은 본 발명에 의한 칩 스케일 적층 칩 패키지에 따르면, 입출력 단자 수의 증가와 패키지 크기 축소를 도모할 수 있으며, 제조비용을 절감시킬 수 있는 이점(利點)이 있다.

Claims (3)

  1. 다운-셋된 부분을 갖는 내부리드; 복수의 본딩패드가 형성된 활성면과 그 반대쪽에 비활성면을 가지며 다운-셋 부분의 내부리드에 비활성면이 부착되어 있는 제 1반도체 칩; 복수의 본딩패드가 형성된 활성면과 그 반대쪽에 비활성면을 가지며 상기 제 1반도체 칩이 부착된 반대쪽의 다운-셋 부분에 비활성면이 부착되어 있는 제 2반도체 칩; 상기 제 1반도체 칩의 본딩패드와 그에 대응되는 상기 내부리드를 전기적으로 연결하는 본딩와이어; 상기 제 2반도체 칩의 활성면에 탄성중합체에 의해 부착되며 상기 제 2반도체 칩의 본딩패드와 전기적으로 연결되는 빔 리드를 갖는 탭 테이프; 상기 탄성중합체가 부착된 쪽의 상기 탭 테이프 면 상에 형성되어 상기 내부리드, 상기 제 1반도체 칩, 상기 제 2반도체 칩, 상기 본딩와이어를 봉지하는 패키지 몸체; 상기 패키지 몸체가 형성된 면의 반대쪽 탭 테이프 면에 부착되어 상기 빔 리드와 전기적으로 연결되는 하부 접속단자; 및 상기 내부리드와 일체형으로 형성되며 상기 패키지 몸체로부터 돌출되어 상기 하부 접속단자 방향으로 절곡되어 있는 외부리드;를 포함하는 것을 특징으로 하는 칩 스케일 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 하부 접속단자는 솔더 볼인 것을 특징으로 하는 칩 스케일 적층 칩 패키지.
  3. 제 1항에 있어서, 상기 제 1반도체 칩과 상기 제 2반도체 칩은 에지패드형인 것을 특징으로 하는 칩 스케일 적층 칩 패키지.
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