KR19990086916A - 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법 - Google Patents

적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법에 관한 것이고 특히 적층가능한 비지에이 반도체 패키지 및 그 제조방법을 제공하여 신뢰성이 높고 패키지의 실장밀도를 높일 수 있도록 하는 것을 목적으로 한다.
본발명의 적층가능한 비지에이 반도체 패키지는 지지판(23)과, 지지판(23)하면에 형성된 금속전도경로(24a)와, 상기 지지판 상면 가장자리에 형성된 지지프레임(25)과 지지프레임내에 매설된 금속패턴(26)으로 구성된 지지부재(21)와, 상기 지지부재(21) 내측에 위치하고 상면에 패드(6)를 갖는 반도체 칩(1)과 반도체 칩(1) 상부에 일래스토머(2)를 개재하여 부착된 금속전도경로(4a)와 상기 패드(6)과 상기 금속전도경로(4a)와 상기 금속패턴(6)의 상면을 연결하는 금속리드(4b)와, 상기 금속전도경로(4a)의 상면 소정부위에 부착된 다수의 도전볼(8a)을 포함한다.

Description

적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
본발명은 반도체 칩의 패키지에 관한 것으로 특히, 적층가능한 볼그리드어레이(BALL GRID ARRAY ; BGA) 반도체 칩 패키지의 구조 및 그 제조방법에 관한 것이다.
일반적으로 고집적화된 다핀의 패키지를 생산하기 위하여 많은 업체들이 노력을 경주하고 있다. 그 대표적인 예로 기판(SUBSTRATE)에 다수개의 솔더볼(SOLDER BALL)을 부착하여 외부단자로 이용하는 비지에이 반도체 패키지를 들 수 있다. 마이크로 비지에이 반도체 패키지는 서브스트레이트의 상면 또는 하면에 다수개의 솔더볼을 위치시키고, 노에서 열을 가하여 일시에 접착하는 방법으로 제조되므로 생산성이 높을 뿐만 아니라, 외부단자가 볼의 형상이기 때문에 외부 충격으로부터 외부단자가 쉽게 변형되지 않는 장점이 있다.
종래의 비지에이 반도체 패키지의 구조에 대해 도면을 참조하여 설명하면 다음과 같다.
도 1에 도시한 바와같이, 먼저 반도체 칩(1)의 상면 중앙부에 일래스토머(elastomer)(2)가 부착되어 있다. 상기 일래스토머(2) 위에는 점착성이 높은 접착수지(3)가 형성되어 있다. 상기 접착수지(3) 위에 전기신호를 전달하는 다수의 금속전도경로(metal trace)(4a)가 상기 접착수지(3)에 접착되어 있고, 상기 금속전도경로(4a)의 한쪽 끝은 금속리드(4b)에 연결되어 있고, 상기 금속리드(4b)는 반도체 칩(1)의 상면 가장자리에 형성된 패드(6)에 연결되어 있다. 상기 금속전도경로(4a)중 이후 도전볼이 접착될 부분을 제외한 금속전도경로(4a) 전체와 접착수지(3)의 상면을 솔더레지스트(5)가 덮고 있다. 또한 상기 솔더레지스트(5)에 의해 덮혀 있지 않은 반도체칩(1) 상면과 금속리드(4b)가 봉지부(encapsulant)(7)에 감싸여 있다. 또한 상기 금속전도경로(4a) 위에 도전볼(8)이 형성되어 있으며, 상기 도전볼(8)은 외부단자의 역할을 한다.
상기 도 1에 도시한 바와 같이 구성되는 비지에이 반도체 패키지는 외부단자 즉 도전볼이 패키지의 한쪽면(도면에서는 상면)에만 노출되어 있기 때문에, 실장밀도가 높은 적층 패키지를 제조할 수 없는 단점이 있었다.
따라서, 본 발명에서는 외부리드의 변형이 잘 일어나지 않고, 외부리드의 길이가 짧아 저항이 작고 전도전도성이 우수하며, 패키지의 다핀화에 대응할 수 있다는 비지에이 반도체 패키지의 장점을 살리면서도, 실장밀도를 높일 수 있는 적층가능한 비지에이 반도체 패키지 및 그 제조방법을 제공한다.
상기와 같은 본발명의 목적을 달성하기 위하여, 지지판과, 지지판 상면 가장자리를 따라 형성된 소정높이를 갖는 지지프레임과, 상기 지지프레임 내부에 매설되어 있고 상기 지지프레임 상하면으로 노출되어 있는 금속패턴과, 상기 지지판 하면에 형성되고, 상기 금속패턴과 연결되어 있는 금속전도경로와, 상기 금속전도경로를 감싸고 있는 솔더레지스트와, 상기 금속전도경로가 부분적으로 노출되어 형성된 접속부를 갖는 지지부재와; 상기 지지부재의 지지판위에 부착되어 있고, 상면 가장자리에 패드를 갖는 반도체 칩과; 상기 반도체칩 상부에 부착되어 있는 금속전도경로와; 상기 금속전도경로의 한쪽 끝에 연결되어 있고, 반도체 칩의 패드에 연결되어 있고, 반도체 칩 바깥측으로 뻗어 있고, 상기 금속패턴 상면에 연결되어 있는 금속리드와;상기 금속전도경로 상면에 부착되어 있는 다수의 도전볼과;상기 금속전도경로의 상면을 덮고 있는 솔더레지스트와; 상기 금속도전경로와 상기 금속리드와 상기 패턴과 상기 반도체 칩 상면의 일부를 덮고 있는 봉지재를 갖추고 있는 적층가능한 비지에이 반도체 칩 패키지를 제공한다.
본발명의 목적을 달성하기 위하여, 지지판과, 지지판 상면 가장자리를 따라 형성된 소정높이를 갖는 지지프레임과, 상기 지지프레임 내부에 매설되어 있고 상기 지지프레임 상하면으로 노출되어 있는 금속패턴과, 상기 지지판 하면에 형성되고, 상기 금속패턴과 연결되어 있는 금속전도경로와, 상기 금속전도경로를 감싸고 있는 솔더레지스트와, 상기 금속전도경로가 부분적으로 노출되어 형성된 접속부를 갖는 지지부재를 형성하는 공정과; 상면 가장자리에 패드를 갖는 반도체 칩위에 반도체 칩의 바깥측으로까지 뻗어 있는 금속패턴을 부착하는 공정과; 상기 금속패턴위에 솔더레지스트를 형성하는 공정과; 상기 솔더레지스트를 부분적으로 제거하여 금속패턴의 상면을 부분적으로 노출시키는 공정과; 상기 지지판위에 상기 반도체 칩을 올려놓은 공정과; 상기 금속패턴을 상기 패드에 연결하여 금속도전경로와 금속리드를 형성하는 공정과; 상기 금속리드의 한쪽 끝을 금속패턴의 상면에 연결하는 공정과; 상기 금속리드, 패드 및 반도체 칩의 일부분을 봉지재로 덮는 공정과; 상기 반도체 칩 상부의 금속도전경로의 노출된 부위에 도전볼을 부착하는 공정을 포함하는 적층가능한 비지에이 반도체 칩 패키지 제조공정을 제공한다.
도 1은 종래 비지에이 반도체 패키지의 종단면도.
도 2는 본발명의 제1실시례에 따른 적층가능한 비지에이 반도체 패키지의 종단면도
도 3은 본발명의 제2실시례에 따른 적층가능한 비지에이 반도체 패키지의 종단면도.
도 4는 본발명에 따른 적층가능한 비지에이 반도체 패키지를 이용한 적층 비지에이 반도체 패키지의 종단면도.
도 5a 내지 도 5h는 본발명에 따른 적층가능한 비지에이 반도체 패키지의 제조공정순서도.
** 도면의 주요부분에 대한 부호의 설명 **
1 : 반도체 칩 2 : 일래스토머
3 : 접착수지 4a : 금속전도경로
4b : 금속리드 5 : 솔더 레지스트
6 : 패드 8, 8a, 8b : 도전볼
108a, 118a, 128a, 138a : 도전볼
21 : 지지부재 23 : 지지판
24a : 금속전도경로 24b : 접속부
25 : 지지프레임 26 : 금속패턴
27 : 솔더레지스트 28 : 봉지재
본발명의 적층가능한 비지에이 반도체 패키지 구조 및 제조방법에 대해 도면을 이용하여 설명하면 다음과 같다.
도 2는 본발명의 제1실실례에 따른 적층가능한 비지에이 반도체 칩 패키지의 구조를 도시하고 있다.
먼저, 반도체칩을 넣을 수 있는 지지부재(21)가 준비되어 있다. 상기 지지부재(21)는 다음과 같이 구성된다. 즉 하부에 지지판(23)이 형성되어 있고, 상기 지지판(23)의 가장자리를 따라 소정높이의 지지프레임(25)이 형성되어 있다. 상기 지지판(23)의 하면에는 금속전도경로(24a)가 형성되어 있다. 상기 금속전도경로(24a)는 이후 설명하게 될 반도체 칩 상부에 형성된 금속전도경로(4a)와 같은 형상의 패턴으로 형성되어 있다. 또, 상기 금속전도경로(24a) 및 상기 지지판(23)의 표면을 솔더레지스트(27)가 덮고 있다. 상기 솔더 레지스트(27)는 비지에이 패키지의 외부단자인 도전볼과 금속전도경로(24a) 사이의 쇼트(short)를 방지하고, 상기 금속전도경로(24a)를 외부의 충격으로부터 보호해준다. 상기 솔더레지스트(27)는 부분적으로 제거되어 금속전도경로(24a)를 부분적으로 노출시키고 있다. 상기 금속전도경로(24a)의 노출부위를 접속부(24b)라 한다. 상기 접속부(24b)의 위치는 반도체 칩(1) 상부에 형성된 금속전도경로(4a)상에 형성된 도전볼(8a)의 위치와 대응하여 형성되어 있다.
또, 상기 지지판(23)의 가장자리를 따라 소정높이로 형성되어 있는 지지프레임(25)의 내측에는 전도경로가 되는 금속패턴(26)이 매설되어 있다. 상기 금속패턴(26)의 한쪽 끝은 상기 지지판(23)에 형성되어 있는 금속전도경로(24a)의 한쪽 끝과 연결되어 있다. 상기 금속패턴(26)의 다른 한쪽 끝은 상기 지지프레임(25)의 상면에 노출되어 있다.
다음으로, 비지에이 반도체 칩 패키지의 구조에 대해 설명한다.
상기 지지부재(21)의 지지판(23) 위에 그리고 지지프레임(25)의 안쪽에 반도체 칩(1)이 접착제에 의해 부착되어 있다. 상기 반도체 칩(1)의 상면 중앙부에 일래스토머(elastomer)(2)가 부착되어 있다. 상기 일래스토머(2) 위에는 점착성이 높은 접착수지(3)가 형성되어 있다. 상기 접착수지(3) 위에 전기신호를 전달하는 다수의 금속전도경로(metal trace)(4a)가 상기 접착수지(3)위에서 접착되어 있고, 상기 접착수지(3)위에 놓여 있지 않은 금속전도경로(4a)의 한쪽 끝은 금속리드(4b)에 연결되어 있다. 상기 금속리드(4b)는 반도체 칩(1)의 상면 가장자리에 형성된 패드(6)에 연결되어 있고, 또한 상기 반도체 칩(1)의 바깥측에까지 연장되어, 상기 지지프레임(25) 상면으로 노출되어 있는 금속패턴(26)의 표면과 연결되어 있다.
상기 반도체 칩(1) 상부에 일래스토머(2)와 접착수지(3)를 개재하여 형성된 금속전도경로(4a)중 이후 도전볼이 접착될 부분을 제외한 금속전도경로(4a) 전체와 접착수지(3)의 상면을 솔더레지스트(5)가 덮고 있다. 또한 솔더레지스트(5)에 의해 덮이지 않은 반도체칩(1) 상면과 금속리드(4b)와, 상기 지지프레임(25)의 상부를 봉지재(encapsulant)(28)가 덮고 있다. 또한 상기 금속전도경로(4a)의 소정부분의 상면에 도전볼(8a)이 부착되어 있다.
따라서, 상기 반도체 칩(1)의 패드를 통해 반도체 칩(1)으로부터 출력되는 신호는, 반도체칩(1) 상부의 금속전도경로(4a)에 연결된 도전볼(8a)와 상기 지지부재(21)의 하부에 형성된 접속부(24b)를 통해 동시에 외부로 전달될 수 있다.
즉, 반도체 칩(1)과 외부회로의 신호전달이, 반도체 칩(1)의 상부의 도전볼(8a)과 반도체칩(1) 하부의 접속부(24b)를 통해, 패키지 상하부 모두 가능하게 되므로, 적층된 패키지를 제조할 수 있다.
도 3은 본발명의 제2실시례에 따른 적층가능한 비지에이 반도체 칩 패키지를 도시하고 있다.
도 3의 제2실시례와 도 2의 제1실시례의 다른 점은, 상기 지지부재(21)하부의 금속전도경로(24a)의 노출부위(24b)(또는 접속부(24b)에도 도전볼(8b)이 형성되어 있다는 것이고, 그 외의 모든 구조는 제1실시례와 같다. 따라서, 본발명의 제2실시례에서는 도전볼(8a)과 도전볼(8b)을 통해 반도체 칩(1)의 상하부 양측으로 신호가 전달되므로, 본발명의 제1실시례 또는 제2실시례에 따른 적층가능한 비지에이 반도체 패키지를 상하 다수층을 적층할 수 있고, 따라서 패키지의 실장밀도를 높일 수 있다.
도 4는 본발명의 제1실시례를 이용하여 제조한 적층 비지에이 반도체 칩 패키지의 구조를 도시하고 있다.
도면에 도시한 바와 같이, 다수의 적층가능한 비지에이 반도체 패키지(100, 110, 120, 130)가 적층되어 있다. 최하층(제1층)의 적층가능한 비지에이 반도체 패키지(100)의 상면에 도전볼(108a)이 형성되어 있고, 상기 도전볼(108a)은 제2층의 적층가능한 비지에이 반도체 패키지(110)의 하부의 접속부(24b)와 각각 대응하여 연결되어 있다. 또한 제2층의 적층가능한 반도체 패키지(110)의 상면에 형성된 도전볼(118a)는 3층째의 적층가능한 비지에이 반도체 패키지(120)의 하부의 접속부(24b)와 각각 대응하여 연결되어 있다. 또한 제3층의 적층가능한 반도체 패키지(120)의 상면에 형성된 도전볼(128a)는 4층째의 적층가능한 비지에이 반도체 패키지(130)의 하부의 접속부(24b)와 각각 대응하여 연결되어 있다. 도면에는 4개의 적층가능한 패키지를 적층한 적층 비지에이 반도체 패키지를 도시하고 있으나, 시스템 설계자의 의도에 대응하여 자유로이 그 층수를 조절할 수 있다. 최상층의 적층가능한 비지에이 반도체 패키지(130)의 도전볼(138a)은 도면에 도시되지는 않았으나, 인쇄회로기판상의 패드위에 얹혀져서 외부회로와의 신호전달 역할을 하는 외부단자가 된다.
상기 본발명에 따른 적층가능한 비지에이 반도체 칩 패키지의 제조방법은 다음과 같다.
도 5a에 도시한 바와 같이, 먼저 지지부재(21)를 준비한다. 상기 지지부재(21)는 지지판(23)과, 상기 지지판(23) 하면에 형성되어 있고, 한쪽 끝이 상기 지지판(23)에 매립되어 상기 지지판(23)의 상면으로까지 연장형성되어 있는 금속도전 경로(24a)와, 상기 금속전도경로(24a)를 덮고 있고 상기 금속전도경로(24a)의 소정부분 즉 접속부(24b)에서만 상기 금속전도경로(24a)를 노출시키고 있는 솔더 레지스트(27)와, 상기 지지판(23) 상면에 지지판(23) 가장자리 둘레를 따라 형성된 소정높이의 지지프레임(25)과, 상기 지지프레임(25)에 매립되어 있고, 한쪽 끝이 상기 지지프레임(25)의 상면으로 그 상면이 노출되어 있고, 또다른 한쪽 끝은 상기 지지판(23)의 하면으로 뻗어있는 금속전도경로(24a)의 한쪽 끝에 연결되어 있는 금속패턴(26)을 갖는다.
도 5b에 도시한 바와 같이, 상면 가장자리에 신호입출력용 패드를 갖는 반도체 칩(1)위에, 상하면에 접착수지(3)가 도포되어 있는 일래스토머(2)를 부착하고, 상기 일래스토머 위에 금속패턴(4)을 부착한다. 상기 금속패턴(4)은 한쪽끝은 일래스토머(2)에 부착되어 있고, 다른 한쪽 끝은 일래스토머(2)의 바깥측으로 연장형성되어 있다. 상기 일래스토머(2) 바깥측으로 연장되어 있는 금속패턴(4)의 끝부분에는 너치(notch)가 형성되어 있어서, 작은 충격에도 상기 너치를 경계로하여 금속패턴(4)의 끝부분이 잘려나가도록 되어 있다. 다음으로, 상기 금속패턴(4)와 접착수지(3)위에 솔더레지스트(5)를 형성한다.
다음으로 도 5c와 같이, 상기 도 5a의 지지부재(21)내에 상기 도 5b의 반도체칩(1)을 넣는다.
다음으로 도 5d와 같이, 본드툴(bond tool) (30)을 이용하여 상기 금속패턴(4)의 소정부위를 하방으로 누른다음 상하좌우로 움직여서 상기 반도체 칩(1)상의 패드(6)에 상기 금속패턴(4)의 소정부분을 연결한다. 상기 도 5d는 패드(6)에 금속리드를 연결하는 모습을 도시하기 위해 도 5c의 일부분을 도시한 부분 종단면도이다. 이때, 상기 일래스토머(2) 상면의 금속패턴(4)부를 금속전도경로(4a)라 하고, 상기 패드(6)과 연결된 부분 및 그 바깥측 부분을 금속리드(4b)라 한다.
다음으로, 도 5e와 같이 상기 반도체 칩(1)의 바깥측으로 뻗어 있는 금속리드(4b)를, 본드 툴(30)을 상방에서 하방으로 누름으로써, 금속리드(4b)의 너치 바깥쪽 끝부분을 잘라냄과 동시에, 상기 본드툴(30)을 역시 상하좌우로 자유로이 움직여서 상기 금속리드(4b)의 끝을 지지프레임(25)에 매립되어 있는 금속패턴(26)의 상면에 연결시킨다.
다음으로, 도 5f와 같이, 솔더 레지스트(5)로 덮이지 않은 부분의 상기 반도체 칩 (1) 상면의 금속전도경로(4a) 및 금속리드(4b)를 덮도록 액상봉지재를 채워 봉지부(28)를 형성한다.
다음으로, 상기 금속전도경로(4a)위의 솔더레지스트를 부분적으로 제거하여 금속전도경로(4a)의 상면을 부분적으로 노출시킨다.
다음으로 도 5g와 같이, 상기 금속전도경로(4a)가 노출된 부위에 도전볼(8a)을 얹은 후, 리플로우하여 상기 금속전도경로(4a)에 도전볼(8a)을 부착한다.
도 5a 내지 도 5g의 공정을 수행함으로써 본발명의 제1실시례에 따른 적층가능한 비지에이 반도체 패키지의 제조를 완료한다.
한편, 도 5h의 공정을 추가 수행함으로써, 본발명의 제2실시례에 따른 적층가능한 비지에이 반도체 패키지의 제조를 완료한다. 즉, 접속부(24b)에 도전볼(8b)을 올려놓고 리플로우하여 접속부(24b)에 도전볼(8b)을 부착시킨다.
본발명에 따른 적층가능한 비지에이 반도체 패키지를 제공함으로써, 비지에이 반도체 패키지의 장점 - 외부리드의 변형(예를들면 휨)도 없고, 패키지 다핀화에 대응하는 것등 -을 유지하면서도 반도체 패키지 실장밀도를 높여, 반도체 패키지의 신뢰성과 고실장밀도를 만족시키는 적층 비지에이 반도체 패키지를 제조할 수 있다.

Claims (7)

  1. 지지판과, 지지판 상면 가장자리를 따라 형성된 소정높이를 갖는 지지프레임과, 상기 지지프레임 내부에 매설되어 있고 상기 지지프레임 상하면으로 노출되어 있는 금속패턴과, 상기 지지판 하면에 형성되고, 상기 금속패턴과 연결되어 있는 금속전도경로와, 상기 금속전도경로를 감싸고 있는 솔더레지스트와, 상기 금속전도경로가 부분적으로 노출되어 형성된 접속부를 갖는 지지부재와; 상기 지지부재의 지지판위에 부착되어 있고, 상면 가장자리에 패드를 갖는 반도체 칩과; 상기 반도체칩 상부에 부착되어 있는 금속전도경로와; 상기 금속전도경로의 한쪽 끝에 연결되어 있고, 반도체 칩의 패드에 연결되어 있고, 반도체 칩 바깥측으로 뻗어 있고, 상기 금속패턴 상면에 연결되어 있는 금속리드와; 상기 금속전도경로 상면에 부착되어 있는 다수의 도전볼과; 상기 금속전도경로의 상면을 덮고 있는 솔더레지스트와; 상기 금속도전경로와 상기 금속리드와 상기 패턴과 상기 반도체 칩 상면의 일부를 덮고 있는 봉지재를 갖추고 있는 적층가능한 비지에이 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 접속부에 부착되어 있는 도전볼을 포함하는 것을 특징으로 하는 적층가능한 비지에이 반도체 칩 패키지.
  3. 제1항에 있어서, 상기 금속전도경로는 반도체 칩 상부에 일래스토머를 개재하여 부착되어 있는 것을 특징으로 하는 적층가능한 비지에이 반도체 칩 패키지.
  4. 지지판과, 지지판 상면 가장자리를 따라 형성된 소정높이를 갖는 지지프레임과, 상기 지지프레임 내부에 매설되어 있고 상기 지지프레임 상하면으로 노출되어 있는 금속패턴과, 상기 지지판 하면에 형성되고, 상기 금속패턴과 연결되어 있는 금속전도경로와, 상기 금속전도경로를 감싸고 있는 솔더레지스트와, 상기 금속전도경로가 부분적으로 노출되어 형성된 접속부를 갖는 지지부재를 형성하는 공정과; 상면 가장자리에 패드를 갖는 반도체 칩위에 반도체 칩의 바깥측으로까지 뻗어 있는 금속패턴을 부착하는 공정과; 상기 금속패턴위에 솔더레지스트를 형성하는 공정과; 상기 솔더레지스트를 부분적으로 제거하여 금속패턴의 상면을 부분적으로 노출시키는 공정과; 상기 반도체 칩을 상기 지지판위에 부착하는 공정과; 상기 금속패턴을 상기 패드에 연결하여 금속도전경로와 금속리드를 형성하는 공정과; 상기 금속리드의 한쪽 끝을 금속패턴의 상면에 연결하는 공정과; 상기 금속리드, 패드 및 반도체 칩의 일부분을 봉지재로 덮는 공정과; 상기 반도체 칩 상부의 금속도전경로의 노출된 부위에 도전볼을 부착하는 공정을 포함하는 적층가능한 비지에이 반도체 칩 패키지 제조방법.
  5. 제4항에 있어서, 상기 반도체 칩 상부에 금속패턴을 부착하는 공정은, 상하면에 점착성이 높은 접착수지를 도포한 일래스토머를 반도체 칩 상면에 부착하는 공정과; 상기 일래스토머 위에 금속패턴을 재치시키는 공정을 포함하는 것을 특징으로 하는 적층가능한 비지에이 반도체 칩 패키지 제조방법.
  6. 제4항에 있어서, 상기 금속패턴을 패드에 부착하는 공정은 본드툴을 상방에서 하방으로 누른후, 상기 본드툴을 상하좌우 방향으로 이동하는 공정인 것을 특징으로 하는 적층가능한 비지에이 반도체 칩 패키지 제조방법.
  7. 제4항에 있어서, 상기 도전볼을 반도체 칩 상부의 금속도전경로에 부착하는 공정은, 상기 금속도전경로의 노출부위에 도전볼을 올려놓은 공정과; 리플로우 하는 공정을 포함하는 것을 특징으로 하는 적층가능한 비지에이 반도체 칩 패키지 제조방법.
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US09/239,152 US6291259B1 (en) 1998-05-30 1999-01-28 Stackable ball grid array semiconductor package and fabrication method thereof
JP11094767A JP3063032B2 (ja) 1998-05-30 1999-04-01 ボ―ルグリッドアレイ型半導体パッケ―ジ及びその製造方法
US09/922,103 US6407448B2 (en) 1998-05-30 2001-08-06 Stackable ball grid array semiconductor package and fabrication method thereof

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318293B1 (ko) * 1999-11-02 2001-12-24 김 무 플립칩 반도체패키지 및 그 제조방법
KR100375168B1 (ko) * 2000-11-02 2003-03-08 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
KR100626618B1 (ko) * 2004-12-10 2006-09-25 삼성전자주식회사 반도체 칩 적층 패키지 및 제조 방법
KR100639700B1 (ko) * 2000-02-14 2006-10-31 삼성전자주식회사 칩 스케일 적층 칩 패키지

Families Citing this family (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US7408249B2 (en) 1998-02-06 2008-08-05 Tessera Technologies Hungary Kft. Packaged integrated circuits and methods of producing thereof
KR100324333B1 (ko) * 2000-01-04 2002-02-16 박종섭 적층형 패키지 및 그 제조 방법
KR100386081B1 (ko) * 2000-01-05 2003-06-09 주식회사 하이닉스반도체 반도체 패키지 및 그 제조 방법
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP2001250907A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体装置及びその製造方法
US6545868B1 (en) * 2000-03-13 2003-04-08 Legacy Electronics, Inc. Electronic module having canopy-type carriers
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
US7102892B2 (en) 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6916121B2 (en) * 2001-08-03 2005-07-12 National Semiconductor Corporation Optical sub-assembly for optoelectronic modules
US6642613B1 (en) * 2000-05-09 2003-11-04 National Semiconductor Corporation Techniques for joining an opto-electronic module to a semiconductor package
US6624507B1 (en) * 2000-05-09 2003-09-23 National Semiconductor Corporation Miniature semiconductor package for opto-electronic devices
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
JP3822043B2 (ja) * 2000-09-25 2006-09-13 太陽誘電株式会社 チップ部品組立体の製造方法
US7337522B2 (en) * 2000-10-16 2008-03-04 Legacy Electronics, Inc. Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
JP4586273B2 (ja) * 2001-01-15 2010-11-24 ソニー株式会社 半導体装置構造
AU2002250437A1 (en) * 2001-03-14 2002-09-24 Legacy Electronics, Inc. A method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
DE10120408B4 (de) * 2001-04-25 2006-02-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung
JP3999945B2 (ja) * 2001-05-18 2007-10-31 株式会社東芝 半導体装置の製造方法
US6730536B1 (en) 2001-06-28 2004-05-04 Amkor Technology, Inc. Pre-drilled image sensor package fabrication method
US6548759B1 (en) 2001-06-28 2003-04-15 Amkor Technology, Inc. Pre-drilled image sensor package
US6486545B1 (en) * 2001-07-26 2002-11-26 Amkor Technology, Inc. Pre-drilled ball grid array package
US7269027B2 (en) * 2001-08-03 2007-09-11 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
US7023705B2 (en) 2001-08-03 2006-04-04 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US20030038356A1 (en) 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6973225B2 (en) * 2001-09-24 2005-12-06 National Semiconductor Corporation Techniques for attaching rotated photonic devices to an optical sub-assembly in an optoelectronic package
DE10147376B4 (de) * 2001-09-26 2009-01-15 Infineon Technologies Ag Elektronisches Bauteil und Systemträger sowie Verfahren zur Herstellung derselben
US6897565B2 (en) * 2001-10-09 2005-05-24 Tessera, Inc. Stacked packages
TWI237354B (en) * 2002-01-31 2005-08-01 Advanced Semiconductor Eng Stacked package structure
EP1481424B1 (en) * 2002-02-26 2013-09-25 Legacy Electronics, Inc. A modular integrated circuit chip carrier
WO2004017399A1 (en) * 2002-08-16 2004-02-26 Tessera, Inc. Microelectronic packages with self-aligning features
DE10239866B3 (de) * 2002-08-29 2004-04-08 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
KR20040026530A (ko) * 2002-09-25 2004-03-31 삼성전자주식회사 반도체 패키지 및 그를 이용한 적층 패키지
JP2006502587A (ja) * 2002-10-11 2006-01-19 テッセラ，インコーポレイテッド マルチチップパッケージ用のコンポーネント、方法およびアセンブリ
US7208825B2 (en) * 2003-01-22 2007-04-24 Siliconware Precision Industries Co., Ltd. Stacked semiconductor packages
KR100604821B1 (ko) * 2003-06-30 2006-07-26 삼성전자주식회사 적층형 볼 그리드 어레이 패키지 및 그 제조방법
US6985668B2 (en) * 2003-07-15 2006-01-10 National Semiconductor Corporation Multi-purpose optical light pipe
US7156562B2 (en) * 2003-07-15 2007-01-02 National Semiconductor Corporation Opto-electronic module form factor having adjustable optical plane height
US20050017337A1 (en) * 2003-07-21 2005-01-27 Cherng-Chiao Wu Stacking apparatus for integrated circuit assembly
KR100546374B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
DE102004010614B4 (de) * 2004-03-02 2006-12-14 Infineon Technologies Ag Basishalbleiterbauteil für einen Halbleiterbeuteilstapel und Verfahren zur Herstellung desselben
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
DE102004027788A1 (de) * 2004-06-08 2006-01-05 Infineon Technologies Ag Halbleiterbasisbauteil mit Umverdrahtungssubstrat und Zwischenverdrahtungsplatte für einen Halbleiterbauteilstapel sowie Verfahren zu deren Herstellung
DE102004036909B4 (de) 2004-07-29 2007-04-05 Infineon Technologies Ag Halbleiterbasisbauteil mit Verdrahtungssubstrat und Zwischenverdrahtungsplatte für einen Halbleiterbauteilstapel sowie Verfahren zu deren Herstellung
KR101313391B1 (ko) 2004-11-03 2013-10-01 테세라, 인코포레이티드 적층형 패키징
KR100658734B1 (ko) 2004-11-11 2006-12-19 주식회사 유니세미콘 스택 패키지 및 그 제조방법
JP4444088B2 (ja) * 2004-12-10 2010-03-31 新光電気工業株式会社 半導体装置
US7435097B2 (en) * 2005-01-12 2008-10-14 Legacy Electronics, Inc. Radial circuit board, system, and methods
US20080203552A1 (en) * 2005-02-15 2008-08-28 Unisemicon Co., Ltd. Stacked Package and Method of Fabricating the Same
JP2006351565A (ja) * 2005-06-13 2006-12-28 Shinko Electric Ind Co Ltd 積層型半導体パッケージ
US20070141751A1 (en) * 2005-12-16 2007-06-21 Mistry Addi B Stackable molded packages and methods of making the same
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
DE102006024147B3 (de) * 2006-05-22 2007-11-29 Infineon Technologies Ag Elektronisches Modul mit Halbleiterbauteilgehäuse und einem Halbleiterchip und Verfahren zur Herstellung desselben
US7615409B2 (en) * 2006-06-29 2009-11-10 Sandisk Corporation Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages
US7550834B2 (en) * 2006-06-29 2009-06-23 Sandisk Corporation Stacked, interconnected semiconductor packages
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
JP5042591B2 (ja) * 2006-10-27 2012-10-03 新光電気工業株式会社 半導体パッケージおよび積層型半導体パッケージ
US7928582B2 (en) * 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
CN101809739B (zh) * 2007-07-27 2014-08-20 泰塞拉公司 具有后应用的衬垫延长部分的重构晶片堆封装
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) * 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8188586B2 (en) * 2007-11-01 2012-05-29 Stats Chippac Ltd. Mountable integrated circuit package system with mounting interconnects
US20090152740A1 (en) * 2007-12-17 2009-06-18 Soo-San Park Integrated circuit package system with flip chip
US8120186B2 (en) 2008-02-15 2012-02-21 Qimonda Ag Integrated circuit and method
US7919871B2 (en) * 2008-03-21 2011-04-05 Stats Chippac Ltd. Integrated circuit package system for stackable devices
CN102067310B (zh) * 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
US7859094B2 (en) * 2008-09-25 2010-12-28 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US8458477B2 (en) * 2008-12-01 2013-06-04 Novell, Inc. Communication with non-repudiation
KR101534680B1 (ko) * 2009-02-23 2015-07-07 삼성전자주식회사 적층형 반도체 패키지
JP2010212273A (ja) * 2009-03-06 2010-09-24 Elpida Memory Inc 半導体パッケージ用基板、該基板を用いた半導体パッケージ、および半導体パッケージ用基板の製造方法
US8466542B2 (en) * 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US20100244212A1 (en) * 2009-03-27 2010-09-30 Jong-Woo Ha Integrated circuit packaging system with post type interconnector and method of manufacture thereof
US8236610B2 (en) * 2009-05-26 2012-08-07 International Business Machines Corporation Forming semiconductor chip connections
GB2477291B (en) * 2010-01-27 2014-06-11 Thales Holdings Uk Plc Microwave circuit package
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8409923B2 (en) * 2011-06-15 2013-04-02 Stats Chippac Ltd. Integrated circuit packaging system with underfill and method of manufacture thereof
US8697457B1 (en) 2011-06-22 2014-04-15 Bae Systems Information And Electronic Systems Integration Inc. Devices and methods for stacking individually tested devices to form multi-chip electronic modules
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
JP2016092292A (ja) * 2014-11-07 2016-05-23 イビデン株式会社 配線板およびその製造方法
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10879195B2 (en) * 2018-02-15 2020-12-29 Micron Technology, Inc. Method for substrate moisture NCF voiding elimination

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5477611A (en) * 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5454160A (en) * 1993-12-03 1995-10-03 Ncr Corporation Apparatus and method for stacking integrated circuit devices
US6025258A (en) * 1994-01-20 2000-02-15 Fujitsu Limited Method for fabricating solder bumps by forming solder balls with a solder ball forming member
KR950027550U (ko) * 1994-03-07 1995-10-18 정의훈 클로즈 가이드(Cloth guide)의 경사안내로울러 좌. 우 이송장치
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
JP2531382B2 (ja) * 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
JP2780649B2 (ja) * 1994-09-30 1998-07-30 日本電気株式会社 半導体装置
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5821456A (en) * 1996-05-01 1998-10-13 Motorola, Inc. Microelectronic assembly including a decomposable encapsulant, and method for forming and reworking same
JPH09321169A (ja) * 1996-05-24 1997-12-12 Toray Ind Inc 半導体パッケージ、半導体パッケージ回路板および半導体パッケージ用部材
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
KR100214549B1 (ko) * 1996-12-30 1999-08-02 구본준 버텀리드 반도체 패키지
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US6117705A (en) * 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
US6020637A (en) * 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
US5950072A (en) * 1997-07-25 1999-09-07 Stmicroelectronics, Inc. Low-profile removable ball-grid-array integrated circuit package
KR100266637B1 (ko) * 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
US6051890A (en) * 1997-12-24 2000-04-18 Intel Corporation Interleaving a bondwire between two bondwires coupled to a same terminal
US6020633A (en) * 1998-03-24 2000-02-01 Xilinx, Inc. Integrated circuit packaged for receiving another integrated circuit
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318293B1 (ko) * 1999-11-02 2001-12-24 김 무 플립칩 반도체패키지 및 그 제조방법
KR100639700B1 (ko) * 2000-02-14 2006-10-31 삼성전자주식회사 칩 스케일 적층 칩 패키지
KR100375168B1 (ko) * 2000-11-02 2003-03-08 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
KR100626618B1 (ko) * 2004-12-10 2006-09-25 삼성전자주식회사 반도체 칩 적층 패키지 및 제조 방법

Also Published As

Publication number Publication date
DE19845316C2 (de) 2002-01-24
JP3063032B2 (ja) 2000-07-12
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KR100266693B1 (ko) 2000-09-15
JPH11354669A (ja) 1999-12-24

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