CN101809739B - 具有后应用的衬垫延长部分的重构晶片堆封装 - Google Patents

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Abstract

本发明提供一种堆叠的微电子单元，其可以包括多个竖直堆叠的微电子元件(12，12A)，每个微电子元件均具有前表面(117)，暴露在前表面处的触点(22)，后表面(118)以及在前、后表面之间延伸的边缘(18，20)。与触点相连接的线迹(24)可以沿前表面朝向微电子元件的边缘延伸，至少一个堆叠的微电子元件的后表面与微电子单元的顶面(90)相邻。多个导体(66)可以沿微电子元件的边缘，从线迹(24)至顶面(90)延伸。导体可以导电地与单元触点(76)相连接，以使得单元触点覆盖与顶面相邻的至少一个微电子元件(12A)的后表面(118)。

Description

具有后应用的衬垫延长部分的重构晶片堆封装
相关申请的交叉引用
本申请要求了2007年7月27日提交的序列号为60/962,200的美国临时申请的利益，在此以引用的方式加入其公开的内容。
技术领域
本申请的主题涉及包括堆叠的微电子元件的微电子封装，或组件，并且涉及其制作方法，例如，通过对多个成阵列布置的微电子元件同时应用的处理。
背景技术
微电子元件，例如半导体芯片，为具有触点的扁平体，该触点布置于与元件本身的内部电路相连接的前表面上。微电子元件典型地与基底封装在一起，以形成具有终端的微电子封装，或具有终端的组件，该终端电连接至元件的触点。封装或组件可以连接至测试器材，以确定封装的设备是否符合所需的性能标准。一旦经过测试，封装可以连接至更大的电路，例如，像计算机或移动电话的电子产品中的电路。
微电子封装或组件还包括晶片等级的封装，其提供用于微电子元件的封装，该微电子元件在芯片仍处于晶片形式时制作。晶片经受许多附加处理步骤，以形成封装结构，并且晶片切割成小块，以释放单独的芯片。晶片等级的处理可以提供节省成本的优势。而且，封装覆盖区可以是同一芯片尺寸，使得非常有效地利用印刷电路板(PCB)上的区域，芯片将最终固定于该印刷电路板上的区域。这些特征的结果就是，以这种方式封装的芯片通常称之为晶片等级的芯片级别封装(WLCSP)。
为了节省间距，某些传统设计在封装或组件中堆叠多个微电子芯片或元件。这使得封装占据了基底上的表面积，该区域小于加在一起的所有堆叠的芯片的总表面积。对该技术的研发努力集中在生产晶片等级的组件，该组件可靠，或薄，或可检测，或其制作经济，或具有这些特性的组合。
发明内容
根据本发明的一个方面，提供一种用于制作堆叠的微电子组件的方法。该方法可以包括提供多个子组件，每个均是重构晶片或重构晶片的一部分。每个重构晶片或晶片部分均具有前侧与远离前侧的后侧，并且可以包括多个分隔开的微电子元件，每个微电子元件均具有暴露在前侧处的前端面，暴露在前侧处的触点，与后侧相邻的后端面，以及在前、后端面之间延伸的边缘。每个重构晶片可以进一步包括在微电子元件后端面上面，并且在相邻的微电子元件的边缘之间延伸的填充层。
多个线迹可以被形成于每个子组件的前侧处。线迹可以从触点延伸，以超过微电子元件的边缘。例如，通过从后侧应用的处理可以减少微电子元件中的第一个的厚度，以减少其中微电子元件的厚度。其后，子组件中的第二个可以与第一子组件相连接，以使得第二子组件的前侧与第一子组件的后侧相对，以使得第二子组件的微电子元件的前端面可以与第一子组件的微电子元件的后端面相面对。引线可以被形成于从第二子组件的后侧向下延伸的至少一个开口中，引线连接至第一与第二子组件的微电子元件的线迹。
根据本发明的这个方面，在形成引线之前，可以将一个或多个附加的子组件与第一和第二子组件相连接，以使得在每个这种附加的子组件中的微电子元件的前端面朝向每个位于附加的子组件下面的子组件中的微电子元件的后端面。
根据本发明的另一方面，提供一种用于制作堆叠的微电子组件的方法。根据这个方面，可以提供多个子组件，每个均为重构晶片或重构晶片的一部分。每个这种重构晶片或晶片部分均具有前侧与远离前侧的后侧，以及多个分隔开的微电子元件，该微电子元件具有暴露在前侧处的前端面，暴露在前侧处的触点，与后侧相邻的后端面，以及在前、后端面之间延伸的边缘。每个这种重构晶片可以进一步包括多个从触点延伸、以超过微电子元件的边缘的线迹，以及在微电子元件的后端面上面、并且在相邻的微电子元件的边缘之间延伸的填充层。
可以通过应用于后侧的处理减少子组件中的第一个的厚度，以使得减少其中微电子元件的厚度。子组件中的第二个可以与第一子组件相连接，以使得第二子组件的前侧与第一子组件的后侧相面对，第二子组件的微电子元件的前端面在第一子组件的微电子元件的后端面上面，并且朝向第一子组件的微电子元件的后端面。
引线可以随后被形成于从第二子组件的后侧向下延伸的至少一个开口中，该引线导电地连接至第一与第二子组件的微电子元件的线迹。
根据本发明的另一方面，提供一种用于制作堆叠的微电子单元的方法。根据这种方法，可以将多个微电子元件堆叠，并且连接在一起，每个微电子元件均具有前端面，远离前端面的后端面，暴露在前端面处的触点，在前、后端面之间延伸的边缘以及连接至触点的线迹，该沿前端面延伸的线迹朝向边缘。可以堆叠微电子元件，以使得至少一些微电子元件的前端面在其他微电子元件的后端面上面，并且面对其他微电子元件的后端面。可以形成多个导体，其沿微电子元件的边缘从线迹延伸至单元触点，该单元触点在该至少一些微电子元件的微电子元件的后端面上面，并且相邻于堆叠的微电子单元中的该至少一些微电子元件的微电子元件的后端面。
根据本发明的一个方面，单元触点可以在堆叠的微电子单元中的最高的微电子元件的微电子元件的后端面上面。
根据本发明的一个方面提供堆叠的微电子单元，堆叠的单元具有顶面，暴露在顶面处的单元触点以及远离顶面的底面。根据本发明的这方面，堆叠的单元可以包括多个竖直地堆叠的微电子元件，每个微电子元件均具有前表面，暴露在前表面处的触点，后表面以及在前、后表面之间延伸的边缘。与触点相连接的线迹可以朝向微电子元件的边缘沿前表面延伸，具有与微电子单元的顶面相邻的至少一个堆叠的微电子元件的后表面。多个导体可以沿微电子元件的边缘，从线迹向顶面延伸。导体可以导电地与单元触点相连接，以使得单元触点在与堆叠的微电子单元的顶面相邻的至少一个微电子元件的后表面上面。
根据本发明的多个方面之一，一些单元触点可以被暴露在堆叠的微电子单元的底面处。一个或多个单元触点可以被连接至至少一个微电子元件的前表面上的触点，这种前表面与底面相邻。
根据本发明的一个方面，提供一种堆叠的微电子单元，其可以包括第一与第二竖直地堆叠的微电子元件。每个堆叠的微电子元件可以具有限定出横向的前表面，至少一个远离前表面延伸的边缘，暴露在前表面处的触点，以及从触点朝向边缘沿横向延伸的线迹，其中，第二微电子元件的前表面至少部分地在第一微电子元件的前表面上面，并且第二微电子元件具有至少一个从第一微电子元件的相邻边缘沿横向位移的边缘。介电层可以在微电子元件的横向位移的边缘上面，介电层限定出堆叠的单元的边缘。引线可以在微电子元件的前端面处被连接至线迹，引线沿微电子元件的边缘延伸至单元触点。
根据本发明的更特定的方面，可以提供一种堆叠的微电子单元，其中，横向位移的边缘为第一边缘，并且微电子元件的边缘包括第二边缘，该第二边缘沿横向于第一方向的第二方向延伸，第一边缘沿该第一方向延伸。第一与第二微电子元件的每一个均可以具有至少一个第二边缘，其从第一与第二微电子元件中的另一个的相邻的第二边缘位移。介电层可以在微电子元件的第二边缘上面，第二引线可以在介电层上面，并且沿微电子元件的第二边缘延伸至单元触点。
根据本发明的一个方面，提供一种堆叠的微电子单元。在这种微电子单元中，可以提供第一与第二竖直地堆叠的微电子元件，其中，第一水平处的第一微电子元件的至少一个第一边缘延伸超过在第一水平上面的第二水平处的第二微电子元件的对应的第一边缘。介电层可以在第一与第二微电子元件的第一边缘上面，介电层限定出堆叠的单元的第一边缘。
根据本发明的特定方面，导电通孔可以穿过介电层延伸，通孔在微电子元件的前端面处被连接至线迹。
根据本发明的另一方面，提供了一种堆叠的微电子单元，其中，竖直地堆叠第一与第二微电子元件，以使得第一微电子元件的前端面在第二微电子元件的前端面或后端面中的至少之一上面。第一与第二微电子元件的前端面的宽度或长度至少之一可以不同。介电层可以在第一与第二微电子元件的第一边缘上面。引线可以在微电子元件的前端面处被连接至线迹。引线可以在介电层上面，并且引线可以沿堆叠的单元的第一边缘延伸。
附图说明
图1A为示例了晶片或晶片的一部分的平面图，该晶片或晶片的一部分包括多个固定在周边的微电子元件，根据本发明的实施例制作堆叠的微电子单元的方法中的步骤。
图1B为穿过图1A的线1B-1B的晶片或晶片的一部分的截面图。
图2A，2B，3，4，5，6，7以及8A为示例根据本发明的实施例制作堆叠的微电子单元的方法中的步骤的截面图。
图8B为根据对应于图8A的截面图的制作步骤的堆叠的组件的不完整的局部平面图。
图9与10A为示例了紧跟着图8A-B中示例的步骤的步骤的截面图，根据本发明的实施例制作堆叠的微电子单元的方法。
图10B为示例了根据图10A示例的实施例的变型的堆叠的微电子单元的截面图。
图10C为根据本发明的实施例的方法的步骤中的堆叠的组件的截面图。
图10D为对应于图10C的截面图的不完整的局部平面图，图10C中的截面图穿过图10D的线10C-10C。
图11为堆叠的微电子单元的截面图，并且其外部与根据本发明的实施例的其他元件相互连接。
图12为根据图2A至10A中示出的本发明的实施例的变型的方法的步骤中的堆叠的组件的不完整的局部平面图。
图13包含示例了根据本发明的实施例制作堆叠的微电子单元的方法中的一系列连续步骤(A)至(D)的截面图。
图14为示例了根据本发明的实施例制作堆叠的微电子单元的方法中紧跟图13的步骤(D)的步骤中的堆叠的组件的截面图。
图15为示例了根据本发明的实施例制作堆叠的微电子单元的方法中紧跟图14所示的步骤的步骤中的堆叠的组件的截面图。
图16为示例了包含在根据图13至15中示例的本发明的实施例的变型的堆叠的组件中的微电子元件的截面图。
图17为示例了用于制作成根据本发明的一个或多个实施例的堆叠的微电子单元的重构晶片的不完整的局部平面图。
具体实施方式
图1A-C示例了微电子元件的阵列，或阵列的一部分，例如可以设置在半导体晶片上。图1A为晶片10或晶片的一部分的顶视图，并且包括多个微电子元件12，12’(12撇)，12”(12双撇)，每个微电子元件均示出为矩形。如图1A中所示的，每个微电子元件并排定位，并且彼此相邻。晶片可以为圆形晶片形状。下文中，为了便于标示，晶片10或晶片部分标示为“晶片”。晶片10可以包括许多行沿X轴线与Y轴线对齐的微电子元件12。晶片10可以包括任何数量的微电子元件，包括所需的那么少或那么多的行。微电子元件使用半导体制作技术彼此整体形成。晶片的每个微电子元件典型地是相同的类型。微电子元件可以具有记忆功能，逻辑或处理器功能或逻辑与处理器功能的组合，以及其他可能的类型。在具体的示例中，每个微电子元件均包括闪存。例如，每个微电子元件可以是专用闪存芯片。
图1A中的晶片10具有顶边缘15，右边缘13，左边缘11以及底边缘17。图1C为沿线1B(图1A)的晶片10的侧视图，示出了晶片10的左边缘11与右边缘13。图1C还示出了晶片10的每个微电子元件还具有前端面14与相反朝向的后端面16。在图1C中值得注意的是，晶片10的前端面14被翻转，以使得其朝向图中的下方。
在图1A中，三个微电子元件12，12”与12’分别出现在晶片10的中间行中。参考图1A的微电子元件12，每个微电子元件均具有第一边缘18，第二边缘20，第三边缘19以及第四边缘21。当微电子元件12为晶片10的阵列的一部分时，一个微电子元件12的第一边缘18邻接(或被连接至)第二及相邻的微电子元件12的第二边缘20。相似地，一个微电子元件12的第三边缘19(图1A)被连接至相邻的微电子元件的第四边缘21。因此，定位在晶片部分10的中间行中的微电子元件12”在所有四个边缘处与相邻的微电子元件毗连，如图1A中所示的。当微电子元件12被完全从晶片10分开时(例如，从晶片单独出来)，可以看出，第一边缘18，第二边缘20，第三边缘19以及第四边缘21的每一个均从微电子元件12的前端面14(图1C)延伸至后端面16(图1C)。
相邻的微电子元件彼此接触的晶片10的部分形成锯齿线或带23与25，在锯齿线或带处，可以在不损伤单独的微电子元件的情况下切割晶片。例如，如图1B中所示的，微电子元件12’的第二边缘20’与微电子元件12”的第一边缘18’邻接，并且形成锯齿线23。相似地，穿过晶片10，锯齿线23(图1A与1C中所示)位于微电子元件12彼此邻接的位置处。
参考图1B的微电子元件12”，每个微电子元件均包括多个暴露在微电子元件12的各个前端面14处的触点22”。触点22可以例如是微电子元件的结合衬垫或接线片，如最初形成于晶片制作设备中。未切割的晶片10的每个微电子元件具有器件区域26(虚线27中的区域)，在该区域中，布置有源半导体器件与典型地无源器件。每个微电子元件还包括非器件区域，其布置得超出了没有设置有源半导体器件或无源器件的器件区域26的边缘。注意，器件区域26的有界区域由图1C中的实线示出。
在一个堆叠的组件制作实施例中，包括多个堆叠的微电子元件的组件通过同时一同地处理多个微电子元件而制作。而且，可以同时对布置成阵列形式的微电子元件进行处理，相似于包含这种微电子元件的初始晶片的处理。图2A-10A示例了形成根据第一制作实施例的堆叠的微电子元件的封装或组件的方法中的阶段。在该实施例中，最初，晶片10首先被分开成单独的微电子元件，并且以阵列形式将选择的单独的微电子元件中的一些连接至承载层，用以进一步的处理。在该实施例中，选择的微电子元件的阵列可以被视为“重构晶片”，其随后可用于根据晶片等级处理技术的处理。
图2示例了制作的步骤，其中通过沿切割线23和25切割，例如，锯或划晶片10，将初始晶片10分开成单独的微电子元件12(图1A)。
图2A示例了制作的阶段，其中通过沿切割线23和沿切割线25切割，例如，锯或划晶片10，将晶片10分开成单独的微电子元件12(图1A)。从在该阶段中获得的单独微电子元件中(图2B)选择的微电子元件12，即，已知的良好芯片，在它们的前端面处被连接至粘合承载部160(图3)或其他具有粘合界面(未示出)的承载部。图2B表示对已知的良好芯片12a与不合格芯片12b的判定，不合格芯片从进一步的处理中移除。
可以使用拾放工具，例如，将每个微电子元件12放置在承载部160的合适的位置处，以形成微电子元件层，该微电子元件层构成如图3中的截面图中所示的第一重构晶片110。如此处所示的，重构晶片110包括单独的微电子元件12，其从在图2的切割(锯)步骤中获得的微电子元件12中选择。单独的微电子元件12指已知的良好芯片，并且使用粘合剂162将单独的微电子元件12连接至承载部160，具有每个芯片的前端面以及其上朝向承载部160的触点22。拾放工具可以被用于将每个微电子元件12放置在承载部160上的合适的位置处，以形成重构晶片结构90。
处理重构晶片而不是初始晶片10的优势在于，构成每个重构晶片的微电子元件可以被单独地选择。当初始晶片的一些微电子元件为已知的或疑似的勉强合格的或不合格的质量时，它们不需要被处理成重构晶片。更合适地，那些微电子元件可以被留在重构晶片之外，以使得重构晶片包含更高质量的微电子元件。进入重构晶片的微电子元件的选择可以基于各种质量标准或基于例如初始晶片10中的微电子元件的视觉的、机械的或电的检测或位置的结果的期望的质量。在特定的实施例中，可以实际上在将每个放置入重构晶片上的位置中之前电测试微电子元件。是否基于视觉的，机械的或电的标准或其他标准来选择微电子元件，选择为包含在重构晶片中的微电子元件可以称为“已知的良好”微电子元件或“已知的良好芯片”。
在将微电子元件12连接至承载部160后，形成填充层116(图4)，其填充介于相邻微电子元件之间的重构晶片110的空间114。填充层还可以覆盖微电子元件112的后端面118。填充层可以包括各种材料。填充层可以包括用于提供微电子元件和可与之相连接的导体之间隔离的介电材料，例如以下描述的。例如，填充层可以包括一个或更多例如氧化物，氮化物的无机介电材料，其可以包括二氧化硅，氮化硅或其他例如SiCOH的介电硅化合物及其他，或者可以包括有机介电体，其中为各种例如环氧树脂，聚酰亚胺，热塑性塑料，热固性塑料及其他的聚合物。填充层可以是封装物，该封装物例如通常用于形成在包覆成型封装芯片的后端面和边缘上面的包覆成型。
随后可以移除承载部160，以暴露微电子元件的前端面117以及包括微电子元件12’与12”的各自触点22’与22”的触点22。此后，形成线迹24，其从触点22中的每个向外延伸，超过至少一些微电子元件的边缘18’，20’，18”与20”(图5)，和可选择地超过单独的微电子元件12的边缘19与21(图1A)。相邻的微电子元件12’与12”的线迹24’与24”可以在介于相邻的微电子元件的边缘20’与18”之间的位置处相会。线迹24’，24”(图5)可以实际上形成在触点22’与触点22”之间延伸的单个线迹。然而，不需要线迹实际地彼此接触。
合成的重构晶片130(图5)包括具有微电子元件12’，12”的重构晶片110，其具有包覆成型或覆盖后端面118和空间114的其它填充层116。线迹24，24’，24”以及24”’从触点22(包括触点22’，22”，等)沿微电子元件的前端面117延伸。微电子元件12的前端面117与重构晶片的前侧132相邻。微电子元件的后端面118远离前侧312布置，并且与重构晶片130的后侧134相邻。
根据前述的处理，在进行如下所述的进一步的处理，以形成堆叠的微电子单元之前可以准备多个重构晶片130。在这种进一步的处理中，每个重构晶片130可以被称为“子组件”，因为这种子组件可以被单独地制作，并且随后被组装与处理，以形成堆叠的微电子单元，如下所述。图6示例了制作的步骤，其中第一子组件130的前侧132与例如，底部介电基底的封装层140相连接，其可以包括有机或无机材料或其组合。粘合层162可以用于将子组件130与封装层140相连接。
随后，第一子组件130(图7)以及其中的微电子元件12的厚度可以通过从其后侧134磨削，研磨或抛光这种子组件，以便减少其中每个微电子元件12的厚度。使用粘合层162A，相似于第一子组件的第二子组件130A可以被结合至第一组件，以使得第二子组件的前侧132面对第一子组件的后侧134，如图7所示。第二子组件的微电子元件12A与相对应的第一子组件的微电子元件12相对准地堆叠，以使得第二子组件的微电子元件12A的至少一部分直接在第一子组件的微电子元件12的后端面118上面。在如图8A-B中示例的一个实施例中，第二子组件130A的微电子元件12A的边缘沿竖直方向60(横向于微电子元件12的前端面117的方向)，与第一子组件130的微电子元件12的对应的边缘18相对齐。此外，第二子组件130A的微电子组件12A的边缘20可以沿竖直方向60与第一子组件的微电子元件12的对应的边缘20相对齐。以相似的方式，第二子组件130A的微电子元件12A的边缘19与21(图1)可以沿竖直方向与第一子组件130的对应的微电子元件12的各自的边缘19与21相对齐。
随后，例如通过磨削，研磨或抛光而减少第二子组件的厚度，其微电子元件12A具有减少的厚度，如图8A中示例的。因此，可以去除直接在每个微电子元件12A上面的填充层116的介电材料，以使得填充层仅保留在第二子组件的相邻的微电子元件12A的相面对的边缘18与20之间以及相面对的边缘19与21之间，如在图8B的不完整的局部平面图中最佳示出的。还如在图8B中描绘的，第二子组件的微电子元件12A的边缘和在下面的第一子组件的微电子元件12的边缘相对齐，以便限定出堆叠的组件30的道123与125，该堆叠的组件30具有布置在道中的填充层116。还如图8B中示出的，线迹22向外延伸，超过每个芯片的边缘18，19，20，21，进入微电子元件之间的道123，125。
随后，多个通道46被切割为与道相对齐的堆叠的组件30，如图9中示例的。可以使用在图中未示出的机械切割工具来形成通道46。这种机械切割工具的示例可以在美国专利号6,646,289与6,972,480中找到，在此以引用的方式加入其公开的内容。可替换地，激光钻孔技术可以用于形成通道。通道46可以在一些位置被形成于堆叠的组件30中，该位置在堆叠的组件30中的微电子元件12，12A的第一边缘18和相邻的堆叠的组件中的其他微电子元件12，12A的第二边缘20之间。通道还可以形成于一些位置处，该位置在微电子元件的第三边缘19(图8B)和与之相邻的微电子元件12，12A的第四边缘21(图8B)之间。通道46在相邻于各个子组件130，130A的微电子元件12，12A的边缘的道内向外延伸。
如图9所示，可以形成通道46，以使得它们不完全穿过堆叠的组件30延伸。例如，如图9所示，第一子组件130的微电子元件12保持彼此连接，因为通道46不穿过第一子组件130下面的承载层140延伸。然而，通道46延伸足够远，以便接触第一子组件130的线迹24。相似地，通道46穿过连接第一与第二子组件130，130A的粘合层162A延伸。可选择地，通道可以穿过下粘合层162延伸，该粘合层将第一子组件连接至承载层140。尽管示例的通道46具有斜壁48，50，可选择地，壁可以是直的，也就是说，彼此平行，并且沿对于由微电子元件12的前端面117限定出的平面的法线方向定向。
一旦在堆叠的组件30中产生通道46，则引线66(图9)可以形成于通道46的壁48，50上。引线66可以通过任意合适的金属沉积技术形成，例如，包括溅射镀层或非电解镀层，光刻法与电镀法或其任意组合的处理。三维光刻法处理可以用于限定引线的位置，例如在共同拥有的美国专利号5,716,759中公开的，在此以引用的方式加入其公开的内容。引线66沿通道46的壁延伸，并且与各个子组件130，130A的微电子元件12，12A的线迹24电接触。
在图9中示例的实施例中，引线66延伸超过通道46的壁48，50，以使得引线在微电子元件12A的后表面118上面。引线66可以包括远离通道46的端部75或衬垫，在其上可以布置焊料块74。每个引线66可以与微电子元件12的线迹24和微电子元件12A的线迹24A两者电连接，作为这些线迹24，24A对齐，并且暴露在例如通道46的壁48的给定的壁处的结果。
可替换地，每个引线66可以与暴露在例如壁48的通道壁处的线迹24，24A中的仅一个电连接。这种结果可以通过将线迹24，24A定位到不同的平面中而获得，其发生在相对于特定部分进入和脱离该片的不同位置处，在图9中示例的。例如，如在图9中示例的，在其中发现线迹24的平面可以从在其中发现线迹24A的平面偏移，以使得当三维观测时，线迹24更加靠近读者。引线66，其与线迹24相对齐，并且与线迹24相连接，还可以从线迹24A偏移，并且不与线迹24A相接触。在这种实施例中，每个线迹24，24A均会被连接至不同的引线66，其会沿壁48或50延伸，并且延伸至微电子元件12A的后表面118上面的位置。
如图10A中示出的，在通道46与包括引线66的各种导电元件形成在堆叠的组件30中之后，单独的封装80可以通过从堆叠的组件分离承载层140，并且切割或折断留在介于堆叠的组件的相邻的微电子元件之间的任何材料而从堆叠的组件30分开。以这种方式，多个堆叠的单独的微电子单元80导致，每个堆叠的单独单元80包含多个相互堆叠的微电子元件。可替换地，承载层140可以保留在合适的位置，并且承载层随后与通道46相对齐的分开。在这种情况中，承载层的一部分将被包括在每个合成的单独的堆叠单元80中。
如图10A中进一步示出的，引线的端部75，具有可选择地布置于其上的块74，该端部作为每个微电子单元80的顶面90处的单元触点76起作用。在每个堆叠的微电子单元80中，至少一个或多个微电子元件12，12A均具有背对堆叠的单元的顶面90的前端面117与触点22。
图10B为示例了具有四个微电子元件412，412A，412B与412C堆叠其中的单独的堆叠的微电子单元490的一部分的不完整的截面图，微电子元件通过粘合层162，162A和162B连接在一起。各大或更小数量的竖直堆叠的微电子元件可以被包括在封装中。一些微电子元件的前端面可以朝向微电子单元490中的其他微电子元件的后端面。例如，在图10B中，微电子元件412A的前端面417朝向微电子元件412的后端面418。封装能够通过作为在单元顶面490上面的顶部单元触点起作用的引线的端部475外部地与其他元件相互连接。顶部单元触点475与微电子元件412C的后端面418相邻。因此，微电子元件412，412A的前端面背对堆叠的单元的顶面490。
此外，封装能够通过暴露于微电子单元的底面492处的底部单元触点476外部地相互连接。每个底部单元触点476可以导电地连接至一个微电子元件的仅一个线迹424，并且没有至微电子单元中的其他微电子元件上的线迹的连接。可替换地，每个底部单元触点476可以导电地连接至两个，三个或更多线迹424，424A，424B，424C，其在图10B中示例的部分中的平面中排列在一起。
在以上描述的通过重构晶片的形成与连接而形成堆叠的封装的处理的变型中(图10C)，不同尺寸的微电子元件在堆叠的组件830中被连接在一起。图10C示例了在形成通道46(图9)的处理之前的制作阶段。图10D为与之对应的不完整的局部平面图，朝向微电子元件812A与微电子元件812的前端面，该微电子元件812位于微电子元件812A下面，并且沿组件的竖直方向840与微电子元件812A相对齐。如图10C-10D中示例的，组成堆叠的组件的上子组件832A的微电子元件812A中的一些可以具有比其中的下子组件832的微电子元件812更大或更小的尺寸。因此，在图10D中所示的示例中，上微电子元件812A的前端面817A的长度834’与宽度836’可以小于下微电子元件812的前端面817的长度834与宽度836，该上微电子元件812A在该下微电子元件812上面。在另一示例中，堆叠的组件的竖直对齐的微电子元件812’与812A’的前端面817’，817A’的长度与宽度相同，但这些尺寸不同于，即，小于堆叠的组件830中的其他微电子元件的尺寸。
此处描述的技术的多功能性由图10C-10D中所示的结构示例。尤其，从微电子元件812上的触点822向外延伸的线迹824可以具有与线迹824A不同的长度，线迹824A从微电子元件812A上的触点822A向外延伸，因为形成包覆成型层116(图4)的处理留下表面，在该表面上，不同长度的线迹可以通过连续的处理(图5)而形成。很多变型可以由此形成，例如，上层的微电子元件具有比下层的微电子元件更大的尺寸。在又一示例中，更小尺寸的芯片可以被竖直地夹在更大尺寸的芯片之间，或更大尺寸的芯片可以被竖直地夹在更小尺寸的芯片之间。
单个堆叠的组件80，单元或封装(图11)可以使用焊料块74，在封装80的前端面220处导电地连接至互连元件210，例如，介电元件，基底，电路板或其他其中具有终端84，86以及导线的元件。一个或更多附加微电子元件230可以被连接至封装80的后端面222，并且通过连接线82电互连至互连元件的终端84。这种微电子元件230可以包括一个或更多补充堆叠的封装80的功能的附加微电子元件，例如，微控制器，或可以包括一个或更多冗余元件，万一这种微电子元件出现问题时，则用于替代组件中的一个或更多微电子元件112，112A，112B，或112C等。在特定的实施例中，单独的堆叠的组件或单元80可以被结合入其他组件中的微处理器，以及RF单元。一个或更多堆叠的单元80可以结合特定类型的微电子元件，例如闪存或动态随机存取存储器(DRAM)单元，并且被结合入包括存储器模块，存储卡等的各种单元中。其他用于将堆叠的单元80安装和互连至互连元件的典型布置在2007年4月13日提交的共同拥有的美国专利申请号11/787,209中示出与描述，在此以引用的方式加入其公开内容。例如，堆叠的单元80可以被安装成前端面向下朝向互连元件或向上远离互连元件。此外，一个或更多附加的微电子元件可以如图11中所示的朝上安装或朝下安装，以使得接触球轴承面为安装至堆叠的单元80的倒装芯片。各种组合与结构都是可能的，例如在加入的美国专利申请号11/787,209中示例的。
图12为示出以上实施例的变型的不完整的局部平面图，其中，在形成堆叠的组件30(图8)之后，省略了形成通道的步骤，该通道暴露出堆叠的微电子元件12，12A两者的全部线迹24，24A。替代地，一系列单独的开口228形成于各个微电子元件的边缘之间，与道218，220相对齐。不像形成于上述实施例中的通道46(图9)，每个开口228暴露出不多于各自微电子元件的单个线迹224。如图12所示，连接至两个相邻的微电子元件212的触点的线迹224暴露于介于两个相邻的微电子元件之间的开口228中的一个内。在图12所示的堆叠的组件30中，多个连接至相同的子组件的微电子元件的线迹224可以暴露在单个开口228内。可替换地或除此之外地，多个连接至堆叠的组件的各个子组件130，130A的线迹224(图7)可以暴露在单个开口228内。然而，可以形成开口228，以使得不多于每个单独的微电子元件的一个线迹暴露在每个开口228内。
为了形成连接至单个线迹224的引线与外部单元触点，堆叠的组件中的所有开口228可以被同时填充导体，以形成连接至每个微电子元件的单个线迹的导电通孔。例如，开口可以填充有金属，通过沉积原始金属，如通过溅射沉积或化学沉积，并且随后电镀该合成结构而形成导电通孔。通过电镀步骤沉积的某些金属可以形成在微电子元件的后端面上面的层。这种金属层可以从微电子元件的后端面移除，留下暴露在每个开口228中的单独的导电通孔的表面。可替换地，在微电子元件212的后端面上面的金属层可以通过光刻法模制入从通孔延伸到在微电子元件212的后端面上面的位置上的单独的引线内，相似于在图9中的微电子元件12A的后端面118上面的引线66。导电块，例如，焊料块为球形，可以随后形成于引线的端部处，如以上参照图9示出与描述的。
在特定实施例中，金属复合材料可以通过模板或通过丝网印刷被沉积，以填充堆叠的组件中的开口228，并且形成在后端面上面的引线。随后，堆叠的组件可以被加热，以硬化金属复合材料。开口可以同时通过与形成引线的处理相同的沉积处理而被填充，或者开口可以在不同的时间或以与形成引线的处理不同的处理而被填充。金属复合材料可以包括，例如，金属填充糊，例如环氧树脂焊料复合材料，银填充糊，或其他具有介电体的可流动复合材料，例如，加有金属颗粒的聚合物成分。形成引线的处理可以是附加的；引线可以通过将金属复合材料通过筛或模板印刷到堆叠的组件上而被形成。
图13至16示例了制作包含多个根据上述实施例(图2A至10A)的变型的微电子元件的堆叠的组件的方法。图13包含一系列示例了制作方法中的连续阶段的截面图(A)至(D)。在图13的阶段(A)中，例如以上所示和描述的重构晶片130(图5)与粘合层162一起结合至承载部160，以形成与图6中所示的结构相似的结构。重构晶片与微电子元件312的前端面317，其上的触点22，以及相邻于承载部160、从那里延伸的线迹24相结合。线迹可以是这样的，即超过仅一个或仅一些边缘，例如每个微电子元件的边缘20而延伸。
随后，如阶段(B)中示例的，变薄重构晶片，以通过减少每个微电子元件312与介电层116的厚度而制造重构晶片，可以通过从微电子元件312的后端面318研磨，磨削或抛光重构晶片130而减少微电子元件312与介电层116的厚度。
在将重构晶片310变薄至所需的厚度之后，第二重构晶片130A随后被结合至第一重构晶片310，微电子元件312A的前端面317朝向第一重构晶片310的微电子元件312的后端面318(步骤(C))。第二重构晶片310A通过这样的方式被结合至第一重构晶片，即第二重构晶片130A的微电子元件312A的边缘340A出现在沿横向360、从第一重构晶片310的边缘340偏移的位置350A处。因此，当将第二重构晶片的微电子元件312A称为上面微电子元件，并且将第一重构晶片310的微电子元件312称为下面微电子元件时，每个上面微电子元件312A具有叠盖与之结合的下面微电子元件312的区域的区域。每个上面微电子元件312A具有边缘340A，该边缘沿横向360、从下面微电子元件312的边缘340移动。在竖直地相邻的重叠微电子元件的边缘之间的横向偏移距离可以在从例如几微米至几十微米或更多的范围中。
继续参照图13，阶段(D)示出了在以例如上述方式(图13，步骤(B))变薄第二重构晶片130A之后，以形成重构晶片310A的结构。重复根据图13的阶段(C)与(D)所示的子处理，用于形成包含微电子元件312B的第三重构晶片310B与包含微电子元件312C的第四重构晶片310C，以形成图4中所示的堆叠的组件330。如图15中示例的，在相邻的元件之间切割凹口346，以暴露布置在每个重构晶片310，310A，310B与310C中的微电子元件的前端面上的线迹的边缘。
以这种方式形成堆叠的组件的优势在于可以提高形成引线366的工艺公差。堆叠的组件中的每个重叠的微电子元件相对于其覆盖的微电子元件的横向位移允许形成于其中的每个凹口346的侧壁的倾斜。增加的横向位移允许每个凹口346的侧壁更加深度地倾斜，即，以偏离竖直方向更大的角度。此处限定“竖直方向”为对于由微电子元件的接触球轴承面限定的平面的法线角，例如，该微电子元件为元件312。尽管壁的更大的倾斜，即使在这种线迹的长度受到限制时，例如通过切割或激光钻孔而实现的切凹口操作暴露出线迹的边缘。
图16为示例了上述实施例(图15)的变型中的堆叠的组件的一个重构晶片310的微电子元件312的平面图。当微电子元件312具有相邻于图16中示例的边缘340与342的接触垫时，可以设置包括附加线迹326的重分布层，其在边缘342处的衬垫之间延伸，并且向外延伸超过微电子元件312的第三边缘344。当形成堆叠的组件330时(图14)，每个连续地堆叠的重构晶片310，310A，310B与310C的重叠的微电子元件的边缘344还可以沿方向362从下面微电子元件的边缘344偏移。以这种方式，引线可以被形成于通道中，该通道沿重叠的微电子元件的第三边缘344暴露出线迹328，并且还可以提高用于形成这种引线工艺公差。
在上述实施例的特定变型中，当形成向外延伸的线迹524时，对齐部件560，562(图17)可以在制作阶段中被形成于重构晶片的每个微电子元件的前端面517上。对齐部件可以由金属同时与线迹524通过与形成线迹相同的处理而形成，这种处理参照图5的示例和以上描述。可替换地，对齐部件可以通过不同于形成线迹的处理而形成。以另一方式表述，可以使用与用于形成线迹的处理步骤相同的所有处理步骤来形成对齐部件或者通过完成至少一个不同于用于形成重新分布的线迹的处理步骤的处理步骤来形成对齐部件。
当对齐部件通过不同处理而形成时，它们可以包括不包括在线迹524中的材料。同样地，线迹524可以包括材料，例如，不包括在对齐部件中的金属。可选择地，可以形成对齐部件，其包括光源波长的特定反射的材料，例如，该光源为用于照亮对齐部件的红外光源。
对齐部件可以包括两种或更多类型的部件，例如，封闭的部件560与开放的部件562，以允许区分每个微电子元件512的边缘，并且便于二维的每个微电子子组件的对齐。对齐部件560，562可以与每个下面微电子元件512的区域对齐，以使得对齐部件不延伸超过每个微电子元件512的边缘。可替换地，一些或全部对齐部件，例如，部件560’可以仅局部地与微电子元件512的区域相对齐，以使得对齐部件延伸超过微电子元件512的边缘。在另一变型中，如参照微电子元件512’所示的，对齐部件560”与562”布置在超过微电子元件512’的边缘518’，519’的位置处。这种对齐部件560”，562”可以与随后形成的通道46(图9)将占用的区域全部或部分地对齐。以这种方式，可以设置对齐部件，同时允许在微电子元件中实现紧凑的布局。
当以例如以上所示和描述(图7)的处理向其上装配下一子组件130A时，第一微电子子组件130的前端面517处的对齐部件560，562可以由布置在子组件130的微电子元件12的后端面上的工具照亮与检测。可替换地或除此之外地，第一微电子子组件130的前端面517处的对齐部件560，562以及第二微电子组件130A的相似的对齐部件可以由布置在承载层140(图7)之下以及第一子组件130的微电子元件12的前端面之下的工具照亮与检测。在这种情况中，承载层140(图7)具有光传输性能，该性能允许由穿过承载层140的厚度的光充分照亮。
虽然此处的本发明已经参照特定实施例来描述，但应该理解的是，这些实施例仅仅是本发明的原则与应用的示例。因此应该理解的是，可以对示例性的实施例进行多种修改，并且在不脱离由权利要求限定的本发明的精神与范围的情况下，可以设计其他布置。

Claims (37)

1.一种制作多个堆叠的微电子单元的方法，包括：
a)提供多个子组件，每个子组件均为重构晶片或重构晶片的一部分，并且每个子组件均具有前侧与远离所述前侧的后侧，每个子组件包括多个分隔开的微电子元件，该微电子元件各包括半导体芯片，分隔开的该微电子元件中的每个具有暴露在所述前侧处的前端面，暴露在所述前侧处的触点，与所述后侧相邻的后端面，以及在所述前、后端面之间延伸的第一和第二相反边缘，每个子组件进一步包括在所述微电子元件的所述后端面上面、并且在多个分隔开的该微电子元件之一的第一边缘和多个分隔开的该微电子元件的相邻一个的第二边缘之间延伸的填充层；
b)在每个子组件的所述前侧处形成多个线迹，所述线迹从所述触点延伸，以超过多个分隔开的所述微电子元件中的相邻的那些的所述第一和第二边缘；
c)从所述后侧减少所述子组件中的第一个的厚度，以减少其中的所述微电子元件的厚度；
d)将所述子组件中的第二个与所述第一子组件相连接，以使得所述第二子组件的所述前侧与所述第一子组件的所述后侧相对，并且使得所述第二子组件的微电子元件的所述前端面与所述第一子组件的所述微电子元件的所述后端面相对；
e)在从所述第二子组件的所述后侧向下延伸的至少一个开口中形成引线，所述引线连接至所述第一与第二子组件的所述微电子元件的所述线迹，所述至少一个开口具有倾斜壁，该倾斜壁关于由所述微电子元件的所述前端面限定的平面相对于法线方向成角度；并且
f)将所述连接的微电子组件沿所述微电子元件的边缘分开成堆叠的微电子单元，使得所述微电子单元的边缘表面包括所述至少一个开口的倾斜壁，各微电子单元包括沿所述至少一个倾斜壁的表面延伸的引线。
2.根据权利要求1所述的方法，其中，步骤c)包括变薄所述第一子组件的所述微电子元件，直至其中的每个微电子元件在所述前端面与所述后端面之间达到小于50微米的厚度。
3.根据权利要求2所述的方法，其中，步骤c)包括变薄所述第一子组件的所述微电子元件，直至其中的每个微电子元件达到所述前端面与所述后端面之间15微米或更小的厚度。
4.根据权利要求1所述的方法，其中，至少一个所述微电子元件包括闪存。
5.根据权利要求4所述的方法，其中，每个所述微电子元件均包括闪存。
6.根据权利要求1所述的方法，其中，步骤(e)包括将所述至少一个开口形成为多个开口，该多个开口在平行的路径上延伸并且在沿该第一和第二子组件的、连接的所述微电子元件中的每个的第一和第二边缘中的至少一个在横向方向上分隔开。
7.根据权利要求6所述的方法，其中，至少一些所述引线沿一个所述开口的倾斜壁延伸。
8.根据权利要求6所述的方法，其中，形成在步骤(e)中的该引线中的每个被连接至单个触点。
9.根据权利要求1所述的方法，其中，至少在步骤(c)之前，所述填充层覆盖所述微电子元件的所述后端面。
10.根据权利要求1所述的方法，其中，进一步包括，在步骤(c)之前，将构件连接至所述第一子组件的所述前侧。
11.根据权利要求10所述的方法，其中，所述构件是封装层。
12.根据权利要求1所述的方法，其中，在步骤(b)之前，所述第一子组件的所述微电子元件的所述厚度实质上与晶片的厚度相同，其中的所述微电子元件在它们结合入所述第一子组件之前从所述晶片获得。
13.根据权利要求1所述的方法，进一步包括从所述后侧变薄所述第二子组件，以在形成所述引线之前减少其中所述微电子元件的厚度。
14.根据权利要求13所述的方法，进一步包括将所述子组件中的第三个与第二子组件相连接，以使得所述第三子组件的所述前侧与所述第二子组件的所述后侧相对，其中，步骤(e)包括形成引线，该引线连接至第三子组件的所述微电子元件的所述线迹。
15.根据权利要求14所述的方法，进一步包括从所述第三子组件的所述后侧磨削所述第三子组件，以减少其中的所述微电子元件的厚度，并且将所述子组件中的第四个与所述第三子组件相连接，以使得所述第四子组件的所述前侧与所述第三子组件的所述后侧相对，其中，步骤(e)包括形成引线，该引线连接至所述第四子组件的所述微电子元件的所述线迹。
16.根据权利要求13所述的方法，其中，在变薄所述第二子组件的所述步骤之前，所述第二子组件的所述微电子元件的所述厚度实质上与晶片的厚度相同，其中的所述微电子元件在它们结合入所述第二子组件之前从所述晶片获得。
17.一种制作多个堆叠的微电子单元的方法，包括：
a)提供多个子组件，每个子组件均为重构晶片或重构晶片的一部分，并且每个子组件均具有前侧与远离所述前侧的后侧，每个子组件包括多个分隔开的微电子元件，该微电子元件各包括半导体芯片，分隔开的该微电子元件中的每个具有暴露在所述前侧处的前端面，暴露在所述前侧处的触点，与所述后侧相邻的后端面，以及在所述前、后端面之间延伸的第一和第二相反边缘，每个子组件进一步包括多个线迹，以及在所述微电子元件的所述后端面上面、并且在相邻的微电子元件的所述边缘之间延伸的填充层，该多个线迹中的每个从所述触点延伸，以超过多个分隔开的该微电子元件之一的第一边缘和多个分隔开的该微电子元件的相邻一个的第二边缘；
b)从所述后侧减少所述子组件中的第一个的厚度，以便减少其中的所述微电子元件的厚度；
c)将所述子组件中的第二个与所述第一子组件相连接，以使得所述第二子组件的所述微电子元件的所述前端面在所述第一子组件的所述微电子元件的所述后端面上面并且面对所述第一子组件的所述微电子元件的所述后端面；
d)在从所述第二子组件的所述后侧向下延伸的至少一个开口中形成引线，所述引线导电地连接至所述第一与第二子组件的所述微电子元件的所述线迹，所述至少一个开口具有倾斜壁，该倾斜壁关于由所述微电子元件的所述前端面限定的平面相对于法线方向成角度；并且
e)将所述连接的微电子组件沿所述微电子元件的边缘分开成堆叠的微电子单元，使得所述微电子单元的边缘表面包括所述至少一个开口的倾斜壁，各微电子单元包括沿所述至少一个倾斜壁的表面延伸的引线。
18.根据权利要求17所述的方法，其中，所述填充层包括聚合物。
19.根据权利要求17所述的方法，其中，步骤(a)包括临时将多个单独的微电子元件的所述前端面连接至承载层，以使得相邻的微电子元件的所述边缘通过至少一个预定的间距分隔开。
20.根据权利要求19所述的方法，其中，步骤(a)进一步包括通过将有机材料至少流入相邻连接的微电子元件的边缘之间的空间而形成所述填充层。
21.根据权利要求20所述的方法，其中，步骤(a)进一步包括在形成所述填充层之后形成所述线迹。
22.根据权利要求17所述的方法，其中，所述第一子组件的所述微电子元件的所述前端面具有至少一个不同于所述第二子组件的所述微电子元件的所述前端面的对应的尺寸的尺寸。
23.根据权利要求17所述的方法，其中，所述第一子组件的给定的微电子元件的前端面具有至少一个不同于所述第一子组件的另一微电子元件的前端面的对应的尺寸的尺寸。
24.根据权利要求23所述的方法，其中，所述堆叠的组件中的所述微电子元件的竖直堆叠对的前端面具有至少实质上相同的尺寸。
25.根据权利要求17所述的方法，其中，每个子组件进一步包括与所述前侧相邻的对齐部件。
26.根据权利要求25所述的方法，其中，所述对齐部件与所述线迹为暴露在所述前侧处的金属层的元件。
27.根据权利要求17所述的方法，其中，步骤(d)包括将所述第二子组件连接至所述第一子组件，以使得所述第二子组件的微电子元件的边缘沿横向方向相对于与之竖直对齐的所述第一子组件的所述微电子元件的边缘移动，并且形成于步骤(e)中的所述开口具有倾斜壁，该倾斜壁暴露与所述竖直堆叠的微电子元件的横向移动的边缘相邻的所述线迹。
28.根据权利要求27所述的方法，其中，所述横向方向为第一横向方向，每个微电子元件的所述边缘均包括第一边缘和横向于所述第一边缘的第二边缘，并且步骤(d)包括将所述第二子组件连接至所述第一子组件，以使得所述第二子组件的微电子元件的第二边缘进一步沿第二横向方向相对于与之竖直对齐的所述第一子组件的微电子元件的第二边缘移动，所述第二横向方向横向于所述第一横向方向，所述方法进一步包括形成第二开口，该第二开口具有暴露与所述第二边缘相邻的第二线迹的倾斜壁，和形成连接至所述第二线迹的引线。
29.一种制作第一和第二堆叠的微电子单元的方法，包括：
a)堆叠和连接多个微电子元件以形成其堆叠的组件，每个所述微电子元件均具有前端面，远离所述前端面的后端面，暴露在所述前端面处的触点，在所述前、后端面之间延伸的边缘以及连接至所述触点、沿所述前端面朝向所述边缘延伸的线迹，至少一些所述微电子元件的所述前端面在其他微电子元件的所述后端面上面并且面对其他微电子元件的所述后端面，其中所述堆叠的组件的至少第一和第二微电子元件在平行于它们的前端面的方向上彼此间隔开，多个该微电子元件中的至少一个微电子元件在所述第一微电子元件上面并且多个该微电子元件中的至少一个微电子元件在所述第二微电子元件上面；
b)在所述堆叠的组件上形成多个导体，该导体沿多个所述微电子元件中的至少一些的所述边缘从其线迹延伸至单元触点，该单元触点在该至少一些微电子元件的后端面上面并且邻近该至少一些微电子元件的后端面；并且
c)将所述堆叠的组件切割成分别包括所述第一和第二微电子元件的第一和第二微电子单元。
30.根据权利要求29所述的制作堆叠的微电子单元的方法，该步骤b)进一步包括步骤：
暴露所述线迹中的一个的仅一部分，以使单元触点能够在外面相互连接所述堆叠的组件。
31.根据权利要求29所述的制作堆叠的微电子单元的方法，其中，所述多个微电子元件中的每一个均被包括在微电子子组件中，所述微电子子组件包含多个以阵列布置的微电子元件，其中，步骤(a)包括堆叠和连接多个所述微电子子组件，并且形成在其中的堆叠的微电子元件的边缘之间延伸的多个开口。
32.一种堆叠的微电子单元，其包括：
第一与第二竖直堆叠的微电子元件，每个所述微电子元件均具有限定出横向方向的前表面，至少一个远离所述前表面延伸的边缘，暴露在所述前表面处的触点，以及从所述触点朝向所述边缘延伸的线迹，所述第二微电子元件的所述前表面至少部分地在所述第一微电子元件的所述前表面的上面，所述第二微电子元件具有至少一个沿所述横向方向、从所述第一微电子元件的相邻的边缘移动的边缘；
位于所述微电子元件的所述横向移动的边缘上面的介电层；以及
在所述微电子元件的前端面处连接至线迹的引线，所述引线沿所述介电层延伸至单元触点。
33.根据权利要求32所述的堆叠的微电子单元，其中，所述横向移动的边缘为沿第一方向延伸的第一边缘，所述微电子元件的所述边缘包括沿横向于所述第一方向的第二方向延伸的第二边缘，所述第一与第二微电子元件中的每一个均具有至少一个第二边缘，该第二边缘从所述第一与第二微电子元件中的另一个的相邻的第二边缘横向移动，所述介电层位于所述微电子元件的所述第二边缘上面，并且沿所述微电子元件的所述第二边缘延伸至单元触点。
34.一种堆叠的微电子单元，包括：
第一与第二竖直堆叠的微电子元件，所述第一和第二微电子元件中的每个在其各自的前端面具有触点并且通过各自所述的触点可被电连接和测试，其中，第一水平处的所述第一微电子元件的至少一个第一边缘延伸超过位于所述第一水平上面的第二水平处的所述第二微电子元件的相应的第一边缘；
介电层位于所述第一与第二微电子元件的所述第一边缘上面，所述介电层限定出所述堆叠的单元的第一边缘；以及
导电通孔，该导电通孔中的每个通过该介电层内的多个分隔开的开口之一并且沿着该第一与第二微电子元件的第一边缘延伸，所述通孔连接至线迹，所述线迹从所述微电子元件的各自的前端面处的触点延伸。
35.根据权利要求34所述的堆叠的微电子单元，其中，所述线迹是金属的。
36.一种堆叠的微电子单元，其包括：
第一与第二竖直堆叠的微电子元件，其中，所述第一微电子元件的前端面在所述第二微电子元件的前端面和后端面中的至少一个上面，并且所述第一与第二微电子元件的所述前端面的宽度和长度中的至少一个不同，该第一与第二微电子元件具有在该前端面和该后端面之间延伸的第一边缘；
介电层，位于所述第一与第二微电子元件的所述第一边缘上面；
多个开口，该多个开口在该介电层内在横向方向上沿所述第一边缘分隔开并且沿该第一与第二微电子元件的该第一边缘延伸；以及
引线，该引线延伸通过该开口，该引线被连接至从所述微电子元件的前端面处的触点延伸的线迹并且沿所述堆叠的单元的第一边缘延伸。
37.根据权利要求36所述的堆叠的微电子单元，其中，所述线迹是金属的。
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
WO2009017758A2 (en) 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
CN103178032B (zh) 2007-07-31 2017-06-20 英闻萨斯有限公司 使用穿透硅通道的半导体封装方法
JP5645662B2 (ja) * 2007-08-03 2014-12-24 テッセラ，インコーポレイテッド 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US8558379B2 (en) 2007-09-28 2013-10-15 Tessera, Inc. Flip chip interconnection with double post
KR101554761B1 (ko) 2008-03-12 2015-09-21 인벤사스 코포레이션 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
JP5963671B2 (ja) 2009-06-26 2016-08-03 インヴェンサス・コーポレーション ジグザクの構成でスタックされたダイに関する電気的相互接続
US8299446B2 (en) * 2009-08-12 2012-10-30 Ultratech, Inc. Sub-field enhanced global alignment
US8242543B2 (en) * 2009-08-26 2012-08-14 Qualcomm Incorporated Semiconductor wafer-to-wafer bonding for dissimilar semiconductor dies and/or wafers
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
DE202010000751U1 (de) 2010-01-08 2011-05-12 Big Dutchman International Gmbh Antriebsvorrichtung für eine Membranfiltrationseinrichtung
US20110221053A1 (en) * 2010-03-11 2011-09-15 Qualcomm Incorporated Pre-processing to reduce wafer level warpage
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US9548251B2 (en) 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
US20130187284A1 (en) 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias
US8872321B2 (en) 2012-02-24 2014-10-28 Broadcom Corporation Semiconductor packages with integrated heat spreaders
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
US8928128B2 (en) 2012-02-27 2015-01-06 Broadcom Corporation Semiconductor package with integrated electromagnetic shielding
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US9070423B2 (en) * 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
DE202014006595U1 (de) 2014-08-18 2015-11-19 Big Dutchman International Gmbh Filterelement zur Abtrennung von Partikeln aus einem partikelbelasteten Rohgasstrom
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
JP2017060004A (ja) * 2015-09-16 2017-03-23 株式会社東芝 エンコード装置、デコード装置、エンコードプログラム、デコードプログラム及びストリーミングシステム
US11342189B2 (en) 2015-09-17 2022-05-24 Semiconductor Components Industries, Llc Semiconductor packages with die including cavities and related methods
US10319639B2 (en) 2017-08-17 2019-06-11 Semiconductor Components Industries, Llc Thin semiconductor package and related methods
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US10341543B2 (en) * 2016-04-28 2019-07-02 Qualcomm Incorporated Parallax mask fusion of color and mono images for macrophotography
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10276441B2 (en) 2017-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Protected chip-scale package (CSP) pad structure
US11404277B2 (en) 2017-08-17 2022-08-02 Semiconductor Components Industries, Llc Die sidewall coatings and related methods
US11404276B2 (en) 2017-08-17 2022-08-02 Semiconductor Components Industries, Llc Semiconductor packages with thin die and related methods
US11348796B2 (en) 2017-08-17 2022-05-31 Semiconductor Components Industries, Llc Backmetal removal methods
US11361970B2 (en) 2017-08-17 2022-06-14 Semiconductor Components Industries, Llc Silicon-on-insulator die support structures and related methods
FR3109466A1 (fr) * 2020-04-16 2021-10-22 Stmicroelectronics (Grenoble 2) Sas Dispositif de support d’une puce électronique et procédé de fabrication correspondant

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
CN1913149A (zh) * 2005-05-11 2007-02-14 英飞凌科技股份公司 包括叠层芯片的半导体器件生产方法及对应的半导体器件

Family Cites Families (265)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
JPS60160645A (ja) 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
JPS60206058A (ja) * 1984-03-30 1985-10-17 Fujitsu Ltd 多層半導体装置の製造方法
US4897708A (en) 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US4954875A (en) 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4765864A (en) 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
US4842699A (en) 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
JP2876773B2 (ja) 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US5614766A (en) 1991-09-30 1997-03-25 Rohm Co., Ltd. Semiconductor device with stacked alternate-facing chips
AU4242693A (en) 1992-05-11 1993-12-13 Nchip, Inc. Stacked devices for multichip modules
US5322816A (en) 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5426072A (en) 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
FR2704690B1 (fr) 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
US5343071A (en) 1993-04-28 1994-08-30 Raytheon Company Semiconductor structures having dual surface via holes
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
IL106892A0 (en) 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US5412539A (en) 1993-10-18 1995-05-02 Hughes Aircraft Company Multichip module with a mandrel-produced interconnecting decal
US5424245A (en) 1994-01-04 1995-06-13 Motorola, Inc. Method of forming vias through two-sided substrate
IL108359A (en) 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US5502333A (en) 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US6228686B1 (en) 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
IL110261A0 (en) 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
US5880010A (en) 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
MY114888A (en) 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
DE4433846C2 (de) 1994-09-22 1999-06-02 Fraunhofer Ges Forschung Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
US5696030A (en) 1994-09-30 1997-12-09 International Business Machines Corporation Integrated circuit contacts having improved electromigration characteristics and fabrication methods therefor
US5466634A (en) 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
JPH08306724A (ja) 1995-04-28 1996-11-22 Matsushita Electron Corp 半導体装置およびその製造方法ならびにその実装方法
DE19516487C1 (de) 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5646067A (en) 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5618752A (en) 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
US5682062A (en) 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US5604673A (en) 1995-06-07 1997-02-18 Hughes Electronics Low temperature co-fired ceramic substrates for power converters
US5648684A (en) 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US6002167A (en) 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
JP2743904B2 (ja) 1996-02-16 1998-04-28 日本電気株式会社 半導体基板およびこれを用いた半導体装置の製造方法
US5817530A (en) 1996-05-20 1998-10-06 Micron Technology, Inc. Use of conductive lines on the back side of wafers and dice for semiconductor interconnects
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
JP3620936B2 (ja) 1996-10-11 2005-02-16 浜松ホトニクス株式会社 裏面照射型受光デバイスおよびその製造方法
KR100214562B1 (ko) 1997-03-24 1999-08-02 구본준 적층 반도체 칩 패키지 및 그 제조 방법
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
EP0926723B1 (en) 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Process for forming front-back through contacts in micro-integrated electronic devices
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6624505B2 (en) * 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
JP4538107B2 (ja) 1998-03-02 2010-09-08 エヌエックスピー ビー ヴィ 半導体素子及び金属化層を有する絶縁層が接着剤により取付られているガラス支持体を有する半導体装置
US6982475B1 (en) 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
KR100266693B1 (ko) 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6492201B1 (en) 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6103552A (en) 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6153929A (en) 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6261865B1 (en) 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
KR100304959B1 (ko) 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
TW522536B (en) 1998-12-17 2003-03-01 Wen-Chiang Lin Bumpless flip chip assembly with strips-in-via and plating
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
JP3228257B2 (ja) 1999-01-22 2001-11-12 日本電気株式会社 メモリパッケージ
US6130823A (en) 1999-02-01 2000-10-10 Raytheon E-Systems, Inc. Stackable ball grid array module and method
US6204562B1 (en) 1999-02-11 2001-03-20 United Microelectronics Corp. Wafer-level chip scale package
JP3423897B2 (ja) 1999-04-01 2003-07-07 宮崎沖電気株式会社 半導体装置の製造方法
EP1041624A1 (en) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US20030233704A1 (en) 2000-04-17 2003-12-25 Miguel Castellote Air massage system for bathtub
US6548391B1 (en) 1999-05-27 2003-04-15 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E. V. Method of vertically integrating electric components by means of back contacting
JP2001035995A (ja) 1999-07-22 2001-02-09 Seiko Epson Corp 半導体チップの貫通孔形成方法
WO2001015228A1 (fr) 1999-08-19 2001-03-01 Seiko Epson Corporation Panneau de cablage, procede de fabrication d'un panneau de cablage, dispositif semiconducteur, procede de fabrication d'un dispositif semiconducteur, carte a circuit imprime et appareil electronique
JP3833859B2 (ja) * 1999-10-14 2006-10-18 ローム株式会社 半導体装置およびその製造方法
US6316287B1 (en) 1999-09-13 2001-11-13 Vishay Intertechnology, Inc. Chip scale surface mount packages for semiconductor device and process of fabricating the same
US6277669B1 (en) 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP2001156250A (ja) 1999-11-24 2001-06-08 Seiko Epson Corp 半導体チップ、マルチチップパッケージ，および半導体装置と、並びに、それを用いた電子機器
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP3879351B2 (ja) 2000-01-27 2007-02-14 セイコーエプソン株式会社 半導体チップの製造方法
JP3684978B2 (ja) 2000-02-03 2005-08-17 セイコーエプソン株式会社 半導体装置およびその製造方法ならびに電子機器
JP2001223323A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6498387B1 (en) 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6252305B1 (en) 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6344401B1 (en) 2000-03-09 2002-02-05 Atmel Corporation Method of forming a stacked-die integrated circuit chip package on a water level
NO20001360D0 (no) 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
US6396710B1 (en) 2000-05-12 2002-05-28 Raytheon Company High density interconnect module
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6472247B1 (en) 2000-06-26 2002-10-29 Ricoh Company, Ltd. Solid-state imaging device and method of production of the same
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP3433193B2 (ja) 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
JP4505983B2 (ja) 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
JP3420748B2 (ja) 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
JP2002184937A (ja) 2000-12-18 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置の実装構造
US20020074637A1 (en) 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
AU2002216352A1 (en) * 2000-12-21 2002-07-01 Shellcase Ltd. Packaged integrated circuits and methods of producing thereof
JP3915513B2 (ja) 2001-01-12 2007-05-16 コニカミノルタホールディングス株式会社 撮像装置
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
US20020100600A1 (en) * 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
KR100352236B1 (ko) 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
WO2002063681A1 (en) 2001-02-08 2002-08-15 Hitachi, Ltd. Semiconductor integrated circuit device and its manufacturing method
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6528408B2 (en) 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
JP3651413B2 (ja) 2001-05-21 2005-05-25 日立電線株式会社 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
US6878608B2 (en) 2001-05-31 2005-04-12 International Business Machines Corporation Method of manufacture of silicon based package
US20030006494A1 (en) 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
JP3660918B2 (ja) * 2001-07-04 2005-06-15 松下電器産業株式会社 半導体装置及びその製造方法
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
TWI241674B (en) 2001-11-30 2005-10-11 Disco Corp Manufacturing method of semiconductor chip
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
KR100486832B1 (ko) 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
US6806559B2 (en) 2002-04-22 2004-10-19 Irvine Sensors Corporation Method and apparatus for connecting vertically stacked integrated circuit chips
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7340181B1 (en) 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
JP4215571B2 (ja) 2002-06-18 2009-01-28 三洋電機株式会社 半導体装置の製造方法
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6984545B2 (en) 2002-07-22 2006-01-10 Micron Technology, Inc. Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask
JP2004063569A (ja) 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7329563B2 (en) 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
SE0202681D0 (sv) 2002-09-10 2002-09-10 Frank Niklaus Hermetic sealing with combined adhesive bonding and sealing rings
US20040061213A1 (en) 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
JP4081666B2 (ja) 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US20040104454A1 (en) 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
US6656827B1 (en) 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6869824B2 (en) 2002-10-29 2005-03-22 Ultratera Corporation Fabrication method of window-type ball grid array semiconductor package
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP2004153130A (ja) 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
DE10253163B4 (de) 2002-11-14 2015-07-23 Epcos Ag Bauelement mit hermetischer Verkapselung und Waferscale Verfahren zur Herstellung
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
CN1650426A (zh) 2002-12-17 2005-08-03 富士通株式会社 半导体装置及叠层型半导体装置
JP3566957B2 (ja) 2002-12-24 2004-09-15 沖電気工業株式会社 半導体装置及びその製造方法
KR20040059742A (ko) 2002-12-30 2004-07-06 동부전자 주식회사 반도체용 멀티 칩 모듈의 패키징 방법
JP4145301B2 (ja) 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
JP4238041B2 (ja) 2003-02-06 2009-03-11 アドバンスト ダイシング テクノロジース リミテッド ダイシング装置、ダイシング方法及び半導体装置の製造方法
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP3972846B2 (ja) 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6897148B2 (en) 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
JP4373695B2 (ja) 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP2004342862A (ja) 2003-05-16 2004-12-02 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びにマルチチップモジュール
EP1482553A3 (en) 2003-05-26 2007-03-28 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP4130158B2 (ja) 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
WO2004109771A2 (en) 2003-06-03 2004-12-16 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
JP2005011856A (ja) * 2003-06-17 2005-01-13 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
EP1639634B1 (en) 2003-06-20 2009-04-01 Nxp B.V. Electronic device, assembly and methods of manufacturing an electronic device
WO2005004195A2 (en) * 2003-07-03 2005-01-13 Shellcase Ltd. Method and apparatus for packaging integrated circuit devices
JP2005045073A (ja) 2003-07-23 2005-02-17 Hamamatsu Photonics Kk 裏面入射型光検出素子
JP4401181B2 (ja) 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
US7061085B2 (en) 2003-09-19 2006-06-13 Micron Technology, Inc. Semiconductor component and system having stiffener and circuit decal
KR100594229B1 (ko) 2003-09-19 2006-07-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2005101067A (ja) 2003-09-22 2005-04-14 Sharp Corp 基板の配線構造および配線形成方法
WO2005031863A1 (en) 2003-09-26 2005-04-07 Tessera, Inc. Structure and method of making capped chips having vertical interconnects
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US20050156330A1 (en) 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US7160753B2 (en) 2004-03-16 2007-01-09 Voxtel, Inc. Silicon-on-insulator active pixel sensors
JP4285309B2 (ja) 2004-04-13 2009-06-24 パナソニック株式会社 電子回路モジュールの製造方法と多層電子回路モジュールおよびその製造方法
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7952189B2 (en) 2004-05-27 2011-05-31 Chang-Feng Wan Hermetic packaging and method of manufacture and use therefore
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP4211696B2 (ja) 2004-06-30 2009-01-21 ソニー株式会社 固体撮像装置の製造方法
KR100587081B1 (ko) 2004-06-30 2006-06-08 주식회사 하이닉스반도체 개선된 열방출 특성을 갖는 반도체 패키지
US20060019468A1 (en) 2004-07-21 2006-01-26 Beatty John J Method of manufacturing a plurality of electronic assemblies
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
DE102004039906A1 (de) 2004-08-18 2005-08-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
US20060043556A1 (en) 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
JP2006073825A (ja) 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
WO2006027981A1 (ja) 2004-09-08 2006-03-16 Matsushita Electric Industrial Co., Ltd. 立体的電子回路装置とそれを用いた電子機器およびその製造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
JP4139803B2 (ja) 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
TWI273682B (en) 2004-10-08 2007-02-11 Epworks Co Ltd Method for manufacturing wafer level chip scale package using redistribution substrate
KR100855819B1 (ko) 2004-10-08 2008-09-01 삼성전기주식회사 금속 밀봉부재가 형성된 ｍｅｍｓ 패키지
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
DE102004052921A1 (de) 2004-10-29 2006-05-11 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
US20060138626A1 (en) 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7675153B2 (en) 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
US7449779B2 (en) 2005-03-22 2008-11-11 Tessera, Inc. Wire bonded wafer level cavity package
US7326592B2 (en) * 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
JP4237160B2 (ja) 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
JP4308797B2 (ja) 2005-05-02 2009-08-05 株式会社アドバンストシステムズジャパン 半導体パッケージおよびソケット付き回路基板
JP2007019107A (ja) 2005-07-05 2007-01-25 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
KR100629498B1 (ko) * 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP4551321B2 (ja) 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7419853B2 (en) 2005-08-11 2008-09-02 Hymite A/S Method of fabrication for chip scale package for a micro component
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7485969B2 (en) 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
US20070052050A1 (en) 2005-09-07 2007-03-08 Bart Dierickx Backside thinned image sensor with integrated lens stack
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
WO2007066409A1 (ja) 2005-12-09 2007-06-14 Spansion Llc 半導体装置およびその製造方法
US7981726B2 (en) 2005-12-12 2011-07-19 Intel Corporation Copper plating connection for multi-die stack in substrate package
US7632708B2 (en) 2005-12-27 2009-12-15 Tessera, Inc. Microelectronic component with photo-imageable substrate
US20070158807A1 (en) 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7741707B2 (en) 2006-02-27 2010-06-22 Stats Chippac Ltd. Stackable integrated circuit package system
US7510928B2 (en) 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
JP5258567B2 (ja) 2006-08-11 2013-08-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7531445B2 (en) 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) * 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7394152B2 (en) * 2006-11-13 2008-07-01 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with an N-shape junction inside and method of fabricating the same
US7663213B2 (en) * 2006-11-13 2010-02-16 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with a double-layer lead structure and method of fabricating the same
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080157327A1 (en) 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package on package structure for semiconductor devices and method of the same
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
TW200845339A (en) * 2007-05-07 2008-11-16 Sanyo Electric Co Semiconductor device and manufacturing method thereof
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
KR100914977B1 (ko) 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
WO2008157779A2 (en) 2007-06-20 2008-12-24 Vertical Circuits, Inc. Three-dimensional circuitry formed on integrated circuit device using two- dimensional fabrication
US20110024890A1 (en) 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
US8766910B2 (en) 2007-07-04 2014-07-01 Cypress Semiconductor Corporation Capacitive sensing control knob
JP2009032929A (ja) * 2007-07-27 2009-02-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
WO2009017758A2 (en) 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
CN103178032B (zh) 2007-07-31 2017-06-20 英闻萨斯有限公司 使用穿透硅通道的半导体封装方法
KR101387701B1 (ko) 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
JP5645662B2 (ja) 2007-08-03 2014-12-24 テッセラ，インコーポレイテッド 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット
US8043895B2 (en) * 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
WO2009023462A1 (en) 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
KR100905784B1 (ko) 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
KR20090047776A (ko) 2007-11-08 2009-05-13 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US7973416B2 (en) 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US7863721B2 (en) 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
KR100997787B1 (ko) * 2008-06-30 2010-12-02 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
US20100065949A1 (en) 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
KR100990943B1 (ko) 2008-11-07 2010-11-01 주식회사 하이닉스반도체 반도체 패키지
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
CN1913149A (zh) * 2005-05-11 2007-02-14 英飞凌科技股份公司 包括叠层芯片的半导体器件生产方法及对应的半导体器件

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