KR20090047776A - 반도체 소자 및 그 형성 방법 - Google Patents

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권용재
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삼성전자주식회사
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Abstract

반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판을 관통하는 제1 비아홀과, 소자 절연층 및 패드를 연속적으로 관통하는 제2 비아홀내에 배치된 관통 전극을 포함한다. 관통 전극은 패드로부터 돌출된 돌출부를 포함하며, 적어도 관통 전극의 돌출부의 표면은 내산화성 도전 물질로 형성된다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 3차원적으로 적층될 수 있는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 산업이 고도로 발전함에 따라, 반도체 제품의 경량화, 소형화 및 고속화등에 대한 요구가 점점 증가되고 있다. 이와 더불어, 다양한 기능을 수행하는 반도체 제품에 대한 요구도 점점 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 패턴의 최소 선폭을 더욱 미세화하는 방법 및/또는 다른 종류의 반도체 소자들을 하나의 반도체 소자내에 형성하는 방법등이 제안되고 있다.
최근에, 상술한 반도체 제품의 요구들을 충족시키기 위한 일 방안으로 반도체 소자들을 3차원적으로 적층시키는 패키징(packaging) 기술이 주목받고 있다. 같은 종류 또는 다른 종류의 반도체 소자들을 적층시킴으로써, 경량화, 다기능화, 소형화 및/또는 고속화된 반도체 제품들의 구현이 유리해질 수 있다.
적층된 반도체 소자들의 단자들은 와이어 본딩 기술(wire bonding technology)에 의하여 서로 전기적으로 접속될 수 있다. 하지만, 기공지된 상기 와 이어 본딩 기술은 여러가지 문제점들이 발생될 수 있다. 예컨대, 와이어로 접속하기 위한 공간들이 요구되기 때문에 반도체 제품의 소형화가 제한적일 수 있다. 또한, 와이어의 길이에 의한 신호 지연이 발생되어 반도체 제품의 고속 동작이 제한될 수 있다. 이에 더하여, 와이어 본딩을 위하여 적층된 반도체 소자들의 단자들은 모두 노출되어 있어야 한다. 이에 따라, 하부 반도체 소자가 상부 반도체 소자 보다 큰 사이즈(size)를 가져야한다. 결과적으로, 반도체 제품의 제조 공정이 복잡해지고 소형화가 제한될 수 있다.
이러한 와이어 본딩 기술의 문제점들을 해결하기 위하여 와이어가 요구되지 않는 반도체 소자 적층 기술에 대한 연구가 활발히 진행되고 있다. 일 방안으로, 하부 반도체 소자의 단자(이하, 하부 단자라 함) 및 상부 반도체 소자의 단자(이하, 상부 단자라 함) 사이에 범프(bump)를 개재시키는 방안이 제안된 바 있다. 이 방법에서 반도체 소자들을 적층하는 방법을 간략히 설명하면, 하부 단자 상에 범프를 형성하고, 상부 단자를 범프에 정렬시켜 하부 및 상부 반도체 소자들을 적층시킬 수 있다. 하지만, 이 경우에도 여러 문제점들이 발생될 수 있다. 예컨대, 범프를 하부 단자 상에 정렬시키고 이어서, 상부 단자를 범프 상에 정렬시킨다. 즉, 하부 및 상부 반도체 소자들을 적층하기 위해서는 2번의 정렬 공정이 요구된다. 이에 따라, 적층된 반도체 소자들의 신뢰성이 저하될 수 있다. 또한, 범프로 인하여 적층된 반도체 소자들의 총 두께가 증가될 수 있다.
이에 더하여, 구리 또는 알루미늄으로 형성되는 반도체 소자들의 단자들 및/또는 범프는 쉽게 산화될 수 있다. 이에 따라, 단자들 및/또는 범프의 표면에 형성 된 자연 산화막을 제거하기 위하여, 상부 반도체 소자를 적층하기 전에 플럭스(flux)를 하부 반도체 소자 상에 도포하는 것이 요구될 수 있다. 또한, 플럭스가 도포된 하부 반도체 소자 상에 상부 반도체 소자를 적층하여 본딩한 후에, 잔여 플럭스를 제거하는 공정이 추가될 수 있다. 그 결과, 플럭스의 도포 및/또는 제거 공정을 진행함으로써, 반도체 제품의 생산성이 저하될 수 있다. 또한, 플럭스 제거 공정시, 잔여 플럭스를 완전히 제거하지 못할 수 있다. 이로 인하여, 반도체 제품의 신뢰성이 저하될 수도 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 신뢰성 저하를 방지할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 복수의 반도체 소자들이 3차원적으로 적층되는 구조에 최적화된 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 서로 대향된 활성면 및 비활성면을 갖는 반도체 기판; 상기 활성면 상에 차례로 적층된 소자 절연층 및 패드; 및 상기 반도체 기판을 관통하는 제1 비아홀 및 상기 소자 절연층 및 패드를 연속적으로 관통하는 제2 비아홀내에 배치되고 상기 패드로부터 돌출된 돌출부를 포함하는 관통 전극을 포함한다. 이때, 적어도 상기 관통 전극의 돌출부의 표면은 내산화성 도전 물질로 형성된다.
일 실시예에 따르면, 상기 관통 전극은, 상기 내산화성 도전 물질로 형성된 외부 패턴; 및 상기 외부 패턴에 의해 정의된 오목한 영역내에 배치된 내부 패턴을 포함할 수 있다. 상기 오목한 영역은 상기 비활성면에 개방된 입구를 갖고, 상기 내산화성 도전 물질은 상기 내부 패턴에 비하여 높은 내산화성을 갖는 것이 바람직하다. 상기 내부 패턴은 상기 외부 패턴에 비하여 낮은 용융점을 갖는 저융점 도전 물질로 형성되는 것이 바람직하다.
일 실시예에 따르면, 상기 오목한 영역은 상기 제1 및 제2 비아홀들 및 상기 돌출부 내에 정의될 수 있다. 이 경우에, 상기 내부 패턴은 상기 오목한 영역의 전부를 채울수 있다. 이와는 달리, 상기 내부 패턴은 상기 돌출부 및 상기 제2 비아홀 내의 오목한 영역을 채우는 반면에 상기 제1 비아홀 내 오목한 영역의 측벽을 따라 콘포말(conformal)하게 배치될 수 있다.
일 실시예에 따르면, 상기 돌출부는 상기 외부 패턴으로 이루어지고, 상기 외부 패턴은 상기 제2 비아홀을 채우고, 상기 오목한 영역은 상기 제1 비아홀 내에 정의될 수 있다. 이때, 상기 내부 패턴은 상기 오목한 영역의 전부를 채울 수 있다. 이와는 달리, 상기 내부 패턴은 상기 오목한 영역의 측벽을 따라 콘포말하게 배치될 수 있다.
일 실시예에 따르면, 상기 관통 전극은 상기 내부 패턴 및 외부 패턴 사이에 개재된 층간 도전 패턴을 더 포함할 수 있다.상기 층간 도전 패턴은 점착 도전 물질 및 베리어 도전 물질 중에서 선택된 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 관통 전극 전체는 상기 내산화성 도전 물질로 형성될 수있다. 이 경우에, 상기 관통 전극은 상기 제2 비아홀을 채우고, 상기 관통 전극은 상기 제1 비아홀의 측벽을 따라 콘포말하게 배치되어 상기 제1 비아홀 내에 상기 관통 전극으로 둘러싸인 장착 함몰부가 정의될 수 있다.
일 실시예에 따르면, 상기 관통 전극은 상기 제1 비아홀 내에 다른 반도체 소자의 돌출형 단자가 장착되는 장착 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 비아홀의 측벽과 상기 관통 전극 사이에 개재된 베리어 절연막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 돌출부의 폭은 상기 제1 비아홀의 폭에 비하여 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 서로 대향된 활성면 및 비활성면을 갖는 반도체 기판과, 상기 활성면 상에 차례로 적층된 소자 절연층 및 패드를 포함하는 반도체 구조물을 준비하는 단계; 상기 비활성면으로부터 상기 활성면을 향하여 상기 반도체 기판을 패터닝하여 제1 비아홀을 형성하는 단계; 상기 제1 비아홀과 연통하고 상기 소자 절연층 및 패드를 연속적으로 관통하는 제2 비아홀을 형성하는 단계; 및 상기 제1 및 제2 비아홀들 내에 배치되고 상기 패드로부터 돌출된 돌출부를 포함하는 관통 전극을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 제1 비아홀을 형성하기 전에, 상기 방법은 상기 패드 및 소자 절연층 상에 기판 점착층을 형성하는 단계; 및 상기 기판 점착층 상에 서포트 기판을 본딩하는 단계를 더 포함할 수 있다. 이 경우에, 상기 제2 비아홀을 형성하는 단계는 상기 소자 절연층, 상기 패드 및 상기 기판 점착층을 연속적으로 패터닝하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 비아홀을 형성하기 전에, 상기 방법은 상기 제1 비아홀 내에 베리어 절연막을 콘포말하게 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 제2 비아홀을 형성하는 단계는 상기 베리어 절연막, 상기 소자 절 연층, 상기 패드 및 상기 기판 점착층을 연속적으로 패터닝하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 관통 전극을 형성하는 단계는, 상기 제1 및 제2 비아홀들 내에 외부 패턴을 형성하는 단계; 및 상기 외부 패턴으로 둘러싸인 오목한 영역내에 내부 패턴을 형성하는 단계를 포함할 수 있다. 이 경우에, 상기 외부 패턴은 상기 내부 패턴에 비하여 높은 내산화성을 갖는 도전 물질로 형성하고, 상기 내부 패턴은 상기 외부 패턴에 비하여 낮은 용융점을 갖는 도전 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 관통 전극의 전체는 내산화성 도전 물질로 형성될 수 있다. 이 경우에, 상기 제1 비아홀 내에 상기 관통 전극에 의하여 둘러싸인 장착 함몰부가 정의될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 적어도 관통 전극의 돌출부의 표면은 내산화성 도전 물질로 형성된다. 이로 인하여, 종래의 자연산화막을 세정하기 위한 플럭스 공정이 요구되지 않는다. 그 결과, 상기 반도체 소자를 포함하는 반도체 패키지의 신뢰성 저하를 방지할 수 있다. 또한, 상기 반도체 패키지의 생산성을 향상시킬 수 있다.
또한, 본 발명에 따르면, 비활성면으로부터 활성면을 향하여 반도체 기판을 패터닝하여 제1 비아홀을 형성한다. 이에 따라, 제1 비아홀을 형성하는 동안에, 상기 패드는 식각 부산물(ex, 반도체 기판의 파편등)으로부터 보호될 수 있다. 그 결 과, 제1 비아홀 형성시 발생되는 식각 부산물에 의하여 야기될 수 있는 반도체 소자의 신뢰성 저하를 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 서로 대향된 활성면(102) 및 비활성면(103)을 갖는 반도체 기판(101)과, 상기 활성면(102) 상에 차례로 적층된 소자 절연층(105) 및 패드(110, pad)를 포함한다. 상기 패드(110)는 상기 소자 절연층(105)의 소정 영역 상에 배치된다. 상기 활성면(102) 상 및 상기 소자 절연층(105) 내에는 상기 반도체 소자(100)가 요구하는 반도체 요 소들이 배치된다. 예컨대, 상기 반도체 소자(100)가 논리 소자인 경우에, 논리회로가 상기 활성면(102) 상 및 소자 절연층(105) 내에 배치될 수 있다. 이와는 달리, 상기 반도체 소자(100)가 기억 소자인 경우에, 상기 활성면(102) 상 및 상기 소자 절연층(105) 내에는 기억 셀들, 기억 셀들을 제어하는 주변회로 및 이들을 상호 연결하는 배선들등이 배치될 수 있다. 상기 소자 절연층(105)은 다층의 절연막들을 포함할 수 있다. 상기 패드(110)는 상기 반도체 소자(100)와 외부 장치들간 신호를 입출력하는 입출력 단자에 해당한다.
보호 절연막(115)이 상기 패드(110)의 적어도 일부 및 상기 소자 절연층(105)을 덮을 수 있다. 상기 소자 절연층(105) 상에는 상기 패드(110)와 동일한 도전 물질로 형성된 배선들이 상기 패드(110)와 옆으로 이격되어 배치될 수 있다. 이때, 상기 보호 절연막(115)은 상기 패드(110)와 옆으로 이격된 상기 배선들을 덮는다. 상기 보호 절연막(115)은 외부 스트레스(예컨대, 압력등) 및/또는 습기등으로부터 상기 반도체 소자(100)를 보호할 수 있다. 또한, 상기 보호 절연막(115)은 상기 반도체 소자(100)와 다른 반도체 소자 또는 패캐지 기판과의 불필요한 전기적 접속을 방지하기 위하여 사용될 수 있다. 예컨대, 상기 보호 절연막(115)은 폴리머, 산화막 및 질화막등에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 보호 절연막(115)은 생략될 수도 있다.
제1 비아홀(120)이 상기 비활성면(102)으로부터 상기 활성면(103)을 향하여 상기 반도체 기판(101)을 관통한다. 제2 비아홀(130)이 상기 소자 절연층(105) 및 패드(110)를 연속적으로 관통한다. 이때, 상기 제2 비아홀(130)은 상기 제1 비아 홀(120)과 연결된다. 상기 제1 비아홀(120) 및 제2 비아홀(130)은 상기 활성면(102)에 수직한 방향으로 적층되는 것이 바람직하다.
관통 전극(150)이 상기 제1 및 제2 비아홀들(120,130)내에 배치되며, 또한, 상기 관통 전극(150)은 상기 패드(105)로부터 돌출된 돌출부(155)를 포함한다. 이때, 적어도 상기 관통 전극(150)의 돌출부(155)의 표면은 내산화성 도전 물질(oxidation resistance-conductive material)로 형성되는 것이 바람직하다. 상기 관통 전극(150)은 상기 패드(105)와 전기적으로 접속한다. 특히, 상기 관통 전극(150)은 상기 제2 비아홀(130)의 측벽에 노출된 상기 패드(110)의 측면과 접촉한다. 상기 관통 전극(150)은 도시된 바와 같이, 상기 제1 및 제2 비아홀들(120,130)을 채울 수 있다. 이때, 상기 관통 전극(150)의 상기 비활성면(103)와 인접한 면은 평면일 수 있다.
상기 제2 비아홀(130)의 폭은 상기 제1 비아홀(120)의 폭에 비하여 작은 것이 바람직하다. 상기 돌출부(155)는 상기 제2 비아홀(130)의 측벽에 정렬된 측벽을 갖는다. 따라서, 상기 돌출부(155)는 상기 제1 비아홀(120)의 폭에 비하여 작은 폭을 갖는다.
상기 돌출부(155)는 다른 반도체 소자 또는 패키지 기판(ex, 패키지용 인쇄회로 기판등)의 단자와 접촉된다. 특히, 상기 돌출부(155)는 상기 다른 반도체 소자 또는 패키지 기판의 단자 내에 장착되는 것이 바람직하다. 상기 돌출부(155)는 상기 보호 절연막(115) 보다 높게 돌출되는 것이 바람직하다. 상기 보호 절연막(115)이 상기 패드(110)를 완전히 덮는 경우에, 상기 돌출부(155)는 상기 보호 절연막(115)을 관통하고 상기 보호 절연막(115) 보다 높게 돌출되는 것이 바람직하다. 보호 절연막(115)은 상기 패드(110)를 노출시키는 개구부를 포함할 수 있다. 이 경우에, 상기 돌출부(155)는 상기 보호 절연막(115)의 개구부를 통하여 상기 보호 절연막(115) 보다 높게 돌출된다.
상기 관통 전극(150)은 외부 패턴(135a) 및 내부 패턴(145)를 포함할 수 있다. 이때, 상기 외부 패턴(135a)은 상기 내산화성 도전 물질로 형성된다. 특히, 상기 외부 패턴(135a)은 상기 내부 패턴(145)에 비하여 높은 내산화성을 갖는 내산화성 도전 물질로 형성하는 것이 바람직하다. 상기 내부 패턴(145)은 상기 외부 패턴(135a)에 비하여 낮은 용융점을 갖는 저융점 도전 물질로 형성하는 것이 바람직하다. 예컨대, 상기 내부 패턴(145)은 숄더(solder) 또는 주석등으로 형성될 수 있다. 예컨대, 상기 외부 패턴(135a)은 귀금속(ex, 금(Au), 팔라듐(Pd), 은(Ag), 루테늄(Ru) 또는 백금(Pt)등)으로 형성될 수 있다.
상기 외부 패턴(135a)은 상기 제1 및 제2 비아홀들(120,130) 및 돌출부(155) 내에 오목한 영역(137)을 정의할 수 있다. 상기 오목한 영역(137)은 상기 비활성면(103)에 개방된 입구를 갖는다. 즉, 상기 오목한 영역(137)은 실질적으로 균일한 두께를 갖는 상기 외부 패턴(135a)에 의하여 둘러싸이고 상기 제1 및 제2 비아홀들(120,130) 및 돌출부(155) 내에 위치한 공간에 해당한다. 상기 내부 패턴(135a)은 상기 오목한 영역(137)내에 배치된다. 도시된 바와 같이, 상기 내부 패턴(135a)은 상기 오목한 영역(137)을 채울 수 있다. 따라서, 상기 돌출부(155)는 상기 내부 패턴(145)의 일부와, 상기 내부 패턴(145)의 상기 일부를 둘러싸는 상기 외부 패 턴(135a)의 일부를 포함한다. 상기 외부 패턴(135a)이 상기 패드(110)와 접촉된다.
상기 관통 전극(150)은 상기 내부 패턴(145) 및 외부 패턴(135a) 사이에 개재된 층간 도전 패턴(140a)을 더 포함할 수 있다. 상기 층간 도전 패턴(140a)은 점착 도전 물질 및 베리어 도전 물질 중에서 적어도 하나를 포함하는 것이 바람직하다. 상기 점착 도전 물질(adhesion conductive material)은 상기 내부 패턴(145) 및 외부 패턴(135a)간의 점착성을 향상시킬 수 있는 도전 물질인 것이 바람직하다. 예컨대, 상기 점착 도전 물질은 티타늄, 탄탈늄 및 니켈등에서 선택된 적어도 하나일 수 있다. 상기 베리어 도전 물질은 상기 내부 패턴(145) 및 외부 패턴(135a)간에 원자들이 확산되는 것을 방지할 수 있는 도전 물질인 것이 바람직하다. 예컨대, 상기 베리어 도전 물질은 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)일 수 있다.
상기 관통 전극(150)과 상기 제1 비아홀(120)의 측벽 사이에 베리어 절연막(125)이 배치된다. 상기 베리어 절연막(125)은 상기 제1 비아홀(120)에 노출된 소자 절연층(105) 및 상기 제1 비아홀(120)의 측벽을 따라 콘포말하게 배치된다. 이때, 상기 제2 비아홀(130)은 연장되어 베리어 절연막(125)을 관통한다. 상기 베리어 절연막(125)에 의하여 상기 관통 전극(150)과 상기 반도체 기판(101)은 서로 이격된다. 또한, 상기 베리어 절연막(125)에 의하여 상기 관통 전극(150)내 원자들이 상기 반도체 기판(101)으로 확산되는 것을 방지할 수 있다. 상기 베리어 절연막(125)은 연장되어 상기 반도체 기판(101)의 비활성면(103)을 덮을 수 있다. 상기 베리어 절연막(125)은 폴리머(polymer), 산화막, 질화막 및 파릴렌(parylene) 중에 서 선택된 적어도 하나를 포함할 수 있다.
상기 관통 전극(150)은 상기 제1 비아홀(120) 내에 다른 반도체 소자의 돌출형 단자가 결합되는 장착 영역을 포함한다. 구체적으로, 상기 비활성면 상에 다른 반도체 소자를 결합할 때, 상기 다른 반도체 소자의 돌출형 단자는 상기 장착 영역내에 결합된다. 즉, 돌출형 단자는 상기 제1 비아홀(120)내에 배치되며 상기 관통 전극(150)과 접속한다. 상기 반도체 소자(100)의 장착 영역은 상기 저융점 도전 물질로 형성된 상기 내부 패턴(145)으로 채워져 있다. 이때, 상기 다른 반도체 소자의 돌출형 단자는 상기 내부 패턴(145)에 비하여 높은 용융점을 갖는 것이 바람직하다. 이에 더하여, 상기 다른 반도체 소자의 돌출형 단자는 내산화성 도전 물질로 형성되는 것이 바람직하다. 특히, 상기 다른 반도체 소자의 돌출형 단자는 상기 외부 패턴(135a)로 형성될 수 있는 도전 물질들 중에서 적어도 하나로 형성될 수 있다.
상술한 반도체 소자(100)에서, 상기 내부 패턴(145)는 상기 오목한 영역(137)을 채운다. 이와는 다르게, 내부 패턴은 상기 오목한 영역(137)의 일부만을 채울수도 있다. 이를 도 2를 참조하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 단면도이다.
도 2를 참조하면, 반도체 소자(100a)는 관통 전극(150a)을 포함한다. 상기 관통 전극(150a)은 반도체 기판(101)을 관통하는 제1 비아홀(120) 및 소자 절연층(105) 및 패드(110)를 관통하는 제2 비아홀(130)내에 배치된다. 또한, 상기 관통 전극(150a)은 상기 패드(110)로부터 돌출된 돌출부(155)를 포함한다. 상기 관통 전극(150a)은 외부 패턴(135a) 및 내부 패턴(145a)을 포함한다. 상기 외부 패턴(135a)은 비활성면(103)에 개방된 입구를 갖는 오목한 영역(137)을 정의하고, 상기 내부 패턴(145a)은 상기 오목한 영역(137)내에 배치된다. 상기 내부 패턴(145a)은 상기 돌출부(155) 및 제2 비아홀(130) 내의 오목한 영역(137)을 채운다. 이와는 다르게, 상기 내부 패턴(145a)은 상기 제1 비아홀(130) 내의 오목한 영역(137)의 측벽을 따라 실질적으로 균일한 두께로 연장된다. 즉, 상기 내부 패턴(145a)은 상기 제1 비아홀(120)내의 오목한 영역(137)의 일부만을 채운다. 상기 제1 비아홀(120) 내에는 상기 내부 패턴(145a)에 의하여 둘러싸인 장착 함몰부(160)가 정의된다. 상기 장착 함몰부(160)는 상기 제1 비아홀(120)내에 위치한 상기 내부 패턴(145a)에 의하여 둘러싸인 공간에 해당한다.
상기 관통 전극(150a)은 다른 반도체 소자의 돌출형 단자가 장착되는 상기 관통 전극(150a)의 장착 영역을 포함한다. 이때, 상기 관통 전극(150a)의 상기 장착 영역은 상기 제1 비아홀(120)내에 위치한 상기 내부 패턴(145a)의 적어도 일부 및 상기 장착 함몰부(160)의 일부를 포함한다. 상기 내부 패턴(145a)은 도 1의 내부 패턴(145)과 동일한 물질로 형성된다. 즉, 상기 외부 패턴(135a)은 상기 내부 패턴(145a)에 비하여 높은 내산화성 도전 물질로 형성되고, 상기 내부 패턴(145a)은 상기 외부 패턴(135a)에 비하여 낮은 용융점을 갖는 저융점 도전 물질로 형성된다. 상기 관통 전극(150a)은 상기 내부 및 외부 패턴들(145a,135a) 사이에 개재된 층간 도전 패턴(140a)을 더 포함할 수 있다. 상기 층간 도전 패턴(140a)에 대한 설 명은 도 1을 참조하여 설명하였음으로 생략한다.
한편, 도 1 및 도 2에 개시된 반도체 소자들(100,100a)에 따르면, 상기 오목한 영역(137)은 상기 제1 비아홀(120) 뿐만 아니라 상기 제2 비아홀(130) 및 돌출부(155)내에도 정의되어 있다. 이와는 다르게, 외부 패턴에 의하여 정의되는 오목한 영역은 상기 제1 비아홀(120)내에 한정적으로 배치될 수 있다. 이러한 경우들에 대해 도면들을 참조하여 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 단면도이다.
도 3을 참조하면, 반도체 소자(100b)는 관통 전극(150b)을 포함한다. 상기 관통 전극(150b)은 반도체 기판(101)을 관통하는 제1 비아홀(120) 및 소자 절연층(105) 및 패드(110)를 관통하는 제2 비아홀(130)내에 배치된다. 또한, 상기 관통 전극(150b)은 상기 패드(110)로부터 돌출된 돌출부(155a)를 포함한다.
상기 관통 전극(150b)은 외부 패턴(135b) 및 내부 패턴(145b)을 포함한다. 상기 외부 패턴(135b)은 비활성면(103)에 개방된 입구를 갖는 오목한 영역(137a)을 정의한다. 이때, 상기 오목한 영역(137a)은 상기 제1 비아홀(120) 내에 한정적으로 배치된다. 상기 돌출부(155a)의 전체는 상기 외부 패턴(135b)으로 이루어지며, 상기 외부 패턴(135b)은 상기 제2 비아홀(130)을 채운다. 상기 외부 패턴(135b)은 상기 제1 비아홀(130)의 측벽을 따라 연장되어 상기 제1 비아홀(130)내에 상기 오목한 영역(137a)을 정의한다. 상기 내부 패턴(145b)은 상기 오목한 영역(137a)을 채울 수 있다.
상기 외부 패턴(135b)은 상기 내부 패턴(145b)에 비하여 높은 내산화성을 갖는 내산화성 도전 물질로 형성하는 것이 바람직하다. 상기 내부 패턴(145b)은 상기 외부 패턴(135b)에 비하여 낮은 용융점을 갖는 저융점 도전 물질로 형성하는 것이 바람직하다. 상기 외부 패턴(135b) 및 내부 패턴(145b)은 도 1에 개시된 외부 패턴(135a) 및 내부 패턴(145)과 각각 동일한 물질로 형성될 수 있다.
다른 반도체 소자의 돌출형 단자가 장착되는 상기 관통 전극(150b)의 장착 영역은 상기 내부 패턴(145b)에 의해 채워져 있다. 상기 관통 전극(150b)은 상기 내부 패턴(145b) 및 외부 패턴(135b) 사이에 개재된 층간 도전 패턴(140b)을 더 포함할 수 있다. 상기 층간 도전 패턴(140b)은 도 1의 층간 도전 패턴(140a)과 동일한 물질로 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 단면도이다.
도 4를 참조하면, 반도체 소자(100c)가 관통 전극(150c)을 포함한다. 상기 관통 전극(150c)은 제1 비아홀(120) 및 제2 비아홀(130)내에 배치되며, 또한, 패드로(110)로부터 돌출된 돌출부(155a)를 포함한다. 상기 관통 전극(150c)은 외부 패턴(135b) 및 내부 패턴(145c)을 포함한다. 상기 외부 패턴(135b)은 상기 제1 비아홀(120)내에 오목한 영역(137a)을 정의하고, 상기 내부 패턴(145c)은 상기 오목한 영역(137a)내에 배치된다. 이때, 상기 내부 패턴(145c)은 상기 오목한 영역(137a)의 내면을 따라 콘포말(conformal)하게 배치된다. 이로써, 상기 제1 비아홀(120)내에는 상기 내부 패턴(145c)에 의하여 둘러싸인 장착 함몰부(160)가 정의된다.
상기 관통 전극(150c)은 상기 제1 비아홀(120)내에 다른 반도체 소자의 돌출형 단자가 장착되는 장착 영역을 포함하고, 상기 관통 전극(150c)의 상기 장착 영역은 상기 내부 패턴(145c)의 적어도 일부와 상기 장착 함몰부(160)의 적어도 일부를 포함한다. 상기 외부 패턴(135b) 및 내부 패턴(145c)은 도 3의 외부 패턴(135b) 및 내부 패턴(145b)과 각각 동일한 물질로 형성된다.
다음으로, 상술한 본 발명의 일 실시예에 따른 반도체 소자들을 포함하는 반도체 패키지(semiconductor package)를 도면을 참조하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 보여주는 단면도이다.
도 5를 참조하면, 반도체 패키지는 패키지 기판(300) 및 상기 패키지 기판(300) 상에 적층된 복수의 반도체 소자들(100,100')을 포함한다. 본 실시예에서는, 상기 패키지 기판(300, package substrate) 상에 제1 반도체 소자(100) 및 제2 반도체 소자(100')가 도시된 형태를 개시한다. 하지만, 본 발명은 여기에 한정되지 않는다. 즉, 상기 패키지 기판(300) 상에는 3개 이상의 반도체 소자들이 적층될 수도 있다. 이와는 또 다르게, 상기 패키지 기판(300) 상에는 도 1 내지 도 4에서 개시된 반도체 소자들(100,100a,100b,100c) 중에서 선택된 하나가 적층될 수도 있다. 상기 패키지 기판(300)은 칩 사이즈 인쇄회로 기판일 수 있다. 상기 패키지 기판(300) 상에 적층된 반도체 소자들(100,100')은 몰딩 물질(molding material)에 의하여 보호될 수 있다.
상기 제1 반도체 소자(100)는 도 1에 도시된 반도체 소자(100)이다. 상기 패 키지 기판(300)은 상기 제1 반도체 소자(100)에 포함된 관통 전극(150)의 돌출부(155)와 접속되는 내부 단자(305)와, 외부 기기와 접속되는 외부 단자(310)를 포함한다. 상기 내부 단자(305)는 상기 제1 반도체 소자(100)의 돌출부(155)의 표면을 이루는 도전 물질에 비하여 낮은 용융점을 갖는 저융점 도전 물질로 형성되는 것이 바람직하다. 상기 제1 반도체 소자(100)의 돌출부(155)는 상기 내부 패드(305)내에 장착된다. 상기 외부 단자(310)는 볼 형태(ball-shaped)일 수 있다.
상술한 바와 같이, 상기 제1 반도체 소자(100)의 돌출부(115)의 적어도 표면은 내산화성 도전 물질로 형성된다. 이로써, 상기 제1 반도체 소자(100)의 돌출부(115)의 표면 상에 자연산화막이 형성되는 것이 억제되어 종래의 플럭스 공정이 요구되지 않는다. 그 결과, 종래의 플럭스로 야기되던 반도체 패키지의 신뢰성 저하를 방지할 수 있다. 또한, 상기 반도체 패키지의 제조 시간 및/또는 제조 단가를 감소시켜 생산성을 향상시킬 수 있다.
상기 제1 반도체 소자(100)의 돌출부(155)를 상기 패키지 기판(300)의 내부 단자(305)에 본딩할 때, 제1 특정 온도의 열을 공급하는 것이 바람직하다. 이로써, 상기 돌출부(155)가 상기 저융점 도전 물질로 형성된 상기 내부 단자(305) 내에 장착될 수 있다. 즉, 상대적으로 하드(hard)한 상기 돌출부(155)가 상대적으로 소프트(soft)한 상기 내부 단자(305)내로 장착될 수 있다. 상기 제1 특정 온도는 상기 돌출부(155)의 표면의 용융점 보다 낮은 것이 바람직하다. 상기 돌출부(155) 및 상기 내부 단자(305)는 공융 본딩(eutectic bonding)되는 것이 바람직하다. 즉, 상기 돌출부(155)의 표면 부근의 원자들과 상기 내부 단자(305)의 원자들이 상기 돌출 부(155) 및 내부 단자(305)간 계면 부근에서 서로 혼합되어 혼합물이 형성되는 것이 바람직하다. 이로써, 상기 내부 단자(305)가 산화에 대한 내성이 약할지라도, 상기 돌출부(155) 및 상기 내부 단자(305)가 충분히 전기적으로 접속될 수 있다.
상기 제2 반도체 소자(100')가 상기 제1 반도체 소자(100)의 비활성면(103) 상에 결합된다. 상기 제2 반도체 소자(100')는 돌출형 단자(150')를 갖는다. 상기 제2 반도체 소자(100')의 돌출형 단자(150')는 상기 제1 반도체 소자(100)에 포함된 관통 전극(150)의 장착 영역 내에 장착된다. 상기 제2 반도체 소자(100')의 상기 돌출형 단자(150')의 적어도 표면은 내산화성 도전 물질로 형성되는 것이 바람직하다. 또한, 상기 돌출형 단자(150')의 적어도 표면은 상기 제1 반도체 소자(100)의 관통 전극(150)에 포함된 내부 패턴(145)에 비하여 높은 용융점을 갖는 도전 물질로 형성되는 것이 바람직하다. 예컨대, 상기 돌출형 단자(150')의 적어도 표면은 귀금속등으로 형성될 수 있다.
상기 돌출형 단자(150')의 적어도 표면이 상기 내산화성 도전 물질로 형성됨으로써, 상기 제2 반도체 소자(100')를 상기 제1 반도체 소자(100)의 비활성면(103) 상부에 장착할때 종래의 플럭스 공정이 요구되지 않는다. 따라서, 반도체 패키지의 신뢰성 저하를 방지할 수 있으며, 또한, 반도체 패키지의 생산성을 향상시킬 수 있다.
상기 돌출형 단자(150')와 상기 관통 전극(150)을 결합시킬 때, 제2 특정 온도의 열을 공급하는 것이 바람직하다. 상기 돌출형 단자(150')의 적어도 표면이 상기 제1 반도체 소자(100)의 관통 전극(150)에 포함된 내부 패턴(145)에 비하여 높 은 용융점을 가짐으로써, 상기 돌출형 단자(150')는 상기 관통 전극(150) 내(즉, 상기 제1 반도체 소자(100)의 제1 비아홀(120)내)에 장착될 수 있다. 그 결과, 제1 및 제2 반도체 소자들(100,100')간의 결합에 의한 신뢰성 저하를 방지할 수 있다. 상기 제2 특정 온도는 상기 돌출형 단자(150')의 적어도 표면의 용융점 보다 낮은 것이 바람직하다. 상기 제1 반도체 소자(100)의 돌출부(155)와 상기 내부 단자(305)와 마찬가지로, 상기 제2 반도체 소자(100')의 상기 돌출형 단자(150')와 상기 제1 반도체 소자(100)의 관통 전극(150)은 공융 본딩되는 것이 바람직하다.
도시된 바와 같이, 상기 제2 반도체 소자(100')의 돌출형 단자(150')은 상기 제1 반도체 소자(100)의 관통 전극(150)과 동일한 형태일 수 있다. 즉, 상기 제2 반도체 소자(100')의 돌출형 단자(150')는 상기 제2 반도체 소자(100')의 반도체 기판, 소자 절연층(105') 및 패드(110')를 관통하고, 상기 패드(110')로부터 돌출된 돌출부(155')를 포함할 수 있다. 이 경우에, 상기 돌출형 단자(150')의 돌출부(155')가 상기 제1 반도체 소자(100)의 관통 전극(150)내에 장착된다. 서로 절연되어야 하는 상기 제1 및 제2 반도체 소자들(100,100')의 부분들은 상기 제2 반도체 소자(100')의 보호 절연막(115') 및 상기 제1 반도체 소자(100)의 비활성면(103) 상의 베리어 절연막(125) 중에서 적어도 하나에 의하여 절연될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 반도체 소자(100')의 돌출형 단자(150')는 다른 형태일 수 있다. 즉, 상기 제2 반도체 소자(100')의 돌출형 단자(150')는 도 2 내지 도 4에 개시된 관통 전극(150a,150b,150c) 중에서 어느 하나일 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 반도체 소자(100)는 도 2 내 지 도 4에 개시된 반도체 소자들(100a,100b,100c) 중에서 어느 하나와 대체될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체 소자(100)와 상기 패키지 기판(300) 사이에 제3의 반도체 소자가 개재될 수도 있다. 상기 제3의 반도체 소자는 도 1 내지 도 4에 개시된 반도체 소자들(100,100a,100b,100c) 중에서 어느 하나인 것이 바람직하다. 이 경우에, 상기 제1 반도체 소자(100)의 돌출부(155)는 상기 제3 반도체 소자의 관통 전극에 포함된 장착 영역 내(즉, 제1 비아홀 내)에 장착된다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 반도체 기판(101)의 활성면(102) 상에 소자 절연층(105)을 형성한다. 상기 반도체 기판(101)은 상기 활성면(102)에 대향된 비활성면(103)을 갖는다. 상기 소자 절연층(105)을 형성하는 단계는 상기 반도체 기판(101)의 활성면(102) 상 및 상기 소자 절연층(105) 내에 위치하는 반도체 소자가 요구하는 반도체 요소들(예컨대, 논리회로, 주변회로 또는 기억 셀들등)을 형성하는 단계를 포함할 수 있다. 상기 소자 절연층(105) 상에 패드(110)를 형성한다. 상기 패드(110)는 상기 반도체 요소들과 전기적으로 접속될 수 있다. 상기 소자 절연층(105) 및 패드(110)를 덮는 보호 절연막(115)을 형성할 수 있다. 상기 보호 절연막(115)을 형성한 후에, 상기 보호 절연막(115)을 패터닝하여 상기 패드(110)를 노출시키는 개구부를 형성할 수 있다. 이와는 달리, 상기 보호 절연막(115)의 개구부를 형성하는 단계는 생략될 수도 있다.
도 7을 참조하면, 상기 반도체 기판(101) 및 상기 활성면(102) 상에 차례로 적층된 소자 절연층(105), 패드(110) 및 보호 절연막(115)을 포함하는 반도체 구조물을 서포트 기판(200, support substrate)과 본딩시킨다. 상기 반도체 구조물은 기판 점착층(210)에 의하여 상기 서포트 기판(200)과 본딩되는 것이 바람직하다. 구체적으로, 상기 보호 절연막(115) 상에 기판 점착층(210)을 형성하고, 상기 기판 점착층(210) 상에 서포트 기판(200)을 본딩시킨다. 상기 기판 점착층(210)은 열 또는 자외선에 반응하는 테이프 형태일 수 있다. 좀더 구체적으로, 상기 기판 점착층(210)은 열 또는 자외선에 의하여 점착력이 저하되는 테이프인 것이 바람직하다. 상기 서포트 기판(200)은 빛을 투과할 수 있는 투명한 기판일 수 있다. 후속 공정을 수행할때, 상기 서포트 기판(200)은 상기 반도체 기판(101), 소자 절연층(105) 및 패드(110)를 포함하는 상기 반도체 구조물을 지지한다. 후속 공정들의 수행시, 상기 본딩 구조물(즉, 상기 반도체 구조물, 기판 점착층(210) 및 서포트 기판(200)을 포함하는 구조물)은 상기 반도체 기판(101)의 비활성면(103)이 위로 향한 채로 다루어진다.
도 8을 참조하면, 상기 비활성면(103)으로부터 상기 활성면(102)을 향하는 방향으로 상기 반도체 기판(101)을 패터닝하여 상기 소자 절연층(105)을 노출시키는 제1 비아홀(120)을 형성한다. 상기 제1 비아홀(120)은 상기 반도체 기판(101)을 관통한다. 상기 제1 비아홀(120)은 상기 패드(110)의 상부에 형성된다. 상기 제1 비아홀(120)의 패터닝 공정시, 상기 제1 비아홀(120)과 상기 패드(110)는 듀얼 사 이드 정렬법(dual side aligning method)으로 정렬될 수 있다. 상기 제1 비아홀(120) 형성시, 상기 소자 절연층(105)을 식각 정지층으로 사용할 수 있다. 좀더 구체적으로, 상기 제1 비아홀(120) 형성시, 상기 소자 절연층(105) 내에 포함된 게이트 절연막, 이온 주입 버퍼절연막 또는 게이트 산화 공정시 형성된 산화막등을 식각 정지층으로 사용할 수 있다.
상기 제1 비아홀(120)을 갖는 본딩 구조물 상에 베리어 절연막(125)을 실질적으로 콘포말(conformal)하게 형성한다. 이로써, 상기 베리어 절연막(125)은 상기 제1 비아홀(120)의 측벽, 상기 제1 비아홀(120)에 노출된 소자 절연층(105) 및 상기 비활성면(103) 상에 실질적으로 콘포말하게 형성된다. 상기 베리어 절연막(125)은 화학기상증착법, 펄스 증착법(plused deposition method) 또는 폴리머 스프레이법(polymer spraying method)등으로 형성될 수 있다. 상기 베리어 절연막(125)은 산화막, 질화막 및 폴리머등에서 선택된 적어도 하나로 형성될 수 있다.
도 9를 참조하면, 상기 제1 비아홀(120) 내에 형성된 베리어 절연막(125), 소자 절연층(105), 패드(110), 보호 절연막(115) 및 기판 점착층(210)을 연속적으로 식각하여 제2 비아홀(130)을 형성한다. 상기 제2 비아홀(130)은 상기 베리어 절연막(125), 소자 절연층(105), 패드(110) 및 보호 절연막(115)을 관통하고, 또한, 아래로 연장되어 상기 기판 점착층(210)내에도 형성된다. 상기 제2 비아홀(130)은 상기 패드(110)을 관통함으로써, 상기 제2 비아홀(130)은 상기 패드(110)의 측면을 노출시킨다. 후속에서, 상기 기판 점착층(210) 내에 형성된 상기 제2 비아홀(130) 내에는 도 1 내지 도 4에 도시된 관통 전극의 돌출부(155,155a)가 형성된다.
상기 제2 비아홀(130)은 상기 제2 비아홀(130)을 정의하는 노광 공정을 포함하는 패터닝 공정으로 형성될 수 있다. 이와는 달리, 상기 제2 비아홀(130)은 레이저 드릴링 공정(laser drilling process)로 형성될 수도 있다. 상기 보호 절연막(115)에 상기 패드(110)를 노출시키는 개구부가 형성된 경우에, 상기 제2 비아홀(130) 형성시, 상기 보호 절연막(115)은 식각하지 않을 수 있다.
도 10을 참조하면, 상기 제2 비아홀(130)을 갖는 본딩 구조물 상에 외부 도전막(135)을 실질적으로 콘포말하게 형성한다. 상기 제1 및 제2 비아홀들(120,130) 내에 형성된 상기 외부 도전막(135)은 상기 비활성면(103)에 개방된 입구를 갖는 오목한 영역(137)을 정의할 수 있다. 즉, 상기 오목한 영역(137)은 상기 제1 및 제2 비아홀들(120,130)내에 형성된 상기 외부 도전막(135)으로 둘러싸인 공간에 해당한다. 도시된 바와 같이, 상기 외부 도전막(135)은 상기 제2 비아홀(130)의 일부 및 상기 제1 비아홀(120)의 일부를 채울 수 있다. 따라서, 상기 오목한 영역(137)은 상기 제1 및 제2 비아홀들(120,130)내에 배치될 수 있다. 상기 오목한 영역(137)은 상기 기판 점착층(210)내에 형성된 상기 제2 비아홀(130)의 일부분 내에도 형성될 수 있다. 상기 외부 도전막(135)은 내산화성 도전 물질로 형성하는 것이 바람직하다. 상기 외부 도전막(135)은 화학기상증착법, 스퍼터링법(sputtering method) 또는 이빔 증발법(E-beam evaporating method)등으로 형성될 수 있다.
상기 외부 도전막(135) 상에 층간 도전막(140)을 실질적으로 콘포말하게 형성할 수 있다. 상기 층간 도전막(140)은 점착 도전 물질 및 베리어 도전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상기 점착 도전 물질은 티타늄, 탄탈늄 및 니켈등에서 선택된 적어도 하나일 수 있다. 상기 베리어 도전 물질은 상기 베리어 도전 물질은 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)일 수 있다.
도 11을 참조하면, 상기 제1 및 제2 비아홀들(120,130)을 채우는 내부 패턴(145)을 형성한다. 상기 내부 패턴(145)은 상기 외부 도전막(135)에 비하여 낮은 용융점을 갖는 저융점 도전 물질로 형성하는 것이 바람직하다. 상기 외부 도전막(135)은 상기 내부 패턴(145)에 비하여 높은 내산화성을 갖는 내산화성 도전 물질로 형성하는 것이 바람직하다. 예컨대, 상기 외부 도전막(135)은 귀금속으로 형성될 수 있으며, 상기 내부 패턴(145)은 숄더(solder) 또는 주석등으로 형성될 수 있다.
상기 내부 패턴(145)을 형성하는 방법은 화학기상증착법, 물리기상증착법, 도금법, 숄더 주입법(solder injection method) 또는 스크린 프린팅법(screen printing method)등을 포함할 수 있다.
상기 내부 패턴(145)을 형성하는 방법이 화학기상증착법, 물리기상증착법 또는 도금법등을 포함하는 경우에 대해 좀더 구체적으로 설명한다. 내부 도전막을 화학기상증착법, 물리기상증착법 또는 도금법등으로 형성한다. 이때, 상기 내부 도전막은 상기 제1 및 제2 비아홀들(120,130)을 채우고, 상기 비활성면(103)의 상부에도 형성된다. 상기 비활성면(103) 상부의 상기 내부 도전막을 평탄화 공정으로 제거하여 상기 내부 패턴(145)을 형성할 수 있다. 상기 평탄화 공정은 화학적기계적 연마 공정 또는 전면 이방성 식각 공정등으로 수행할 수 있다.
한편, 상기 내부 도전막을 실질적으로 콘포말하게 형성할 수 있다. 즉, 상기 내부 도전막이 상기 제2 비아홀(130)을 채우는 반면에 상기 제1 비아홀(120)은 일부만 채우도록 형성할 수 있다. 이 경우에, 아래의 도 12를 참조하여 설명하는 후속 공정을 수행하여 도 2에 개시된 반도체 소자(100a)를 구현할 수 있다.
상기 내부 패턴(145)을 숄더 주입법 또는 스크린 프린팅법등으로 형성하는 경우에, 상기 내부 패턴(145)은 상기 제1 및 제2 비아홀들(120,130) 내부에 한정적으로 형성될 수 있다. 이 경우에, 상기 평탄화 공정은 생략될 수 있다.
도 12를 참조하면, 상기 비활성면(103) 상에 위치한 상기 층간 도전막(140) 및 외부 도전막(135)을 제거하여 상기 제1 및 제2 비아홀들(120,130) 내에 외부 패턴(135a) 및 층간 도전 패턴(140a)을 형성한다. 상기 외부 패턴(135a) 및 층간 도전 패턴(140a)은 상기 내부 패턴(145)을 둘러싼다. 상기 외부 패턴(135a), 층간 도전 패턴(140a) 및 내부 패턴(145)은 관통 전극(150)을 구성한다.
이어서, 상기 기판 점착층(210) 및 서포트 기판(200)을 상기 보호 절연막(115)으로부터 분리시킨다. 이때, 상기 기판 점착층(210)내의 제2 비아홀(130)을 채우는 상기 관통 전극(150)의 일부분(즉, 돌출부(155))는 외부에 노출된다. 이로써, 도 1에 도시된 반도체 소자(100)를 구현할 수 있다.
상기 기판 점착층(210)에 열 또는 자외선을 공급하여 상기 관통 전극(150)을 포함하는 상기 본딩 구조물로터 상기 기판 점착층(210) 및 서포트 기판(200)을 분리시킬 수 있다. 상기 기판 점착층(210)에 자외선을 공급하는 경우에, 상기 자외선은 투명한 상기 서포트 기판(200)을 통하여 공급될 수 있다.
상기 반도체 기판(100)이 복수의 반도체 소자들을 포함하는 웨이퍼인 경우에, 상기 기판 점착층(210) 및 서포트 기판(200)을 분리시킨 후에, 웨이퍼를 소잉(sawing)하여 하나의 반도체 소자로 구분시킬 수 있다. 이와는 다르게, 상기 반도체 기판(100)은 하나의 반도체 소자에 포함된 것일 수도 있다.
상술한 반도체 소자의 형성 방법에 따르면, 상기 제1 비아홀(120)은 상기 비활성면(103)으로부터 상기 활성면(102)을 향하여 식각하는 공정에 의하여 형성된다. 이에 따라, 상기 활성면(102), 소자 절연층(105) 및 패드(110)는 상기 제1 비아홀(120)의 식각시 발생될 수 있는 반도체 기판(100)의 파편들로부터 보호될 수 있다. 특히, 상기 활성면(102), 소자 절연층(105) 및 패드(110)는 상기 기판 점착층(210) 및 서포트 기판(200)에 의하여 보호된다. 결과적으로, 상기 반도체 기판(100)의 파편으로부터 야기될 수 있는 반도체 소자의 신뢰성 저하를 방지할 수 있다.
상술한 반도체 소자의 형성 방법의 일부를 변형하여 도 2 내지 도 4에 도시된 반도체 소자들(100a,100b,100c)을 형성할 수 있다. 상술한 바와 같이, 상기 내부 도전막이 상기 제1 비아홀(120)의 일부만을 채우도록 형성하여 도 2의 반도체 소자(100a)를 구현할 수 있다.
상술한 반도체 소자의 형성 방법에서, 상기 외부 도전막(135)의 두께를 증가시켜 상기 외부 도전막(135)이 상기 제2 비아홀(130)을 완전히 채우는 반면에 상기 제1 비아홀(120)의 일부만 채우도록 형성할 수 있다. 이 경우에, 도 3의 반도체 소자(100b)를 구현할 수 있다.
상술한 도 3의 반도체 소자(100b)를 형성하는 방법 및 도 2의 반도체 소자(100a)를 형성하는 방법을 조합하여 도 4에 개시된 반도체 소자(100c)를 구현할 수 있다. 즉, 상술한 도 3의 반도체 소자(100b)의 형성 방법에서, 외부 도전막이 제1 비아홀(120)의 일부만 채우도록 형성하는 경우에 도 4의 반도체 소자(100c)를 구현할 수 있다.
한편, 상술한 반도체 소자의 형성 방법에 따르면, 상기 내부 패턴(145)이 형성된 후에, 상기 내부 패턴(135a) 및 층간 도전 패턴(140a)이 형성된다. 이와는 다르게, 상기 내부 패턴(135a) 및 층간 도전 패턴(140a)이 먼저 형성된 후에, 상기 내부 패턴(145)이 형성될 수도 있다. 이 방법을 도 13 및 도 14를 참조하여 설명한다. 이 방법은 도 6 내지 도 10을 참조하여 설명한 방법들을 포함할 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 소자의 형성 방법의 일 변형예를 설명하기 위한 단면도들이다.
도 10 및 도 13을 참조하면, 비활성면(103) 상의 층간 도전막(140) 및 외부 도전막(135)을 제거하여 제1 및 제2 비아홀들(120,130)내에 차례로 적층된 외부 패턴(135a) 및 층간 도전 패턴(140a)을 형성한다. 이때, 상기 비활성면(103) 상의 베리어 절연막(125)이 노출된다. 상기 비활성면(103) 상의 층간 도전막(140) 및 외부 도전막(135)은 화학적기계적 연마 공정으로 제거될 수 있다.
이와는 다르게, 상기 제1 및 제2 비아홀들(120,130)내에 희생막(미도시함)을 형성하고, 상기 비활성면(103) 상의 층간 도전막(140) 및 외부 도전막(135)은 전면 이방성 식각 공정으로 제거될 수도 있다. 상기 제1 및 제2 비아홀들(120,130)내의 희생막은 상기 전면 이방성 식각 공정으로부터 상기 외부 패턴(135a) 및 층간 도전 패턴(140a)을 보호한다. 상기 외부 패턴(135a) 및 층간 도전 패턴(140a)을 형성한 후에, 상기 희생막을 제거한다. 상기 비활성면(103) 상의 층간 도전막(140) 및 외부 도전막(135)을 화학적기계적 연마 공정으로 제거하는 경우에도 상기 희생막을 사용하여 상기 외부 패턴(135a) 및 층간 도전 패턴(140a)을 보호할 수도 있다.
도 14를 참조하면, 상기 제1 및 제2 비아홀들(120,130) 내에 내부 패턴(140a)을 형성한다. 도시된 바와 같이, 상기 내부 패턴(140a)은 상기 제2 비아홀(130)을 완전히 채우는 반면에 상기 제1 비아홀(120)은 일부만 채울수 있다. 이 경우에, 도 2의 반도체 소자(100a)를 구현할 수 있다. 이 경우에, 상기 내부 패턴(140a)은 상기 층간 도전 패턴(140a)을 시드층으로 사용하여 도금법으로 형성될 수 있다. (만약, 상기 층간 도전 패턴(140a)이 생략되는 경우에 상기 외부 패턴(135a)이 시드층으로 사용될 수 있음) 물론, 상기 내부 패턴(140a)은 물리기상증착법 또는 화학기상증착법과 평탄화 공정에 의하여 형성될 수도 있다.
이와는 다르게, 상기 층간 도전 패턴(140a) 상에 상기 제1 및 제2 비아홀들(120,130)의 전체를 채우는 도 1의 내부 패턴(145)을 형성하여 도 1의 반도체 소자(100)를 구현할 수도 있다. 이때, 상기 내부 패턴(145)이 도금법으로 형성되는 경우에, 상기 내부 패턴(145)의 시드층으로 사용되는 층간 도전 패턴(140a) 또는 외부 패턴(135a)이 상기 제1 및 제2 비아홀들(120,130) 내에만 존재함으로, 상기 내부 패턴(145)은 상기 제1 및 제2 비아홀들(120,130)내에 한정적으로 형성될 수 있다.
상기 외부 패턴(135a)이 상기 제2 비아홀(130)을 완전히 채우고 상기 제1 비아홀(120)의 일부만을 채우도록 형성된 경우에, 도 14를 참조하여 설명한 내부 패턴의 형성 방법들을 조합하여 도 3 및 도 4의 반도체 소자들(100b,100c)을 구현할 수 있다.
(제2 실시예)
상술한 제1 실시예의 관통 전극은 내산화성 도전 물질로 형성된 외부 패턴과 저융점 도전 물질로 형성된 내부 패턴을 포함한다. 이와는 다르게, 본 실시예에 따른 반도체 소자는 내산화성 도전 물질로만 형성된 관통 전극을 포함한다. 본 실시예에서, 상술한 제1 실시예와 동일한 구성은 동일한 참조부호를 사용한다.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 15를 참조하면, 반도체 소자(100d)는 내산화성 도전 물질로 형성된 관통 전극(135c)을 포함한다. 상기 관통 전극(135c)은 상술한 제1 실시예의 외부 패턴(도 1 내지 도 4의 135a 또는 135b)과 동일한 물질로 형성될 수 있다. 예컨대, 상기 관통 전극(135c)은 귀금속으로 형성될 수 있다.
상기 관통 전극(135c)은 반도체 기판(101)을 관통하는 제1 비아홀(120)과 소자 절연층(105) 및 패드(110)를 관통하는 제2 비아홀(130)내에 배치된다. 또한, 상기 관통 전극(135c)은 상기 패드(110)로부터 돌출된 돌출부(155a)를 포함한다. 상기 돌출부(155a)는 상기 패드(110)의 적어도 일부 및 소자 절연층(105)을 덮는 보호 절연막(115) 보다 높게 돌출된다. 상기 관통 전극(135c)은 상기 제2 비아 홀(130)을 완전히 채우는 반면에 상기 제1 비아홀(120)은 일부를 채운다. 상기 제1 비아홀(120) 내에 배치된 상기 관통 전극(135c)의 일부분은 상기 제1 비아홀(120)의 측벽을 따라 실질적으로 균일한 두께로 연장될 수 있다. 이로써, 상기 제1 비아홀(120) 내에는 상기 관통 전극(135c)의 일부분으로 둘러싸인 장착 함몰부(160a)가 정의된다. 이때, 상기 장착 함몰부(160a)는 상기 반도체 기판(101)의 비활성면(103)에 개방된 입구를 가지며, 상기 장착 함몰부(160a)의 내측벽은 상기 관통 전극(135c)으로 이루어져 있다. 상기 관통 전극(135c)은 상기 제1 비아홀(120) 내에 다른 반도체 소자의 돌출형 단자가 장착하는 장착 영역을 포함한다. 이때, 상기 관통 전극(135c)의 장착 영역은 상기 장착 함몰부(160a)의 적어도 일부와 상기 장착 함몰부(160a)를 정의한 상기 관통 전극(135c)의 적어도 일부를 포함한다.
다음으로, 상기 반도체 소자(100d)의 형성 방법을 설명한다. 이 방법은 도 6 내지 도 9를 참조하여 설명한 제1 및 제2 비아홀들(120,130)을 형성하는 방법을 포함한다. 다만, 상기 반도체 소자(100d)의 형성 방법은 제1 실시예에서 개시된 층간 도전막(140) 및 내부 패턴(145)을 형성하는 방법을 요구하지 않는다. 이 방법을 도 9를 참조하여 좀더 구체적으로 설명한다.
도 9를 참조하면, 제1 및 제2 비아홀들(120,130)을 갖는 본딩 구조물 상에 내산화성 도전막을 실질적으로 콘포말하게 형성한다. 이때, 상기 내산화성 도전막의 두께를 조절하여 상기 내산화성 도전막이 상기 제2 비아홀(130)을 완전히 채우는 반면에 상기 제1 비아홀(120)은 일부를 채우도록 형성한다. 반도체 기판(101)의 비활성면(103) 상에 형성된 상기 내산화성 도전막을 제거하여 상기 제1 및 제2 비 아홀들(120,130) 내에 도 15의 관통 전극(135c)을 형성한다. 이어서, 상기 본딩 구조물로부터 기판 점착층(210) 및 서포트 기판(200)을 분리시켜 도 15의 반도체 소자(100d)를 구현할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 보여주는 단면도이다.
도 16을 참조하면, 반도체 패키지는 패키지 기판(300) 및 상기 패키지 기판(300) 상에 적층된 적어도 하나의 반도체 소자(100d,100d')을 포함한다. 도 16에 개시된 반도체 패키지는 상기 패키지 기판(300) 상에 차례로 적층된 제1 반도체 소자(100d) 및 제2 반도체 소자(100d')를 포함한다. 이와는 달리, 상기 제2 반도체 소자(100d')는 생략될 수 있다. 이와는 또 다르게, 상기 제1 반도체 소자(100d)와 상기 패키지 기판(300) 사이 또는 상기 제2 반도체 소자(100d') 상에 제3의 반도체 소자가 배치될 수도 있다.
상기 제1 반도체 소자(100d)에 포함된 관통 전극(135c)의 돌출부(155a)는 상기 패키지 기판(300)의 내부 단자(305) 와 결합될 수 있다. 이때, 상기 패키지 기판(300)의 내부 단자(305)는 상기 관통 전극(135c)에 비하여 낮은 용융점을 갖는 저융점 도전 물질로 형성되는 것이 바람직하다. 이로써, 상기 관통 전극(135c)의 돌출부(155a)는 상기 내부 단자(305) 내에 장착될 수 있다. 상기 관통 전극(135c)의 돌출부(155a) 및 상기 내부 단자(305)는 서로 공융 본딩될 수 있다. 상기 공융 본딩에 대해서 도 5를 참조하여 설명하였음으로 생략한다.
상기 제2 반도체 소자(100d')는 돌출형 단자(135c')를 포함한다. 상기 돌출 형 단자(135c')의 적어도 표면은 내산화성 도전 물질로 형성되는 것이 바람직하다. 상기 제2 반도체 소자(100d')의 돌출형 단자(135c')는 상기 제1 반도체 소자(100d)의 관통 전극(135c)의 장착 함몰부 내에 장착된다. 상기 관통 전극(135c)의 장착 함몰부의 폭은 상기 돌출형 단자(135c')의 돌출된 부분(155a')의 폭과 같거나 작을 수 있다. 이로써, 상기 돌출형 단자(135c')의 돌출된 부분(155a')이 상기 관통 전극(135c)과 접촉될 수 있다.
상기 제2 반도체 소자(100d')의 돌출형 단자(135c')와 상기 제1 반도체 소자(100d)의 관통 전극(135c)이 본딩될 때, 특정 온도의 열이 공급될 수 있다. 이로써, 상기 돌출형 단자(135c')의 돌출된 부분(155a')의 폭이 상기 관통 전극(135c)의 장착 함몰부의 폭에 비하여 좁을지라도, 상기 돌출형 단자(135c')의 돌출된 부분(155a')을 상기 장착 함몰부 내에 장착시킬 수 있다. 상기 돌출형 단자(135c')의 돌출된 부분(155a')과 상기 관통 전극(135c)은 공융 본딩될 수도 있다.
상기 관통 전극(135c)은 상술한 내산화성 도전 물질로 형성된다. 이로써, 상기 관통 전극(135c)의 돌출부(155a')의 표면에 자연산화막의 형성이 억제된다. 이에 따라, 종래의 플럭스 공정이 요구되지 않는다. 그 결과, 종래 플럭스 공정에 의한 반도체 패키지의 신뢰성 저하를 방지할 수 있다. 또한, 반도체 패키지의 생산성을 향상시킬 수 있다.
또한, 상기 제2 반도체 소자(100d')의 돌출형 단자(135c')의 표면도 내산화성 도전 물질로 형성된다. 이로써, 상기 제2 반도체 소자(100d')를 상기 제1 반도체 소자(100d)의 비활성면(103) 상부에 장착할 때, 종래의 플럭스 공정이 요구되지 않는다. 그 결과, 반도체 패키지의 신뢰성 저하를 방지할 수 있을 뿐만 아니라 반도체 패키지의 생산성을 향상시킬 수 있다.
도 16에 도시된 바와 같이, 상기 제2 반도체 소자(100d')의 돌출형 단자(135c')는 상기 제1 반도체 소자(100d)의 관통 전극(135c)과 동일한 형태일 수 있다. 즉, 상기 돌출형 단자(135c')는 제2 반도체 소자(100d')의 반도체 기판(101')을 관통하는 제1 비아홀 및 제2 반도체 소자(100d')의 소자 절연층(105') 및 패드(110)을 관통하는 제2 비아홀을 채운다. 또한, 상기 돌출형 단자(135c')는 상기 제2 반도체 소자(100d')의 패드(110')로부터 돌출된 부분(155a')을 포함한다. 상기 제2 반도체 소자(100d')의 보호 절연막(115') 및/또는 상기 제1 반도체 소자(100d)의 비활성면(103) 상의 베리어 절연막(125)에 의하여 상기 제1 및 제2 반도체 소자들(100d,100d')의 절연이 요구되는 부분들이 서로 절연될 수 있다.
한편, 상기 제2 반도체 소자(100d')의 돌출형 단자(135c')는 제1 실시예의 도 1 내지 도 4에 개시된 관통 전극들(150,150a,150b,150c)들 중에서 어느 하나와 대체될 수 있다. 상술한 바와 같이, 제3의 반도체 소자가 상기 제2 반도체 소자(100d') 상 또는 상기 제1 반도체 소자(100d)와 상기 패키지 기판(300) 사이에 배치될 수 있다. 이때, 상기 제3의 반도체 소자는 도 1 내지 도 4에 개시된 반도체 소자들(100,100a,100b,100c) 중에서 어느 하나일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 단면도.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 단면도.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 단면도.
도 5는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 보여주는 단면도.
도 6 내지 도 12는 본 발명의 실시예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 소자의 형성 방법의 일 변형예를 설명하기 위한 단면도들.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 보여주는 단면도.

Claims (20)

  1. 서로 대향된 활성면 및 비활성면을 갖는 반도체 기판;
    상기 활성면 상에 차례로 적층된 소자 절연층 및 패드; 및
    상기 반도체 기판을 관통하는 제1 비아홀 및 상기 소자 절연층 및 패드를 연속적으로 관통하는 제2 비아홀내에 배치되고 상기 패드로부터 돌출된 돌출부를 포함하는 관통 전극을 포함하되, 적어도 상기 관통 전극의 돌출부의 표면은 내산화성 도전 물질로 형성된 반도체 소자.
  2. 청구항 1에서,
    상기 관통 전극은,
    상기 내산화성 도전 물질로 형성된 외부 패턴; 및
    상기 외부 패턴에 의해 정의된 오목한 영역내에 배치된 내부 패턴을 포함하되, 상기 오목한 영역은 상기 비활성면에 개방된 입구를 갖고, 상기 내산화성 도전 물질은 상기 내부 패턴에 비하여 높은 내산화성을 갖는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 내부 패턴은 상기 외부 패턴에 비하여 낮은 용융점을 갖는 저융점 도전 물질로 형성된 반도체 소자.
  4. 청구항 2에 있어서,
    상기 오목한 영역은 상기 제1 및 제2 비아홀들 및 상기 돌출부 내에 정의된 반도체 소자.
  5. 청구항 4에 있어서,
    상기 내부 패턴은 상기 오목한 영역의 전부를 채우는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 내부 패턴은 상기 돌출부 및 상기 제2 비아홀 내의 오목한 영역을 채우고, 또한, 상기 내부 패턴은 상기 제1 비아홀 내 오목한 영역의 측벽을 따라 콘포말(conformal)하게 배치된 반도체 소자.
  7. 청구항 2에 있어서,
    상기 돌출부는 상기 외부 패턴으로 이루어지고, 상기 외부 패턴은 상기 제2 비아홀을 채우고, 상기 오목한 영역은 상기 제1 비아홀 내에 정의된 반도체 소자.
  8. 청구항 7에 있어서,
    상기 내부 패턴은 상기 오목한 영역의 전부를 채우는 반도체 소자.
  9. 청구항 7에 있어서,
    상기 내부 패턴은 상기 오목한 영역의 측벽을 따라 콘포말하게 배치된 반도체 소자.
  10. 청구항 2에 있어서,
    상기 관통 전극은 상기 내부 패턴 및 외부 패턴 사이에 개재된 층간 도전 패턴을 더 포함하되, 상기 층간 도전 패턴은 점착 도전 물질 및 베리어 도전 물질 중에서 선택된 적어도 하나를 포함하는 반도체 소자.
  11. 청구항 1에 있어서,
    상기 관통 전극 전체는 상기 내산화성 도전 물질로 형성되고, 상기 관통 전극은 상기 제2 비아홀을 채우고, 상기 관통 전극은 상기 제1 비아홀의 측벽을 따라 콘포말하게 배치되어 상기 제1 비아홀 내에 상기 관통 전극으로 둘러싸인 장착 함몰부가 정의된 반도체 소자.
  12. 청구항 11에 있어서,
    상기 내산화성 도전 물질은 귀금속으로 이루어진 반도체 소자.
  13. 청구항 1에 있어서,
    상기 관통 전극은 상기 제1 비아홀 내에 다른 반도체 소자의 돌출형 단자가 장착되는 장착 영역을 갖는 반도체 소자.
  14. 청구항 1에 있어서,
    상기 제1 비아홀의 측벽과 상기 관통 전극 사이에 개재된 베리어 절연막을 더 포함하는 반도체 소자.
  15. 청구항 1에 있어서,
    상기 돌출부의 폭은 상기 제1 비아홀의 폭에 비하여 작은 반도체 소자.
  16. 서로 대향된 활성면 및 비활성면을 갖는 반도체 기판과, 상기 활성면 상에 차례로 적층된 소자 절연층 및 패드를 포함하는 반도체 구조물을 준비하는 단계;
    상기 비활성면으로부터 상기 활성면을 향하여 상기 반도체 기판을 패터닝하여 제1 비아홀을 형성하는 단계;
    상기 제1 비아홀과 연통하고 상기 소자 절연층 및 패드를 연속적으로 관통하는 제2 비아홀을 형성하는 단계; 및
    상기 제1 및 제2 비아홀들 내에 배치되고 상기 패드로부터 돌출된 돌출부를 포함하는 관통 전극을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  17. 청구항 16에 있어서,
    상기 제1 비아홀을 형성하기 전에,
    상기 패드 및 소자 절연층 상에 기판 점착층을 형성하는 단계; 및
    상기 기판 점착층 상에 서포트 기판을 본딩하는 단계를 더 포함하되, 상기 제2 비아홀을 형성하는 단계는 상기 소자 절연층, 상기 패드 및 상기 기판 점착층을 연속적으로 패터닝하는 단계를 포함하는 반도체 소자의 형성 방법.
  18. 청구항 17에 있어서,
    상기 제2 비아홀을 형성하기 전에,
    상기 제1 비아홀 내에 베리어 절연막을 콘포말하게 형성하는 단계를 더 포함하되, 상기 제2 비아홀을 형성하는 단계는 상기 베리어 절연막, 상기 소자 절연층, 상기 패드 및 상기 기판 점착층을 연속적으로 패터닝하는 단계를 포함하는 반도체 소자의 형성 방법.
  19. 청구항 17에 있어서,
    상기 관통 전극을 형성하는 단계는,
    상기 제1 및 제2 비아홀들 내에 외부 패턴을 형성하는 단계; 및
    상기 외부 패턴으로 둘러싸인 오목한 영역내에 내부 패턴을 형성하는 단계를 포함하되, 상기 외부 패턴은 상기 내부 패턴에 비하여 높은 내산화성을 갖는 도전 물질로 형성하고, 상기 내부 패턴은 상기 외부 패턴에 비하여 낮은 용융점을 갖는 도전 물질로 형성되는 반도체 소자의 형성 방법.
  20. 청구항 17에 있어서,
    상기 관통 전극의 전체는 내산화성 도전 물질로 형성되고, 상기 제1 비아홀 내에 상기 관통 전극에 의하여 둘러싸인 장착 함몰부가 정의된 반도체 소자의 형성 방법.
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