KR20090002644A - 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법 - Google Patents

관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법 Download PDF

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Abstract

관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법을 제공한다. 상기 제조방법에 있어 반도체 기판 상에 제1 절연막을 형성한다. 상기 제1 절연막 상에 상기 제1 절연막을 노출시키는 제1 개구부를 구비하는 배선을 형성한다. 상기 배선의 상부 및 상기 제1 개구부 내에 제2 절연막을 형성한다. 상기 제2 절연막 상에 상기 제2 절연막을 노출시키는 제2 개구부를 구비하는 도전성 패드를 형성한다. 상기 제2 개구부 및 상기 제1 개구부 내에 상기 제2 개구부의 폭 및 상기 제1 개구부의 폭에 비해 작은 폭을 갖고, 상기 제2 절연막, 상기 제1 절연막 및 상기 반도체 기판의 상부를 관통하는 관통홀을 형성한다. 상기 관통홀 내에 관통전극을 형성한다.

Description

관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법{Semiconductor device having through electrode and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 도 1의 A영역에 대해 공정 단계별로 나타낸 평면도들이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 공정 단계별로 나타낸 단면도들로서, 도 3a 내지 도 3f는 도 2a 내지 도 2f의 절단선들 Ⅲ-Ⅲ'를 따라 각각 취해진 단면도들이다.
도 4a 및 도 4b는 배선의 다른 형태를 나타낸 평면도들이다.
도 5는 비아홀의 다른 형태를 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 일부분을 나타낸 단면도이다.
본 발명은 반도체 장치 및 그를 제조하는 방법에 관한 것으로, 더욱 자세하게는 관통전극을 구비하는 반도체 장치 및 그를 제조하는 방법에 관한 것이다.
최근 전자제품의 소형화 및 경량화 추세에 따라 반도체 패키지 또한 소형화 및 경량화되고 있다. 이에 부응하여 복수 개의 반도체 칩을 수직으로 적층한 칩 스택 패키지(Chip Stack Package; CSP)가 개발되고 있다. 이러한 칩 스택 패키지는 복수 개의 단위 반도체 패키지를 수직으로 적층하는 패키지에 비해 소형화 및 경량화에 유리하다.
이러한 칩 스택 패키지에 사용되는 반도체 칩은 그의 하부면 및 상부면에 각각 형성된 패드 전극들을 구비한다. 이 때, 상기 패드 전극들을 서로 연결하기 위해 상기 반도체 칩을 관통하는 관통전극이 형성된다.
본 발명이 이루고자 하는 기술적 과제는 관통전극을 형성함에 있어서 발생되는 공정불량을 제거할 수 있는 반도체 장치의 제조방법 및 이에 의해 제조된 반도체 장치를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 반도체 장치의 제조방법을 제공한다. 먼저, 반도체 기판 상에 제1 절연막을 형성한다. 상기 제1 절연막 상에 상기 제1 절연막을 노출시키는 제1 개구부를 구비하는 배선을 형성한다. 상기 배선의 상부 및 상기 제1 개구부 내에 제2 절연막을 형성한다. 상기 제2 절연막 상에 상기 제2 절연막을 노출시키는 제2 개구부를 구비하는 도전성 패드를 형성한다. 상기 제2 개구부 및 상기 제1 개구부 내에 상기 제2 개구부의 폭 및 상기 제1 개구부의 폭에 비해 작은 폭을 갖고, 상기 제2 절연막, 상기 제1 절연막 및 상기 반도체 기판의 상부를 관통하는 관통홀을 형성한다. 상기 관통홀 내에 관통전극을 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 장치를 제공한다. 상기 반도체 장치는 반도체 기판을 구비한다. 상기 반도체 기판 상에 제1 절연막이 배치된다. 상기 제1 절연막 상에 상기 제1 절연막을 노출시키는 제1 개구부를 구비하는 배선이 배치된다. 상기 배선의 상부 및 상기 제1 개구부 내에 제2 절연막이 위치한다. 상기 제2 절연막 상에 상기 제2 절연막을 노출시키는 제2 개구부를 구비하는 도전성 패드가 배치된다. 상기 제2 개구부 폭 및 상기 제1 개구부 폭에 비해 작은 폭을 갖고, 상기 제2 절연막, 상기 제1 절연막 및 상기 반도체 기판을 관통하는 관통홀이 상기 제2 개구부 및 상기 제1 개구부 내에 위치한다. 상기 관통홀 내에 관통전극이 위치한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 1을 참조하면, 반도체 장치(100)는 반도체 칩일 수 있다. 상기 반도체 칩(100)은 복수 개의 셀 어레이 영역들(CA)을 구비한다. 상기 반도체 칩(100)의 중앙부 즉, 상기 셀 어레이 영역들(CA) 사이에 다수 열로 배열된 도전성 패드들(125)이 배치될 수 있다. 상기 도전성 패드들(125) 상에 관통전극들(150)이 상기 도전성 패드들(125)에 각각 정렬되어 배치될 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 도 1의 A영역에 대해 공정 단계별로 나타낸 평면도들이다. 도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 공정 단계별로 나타낸 단면도들로서, 도 3a 내지 도 3f는 도 2a 내지 도 2f의 절단선들 Ⅲ-Ⅲ'를 따라 각각 취해진 단면도들이다.
도 2a 및 도 3a를 참조하면, 반도체 기판(101) 상에 제1 절연막(110)을 적층한다. 상기 제1 절연막(110)을 적층하기 전에 상기 반도체 기판(101)의 다른 영역, 예들 들어 셀 어레이 영역(도 1의 CA) 상에 트랜지스터, 캐패시터 등의 소자들을 형성할 수 있다.
상기 제1 절연막(110) 상에 상기 제1 절연막(110)을 노출시키는 제1 개구부(115a)를 구비하는 배선(115)을 형성한다. 구체적으로, 상기 제1 절연막(110) 상에 배선 도전막을 적층한 후 상기 배선 도전막을 패터닝하여, 상기 제1 개구부(115a)를 구비하는 상기 배선(115)을 형성할 수 있다.
상기 제1 개구부(115a)는 상기 배선(115)의 중앙부분에 형성될 수 있다. 상기 배선(115)은 상기 셀 어레이 영역의 소자들에 전기적으로 연결될 수 있으며, 알루미늄막, 구리막 등의 금속막일 수 있다. 상기 배선(115)은 사각형의 형상을 갖 는 것으로 도시되었으나, 이에 한정되지 않고 도 4a 및 도 4b에 도시된 바와 같이 원형의 형상을 가질 수 있다. 또한, 상기 제1 개구부(115a)는 원형의 형상을 갖는 것으로 도시되었으나, 이에 한정되지 않고 도 4b에 도시된 바와 같이 사각형의 형상을 가질 수 있다.
도 2b 및 도 3b를 참조하면, 상기 배선(115) 상에 제2 절연막(120)을 적층한다. 상기 제2 절연막(120)은 상기 제1 개구부(115a) 내에도 적층되어, 상기 제1 개구부(115a) 내에 노출된 상기 배선(115)의 측벽에 접할 수 있다.
상기 제2 절연막(120)은 상기 제1 절연막(110)과 동일 물질막일 수 있다. 구체적으로, 상기 제2 절연막(120)은 상기 제1 절연막(110)은 실리콘 산화막일 수 있다.
상기 제2 절연막(120) 내에 상기 배선(115)을 노출시키는 제1 비아홀(120v)을 형성할 수 있다. 상기 제1 비아홀(120v)은 상기 제1 개구부(115a)와 소정간격 이격되어, 상기 제1 개구부(115a)를 둘러싸도록 형성될 수 있다. 그러나, 상기 제1 비아홀(120v)의 형상은 이에 한정되지 않고, 도 5에 도시된 바와 같이 상기 배선(115)의 다수 부분들을 각각 노출시키는 다수 개의 비아홀들(120v)을 구비할 수 있다.
도 2c 및 도 3c를 참조하면, 상기 제2 절연막(120) 상에 상기 제2 절연막(120)을 노출시키는 제2 개구부(125a)를 구비하는 도전성 패드(125)를 형성한다. 구체적으로, 상기 제2 절연막(120) 상에 패드 도전막을 적층한 후 상기 패드 도전막을 패터닝하여, 상기 제2 개구부(125a)를 구비하는 상기 도전성 패드(125)을 형 성할 수 있다. 상기 도전성 패드(125)는 금속막으로서 금, 은, 구리, 백금, 알루미늄 또는 이들의 합금을 사용하여 형성할 수 있다.
상기 제2 개구부(125a)는 상기 도전성 패드(125)의 중앙부분에 형성될 수 있다. 상기 도전성 패드(125)는 상기 배선(115)과 서로 대응되는 위치에 형성될 수 있으며, 나아가 실질적으로 동일한 형상 및 실질적으로 동일한 크기로 형성될 수 있다. 상기 제2 개구부(125a) 또한 상기 제1 개구부(115a)과 서로 대응되는 위치에 형성될 수 있으며, 나아가 실질적으로 동일한 형상 및 실질적으로 동일한 크기로 형성될 수 있다.
상기 제1 비아홀(120v)이 형성된 경우, 상기 패드 도전막은 상기 제1 비아홀(120v) 내에도 형성될 수 있다. 이 경우, 상기 도전성 패드(125) 하부에 위치하여, 상기 제2 절연막(120)을 관통하면서 상기 도전성 패드(125)와 상기 배선(115)을 전기적으로 연결하는 제1 연결전극(123)이 형성될 수 있다. 상기 제1 연결전극(123) 및 상기 배선(115)을 통해 상기 도전성 패드(125)는 상기 셀 어레이 영역의 소자들에 전기적으로 연결될 수 있다.
이와 같이, 상기 도전성 패드(125)는 상기 배선(115)에 중첩되어 형성됨으로써, 상기 도전성 패드(125)가 상기 배선(115)과 서로 이격하여 형성되는 경우에 비해 스페이스를 절약할 수 있어 집적도 향상에 유리하다.
도 2d 및 도 3d를 참조하면, 상기 도전성 패드(125) 및 상기 도전성 패드(125)의 외곽에 노출된 상기 제2 절연막(120) 상에 패시베이션막(130)을 형성할 수 있다. 상기 패시베이션막(130)은 실리콘 질화막 또는 폴리이미드(polyimide)막 일 수 있다. 상기 패시베이션막(130) 내에 제3 개구부(130a)를 형성한다. 그 결과, 상기 패시베이션막(130)은 상기 도전성 패드(125)의 외곽에 노출된 상기 제2 절연막(120)을 덮도록 형성되며, 상기 제3 개구부(130a) 내에는 상기 도전성 패드(125)가 노출될 뿐 아니라, 상기 제2 개구부(125a) 내에 노출된 상기 제2 절연막(120)이 노출될 수 있다.
그 후, 상기 제2 개구부(125a) 내에 노출된 상기 제2 절연막(120), 상기 제1 절연막(110) 및 상기 반도체 기판(101)의 상부를 관통하는 관통홀(TH)을 형성한다. 상기 관통홀(TH)은 상기 제2 개구부(125a) 및 상기 제1 개구부(115a) 내에 위치하고, 상기 제2 개구부의 폭(W_125a) 및 상기 제1 개구부의 폭(W_115a)에 비해 작은 폭(W_TH)을 갖는다.
상기 관통홀(TH)은 레이저 드릴법(laser drill method) 또는 포토리소그라피법을 사용하여 형성할 수 있다. 상기 포토리소그라피법을 사용하는 경우, 상기 도전성 패드(125) 및 상기 패시베이션막(131) 상에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 상기 제2 절연막(120), 상기 제1 절연막(110) 및 상기 반도체 기판(101)의 상부를 건식식각법을 사용하여 식각함으로써 상기 관통홀(TH)을 형성한다. 상기 건식식각법은 반응성 이온 식각법(reactive ion etching; RIE)일 수 있다.
상술한 바와 같이, 상기 배선(115) 및 상기 도전성 패드(125) 내에 각각 제1 개구부(115a) 및 제2 개구부(125a)를 형성하고, 상기 제1 개구부(115a) 및 상기 제2 개구부(125a) 내에 상기 관통홀(TH)을 형성하면서 상기 관통홀의 폭(W_TH)을 상 기 제2 개구부의 폭(W_125a) 및 상기 제1 개구부의 폭(W_115a)에 비해 작게 형성함으로써, 상기 절연막(120, 110) 식각 및 상기 반도체 기판(101) 식각 만을 수행하여 상기 관통홀(TH)을 형성하는 것이 가능하다. 다시 말해서, 상기 배선(115) 및 상기 도전성 패드(125)와 같은 금속막을 식각하지 않고서도 상기 관통홀(TH)을 형성할 수 있어 식각공정이 단순화된다.
나아가, 상기 관통홀(TH)의 상부부분을 형성함에 있어서 식각되는 물질들이 모두 절연막들(120, 110)이므로, 식각속도가 거의 유사하다. 따라서, 상기 관통홀(TH)의 측벽 프로파일이 대체적으로 평탄할 수 있다. 이러한 효과는 상기 절연막들(120, 110)이 동일한 물질막이 경우에 더 잘 나타날 수 있다.
도 2e 및 도 3e를 참조하면, 상기 관통홀(TH)이 형성된 기판 상에 제3 절연막(140)을 형성할 수 있다. 상기 제3 절연막(140)은 상기 패시베이션막(130)의 상부, 상기 도전성 패드(125)의 상부 및 상기 관통홀(TH)의 측벽 상에 형성될 수 있다. 상기 제3 절연막(140)을 형성하는 것은 화학적 기상 증착법(chemical vapor deposition; CVD)을 사용하여 수행할 수 있다. 상기 관통홀(TH)의 측벽 프로파일이 대체적으로 평탄하므로, 상기 제3 절연막(140)은 상기 관통홀(TH) 의 측벽 상에 콘포말하게(conformally) 적층될 수 있다.
상기 제3 절연막(140) 내에 상기 도전성 패드(125)을 노출시키는 제2 비아홀(140v)을 형성할 수 있다. 상기 제2 비아홀(140v)은 상기 제2 개구부(125a)와 소정간격 이격되면서 상기 제2 개구부(125a)를 둘러싸도록 형성될 수 있다. 상기 제2 비아홀(140v)은 상기 제1 비아홀(120v)와 유사한 형상을 갖도록 형성될 수 있 다.
도 2f 및 도 3f를 참조하면, 상기 관통홀(TH) 및 상기 제2 비아홀(140v)이 형성된 반도체 기판(101) 상에 베리어 금속막(151) 및 관통전극층(152)을 차례로 적층한 후, 상기 관통전극층(152) 및 베리어 금속막(151)을 패터닝하여 관통전극(150)을 형성한다. 상기 관통전극(150)은 상기 관통홀(TH) 내에 위치하고, 상기 제3 절연막(140) 상부로 연장될 수 있다. 또한, 상기 제3 절연막(140)은 상기 관통홀(TH)의 측벽 상에 위치하여 상기 관통전극(150)을 둘러쌀 수 있다.
상기 베리어 금속막(151)은 스퍼터법(sputtering) 또는 화학적 기상 증착법(chemical vapor deposition; CVD)을 사용하여 적층할 수 있다. 상기 관통전극층(152)은 전기도금법을 사용하여 형성될 수 있다. 구체적으로, 상기 관통전극층(152)은 상기 베리어 금속막(151)을 시드층으로 한 전해도금법을 사용하여 형성될 수 있다. 상기 관통홀(TH)의 측벽 프로파일이 대체적으로 평탄하므로, 상기 베리어 금속막(151)은 상기 관통홀(TH) 의 측벽 상에 콘포말하게 적층될 수 있으며, 상기 관통전극층(152)은 상기 관통홀(TH)을 보이드 없이 메울 수 있다.
상기 베리어 금속막(151)은 Ti막, TiN막, TaN막 또는 WN막일 수 있다. 또한, 상기 관통전극층(152)는 구리막 또는 니켈막일 수 있다.
상기 제2 비아홀(140v)이 형성된 경우, 상기 관통전극(150)은 상기 제2 비아홀(140v) 내에도 형성될 수 있다. 이 경우, 상기 관통전극(150)의 상기 제3 절연막(140) 상으로 연장된 부분의 하부에 위치하여, 상기 제3 절연막(140)을 관통하면서 상기 관통전극(150)과 상기 도전성 패드(125)를 전기적으로 연결하는 제2 연결 전극(153)이 형성될 수 있다. 상기 제2 연결전극(153), 상기 도전성 패드(125), 상기 제1 연결전극(123) 및 상기 배선(115)을 통해 상기 관통전극(150)는 상기 셀 어레이 영역의 소자들에 전기적으로 연결될 수 있다.
이와 같이, 상기 관통전극(150)이 상기 도전성 패드(125) 및 상기 배선(115)과 중첩되어 형성됨으로써, 상기 관통전극(150)이 상기 도전성 패드(125)와 떨어진 반도체 기판의 다른 영역에 형성된 후 상기 관통전극(150)과 상기 도전성 패드(125)를 다른 수단에 의해 전기적으로 연결하는 경우에 비해 스페이스를 절약할 수 있어 집적도 향상에 유리하다. 또한, 상기 관통전극(150)과 상기 도전성 패드(125)를 전기적으로 연결하는 수단의 길이가 최소로 짧아질 수 있다.
도 3g를 참조하면, 상기 반도체 기판(101)의 하부면을 연마하되, 상기 관통전극(150)이 일부 연마될 때까지 연마한다. 그 결과, 상기 반도체 기판(101)의 하부면에 상기 관통전극(150)이 노출된다.
도 3h를 참조하면, 상기 반도체 기판(101)의 하부면에 노출된 상기 관통전극(150) 상에 재배선층(155)을 형성하고, 상기 재배선층(155) 상에 상기 재배선층(155)의 일부영역을 노출시키는 제4 개구부(160a)를 구비하는 보호층(160)을 형성할 수 있다. 상기 제4 개구부(160a) 내에 노출된 상기 재배선층(155) 상에 본딩 패드(165)를 형성하고, 상기 본딩 패드(165) 상에 도전성 범프(170) 또는 솔더볼을 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 일부분을 나타낸 단면도이다.
도 6을 참조하면, 도 3h를 참조하여 설명한 반도체 칩 상에 도 3g를 참조하여 설명한 반도체 칩을 도전성 접착층(190)을 사용하여 적층한 반도체 패키지(200)이 도시된다. 구체적으로, 하부 반도체 칩(100a)의 관통전극(150) 상에 상부 반도체 칩(100b)의 관통전극(150)이 전기적으로 연결된다.
본 발명의 다른 실시예에 따른 반도체 패키지는 도 3h를 참조하여 설명한 반도체 칩들을 차례로 적층하여 형성될 수도 있으며, 본 발명의 또 다른 실시예에 따른 반도체 패키지는 도 3g를 참조하여 설명한 반도체 칩들을 차례로 적층하여 형성될 수도 있다.
상술한 바와 같이 본 발명에 따르면, 배선 및 도전성 패드 내에 각각 제1 개구부 및 제2 개구부를 형성하고, 상기 제1 개구부 및 상기 제2 개구부 내에 관통홀을 형성하면서 상기 관통홀의 폭을 상기 제2 개구부의 폭 및 상기 제1 개구부의 폭에 비해 작게 형성함으로써, 상기 절연막들 식각 및 상기 반도체 기판 식각 만을 수행하여 상기 관통홀을 형성할 수 있다. 따라서, 금속막을 식각하지 않고서도 상기 관통홀을 형성할 수 있어 식각 공정이 단순화될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (12)

  1. 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 절연막을 노출시키는 제1 개구부를 구비하는 배선을 형성하는 단계;
    상기 배선의 상부 및 상기 제1 개구부 내에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 제2 절연막을 노출시키는 제2 개구부를 구비하는 도전성 패드를 형성하는 단계;
    상기 제2 개구부 및 상기 제1 개구부 내에 상기 제2 개구부의 폭 및 상기 제1 개구부의 폭에 비해 작은 폭을 갖고, 상기 제2 절연막, 상기 제1 절연막 및 상기 반도체 기판의 상부를 관통하는 관통홀을 형성하는 단계; 및
    상기 관통홀 내에 관통전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 도전성 패드를 형성하기 전에,
    상기 제2 절연막 내에 상기 배선을 노출시키는 제1 비아홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서,
    상기 관통홀을 형성하기 전에,
    상기 도전성 패드, 및 상기 제2 개구부 내에 노출된 상기 제2 절연막을 노출시키는 제3 개구부를 구비하는 패시베이션막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 관통홀을 형성한 후,
    상기 도전성 패드, 및 상기 관통홀의 측벽 상에 제3 절연막을 형성하는 단계; 및
    상기 제3 절연막 내에 상기 도전성 패드를 노출시키는 제2 비아홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서,
    상기 관통전극은 전기도금법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서,
    상기 제1 절연막 및 제2 절연막은 동일 물질막인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 반도체 기판;
    상기 반도체 기판 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 배치되고, 상기 제1 절연막을 노출시키는 제1 개구부를 구비하는 배선;
    상기 배선의 상부 및 상기 제1 개구부 내에 위치하는 제2 절연막;
    상기 제2 절연막 상에 배치되고, 상기 제2 절연막을 노출시키는 제2 개구부를 구비하는 도전성 패드;
    상기 제2 개구부 및 상기 제1 개구부 내에 위치하여 상기 제2 개구부 폭 및 상기 제1 개구부 폭에 비해 작은 폭을 갖고, 상기 제2 절연막, 상기 제1 절연막 및 상기 반도체 기판을 관통하는 관통홀; 및
    상기 관통홀 내에 위치하는 관통전극을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 도전성 패드 하부에 위치하고, 상기 제2 절연막을 관통하여 상기 배선에 접속하는 제1 연결 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 도전성 패드의 상부 및 상기 관통홀의 측벽 상에 위치하여 상기 관통전극을 둘러싸는 제3 절연막을 더 포함하고,
    상기 관통전극은 상기 제3 절연막 상부로 연장되며,
    상기 관통전극의 상기 제3 절연막 상으로 연장된 부분 하부에서 상기 제3 절연막을 관통하여 상기 도전성 패드에 접속하는 제2 연결 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제1 절연막 및 제2 절연막은 동일 물질막인 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치.
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