JP2004296895A - 半導体装置、３次元実装型半導体装置の製造方法、半導体デバイス、電子機器 - Google Patents
半導体装置、３次元実装型半導体装置の製造方法、半導体デバイス、電子機器 Download PDFInfo
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Abstract
【課題】基板貫通孔の形成工程を簡素化できるようにした半導体装置を提供する。
【解決手段】半導体基板１０上に層間絶縁膜１４を介して回路配線が設けられ、上記配線端部に設けられた電極１６内の穿孔予定部Ｅに電極１６及び半導体基板１０を貫通する貫通孔を設けることで、電極１６とこれと反対側の基板面側とを導通可能とした半導体装置において、この電極１６を、穿孔予定部Ｅに対応する位置に開口部１６ｇを有する構成とする。
【選択図】 図１
【解決手段】半導体基板１０上に層間絶縁膜１４を介して回路配線が設けられ、上記配線端部に設けられた電極１６内の穿孔予定部Ｅに電極１６及び半導体基板１０を貫通する貫通孔を設けることで、電極１６とこれと反対側の基板面側とを導通可能とした半導体装置において、この電極１６を、穿孔予定部Ｅに対応する位置に開口部１６ｇを有する構成とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、３次元実装型半導体装置の製造方法、半導体デバイス、電子機器に関するものである。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ ｄａｔａ ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、例えば特許文献１に開示されているような三次元実装技術が案出されてきた。この三次元実装技術は、層間絶縁膜を介して半導体基板上に配線等の形成された半導体チップを複数積層し、各チップ間を該基板を貫通するような接続端子を介して導電接続することで、高密度実装を実現するものである。
【０００４】
【特許文献１】
特開２００２−５０７３８号公報
【０００５】
【発明が解決しようとする課題】
上述の三次元実装技術においては、上記接続端子を形成するために、基板を貫通する貫通孔を形成することが必須となるが、この貫通孔の形成位置によっては、半導体チップの設計の自由度が制限されることがある。このため、本出願人は、上記特許文献１において、この貫通孔を配線端部の電極パッドに対して設ける構造を提案している。このような構造を採用することで、電極が形成されていない基板上の領域に貫通孔を形成する場合に比して、該基板の省スペース化を図ることができ、当該半導体装置の高機能化ないし小型化を実現できる。
【０００６】
ところで、上記特許文献１では、上記貫通孔を形成するために電極中央部をドライエッチングにより除去している。このため、上記貫通孔の形成工程は、電極のエッチング工程，層間絶縁膜のエッチング工程，半導体基板のエッチング工程の少なくとも３つの工程が必要となり、製造効率が悪い。
また、半導体デバイスの分野では一段の高速化が求められており、従来のアルミ配線を、より低抵抗な銅配線等に置き換えることが行なわれている。しかしながら、銅を用いた電極はドライエッチング加工が困難であるため、上記構造を採用することができなかった。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、基板貫通孔の形成工程を簡素化できるようにした半導体装置、特に、銅配線の適用を可能とした半導体装置を提供することを目的とする。また、この半導体装置を用いることで実装を容易化した３次元実装型半導体装置の製造方法、並びにこの３次元実装型半導体装置を備えた半導体デバイス、電子機器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に層間絶縁膜を介して回路配線が設けられ、上記配線端部に設けられた電極内の穿孔予定部に上記電極及び半導体基板を貫通する貫通孔を設けることで、上記電極とこれと反対側の基板面側とを導通可能とした半導体装置であって、上記電極は上記穿孔予定部に対応する位置に開口部を有することを特徴とする。
【０００９】
本構成の半導体装置では、穿孔予定部に電極材料が配置されないことから、上記貫通孔の形成工程は、電極と半導体基板との間に配置された絶縁膜を除去する工程と、半導体基板に基板孔を形成する工程との少なくとも２工程ですむこととなり、工程が簡略化される。また、電極のエッチング工程が不要となることから、本半導体装置に対して、エッチングの困難な銅等の金属材料を適用することが可能となる。これにより、小型化の利点を有しながら、一段の高速化や高機能化を図ることができる。
【００１０】
なお、上記電極は、例えば、上記絶縁膜において上記穿孔予定部の周囲に環状に設けられた溝内に、金，銀，銅，白金，アルミニウム等の金属材料をスパッタリング、メッキ等の方法を用いて埋め込み形成することで得られる。勿論、電極にアルミニウム等のエッチング可能な材料を用い、回路配線及び電極をパターン形成する際に、穿孔予定部に対応する位置の電極材料を除去する方法でもよい。
【００１１】
そして、このように穿孔予定部に金属材料の配置されない半導体装置を複数積層することで、省スペース且つ高密度なスタック型（３次元実装型）の半導体装置を容易に製造することができる。すなわち、本発明の３次元型半導体装置の製造方法は、各半導体装置の穿孔予定部に位置する層間絶縁膜を除去して上記半導体基板の表面に通じる電極孔を形成する工程と、上記半導体基板に対して上記電極孔と連通する基板孔を形成する工程と、上記基板孔及び電極孔に導電部材を充填する工程と、上記各半導体装置をその導電部材を介して積層する工程とを備えたことを特徴とする。
この方法では、貫通孔の形成工程を電極孔の形成工程と基板孔の形成工程との最低２工程とすることができるため、貫通孔の形成工程から各半導体装置の積層工程までの全体の工程（３次元実装工程）も簡略化でき、生産性を高めることができる。
【００１２】
ところで、このような３次元実装型の半導体装置では、これを構成する各半導体装置の接続状態が装置全体の信頼性を確保する上で重要な要素となる。例えば、半導体装置間に接続不良が生じた場合には、当該３次元実装型半導体装置において誤動作が生じる虞がある。このため、本発明の３次元実装型半導体装置の製造方法は、各半導体装置の穿孔予定部に位置する層間絶縁膜を除去して上記半導体基板の表面に通じる電極孔を形成する工程と、上記電極孔内面から上記電極の上層を覆うように絶縁膜を形成する工程と、上記絶縁膜に対して、上記電極孔内面であって上記穿孔予定部に対応する位置に開口部を形成する工程と、上記絶縁膜をマスクとして上記半導体基板に上記電極孔と連通する基板孔を形成する工程と、上記絶縁膜に対して、上記電極孔とは異なる領域に上記電極の上層面に通じる接続孔を形成する工程と、上記電極孔及び基板孔の内部から上記露出した電極面に連なるように、上記電極孔，基板孔，接続孔内に導電部材を充填する工程と、上記各半導体装置をその導電部材を介して積層する工程とを備えたことを特徴とする。
【００１３】
この方法では、各半導体装置において、導電部材は絶縁部材を跨ぐ形で貫通孔（基板孔，電極孔）内及び接続孔内に充填される。すなわち、この方法で得られる半導体装置では、導電部材と電極との接続は絶縁膜の壁部を跨ぐ形で行なわれる。このため、上記接続を貫通孔内外で直接行なった場合に比べて、装置と導電部材との接触面積が大きくなり、接続強度（密着力）が高まる。そして、このような半導体装置が導電部材を介して複数積層されることで、接続信頼性の高い３次元実装型の半導体装置を実現できる。
【００１４】
本発明の半導体デバイスは、上述の方法により製造された３次元実装型半導体装置を備えたことを特徴とする。また、本発明の電子機器は、この半導体デバイスを備えたことを特徴とする。これにより、小型の半導体デバイスや電子機器を簡単に製造することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。なお、本実施の形態においては、各図において各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１６】
（第１の実施の形態）
図７は第１の実施の形態の半導体装置について、その要部を示す部分断面模式図であって、半導体装置１００は、シリコン基板１０上に熱酸化膜からなる絶縁膜１２及びＳｉＯ２からなる層間絶縁膜１４を介して電極パッド１６が積層された構成の半導体装置本体部１を三次元実装してなるものである。
【００１７】
各半導体装置本体部１は、シリコン基板１０上に厚さ約４０００Åの絶縁膜１２と、厚さ約１００００Åの層間絶縁膜１４と、厚さ約８０００Åの電極パッド１６とが積層されてなるとともに、これらシリコン基板１０、絶縁膜１２、層間絶縁膜１４、電極パッド１６を積層方向に貫通する貫通孔１１を具備してなり、その貫通孔１１内部には導電部材からなる接続端子２４が挿通されている。また、電極パッド１６上には、該電極パッド１６の貫通孔１１よりも拡径のパッシベーション膜１８が形成されている。さらに、電極パッド１６及びパッシベーション膜１８上には絶縁層２０が積層され、該絶縁層２０は、電極パッド１６上のパッシベーション膜１８が形成されていない領域に接続孔２８を具備するとともに、貫通孔１１に面する絶縁壁部１３を具備してなる。また、絶縁層２０は電極パッド１６上から貫通孔１１内面にまで延びて形成され、電極パッド１６と接続端子２４との間に位置して、これらを絶縁している。
【００１８】
さらに具体的には、絶縁層２０は、電極パッド１６の上層面及び貫通孔１１の内面を覆う形にて形成され、少なくとも電極パッド１６と接続端子２４を接続するための接続孔２８を、貫通孔１１と基板１０の面内において異なる位置に具備してなるものであり、これら接続孔２８と貫通孔１１との間に絶縁壁部１３が配設されているのである。このように絶縁壁部１３は貫通孔１１の内面に沿って、該電極パッド１６の表面から突出する環状凸部を少なくとも有してなり、自身も貫通孔１１に沿う孔部を具備してなるものである。
【００１９】
このような絶縁壁部１３を備える絶縁層２０の孔内側には下地膜２２を介して上記接続端子２４が挿通されている。貫通孔１１内部に形成された接続端子２４は、該貫通孔１１から絶縁層２０の絶縁壁部１３を跨ぐ形にて接続孔２８において電極パッド１６と接続されている。なお、本実施の形態においては、貫通孔１１内面の基板１０と絶縁膜１２との境界付近において段差が形成されており、これにならって接続端子２４の孔との接触面には段差が形成されている。また、貫通孔１１の開口形状（孔軸断面形状）は丸形であるが、その他にも四角形等の多角形状のものを採用することも可能である。
【００２０】
電極パッド１６には、金，銀，銅，白金，アルミニウム等の金属材料を用いることができるが、本実施形態では、高速化に適した銅を用いている。前述したように電極パッド１６の孔内面には絶縁壁部１３を具備した絶縁層２０が形成されており、一方、接続端子２４は、貫通孔１１から該絶縁壁部１３を跨いで接続孔２８を介して電極パッド１６と平面的に接続されている。すなわち、貫通孔１１内部に充填された接続端子２４は、電極パッド１６上の貫通孔１１に面する位置に選択的に形成された絶縁層２０の絶縁壁部１３上を覆うとともに、貫通孔１１の孔面とは異なる位置において、絶縁膜２０に形成された接続孔２８にも充填されて電極パッド１６と接続されている。
【００２１】
以上のような電極パッド１６と接続端子２４との接続に供する接続孔２８は、一つの電極パッド１６に対して多数形成することも可能で、この場合、電極パッド１６と接続端子２４との機械的接続強度が強固なものとなり、その接続安定性が向上することとなる。
【００２２】
また、接続端子２４上層には錫−銀からなるメッキ薄膜１９が形成され、該メッキ薄膜１９を介して異なる半導体装置本体部が積層接続される。なお、半導体装置本体部１においては、シリコン基板１０の貫通孔１１から接続端子２４が若干突出して形成され、その突出した部分が異なる半導体装置本体部の接続端子とメッキ薄膜を介して接続されることとなり、積層された各半導体装置本体部の層間にはアンダフィル２５が充填されている。
【００２３】
このような本実施の形態の半導体装置１００によると、貫通孔１１内部に挿通された接続端子２４により半導体装置本体部１の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置本体部を積層することが可能なため、半導体装置本体部１を三次元実装させることが可能となる。そして、貫通孔１１を電極パッド１６内部に設けたため、シリコン基板１０上の電極パッド１６が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化そして小型化を実現することが可能となり得る。
【００２４】
また、このような本実施の形態の半導体装置１００において接続端子２４と電極パッド１６との接続を、貫通孔１１内部の接続端子２４から電極パッド１６に対して孔面を介して直接行うのではなく、貫通孔１１の内面に沿って電極パッド１６から突出した構成の絶縁壁部１３を跨ぐ形にて電極パッド１６と接続するものとしたため、接続端子２４は絶縁壁部１３上を超えて電極パッド１６と接続することとなり、つまり接続端子２４が絶縁壁部１３と電極パッド１６との双方に接面した構成となる。この場合、接続端子２４と絶縁壁部１３及び電極パッド１６との接面には少なくとも絶縁壁部１３の厚さ分（電極パッド１６上に突出した分）だけの段差が生じ、段差なしに面一で接続端子２４と絶縁壁部１３及び電極パッド１６とを密着させた場合に比して、その密着力が高くなり、その結果、接続端子２４と電極パッド１６との間の電気的接続状態を安定化することが可能となる。したがって、電気的接続不良に基づく半導体装置１００の誤作動が生じ難く、当該半導体装置１００の信頼性が向上することとなる。
【００２５】
以下、図１に示した半導体装置１００の製造方法について、その一例を説明する。図１〜図６は、半導体装置１００を製造する一連の工程の内の、本発明に関連した工程を断面図にて示す工程図である。なお、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行っても良い。
【００２６】
まず、処理対象となる個々の半導体チップの構成について説明する。図１（ａ）において、図示しないトランジスタ、メモリ素子、配線、その他の電子素子からなる集積回路が形成されたシリコン等からなる半導体基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ２）で形成されている。
【００２７】
絶縁膜１２上には、例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。多層配線構造を有する半導体装置においては、例えば３層配線構造を有する場合、層間絶縁膜１４上に、次の層間絶縁膜１４ａ、更にその次の層間絶縁膜１４ｂが積層されることになる。つまりｎ層多層配線構造を有する場合には、ｎ層分の層間絶縁膜が積層されることとなる（図示せず）。それぞれの層間絶縁膜には、膜厚が５０００Å〜１００００Åのシリコン酸化膜や低誘電率膜が適用される。層間絶縁膜１４には、貫通孔１１の形成される穿孔予定部Ｅを囲む位置に環状の溝１４ｇが設けられており、この溝１４ｇ内に配線材料である銅が埋め込まれることで電極パッド１６が形成されている。すなわち、電極パッド１６には、上記穿孔予定部Ｅを含む領域に開口部１６ｇが設けられた構成となっており、この穿孔予定部Ｅにおける基板１０の上層側の位置には層間絶縁膜１４や酸化膜１２等の絶縁膜のみ配置された状態となっている。この電極パッド１６は、図示しない箇所で基板１０に形成された集積回路と電気的に接続されており、チップ内で形成された電気信号はこの電極パッド１６及び接続端子２４を介して、出力される。
【００２８】
この電極パッド１６の形成方法としては、Ｃｕダマシン法を採用することができる。具体的には、層間絶縁膜１４の溝１４ｇ内にバリア層やシード層を形成し、続いて、電気化学プレーティング（ＥＣＰ）法を用いてシード層の上にメッキ処理を施して溝１４ｇ内に銅を埋め込む。そして、ＣＭＰ（化学的機械研磨）法により層間絶縁膜１４上に配置された余分な銅を除去することで、上記溝１４内に環状の電極パッド１６が形成される。
【００２９】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。なお、電極パッド１６の下方には電子回路が形成されていない。
【００３０】
また、層間絶縁膜１４上には、電極パッド１６を覆うように絶縁層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。なお、本実施形態では、貫通孔１１の形成工程を簡略化するために、パッシベーション膜１８には予め、パッド１６の開口部１６ｇを含む領域に開口部Ｈ１が形成された状態となっている。
【００３１】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。
まず、図２（ａ）に示すように、スピンコート法、ディッピング法、スプレーコート法等の方法により基板上にレジストを塗布し、露光，現像によりパッド１６の内側の穿孔予定部Ｅに配置されたレジストを除去する。なお、レジスト７１の形状は、電極パッド１６の開口形状に応じて設定され、例えば具体的には径６０μｍの円形開口部を有するものである。
【００３２】
次に、図２（ｂ）に示すように、このレジスト７１をマスクとし、エッチングにより、穿孔予定部Ｅに配置されたパッド１６内側の層間絶縁膜１４及び酸化膜１２を開口する。これにより、チップには、パッド１６中央部を貫通して基板１０表面に通じる電極孔Ｈ２が形成される。図２（ｂ）は、層間絶縁膜１４、及び絶縁膜１２を開口して開口部（電極孔）Ｈ２を形成した状態を示す断面図である。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。また、図２（ｂ）では、パッド１６の開口部１６ｇ内に位置する層間絶縁膜１４及び絶縁膜１２を全て除去しているが、パッド内壁にこれらの絶縁膜１４，１２が若干残るようにしてもよい。
そして、この後、マスクとして用いたレジスト７１を剥離液又はアッシング等により剥離する。
【００３３】
次に、図３（ａ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、パッシベーション膜１８及び電極パッド１６の上層面、及び開口部Ｈ２の内面を覆う態様にて形成するものとし、例えばＳｉＯ２等の絶縁材料を用いてＣＶＤ法等により形成することができる。このようにハードマスク２９を全面形成したのち、図３（ａ）に示すように、開口部Ｈ２の底においてハードマスク２９の開口部Ｈ５を形成し、基板１０の表面を開口部Ｈ２に露出させる。ここでは開口部Ｈ５に対応した開口を有するレジストを用いたエッチングにより、ハードマスク２９の穿孔を行った。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）であってもよい。
【００３４】
そして、この開口部Ｈ５を備えるハードマスク２９を用いて、ドライエッチングにより、図３（ｂ）に示すように基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）を用いることができる。図３（ｂ）は、基板１０を穿孔して、孔部（基板孔）Ｈ３を形成した状態を示す断面図である。なお、ハードマスク２９の開口部Ｈ５は、基板穿孔時のオーバーエッチ（サイドエッチ）を考慮して、開口径３０μｍ〜５０μｍ（例えば３０μｍ）としている。
【００３５】
ここでは、パッシベーション膜１８及び電極パッド１６上、ならびに開口部Ｈ１，Ｈ２内面に形成されたハードマスク２９をレジストマスクとして基板１０を穿孔しているため、図３（ｂ）に示すように、基板１０に形成される孔部Ｈ３の径は、電極パッド１６に形成された開口部Ｈ２の径よりも小さいものとなる。その結果、開口部Ｈ１，Ｈ２、及び孔部Ｈ３を連通してなる貫通孔に、基板１０の一部が突出してなる段差部Ｂが形成されることとなる。
【００３６】
なお、ハードマスク２９の膜厚については、基板１０に対して７０μｍ程度の深さの孔を形成する場合には、例えば正珪酸四エチル（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ６）４：以下、ＴＥＯＳという）を原料として、ＰＥＣＶＤ法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成したシリコン酸化膜、即ちＰＥ−ＴＥＯＳ法にて形成したシリコン酸化膜を２μｍ程度形成する必要がある。ハードマスク２９の形成方法としては、ＰＥ−ＴＥＯＳ法の他にも、オゾンとＴＥＯＳを用いて熱ＣＶＤ法によりシリコン酸化膜を形成する、即ちＯ３−ＴＥＯＳ法、或いはＳｉＨ４−Ｎ２Ｏ系、ＳｉＨ４−Ｏ２系のプラズマ励起ＣＶＤ法により形成することも可能である。また、基板穿孔工程により、ハードマスク２９も薄膜化され、該穿孔工程後には膜厚が１０００Å〜９０００Å程度に減少することとなる。つまり、本実施の形態では、ハードマスク２９の膜厚をオーバーエッチング量よりも大きな値となるように設定した。
【００３７】
ここで、通常用いられるフォトレジストマスクでは、ドライエッチングの耐性が乏しいため７０μｍ孔設に対して１０μｍ程度のレジストマスクが必要で、厚膜によりコストアップに繋がる上、プロセス的にもアスペクト比が大きくなり、非効率的である。しかしながら、上述のようなハードマスク２９によると、膜厚を薄くでき、コスト削減とともに効率的な製造プロセスを実現できる。
また、ハードマスク２９の開口部Ｈ５の開口形状としては、本実施の形態では円形を採用しているが、四角形等の多角形を採用でき、開口プロセスにはＰＦＣ系ドライエッチング、又はＢＨＦ系ウェットエッチングのいずれかが好適である。
【００３８】
以上の工程が終了すると、孔部Ｈ３よりも孔内側に突出して残されたハードマスク２９の突出部２９ａをエッチングにより除去する。すなわち電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に残されたハードマスク２９について、孔部Ｈ３よりも突出した突出部２９ａを選択的に除去し、図４（ａ）に示すように電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄膜の絶縁膜２９が残存するようにエッチングする。図４（ａ）は、電極パッド１６の上方並びに開口部Ｈ２の内壁に絶縁膜２０を残存させた状態を示す断面図である。このようなエッチングを行うことで、孔部Ｈ３の開口径よりも大きい開口径を有する形にて、電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄層絶縁膜２９を形成する（残存させる）ことが可能である。なお、この場合の薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、形成した基板貫通孔の開口径及び形成した電極孔の開口径に対応させる。例えば、薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、基板貫通孔の開口径を３０μｍ、電極孔の開口径を６０μｍとしたとき、その間の値の４０μｍ〜５８μｍ（例えば５０μｍ）程度となる。
【００３９】
次に、突出部２９ａ除去用のレジストを除去した後、絶縁膜２９上及び孔部Ｈ３内に絶縁膜の被覆処理を行う。ここでは、ＰＥ−ＴＥＯＳ法にて、シリコン酸化膜を１μｍ程度形成するものとしており、その結果、図４（ｂ）に示すように、基板１０、絶縁膜１２，１４、電極パッド１６に連通した（即ち、電極孔Ｈ２及び基板孔Ｈ３に連通した）貫通孔１１の内部に絶縁膜２０を形成することができる。
【００４０】
続いて、絶縁膜２０上にレジスト（図示省略）を塗布する。このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、このレジストを塗布した後、プリベークを行い、さらに所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３（周辺部を含む）を中心とした円環形状にレジストをパターニングする。
【００４１】
レジストのパターニングが終了すると、ポストベークを行った後、エッチングにより電極パッド１６の一部を覆う絶縁膜２０を除去することで、図５（ａ）に示すように電極パッド１６の開口周辺に絶縁壁部１３を残存させた状態で、該電極パッド１６の一部に接続孔を開口する。図５（ａ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図５（ａ）に示すように、電極パッド１６の開口周辺部を除いた領域には接続孔２８が形成され、電極パッド１６の一部が露出した状態となる。なお、この接続孔２８によって、後の工程で形成される接続端子と電極パッド１６とを接続することができる。
【００４２】
以上の工程が終了すると、絶縁膜２０の表面、電極パッド１６の露出部、並びに貫通孔１１の内面及び底部に、バリア層及びシード層を含む下地膜２２を形成する工程が行われる。なお、バリア層にはＴｉＮやＴａＮ、ＷＮ（窒化タングステン）等の金属材料が用いられ、シード層には接続端子２４と同材料のＣｕが用いられる。これらのバリア層やシード層の形成方法としては、スパッタ法やＣＶＤ法等の種々の膜形成法を採用できるが、貫通孔１１の口径が小さくなったり、或いは貫通孔のアスペクト比が大きくなったりした場合には、スパッタ法等の物理堆積法よりもＣＶＤ法のようなコンフォーマル成長可能な化学堆積法を用いることが好ましい。
図５（ｂ）は、下地膜２２を形成した状態を示す断面図である。図５（ｂ）に示すように、下地膜２２は、絶縁壁部１３と接続孔２８内部を十分にカバーして、電極パッド１６上と絶縁膜２０上に連続的に形成される。
【００４３】
下地膜２２の形成が終了すると、接続端子を形成するためのレジスト（図示略）を塗布し、次に、電気化学プレーティング（ＥＣＰ）法を用いて、貫通孔１１の内部及び接続孔２８の内部を含む形にて下地膜２２上にメッキ処理を施して、貫通孔１１内部を銅で埋め込むとともに、絶縁壁部１３を跨いで接続孔２８内部にも銅を埋め込み、接続端子２４を形成する工程を行う。このようにして、図６（ａ）に示すように、貫通孔１１とは異なる領域の接続孔２８において、接続端子２４と電極パッド１６とが電気的に接続され、基板１０の表面側の外部電極となる接続端子２４が形成される。
この後、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングにより除去することで、図６（ｂ）に示すような状態が形成される。
【００４４】
以上の工程を経て製造された半導体装置本体部は、例えば接続端子２４が基板１０の裏面に露出するまで基板１０の裏面が研磨され、露出した接続端子２４と電気的に接続された電極が形成される。具体的には、スピンエッチング法を用いて裏面側の半導体基板１０が研磨される。この際、絶縁膜２０がエッチストッパとして機能する。そして、基板１０を十分に研磨した後、絶縁膜２９を除去することで、端子２４が露出される。
そして、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を積層し、又は、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を少なくとも１つ含んで積層して半導体装置本体部間を配線することにより高密度実装が可能な三次元実装型（スタック型）の半導体装置が製造される。
【００４５】
なお、各半導体装置本体部を積層するには、上下に配置された半導体装置本体部の電極を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置本体部を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００４６】
また、接着剤により半導体装置本体部同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００４７】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００４８】
また、電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００４９】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置本体部の接続端子２４には、外部端子が接続される。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置本体部を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００５０】
以上説明したように、本実施形態では、電極パッド１６を穿孔予定部Ｅを囲むように環状に形成され、パッド中央部に金属材料が設けられない構成となっているため、パッド中央部の穿孔予定部Ｅに配置された層間絶縁膜１４及び絶縁膜１２を同一工程で除去する（即ち、電極孔Ｈ２を１工程で形成する）ことが可能となる。これにより、従来よりも貫通孔１１の形成工程を簡略化でき、ひいては、３次元実装工程全体としての効率を高めることができる。また、電極パッド１６のエッチング工程が不要となることから、パッド中央部に貫通孔１１を設けた本構造の半導体チップに対して、エッチング困難な銅等の金属材料を適用することが可能となる。これにより、本構造で得られる小型化のメリットを生かしながら、一段の高速化や高機能化を図ることができる。
【００５１】
また、上述したように、本実施形態では、電極孔Ｈ２内に開口部Ｈ５を有するハードマスク２９をマスクとして基板１０を穿孔している。このため、基板１０から電極パッド１６に至る積層方向において貫通孔内面に段差部を容易に形成でき、その貫通孔内部に形成する接続端子２４の抜け防止に寄与することができる。
【００５２】
図８は、本発明の半導体デバイスの一実施形態たる回路基板の概略構成を示す斜視図である。図８に示すように、本実施の形態の半導体デバイス１０２は、上記半導体装置１００（２００，３００）が回路基板１０１上に搭載された構成を具備している。回路基板１０１には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０１には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１００の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
【００５３】
また、本実施形態の半導体装置を具備した半導体デバイスを有する電子機器として、図９にはノート型パーソナルコンピュータ２０１が示されている。図８に示した半導体デバイスは各電子機器の筐体内部に配置される。
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００５４】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、図１に示した半導体チップの構成はほんの一例であり、これ以外の構成をとることも可能である。図１０は、他のチップ構造の例を模式的に示す断面図である。
【００５５】
図１０（ａ）は、図１に示した構成において、パッシベーション膜を、穿孔予定部Ｅを含むパッド全面に設け、パッド１６の酸化等を防止したものである。この構成では、図２に示した電極孔Ｈ２の形成工程では、穿孔予定部Ｅに配置された層間絶縁膜１４と絶縁膜１２の他に、パッシベーション膜１８１を除去する必要がある。しかし、この場合、パッシベーション膜１８，層間絶縁膜１４，絶縁膜１２を同様の材料（例えばＳｉＯ２やＳｉＮ等）で構成することで、これらの膜を一度に除去することが可能となり、工程数が増えることはない。
【００５６】
図１０（ｂ）は、電極パッド１６を、埋め込み形成に依らずに、フォトリソグラフィー技術を用いてパターン形成したものである。すなわち、この電極パッド１６は、例えばＴｉ（チタン）からなる第１層１６ａ，ＴｉＮ（窒化チタン）からなる第２層１６ｂ，ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ，ＴｉＮからなる第４層（キャップ層）１６ｄをスパッタリング等により層間絶縁膜１４上に順に積層した後、レジストを用いて環状にパターニングされたものである。そして、このパッド１６の上には、穿孔予定部Ｅを含む領域に開口部１８２ｇを有するパッシベーション膜１８２が設けられている。
【００５７】
図１０（ｃ）は、図１０（ｂ）の構成において、パッシベーション膜を、穿孔予定部Ｅを含むパッド全面に設けたものである。この構成でも、パッシベーション膜１８，層間絶縁膜１４，絶縁膜１２を同様の材料で構成することで、電極孔を１工程で形成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置の概略構成を示す図である。
【図２】本発明の３次元実装型半導体装置の製造工程を示す断面図。
【図３】図２に続く、半導体装置の一製造工程を示す断面模式図。
【図４】図３に続く、半導体装置の一製造工程を示す断面模式図。
【図５】図４に続く、半導体装置の一製造工程を示す断面模式図。
【図６】図５に続く、半導体装置の一製造工程を示す断面模式図。
【図７】本発明の３次元実装型半導体装置の概略構成を示す断面図。
【図８】本発明の半導体デバイスの概略構成を示す斜視図。
【図９】本発明の電子機器の一例を示す斜視図。
【図１０】他の構成の半導体装置を示す断面図。
【符号の説明】
１…半導体チップ（半導体装置）、１０…シリコン基板（半導体基板）、１１…貫通孔、１３…絶縁壁部（絶縁部材）、１４…層間絶縁膜、１６…電極パッド（電極）、２０…絶縁膜、２４…接続端子（導電部材）、２９…絶縁膜、１００…３次元実装型半導体装置、１０２…半導体デバイス、２０１…電子機器
【発明の属する技術分野】
本発明は、半導体装置、３次元実装型半導体装置の製造方法、半導体デバイス、電子機器に関するものである。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ ｄａｔａ ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、例えば特許文献１に開示されているような三次元実装技術が案出されてきた。この三次元実装技術は、層間絶縁膜を介して半導体基板上に配線等の形成された半導体チップを複数積層し、各チップ間を該基板を貫通するような接続端子を介して導電接続することで、高密度実装を実現するものである。
【０００４】
【特許文献１】
特開２００２−５０７３８号公報
【０００５】
【発明が解決しようとする課題】
上述の三次元実装技術においては、上記接続端子を形成するために、基板を貫通する貫通孔を形成することが必須となるが、この貫通孔の形成位置によっては、半導体チップの設計の自由度が制限されることがある。このため、本出願人は、上記特許文献１において、この貫通孔を配線端部の電極パッドに対して設ける構造を提案している。このような構造を採用することで、電極が形成されていない基板上の領域に貫通孔を形成する場合に比して、該基板の省スペース化を図ることができ、当該半導体装置の高機能化ないし小型化を実現できる。
【０００６】
ところで、上記特許文献１では、上記貫通孔を形成するために電極中央部をドライエッチングにより除去している。このため、上記貫通孔の形成工程は、電極のエッチング工程，層間絶縁膜のエッチング工程，半導体基板のエッチング工程の少なくとも３つの工程が必要となり、製造効率が悪い。
また、半導体デバイスの分野では一段の高速化が求められており、従来のアルミ配線を、より低抵抗な銅配線等に置き換えることが行なわれている。しかしながら、銅を用いた電極はドライエッチング加工が困難であるため、上記構造を採用することができなかった。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、基板貫通孔の形成工程を簡素化できるようにした半導体装置、特に、銅配線の適用を可能とした半導体装置を提供することを目的とする。また、この半導体装置を用いることで実装を容易化した３次元実装型半導体装置の製造方法、並びにこの３次元実装型半導体装置を備えた半導体デバイス、電子機器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に層間絶縁膜を介して回路配線が設けられ、上記配線端部に設けられた電極内の穿孔予定部に上記電極及び半導体基板を貫通する貫通孔を設けることで、上記電極とこれと反対側の基板面側とを導通可能とした半導体装置であって、上記電極は上記穿孔予定部に対応する位置に開口部を有することを特徴とする。
【０００９】
本構成の半導体装置では、穿孔予定部に電極材料が配置されないことから、上記貫通孔の形成工程は、電極と半導体基板との間に配置された絶縁膜を除去する工程と、半導体基板に基板孔を形成する工程との少なくとも２工程ですむこととなり、工程が簡略化される。また、電極のエッチング工程が不要となることから、本半導体装置に対して、エッチングの困難な銅等の金属材料を適用することが可能となる。これにより、小型化の利点を有しながら、一段の高速化や高機能化を図ることができる。
【００１０】
なお、上記電極は、例えば、上記絶縁膜において上記穿孔予定部の周囲に環状に設けられた溝内に、金，銀，銅，白金，アルミニウム等の金属材料をスパッタリング、メッキ等の方法を用いて埋め込み形成することで得られる。勿論、電極にアルミニウム等のエッチング可能な材料を用い、回路配線及び電極をパターン形成する際に、穿孔予定部に対応する位置の電極材料を除去する方法でもよい。
【００１１】
そして、このように穿孔予定部に金属材料の配置されない半導体装置を複数積層することで、省スペース且つ高密度なスタック型（３次元実装型）の半導体装置を容易に製造することができる。すなわち、本発明の３次元型半導体装置の製造方法は、各半導体装置の穿孔予定部に位置する層間絶縁膜を除去して上記半導体基板の表面に通じる電極孔を形成する工程と、上記半導体基板に対して上記電極孔と連通する基板孔を形成する工程と、上記基板孔及び電極孔に導電部材を充填する工程と、上記各半導体装置をその導電部材を介して積層する工程とを備えたことを特徴とする。
この方法では、貫通孔の形成工程を電極孔の形成工程と基板孔の形成工程との最低２工程とすることができるため、貫通孔の形成工程から各半導体装置の積層工程までの全体の工程（３次元実装工程）も簡略化でき、生産性を高めることができる。
【００１２】
ところで、このような３次元実装型の半導体装置では、これを構成する各半導体装置の接続状態が装置全体の信頼性を確保する上で重要な要素となる。例えば、半導体装置間に接続不良が生じた場合には、当該３次元実装型半導体装置において誤動作が生じる虞がある。このため、本発明の３次元実装型半導体装置の製造方法は、各半導体装置の穿孔予定部に位置する層間絶縁膜を除去して上記半導体基板の表面に通じる電極孔を形成する工程と、上記電極孔内面から上記電極の上層を覆うように絶縁膜を形成する工程と、上記絶縁膜に対して、上記電極孔内面であって上記穿孔予定部に対応する位置に開口部を形成する工程と、上記絶縁膜をマスクとして上記半導体基板に上記電極孔と連通する基板孔を形成する工程と、上記絶縁膜に対して、上記電極孔とは異なる領域に上記電極の上層面に通じる接続孔を形成する工程と、上記電極孔及び基板孔の内部から上記露出した電極面に連なるように、上記電極孔，基板孔，接続孔内に導電部材を充填する工程と、上記各半導体装置をその導電部材を介して積層する工程とを備えたことを特徴とする。
【００１３】
この方法では、各半導体装置において、導電部材は絶縁部材を跨ぐ形で貫通孔（基板孔，電極孔）内及び接続孔内に充填される。すなわち、この方法で得られる半導体装置では、導電部材と電極との接続は絶縁膜の壁部を跨ぐ形で行なわれる。このため、上記接続を貫通孔内外で直接行なった場合に比べて、装置と導電部材との接触面積が大きくなり、接続強度（密着力）が高まる。そして、このような半導体装置が導電部材を介して複数積層されることで、接続信頼性の高い３次元実装型の半導体装置を実現できる。
【００１４】
本発明の半導体デバイスは、上述の方法により製造された３次元実装型半導体装置を備えたことを特徴とする。また、本発明の電子機器は、この半導体デバイスを備えたことを特徴とする。これにより、小型の半導体デバイスや電子機器を簡単に製造することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。なお、本実施の形態においては、各図において各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１６】
（第１の実施の形態）
図７は第１の実施の形態の半導体装置について、その要部を示す部分断面模式図であって、半導体装置１００は、シリコン基板１０上に熱酸化膜からなる絶縁膜１２及びＳｉＯ２からなる層間絶縁膜１４を介して電極パッド１６が積層された構成の半導体装置本体部１を三次元実装してなるものである。
【００１７】
各半導体装置本体部１は、シリコン基板１０上に厚さ約４０００Åの絶縁膜１２と、厚さ約１００００Åの層間絶縁膜１４と、厚さ約８０００Åの電極パッド１６とが積層されてなるとともに、これらシリコン基板１０、絶縁膜１２、層間絶縁膜１４、電極パッド１６を積層方向に貫通する貫通孔１１を具備してなり、その貫通孔１１内部には導電部材からなる接続端子２４が挿通されている。また、電極パッド１６上には、該電極パッド１６の貫通孔１１よりも拡径のパッシベーション膜１８が形成されている。さらに、電極パッド１６及びパッシベーション膜１８上には絶縁層２０が積層され、該絶縁層２０は、電極パッド１６上のパッシベーション膜１８が形成されていない領域に接続孔２８を具備するとともに、貫通孔１１に面する絶縁壁部１３を具備してなる。また、絶縁層２０は電極パッド１６上から貫通孔１１内面にまで延びて形成され、電極パッド１６と接続端子２４との間に位置して、これらを絶縁している。
【００１８】
さらに具体的には、絶縁層２０は、電極パッド１６の上層面及び貫通孔１１の内面を覆う形にて形成され、少なくとも電極パッド１６と接続端子２４を接続するための接続孔２８を、貫通孔１１と基板１０の面内において異なる位置に具備してなるものであり、これら接続孔２８と貫通孔１１との間に絶縁壁部１３が配設されているのである。このように絶縁壁部１３は貫通孔１１の内面に沿って、該電極パッド１６の表面から突出する環状凸部を少なくとも有してなり、自身も貫通孔１１に沿う孔部を具備してなるものである。
【００１９】
このような絶縁壁部１３を備える絶縁層２０の孔内側には下地膜２２を介して上記接続端子２４が挿通されている。貫通孔１１内部に形成された接続端子２４は、該貫通孔１１から絶縁層２０の絶縁壁部１３を跨ぐ形にて接続孔２８において電極パッド１６と接続されている。なお、本実施の形態においては、貫通孔１１内面の基板１０と絶縁膜１２との境界付近において段差が形成されており、これにならって接続端子２４の孔との接触面には段差が形成されている。また、貫通孔１１の開口形状（孔軸断面形状）は丸形であるが、その他にも四角形等の多角形状のものを採用することも可能である。
【００２０】
電極パッド１６には、金，銀，銅，白金，アルミニウム等の金属材料を用いることができるが、本実施形態では、高速化に適した銅を用いている。前述したように電極パッド１６の孔内面には絶縁壁部１３を具備した絶縁層２０が形成されており、一方、接続端子２４は、貫通孔１１から該絶縁壁部１３を跨いで接続孔２８を介して電極パッド１６と平面的に接続されている。すなわち、貫通孔１１内部に充填された接続端子２４は、電極パッド１６上の貫通孔１１に面する位置に選択的に形成された絶縁層２０の絶縁壁部１３上を覆うとともに、貫通孔１１の孔面とは異なる位置において、絶縁膜２０に形成された接続孔２８にも充填されて電極パッド１６と接続されている。
【００２１】
以上のような電極パッド１６と接続端子２４との接続に供する接続孔２８は、一つの電極パッド１６に対して多数形成することも可能で、この場合、電極パッド１６と接続端子２４との機械的接続強度が強固なものとなり、その接続安定性が向上することとなる。
【００２２】
また、接続端子２４上層には錫−銀からなるメッキ薄膜１９が形成され、該メッキ薄膜１９を介して異なる半導体装置本体部が積層接続される。なお、半導体装置本体部１においては、シリコン基板１０の貫通孔１１から接続端子２４が若干突出して形成され、その突出した部分が異なる半導体装置本体部の接続端子とメッキ薄膜を介して接続されることとなり、積層された各半導体装置本体部の層間にはアンダフィル２５が充填されている。
【００２３】
このような本実施の形態の半導体装置１００によると、貫通孔１１内部に挿通された接続端子２４により半導体装置本体部１の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置本体部を積層することが可能なため、半導体装置本体部１を三次元実装させることが可能となる。そして、貫通孔１１を電極パッド１６内部に設けたため、シリコン基板１０上の電極パッド１６が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化そして小型化を実現することが可能となり得る。
【００２４】
また、このような本実施の形態の半導体装置１００において接続端子２４と電極パッド１６との接続を、貫通孔１１内部の接続端子２４から電極パッド１６に対して孔面を介して直接行うのではなく、貫通孔１１の内面に沿って電極パッド１６から突出した構成の絶縁壁部１３を跨ぐ形にて電極パッド１６と接続するものとしたため、接続端子２４は絶縁壁部１３上を超えて電極パッド１６と接続することとなり、つまり接続端子２４が絶縁壁部１３と電極パッド１６との双方に接面した構成となる。この場合、接続端子２４と絶縁壁部１３及び電極パッド１６との接面には少なくとも絶縁壁部１３の厚さ分（電極パッド１６上に突出した分）だけの段差が生じ、段差なしに面一で接続端子２４と絶縁壁部１３及び電極パッド１６とを密着させた場合に比して、その密着力が高くなり、その結果、接続端子２４と電極パッド１６との間の電気的接続状態を安定化することが可能となる。したがって、電気的接続不良に基づく半導体装置１００の誤作動が生じ難く、当該半導体装置１００の信頼性が向上することとなる。
【００２５】
以下、図１に示した半導体装置１００の製造方法について、その一例を説明する。図１〜図６は、半導体装置１００を製造する一連の工程の内の、本発明に関連した工程を断面図にて示す工程図である。なお、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行っても良い。
【００２６】
まず、処理対象となる個々の半導体チップの構成について説明する。図１（ａ）において、図示しないトランジスタ、メモリ素子、配線、その他の電子素子からなる集積回路が形成されたシリコン等からなる半導体基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ２）で形成されている。
【００２７】
絶縁膜１２上には、例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。多層配線構造を有する半導体装置においては、例えば３層配線構造を有する場合、層間絶縁膜１４上に、次の層間絶縁膜１４ａ、更にその次の層間絶縁膜１４ｂが積層されることになる。つまりｎ層多層配線構造を有する場合には、ｎ層分の層間絶縁膜が積層されることとなる（図示せず）。それぞれの層間絶縁膜には、膜厚が５０００Å〜１００００Åのシリコン酸化膜や低誘電率膜が適用される。層間絶縁膜１４には、貫通孔１１の形成される穿孔予定部Ｅを囲む位置に環状の溝１４ｇが設けられており、この溝１４ｇ内に配線材料である銅が埋め込まれることで電極パッド１６が形成されている。すなわち、電極パッド１６には、上記穿孔予定部Ｅを含む領域に開口部１６ｇが設けられた構成となっており、この穿孔予定部Ｅにおける基板１０の上層側の位置には層間絶縁膜１４や酸化膜１２等の絶縁膜のみ配置された状態となっている。この電極パッド１６は、図示しない箇所で基板１０に形成された集積回路と電気的に接続されており、チップ内で形成された電気信号はこの電極パッド１６及び接続端子２４を介して、出力される。
【００２８】
この電極パッド１６の形成方法としては、Ｃｕダマシン法を採用することができる。具体的には、層間絶縁膜１４の溝１４ｇ内にバリア層やシード層を形成し、続いて、電気化学プレーティング（ＥＣＰ）法を用いてシード層の上にメッキ処理を施して溝１４ｇ内に銅を埋め込む。そして、ＣＭＰ（化学的機械研磨）法により層間絶縁膜１４上に配置された余分な銅を除去することで、上記溝１４内に環状の電極パッド１６が形成される。
【００２９】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。なお、電極パッド１６の下方には電子回路が形成されていない。
【００３０】
また、層間絶縁膜１４上には、電極パッド１６を覆うように絶縁層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。なお、本実施形態では、貫通孔１１の形成工程を簡略化するために、パッシベーション膜１８には予め、パッド１６の開口部１６ｇを含む領域に開口部Ｈ１が形成された状態となっている。
【００３１】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。
まず、図２（ａ）に示すように、スピンコート法、ディッピング法、スプレーコート法等の方法により基板上にレジストを塗布し、露光，現像によりパッド１６の内側の穿孔予定部Ｅに配置されたレジストを除去する。なお、レジスト７１の形状は、電極パッド１６の開口形状に応じて設定され、例えば具体的には径６０μｍの円形開口部を有するものである。
【００３２】
次に、図２（ｂ）に示すように、このレジスト７１をマスクとし、エッチングにより、穿孔予定部Ｅに配置されたパッド１６内側の層間絶縁膜１４及び酸化膜１２を開口する。これにより、チップには、パッド１６中央部を貫通して基板１０表面に通じる電極孔Ｈ２が形成される。図２（ｂ）は、層間絶縁膜１４、及び絶縁膜１２を開口して開口部（電極孔）Ｈ２を形成した状態を示す断面図である。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。また、図２（ｂ）では、パッド１６の開口部１６ｇ内に位置する層間絶縁膜１４及び絶縁膜１２を全て除去しているが、パッド内壁にこれらの絶縁膜１４，１２が若干残るようにしてもよい。
そして、この後、マスクとして用いたレジスト７１を剥離液又はアッシング等により剥離する。
【００３３】
次に、図３（ａ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、パッシベーション膜１８及び電極パッド１６の上層面、及び開口部Ｈ２の内面を覆う態様にて形成するものとし、例えばＳｉＯ２等の絶縁材料を用いてＣＶＤ法等により形成することができる。このようにハードマスク２９を全面形成したのち、図３（ａ）に示すように、開口部Ｈ２の底においてハードマスク２９の開口部Ｈ５を形成し、基板１０の表面を開口部Ｈ２に露出させる。ここでは開口部Ｈ５に対応した開口を有するレジストを用いたエッチングにより、ハードマスク２９の穿孔を行った。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）であってもよい。
【００３４】
そして、この開口部Ｈ５を備えるハードマスク２９を用いて、ドライエッチングにより、図３（ｂ）に示すように基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）を用いることができる。図３（ｂ）は、基板１０を穿孔して、孔部（基板孔）Ｈ３を形成した状態を示す断面図である。なお、ハードマスク２９の開口部Ｈ５は、基板穿孔時のオーバーエッチ（サイドエッチ）を考慮して、開口径３０μｍ〜５０μｍ（例えば３０μｍ）としている。
【００３５】
ここでは、パッシベーション膜１８及び電極パッド１６上、ならびに開口部Ｈ１，Ｈ２内面に形成されたハードマスク２９をレジストマスクとして基板１０を穿孔しているため、図３（ｂ）に示すように、基板１０に形成される孔部Ｈ３の径は、電極パッド１６に形成された開口部Ｈ２の径よりも小さいものとなる。その結果、開口部Ｈ１，Ｈ２、及び孔部Ｈ３を連通してなる貫通孔に、基板１０の一部が突出してなる段差部Ｂが形成されることとなる。
【００３６】
なお、ハードマスク２９の膜厚については、基板１０に対して７０μｍ程度の深さの孔を形成する場合には、例えば正珪酸四エチル（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ６）４：以下、ＴＥＯＳという）を原料として、ＰＥＣＶＤ法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成したシリコン酸化膜、即ちＰＥ−ＴＥＯＳ法にて形成したシリコン酸化膜を２μｍ程度形成する必要がある。ハードマスク２９の形成方法としては、ＰＥ−ＴＥＯＳ法の他にも、オゾンとＴＥＯＳを用いて熱ＣＶＤ法によりシリコン酸化膜を形成する、即ちＯ３−ＴＥＯＳ法、或いはＳｉＨ４−Ｎ２Ｏ系、ＳｉＨ４−Ｏ２系のプラズマ励起ＣＶＤ法により形成することも可能である。また、基板穿孔工程により、ハードマスク２９も薄膜化され、該穿孔工程後には膜厚が１０００Å〜９０００Å程度に減少することとなる。つまり、本実施の形態では、ハードマスク２９の膜厚をオーバーエッチング量よりも大きな値となるように設定した。
【００３７】
ここで、通常用いられるフォトレジストマスクでは、ドライエッチングの耐性が乏しいため７０μｍ孔設に対して１０μｍ程度のレジストマスクが必要で、厚膜によりコストアップに繋がる上、プロセス的にもアスペクト比が大きくなり、非効率的である。しかしながら、上述のようなハードマスク２９によると、膜厚を薄くでき、コスト削減とともに効率的な製造プロセスを実現できる。
また、ハードマスク２９の開口部Ｈ５の開口形状としては、本実施の形態では円形を採用しているが、四角形等の多角形を採用でき、開口プロセスにはＰＦＣ系ドライエッチング、又はＢＨＦ系ウェットエッチングのいずれかが好適である。
【００３８】
以上の工程が終了すると、孔部Ｈ３よりも孔内側に突出して残されたハードマスク２９の突出部２９ａをエッチングにより除去する。すなわち電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に残されたハードマスク２９について、孔部Ｈ３よりも突出した突出部２９ａを選択的に除去し、図４（ａ）に示すように電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄膜の絶縁膜２９が残存するようにエッチングする。図４（ａ）は、電極パッド１６の上方並びに開口部Ｈ２の内壁に絶縁膜２０を残存させた状態を示す断面図である。このようなエッチングを行うことで、孔部Ｈ３の開口径よりも大きい開口径を有する形にて、電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄層絶縁膜２９を形成する（残存させる）ことが可能である。なお、この場合の薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、形成した基板貫通孔の開口径及び形成した電極孔の開口径に対応させる。例えば、薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、基板貫通孔の開口径を３０μｍ、電極孔の開口径を６０μｍとしたとき、その間の値の４０μｍ〜５８μｍ（例えば５０μｍ）程度となる。
【００３９】
次に、突出部２９ａ除去用のレジストを除去した後、絶縁膜２９上及び孔部Ｈ３内に絶縁膜の被覆処理を行う。ここでは、ＰＥ−ＴＥＯＳ法にて、シリコン酸化膜を１μｍ程度形成するものとしており、その結果、図４（ｂ）に示すように、基板１０、絶縁膜１２，１４、電極パッド１６に連通した（即ち、電極孔Ｈ２及び基板孔Ｈ３に連通した）貫通孔１１の内部に絶縁膜２０を形成することができる。
【００４０】
続いて、絶縁膜２０上にレジスト（図示省略）を塗布する。このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、このレジストを塗布した後、プリベークを行い、さらに所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３（周辺部を含む）を中心とした円環形状にレジストをパターニングする。
【００４１】
レジストのパターニングが終了すると、ポストベークを行った後、エッチングにより電極パッド１６の一部を覆う絶縁膜２０を除去することで、図５（ａ）に示すように電極パッド１６の開口周辺に絶縁壁部１３を残存させた状態で、該電極パッド１６の一部に接続孔を開口する。図５（ａ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図５（ａ）に示すように、電極パッド１６の開口周辺部を除いた領域には接続孔２８が形成され、電極パッド１６の一部が露出した状態となる。なお、この接続孔２８によって、後の工程で形成される接続端子と電極パッド１６とを接続することができる。
【００４２】
以上の工程が終了すると、絶縁膜２０の表面、電極パッド１６の露出部、並びに貫通孔１１の内面及び底部に、バリア層及びシード層を含む下地膜２２を形成する工程が行われる。なお、バリア層にはＴｉＮやＴａＮ、ＷＮ（窒化タングステン）等の金属材料が用いられ、シード層には接続端子２４と同材料のＣｕが用いられる。これらのバリア層やシード層の形成方法としては、スパッタ法やＣＶＤ法等の種々の膜形成法を採用できるが、貫通孔１１の口径が小さくなったり、或いは貫通孔のアスペクト比が大きくなったりした場合には、スパッタ法等の物理堆積法よりもＣＶＤ法のようなコンフォーマル成長可能な化学堆積法を用いることが好ましい。
図５（ｂ）は、下地膜２２を形成した状態を示す断面図である。図５（ｂ）に示すように、下地膜２２は、絶縁壁部１３と接続孔２８内部を十分にカバーして、電極パッド１６上と絶縁膜２０上に連続的に形成される。
【００４３】
下地膜２２の形成が終了すると、接続端子を形成するためのレジスト（図示略）を塗布し、次に、電気化学プレーティング（ＥＣＰ）法を用いて、貫通孔１１の内部及び接続孔２８の内部を含む形にて下地膜２２上にメッキ処理を施して、貫通孔１１内部を銅で埋め込むとともに、絶縁壁部１３を跨いで接続孔２８内部にも銅を埋め込み、接続端子２４を形成する工程を行う。このようにして、図６（ａ）に示すように、貫通孔１１とは異なる領域の接続孔２８において、接続端子２４と電極パッド１６とが電気的に接続され、基板１０の表面側の外部電極となる接続端子２４が形成される。
この後、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングにより除去することで、図６（ｂ）に示すような状態が形成される。
【００４４】
以上の工程を経て製造された半導体装置本体部は、例えば接続端子２４が基板１０の裏面に露出するまで基板１０の裏面が研磨され、露出した接続端子２４と電気的に接続された電極が形成される。具体的には、スピンエッチング法を用いて裏面側の半導体基板１０が研磨される。この際、絶縁膜２０がエッチストッパとして機能する。そして、基板１０を十分に研磨した後、絶縁膜２９を除去することで、端子２４が露出される。
そして、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を積層し、又は、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を少なくとも１つ含んで積層して半導体装置本体部間を配線することにより高密度実装が可能な三次元実装型（スタック型）の半導体装置が製造される。
【００４５】
なお、各半導体装置本体部を積層するには、上下に配置された半導体装置本体部の電極を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置本体部を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００４６】
また、接着剤により半導体装置本体部同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００４７】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００４８】
また、電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００４９】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置本体部の接続端子２４には、外部端子が接続される。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置本体部を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００５０】
以上説明したように、本実施形態では、電極パッド１６を穿孔予定部Ｅを囲むように環状に形成され、パッド中央部に金属材料が設けられない構成となっているため、パッド中央部の穿孔予定部Ｅに配置された層間絶縁膜１４及び絶縁膜１２を同一工程で除去する（即ち、電極孔Ｈ２を１工程で形成する）ことが可能となる。これにより、従来よりも貫通孔１１の形成工程を簡略化でき、ひいては、３次元実装工程全体としての効率を高めることができる。また、電極パッド１６のエッチング工程が不要となることから、パッド中央部に貫通孔１１を設けた本構造の半導体チップに対して、エッチング困難な銅等の金属材料を適用することが可能となる。これにより、本構造で得られる小型化のメリットを生かしながら、一段の高速化や高機能化を図ることができる。
【００５１】
また、上述したように、本実施形態では、電極孔Ｈ２内に開口部Ｈ５を有するハードマスク２９をマスクとして基板１０を穿孔している。このため、基板１０から電極パッド１６に至る積層方向において貫通孔内面に段差部を容易に形成でき、その貫通孔内部に形成する接続端子２４の抜け防止に寄与することができる。
【００５２】
図８は、本発明の半導体デバイスの一実施形態たる回路基板の概略構成を示す斜視図である。図８に示すように、本実施の形態の半導体デバイス１０２は、上記半導体装置１００（２００，３００）が回路基板１０１上に搭載された構成を具備している。回路基板１０１には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０１には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１００の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
【００５３】
また、本実施形態の半導体装置を具備した半導体デバイスを有する電子機器として、図９にはノート型パーソナルコンピュータ２０１が示されている。図８に示した半導体デバイスは各電子機器の筐体内部に配置される。
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００５４】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、図１に示した半導体チップの構成はほんの一例であり、これ以外の構成をとることも可能である。図１０は、他のチップ構造の例を模式的に示す断面図である。
【００５５】
図１０（ａ）は、図１に示した構成において、パッシベーション膜を、穿孔予定部Ｅを含むパッド全面に設け、パッド１６の酸化等を防止したものである。この構成では、図２に示した電極孔Ｈ２の形成工程では、穿孔予定部Ｅに配置された層間絶縁膜１４と絶縁膜１２の他に、パッシベーション膜１８１を除去する必要がある。しかし、この場合、パッシベーション膜１８，層間絶縁膜１４，絶縁膜１２を同様の材料（例えばＳｉＯ２やＳｉＮ等）で構成することで、これらの膜を一度に除去することが可能となり、工程数が増えることはない。
【００５６】
図１０（ｂ）は、電極パッド１６を、埋め込み形成に依らずに、フォトリソグラフィー技術を用いてパターン形成したものである。すなわち、この電極パッド１６は、例えばＴｉ（チタン）からなる第１層１６ａ，ＴｉＮ（窒化チタン）からなる第２層１６ｂ，ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ，ＴｉＮからなる第４層（キャップ層）１６ｄをスパッタリング等により層間絶縁膜１４上に順に積層した後、レジストを用いて環状にパターニングされたものである。そして、このパッド１６の上には、穿孔予定部Ｅを含む領域に開口部１８２ｇを有するパッシベーション膜１８２が設けられている。
【００５７】
図１０（ｃ）は、図１０（ｂ）の構成において、パッシベーション膜を、穿孔予定部Ｅを含むパッド全面に設けたものである。この構成でも、パッシベーション膜１８，層間絶縁膜１４，絶縁膜１２を同様の材料で構成することで、電極孔を１工程で形成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置の概略構成を示す図である。
【図２】本発明の３次元実装型半導体装置の製造工程を示す断面図。
【図３】図２に続く、半導体装置の一製造工程を示す断面模式図。
【図４】図３に続く、半導体装置の一製造工程を示す断面模式図。
【図５】図４に続く、半導体装置の一製造工程を示す断面模式図。
【図６】図５に続く、半導体装置の一製造工程を示す断面模式図。
【図７】本発明の３次元実装型半導体装置の概略構成を示す断面図。
【図８】本発明の半導体デバイスの概略構成を示す斜視図。
【図９】本発明の電子機器の一例を示す斜視図。
【図１０】他の構成の半導体装置を示す断面図。
【符号の説明】
１…半導体チップ（半導体装置）、１０…シリコン基板（半導体基板）、１１…貫通孔、１３…絶縁壁部（絶縁部材）、１４…層間絶縁膜、１６…電極パッド（電極）、２０…絶縁膜、２４…接続端子（導電部材）、２９…絶縁膜、１００…３次元実装型半導体装置、１０２…半導体デバイス、２０１…電子機器
Claims (6)
- 半導体基板上に層間絶縁膜を介して回路配線が設けられ、上記配線端部に設けられた電極内の穿孔予定部に上記電極及び半導体基板を貫通する貫通孔を設けることで、上記電極とこれと反対側の基板面側とを導通可能とした半導体装置であって、
上記電極は、上記穿孔予定部に対応する位置に開口部を有することを特徴とする、半導体装置。 - 上記電極は、上記層間絶縁膜において上記穿孔予定部の周囲に環状に設けられた溝内に金属材料が埋め込み形成されてなることを特徴とする、請求項１記載の半導体装置。
- 請求項１又は２記載の半導体装置が複数積層されてなる３次元実装型半導体装置の製造方法であって、
各半導体装置の穿孔予定部に位置する層間絶縁膜を除去して上記半導体基板の表面に通じる電極孔を形成する工程と、
上記半導体基板に対して上記電極孔と連通する基板孔を形成する工程と、
上記基板孔及び電極孔に導電部材を充填する工程と、
上記各半導体装置をその導電部材を介して積層する工程とを備えたことを特徴とする、３次元実装型半導体装置の製造方法。 - 請求項１又は２記載の半導体装置が複数積層されてなる３次元実装型半導体装置の製造方法であって、
各半導体装置の穿孔予定部に位置する層間絶縁膜を除去して上記半導体基板の表面に通じる電極孔を形成する工程と、
上記電極孔内面から上記電極の上層を覆うように絶縁膜を形成する工程と、
上記絶縁膜に対して、上記電極孔内面であって上記穿孔予定部に対応する位置に開口部を形成する工程と、
上記絶縁膜をマスクとして上記半導体基板に上記電極孔と連通する基板孔を形成する工程と、
上記絶縁膜に対して、上記電極孔とは異なる領域に上記電極の上層面に通じる接続孔を形成する工程と、
上記電極孔及び基板孔の内部から上記露出した電極面に連なるように、上記電極孔，基板孔，接続孔内に導電部材を充填する工程と、
上記各半導体装置をその導電部材を介して積層する工程とを備えたことを特徴とする、３次元実装型半導体装置の製造方法。 - 請求項３又は４記載の方法により製造された３次元実装型半導体装置を備えたことを特徴とする、半導体デバイス。
- 請求項５記載の半導体デバイスを備えたことを特徴とする、電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2004296895A true JP2004296895A (ja) | 2004-10-21 |
Family
ID=33402854
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7777345B2 (en) | 2007-07-02 | 2010-08-17 | Samsung Electronics Co., Ltd. | Semiconductor device having through electrode and method of fabricating the same |
-
2003
- 2003-03-27 JP JP2003088827A patent/JP2004296895A/ja not_active Withdrawn
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