JP4033021B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4033021B2 JP4033021B2 JP2003096517A JP2003096517A JP4033021B2 JP 4033021 B2 JP4033021 B2 JP 4033021B2 JP 2003096517 A JP2003096517 A JP 2003096517A JP 2003096517 A JP2003096517 A JP 2003096517A JP 4033021 B2 JP4033021 B2 JP 4033021B2
- Authority
- JP
- Japan
- Prior art keywords
- connection terminal
- semiconductor device
- hole
- substrate
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、PDA(Personal data assistance)等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。また、携帯性を有する電子機器等も性能の向上が望まれており、動作周波数が高い周波数に設定されることが多くなっている。
【0003】
電子部品の小型化を図るための技術として、CSP(Chip Scale Package)技術及びW−CSP(Wafer level Chip Scale Package)技術が有望視されている。CSP技術はパッケージの面積がウェハ状態にある個々のチップと同程度である半導体チップ(半導体装置)を製造する技術である。また、W−CSP技術とはCSP技術と同様なパッケージ面積を有する半導体チップを製造する技術であるが、ウェハの状態において一括して再配置配線(再配線)及び樹脂封止を行なってから個々の半導体チップに分離する技術である。また、更なる高集積化のために、同様の機能を有する薄板化した半導体チップ同士又は異なる機能を有する薄板化した半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。
【0004】
また、半導体チップを搭載する回路基板においては、半導体チップの高速動作に伴って信号を高速に伝達させるためにマイクロストリップライン又はコプレーナラインが用いられることが多くなっている。ここで、マイクロストリップラインとは、回路基板上に信号配線を形成するとともに回路基板の内層にベタ状態にグランド配線を形成することで、所望のインピーダンス特性を得る構造をいう。また、コプレーナラインとは信号配線とグランド配線とを平行して形成することで、所望のインピーダンス特性を得る構造をいう。尚、コプレーナラインの詳細については、例えば以下の特許文献1を参照されたい。
【0005】
【特許文献1】
特開2002−271024号公報
【0006】
【発明が解決しようとする課題】
ところで、近年の回路基板は高集積化のために多層構造のものが用いられる機会が多く、多層構造の基板は各層間がビアを介して電気的に接続されている。しかしながら、ビアは上述したマクロストリップライン及びコプレーナラインとは異なり、信号を高速に伝達させる構造とはなっていない。このため、ビアに高周波信号が印加されると、信号の減衰及び反射が生じてノイズの原因となり、又は誤動作の原因になる虞がある。
【0007】
また、上述した三次元実装技術を用いて半導体チップを積層した構造にした場合であっても、回路基板に形成されるビアと同様に各半導体チップ間を電気的に接続するための接続端子が必要となる。半導体チップの動作周波数が高い周波数に設定されるに伴って、積層される半導体チップに形成される接続端子も信号を高速に伝達させる構造にする必要がある。
【0008】
本発明は上記事情に鑑みてなされたものであり、高周波信号の伝送特性を向上させることができるとともに、高周波ノイズの放射を低減することができる半導体装置及びその製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、電子回路が形成された能動面を有する半導体装置であって、前記電子回路の信号線と電気的に接続されており、前記能動面側及び裏面側に突出するとともに前記能動面側から前記裏面側に貫通している第1接続端子と、前記第1接続端子に対して隣接して設けられており、前記電子回路の基準電位を定める基準線に接続され、前記能動面側及び前記裏面側に突出するとともに前記能動面側から前記裏面側に貫通している第2接続端子と、前記第1接続端子と前記第2接続端子との間の少なくとも一部に形成された孔部とを備え、前記第1接続端子の各々は、少なくとも一つ以上の前記第2接続端子と隣接して配置されることを特徴としている。
本発明によれば、高周波信号を伝える信号線と電気的に接続されて半導体装置の能能面と裏面とを貫通する第1接続端子の各々に対して、基準電位(グランド)を定める基準線に接続され半導体装置の能動面と裏面とを貫通する少なくとも一つの第2接続端子が隣接して設けられているため、第1接続端子と第2接続端子との間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。また、第1接続端子と第2接続端子との間の少なくとも一部に孔部を形成しているため、第1接続端子と第2接続端子との間のインピーダンスを微調整することができ、所望のインピーダンスとする上で好適である。
また、本発明の半導体装置は、電子回路が形成された能動面を有する半導体装置であって、前記電子回路の信号線と電気的に接続されており、前記能動面側及び裏面側に突出するとともに前記能動面側から前記裏面側に貫通している第1接続端子と、前記第1接続端子に対して隣接して設けられており、前記電子回路の基準電位を定める基準線に接続され、前記能動面側及び前記裏面側に突出するとともに前記能動面側から前記裏面側に貫通している第2接続端子と、前記第1接続端子と前記第2接続端子との間の少なくとも一部に形成された孔部とを備え、前記第1接続端子は、各々の前記第2接続端子に対して複数設けられていることを特徴としている。
本発明によれば、高周波信号を伝える信号線と電気的に接続されて半導体装置の能能面と裏面とを貫通する第1接続端子に対して、基準電位(グランド)を定める基準線に接続され半導体装置の能動面と裏面とを貫通する第2接続端子が隣接して設けられているため、第1接続端子と第2接続端子との間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。また、各々の第2接続端子に対して複数の第1接続端子を設けた構造としたため、第2接続端子の数を低減することができるとともに、半導体装置を搭載する基板に形成する第2接続端子との接続部の数を低減することができ、設計上の自由度を高めることができる。また、第1接続端子と第2接続端子との間の少なくとも一部に孔部を形成しているため、第1接続端子と第2接続端子との間のインピーダンスを微調整することができ、所望のインピーダンスとする上で好適である。
また、本発明の半導体装置は、前記孔部内に形成された誘電体を備えることを特徴としている。
この発明によれば、孔部内に誘電体が形成された構造としたため、第1接続端子と第2接続端子との間のインピーダンスをマイクロストリップラインと同様な設計手法で設計することができるとともに、第1接続端子と第2接続端子との間のインピーダンスを微調整することができ、所望のインピーダンスとする上で好適である。
本発明の半導体装置の製造方法は、基板の電子回路が形成された能動面側の一部を穿孔して少なくとも一つ以上の第1孔部と、当該第1孔部の各々に対して隣接した位置に第2孔部とを形成する第1工程と、前記第1孔部及び前記第2孔部内に金属を埋め込むとともに、前記能動面側に当該金属を突出した形状にして少なくとも一つ以上の第1接続端子と第2接続端子とを互いに隣接させて形成する第2工程と、前記基板の裏面に対して処理を行い、第1接続端子及び前記第2接続端子の一部を前記裏面から突出させる第3工程とを含むことを特徴としている。
この発明によれば、基板を穿孔して第1孔部と第2孔部とを隣接して形成し、第1孔部及び第2孔部内に金属を埋め込んで第1接続端子及び第2接続端子をそれぞれ形成し、基板の裏面に対して処理を行って第1接続端子及び第2接続端子の一部を基板の裏面から突出させており、第1接続端子及び第2接続端子は同一の工程を経て形成されるため、工程数の増加を引き起こさずに効率良く半導体装置を製造することができる。また、1つの第2接続端子に対して複数の第1接続端子を形成しているため、第2接続端子の数を低減することができるとともに、半導体装置を搭載する基板に形成する第2接続端子との接続部の数を低減することができ、設計上の自由度を高めることができる。
また、本発明によれば、前記第2工程後に、前記第1接続端子と前記第2接続端子との間を穿孔して第3孔部を形成する第4工程を含むことを特徴としている。
この発明によれば、第1接続端子と第2接続端子との間を穿孔して第3孔部を形成しているため、第1接続端子と第2接続端子との間のインピーダンスを微調整することができ、所望のインピーダンスとする上で好適である。
また、本発明によれば、前記第4工程後に、前記第3孔部内に誘電体を形成する第5工程を含むことを特徴としている。
この発明によれば、第1接続端子と第2接続端子との間に形成した第3孔部内に誘電体を備える構造としたため、第1接続端子と第2接続端子との間のインピーダンスをマイクロストリップラインと同様な設計手法で設計することができるとともに、第1接続端子と第2接続端子との間のインピーダンスを微調整することができ、所望のインピーダンスとする上で好適である。
【0010】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態による半導体装置及びその製造方法について詳細に説明する。
【0011】
〔第1実施形態による半導体装置〕
図1は、本発明の第1実施形態による半導体装置の外観斜視図であって、(a)は上面斜視図であり、(b)は上面図である。図1に示す通り、本実施形態の半導体装置1は、例えばSi(シリコン)からなる基板10を有し、基板10の周辺部には複数の第1接続端子としての接続端子12が配列形成されているとともに、複数の接続端子12を単位として(図1に示す例では、3個又は4個)、接続端子12に隣接して第2接続端子としての接続端子14が配列形成されている。
【0012】
基板10は、その能動面10a側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッド26(図7参照)からなる電子回路が形成されている。一方、基板10の裏面10bにはこれらの電子回路は形成されていない。各々の接続端子12,14は基板10を貫通して基板10の能動面10a及び基板10の裏面10bから突出した形状に形成されている。接続端子12は能動面10aに形成された電子回路の高周波信号を伝達する信号線と電気的に接続されており、接続端子14は基準電位(グランド)を定めるグランド線(基準線)と電気的に接続される。
【0013】
接続端子12,14の能動面10a側への突出部分及び裏面10b側への突出部分は略直方体に形成されており、隣接する接続端子12,14に関して接続端子14から接続端子12へ向かう方向に交差する方向の長さは、接続端子12よりも接続端子14の方が長く形成されている。接続端子12,14は基板10に導電物質Cu(銅)等を埋め込むことにより形成されている。また、能動面10a側へ突出した接続端子12,14の先端部には無鉛ハンダ(Sn/Ag)18,20(図1では、図示を省略。図2(g)及び図7参照)がそれぞれ形成されている。この無鉛ハンダ18,20は、半導体装置1を後述する基板上に又は他の半導体装置上に積層する際に、接続端子12,14を基板上に形成された接続電極又は他の半導体装置に形成された接続電極と接合するために設けられる。
【0014】
以上の構成の半導体装置1は、高周波信号を伝達する接続端子12と、基準電位を定める接続端子14とが隣接して形成されており、しかも隣接する接続端子14から接続端子12へ向かう方向に交差する方向の長さは、接続端子12よりも接続端子14の方が長く形成されている。このため、接続端子12と接続端子14とは、マイクロストリップライン構造となっており、接続端子12と接続端子14との間のインピーダンスを制御することができ、その結果として、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。
【0015】
また、本実施形態においては、1つの接続端子14に対して複数の接続端子12が隣接して形成されているため、接続端子14の数を低減することができるとともに、半導体装置1を搭載する基板(図示省略)に形成する接続端子14との接続部の数を低減することができ、この結果として基板に形成する配線のレイアウトの自由度を高めることができる。
【0016】
〔第1実施形態による半導体装置1の製造方法〕
ここで、図1に示す半導体装置1の製造方法について説明する。図2は、本発明の第1実施形態による半導体装置1の製造方法の概略を示す工程図である。また、図3〜図6は、本発明の第1実施形態による半導体装置1を加工する際の表面部分の詳細を示す断面図である。
【0017】
半導体装置1は、ウェハ状態にある基板(例えば、Si(シリコン)基板)を用いて製造される。図2(a)はウェハ状態にある基板10の一部を示す断面図である。尚、基板10の厚みは、例えば500μm程度である。ここで、基板10の能動面10a側の構成について詳細に説明する。図3(a)は、図2(a)中において符号Bを付した箇所を詳細に示す断面図である。図3(a)に示す通り、基板10上には基板10の基本的な材料であるSiの酸化膜(SiO2)からなる絶縁膜22及び硼燐珪酸ガラス(BPSG)からなる層間絶縁膜24が順に形成されている。
【0018】
また、層間絶縁膜24上の一部には、図示しない箇所で基板10の能動面10aに形成された電子回路と電気的に接続された電極パッド26が形成されている。この電極パッド26は、Ti(チタン)からなる第1層26a、TiN(窒化チタン)からなる第2層26b、AlCu(アルミニウム/銅)からなる第3層26c、及びTiNからなる第4層(キャップ層)26dを順に積層して形成したものである。尚、電極パッド26の下方には電子回路が形成されていない点に注意されたい。
【0019】
電極パッド26は、例えばスパッタリングにより第1層26a〜第4層26dからなる積層構造を層間絶縁膜24上の全面に形成し、レジスト等を用いて所定の形状(例えば、円形形状)にパターニングすることにより形成される。尚、本実施形態では、電極パッド26が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド26がAlのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド26は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【0020】
また、上記層間絶縁膜24上には電極パッド26を覆うように、パッシベーション膜28が形成されている。このパッシベーション膜28は、SiO2(酸化珪素)、SiN(窒化珪素)、ポリイミド樹脂等により形成され、又はSiN上にSiO2を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜28の膜厚は2μm程度以上であって6μm程度以下であることが好ましい。
【0021】
この基板10に対して、まず能動面10a側に形成された電極パッド26を開口するとともに基板10を穿孔して第1孔部としての孔部H3及び第2孔部としての孔部H4を形成する工程が行われる。図2(b)は、基板10に孔部H3,H4を形成した状態を示す断面図である。ここで、孔部H3,H4を形成するまでの工程を図3,図4を参照して詳細に説明する。尚、図3,図4においては、孔部H3のみ図示しているが、孔部H4も同様の工程で形成される。
【0022】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト(図示省略)を図3(a)に示したパッシベーション膜28上の全面に塗布する。尚、このレジストは、電極パッド26上を覆っているパッシベーション膜28を開口するために用いるものであり、フォトレジスト、電子線レジスト、X線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【0023】
パッシベーション膜28上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド26の開口形状及び基板10に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図3(b)に示すように、電極パッド26を覆うパッシベーション膜28の一部をエッチングして開口部H1を形成する。図3(b)は、パッシベーション膜28を開口して開口部H1を形成した状態を示す断面図である。
【0024】
尚、パッシベーション膜28のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング(RIE:Reactive Ion Etching)であってもよい。また、パッシベーション膜28のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜28に形成される開口部H1の断面形状は、後述する工程で形成される電極パッド26の開口形状及び基板10に形成される孔の断面形状に応じて設定され、その幅は電極パッド26に形成される開口の幅及び基板10に形成される孔の幅と同程度、例えば50μm程度に設定される。
【0025】
以上の工程が終了すると、開口部H1を形成したパッシベーション膜28上のレジストをマスクとして、ドライエッチングにより電極パッド26を開口する。図3(c)は、電極パッド26を開口して開口部H2を形成した状態を示す断面図である。尚、図3(a)〜図3(c)の図中においてレジストは省略してある。図3(c)に示すように、パッシベーション膜28に形成された開口部H1の幅と電極パッド26に形成された開口部H2の幅は同程度となる。尚、ドライエッチングとしてはRIEを用いることができる。
【0026】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜24及び絶縁膜22をエッチングして、図4(a)に示すように基板10を露出させる。図4(a)は、層間絶縁膜24及び絶縁膜22をエッチングして、基板10の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜28上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【0027】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド26に形成された開口部H2を開口した後レジストを剥離し、電極パッド26の最表面のTiNをマスクにして、層間絶縁膜24及び絶縁膜22をエッチングし、図4(a)に示すように基板10を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【0028】
以上の工程が終了すると、パッシベーション膜28をマスクとして、ドライエッチングにより、図4(b)に示すように基板10を穿孔する。尚、ここでは、ドライエッチングとしてRIEのほかにICP(Inductively Coupled Plasma)を用いることができる。図4(b)は、基板10を穿孔して、孔部H3を形成した状態を示す断面図である。尚、この工程で孔部H3とともに孔部H4が形成される(第1工程)。
【0029】
図4(b)に示す通り、パッシベーション膜28をマスクとして基板10を穿孔しているため、基板10に形成される孔部H3の幅はパッシベーション膜28に形成された開口部H1の幅と同程度となる。その結果、パッシベーション膜28に形成された開口部H1の幅、電極パッド26に形成された開口部H2の幅、及び基板10に形成された孔部H3の幅は、ほぼ同一になる。尚、孔部H3の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【0030】
また、図4(b)に示すように、基板10に孔部H3を形成すると、ドライエッチングによりパッシベーション膜28の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部H3を形成するときに、エッチングによりパッシベーション膜28が除去されて、電極パッド26又は層間絶縁膜24が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図3(a)に示した状態において、パッシベーション膜28の膜厚が2μm以上に設定される。
【0031】
以上の工程が終了すると、次に、パッシベーション膜28上並びに孔部H3の内壁及び底面に絶縁膜15を形成する。尚、孔部H4の内壁及び底面にも絶縁膜15が形成される。図2(c)及び図5(a)は、電極パッド26の上方並びに孔部H3,H4の内壁及び底面に絶縁膜15を形成した状態を示す断面図である。この絶縁膜15は、電流リークの発生、酸素及び水分等による基板10の浸食等を防止するために設けられ、PECVD(Plasma Enhanced Chemical Vapor Deposition)を用いて形成した正珪酸四エチル(Tetra Ethyl Ortho Silicate:Si(OC2H5)4:以下、TEOSという)、即ちPE−TEOS、及び、オゾンCVDを用いて形成したTEOS、即ちO3−TEOS、又はCVDを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜15の厚みは、例えば1μmである。
【0032】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト(図示省略)を絶縁膜15上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド26の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、X線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【0033】
絶縁膜15上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、孔部H3,H4及び電極パッド26の周辺部のみにレジストが残された形状、例えば孔部H3,H4を中心とした矩形形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド26の一部を覆う絶縁膜15及びパッシベーション膜28を除去し、電極パッド26の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング(RIE:Reactive Ion Etching)であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド26を構成する第4層26dも併せて除去する。
【0034】
図5(b)は、電極パッド26を覆う絶縁膜15及びパッシベーション膜28の一部を除去した状態を示す断面図である。図5(b)に示すように、電極パッド26の上方は開口部H5となり、電極パッド26の一部が露出した状態となる。この開口部H5によって、後の工程で形成される接続端子12と電極パッド26とを接続することができる。尚、開口部H4についても同様の工程が行われる。開口部H5は孔部H3が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【0035】
本実施形態では、電極パッド26のほぼ中央に孔部H3(開口部H1)を形成する場合を例に挙げている。よって、開口部H5は、この孔部H3を取り囲むように、つまり電極パッド26の露出面積を大きくすることが電極パッド26と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部H3の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。これは、孔部H4についても同様である。尚、電極パッド26を覆う絶縁膜15及びパッシベーション膜28の一部を除去して、電極パッド26の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【0036】
以上の工程が終了すると、次に下地膜を形成する工程が行われる。図6(a)は、孔部H3内に下地膜30を形成した状態を示す断面図である。尚、図2においては下地膜30の図示は省略している。下地膜30は基板10の上面全面に形成されるため、電極パッド26の露出部並びに孔部H3の内壁及び底部にも下地膜30が形成される。ここで、下地膜30は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばTiWから形成され、シード層はCuから形成される。これらは、例えばIMP(イオンメタルプラズマ)法、又は、真空蒸着、スパッタリング、イオンプレーティング等のPVD(Physical Vapor Deposition)法いて形成される。
【0037】
図6(a)に示すように、下地膜30は、電極パッド26と絶縁膜15との段差STを十分にカバーして、電極パッド26上と絶縁膜15上(孔部H3の内部を含む)に連続的に形成される。尚、下地膜30を構成するバリア層の膜厚は、例えば100nm程度であり、シード層の膜厚は、例えば数百nm程度である。下地膜30の形成は孔部H4についても同様に行われる。
【0038】
下地膜30の形成が終了すると、基板10の能動面10a上にメッキレジストを塗布し、接続端子12を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン16を形成する。図2(d)は、メッキレジストパターン16を形成した状態を示す断面図である。その後、Cu電解メッキを行って図2(e)に示す通り、基板10の開口部H3,H4及びメッキレジストパターン16の開口部にCu(銅)を埋め込み、接続端子12,14を形成する(第1工程)。図2(e)は、Cu電解メッキを行って接続端子12,14を形成した状態を示す断面図である。
【0039】
接続端子12,14が形成されると、図2(f)に示す通り、基板10上に形成されているメッキレジストパターン16を剥離する。図2(f)は、接続端子12,14を形成した後にメッキレジストパターン16を剥離した状態を示す断面図である。また、図6(b)は、形成された接続端子12の構成の詳細を示す断面図である。図6(b)に示す通り、接続端子12は基板10の能動面10aに突出した突起状の形状であるとともに、その一部が基板10内に埋め込まれた形状である。また、符号Cを付した箇所において、接続端子12は電極パッド26と電気的に接続されている。
【0040】
以上の工程が完了すると、図2(g)に示す通り、形成した接続端子12,14上に無鉛ハンダ(Sn/Ag)18,20をそれぞれ形成する。次に、基板10の裏面10bを研磨して基板10の厚みを減ずる工程、及び基板10を切断して個々の半導体装置1に分離する工程が行われる。図2(g)及び図7は、本発明の第1実施形態による半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板10の断面図である。基板10の裏面を研磨すると、基板10の厚みが50μm程度に薄板化され、基板10の能動面10a及び裏面10bから接続端子12,14の一部が20μm程度突出した形状となる(第3工程)。以上の工程を経て半導体装置1が製造される。
【0041】
以上説明した半導体装置の製造方法によれば、接続端子12を形成する工程と接続端子14を形成する工程とは別々の工程ではなく、接続端子12と接続端子14とを同一の工程で製造することができるため、工程数の増加を引き起こさずに効率良く半導体装置を製造することができる。
【0042】
図8は、半導体装置1を積層させて製造した半導体装置の一例を示す断面図である。図8に示す半導体装置は、インターポーザ40上に2つの半導体装置を積層したものを例に挙げて図示している。尚、以下の説明においては、説明の便宜上、インターポーザ40上に積層する2つの半導体装置1を区別する場合には、半導体装置C1、半導体装置C2とする。
【0043】
インターポーザ40上には、電気配線からなる電気回路が形成されており、この電気回路の外部電極となる接続電極42,44が半導体装置1の接続端子12,16の配列と同様の配列で形成されている。接続電極42は半導体装置C1,C2に形成された接続端子12と接合され、積層された半導体装置C1,C2に対して高周波信号を入出力するための電極である。また、接続電極44は半導体装置C1,C2に形成された接続端子14と接合され、半導体装置C1,C2に対して基準電位(グランド)を定めるためのものである。
【0044】
接続電極42,44はインターポーザ40上に20μm程度突出した形状に形成されている。また、インターポーザ40上であって半導体装置1が積層されない箇所にはインターポーザ40上に形成された電気配線を保護するとともに、半導体装置1を封止する封止樹脂を堰き止めるための保護部材46が形成されている。
【0045】
以上の構成のインターポーザ40上に、接続電極42と接続端子12とが位置合わせされ、接続電極44と接続端子14とが位置合わせされた状態で半導体装置C1,C2が積層されて、封止樹脂50で封止されている。以下、以上の構成の半導体装置の製造方法について簡単に説明する。
【0046】
まず、インタポーザ40上に積層する半導体装置C1の接続端子12,14各々の一端に形成された無鉛ハンダ18,20にフラックスを塗布する工程が行われる。このフラックスは、インターポーザ40上に半導体装置C1を積層するときに、積層した半導体装置C1の位置ずれが生じないように粘着力で保持するとともに、半導体装置C1に形成された接続端子12,14及びインターポーザ40に形成された接続電極42の表面の酸化膜を遊離させるためものもである。
【0047】
フラックスの塗布の塗布を終えると、半導体装置C1の能動面10a側をインターポーザ40に対面させて(フェースダウンの状態で)、インターポーザ40に形成された接続電極42,44の各々の位置と半導体装置C1に形成された接続端子12,14の各々の位置とが合致するよう位置合わせを行い、半導体装置C1をインターポーザ44上に積層する。このとき、インターポーザ40上に形成された接続電極42の直上には半導体装置C1に形成された接続端子12の先端に設けられた無鉛ハンダ18が位置するとともに、接続電極44の直上には半導体装置C1に形成された接続端子14の先端に設けられた無鉛ハンダ20が位置し、この無鉛ハンダ18,20にはフラックスが塗布されているため、フラックスの粘着力により半導体装置C1が位置ずれせずに保持される。
【0048】
以上の工程が終了すると、半導体装置C1上に積層する半導体装置C2の接続端子12,14各々の一端に形成された無鉛ハンダ18,20にフラックスを塗布する工程が行われる。フラックスの塗布の塗布を終えると、半導体装置C2の能動面10a側を半導体装置C2に対面させて(フェースダウンの状態で)、半導体装置C1に形成された接続端子12,14の各々の位置と半導体装置C2に形成された接続端子12,14各々の位置とが合致するよう位置合わせを行い、半導体装置C2を半導体装置C1上に積層する。
【0049】
このとき、半導体装置C1と半導体装置C2とは、半導体装置C2の先端に設けられた無鉛ハンダ18,20に塗布されたフラックスの粘着力により保持され、位置ずれせずに保持される。以上の工程が終了すると、積層したインターポーザ40及び半導体装置C1,C2等をリフロー装置内に配置して、半導体装置C1,C2に形成された接続端子12,14の先端に設けられた無鉛ハンダ18,20を溶融させ、インターポーザ40に形成された接続電極42と半導体装置C1に形成された接続端子12とを接合するとともに、インターポーザ40に形成された接続電極44と半導体装置C1に形成された接続端子14とを接合する。これと同時に、半導体装置C1に形成された接続端子12と半導体装置C2に形成された接続端子12とを接合するとともに、半導体装置C1に形成された接続端子14と半導体装置C2に形成された接続端子14とを接合する。
【0050】
以上の工程が終了すると、塗布したフラックスを洗浄する工程が行われる。製造された半導体装置にフラックスが残存していると信頼性の低下を引き起こす虞があるため、洗浄によりフラックスを除去している。ここで、インターポーザ40、半導体装置C1、及び半導体装置C2間の間隔は50μm以下であるため、フラックスの洗浄には揮発性の高い有機溶剤を用いることが好ましい。
【0051】
以上の工程が終了すると、インターポーザ40と半導体装置C1との間、及び、半導体装置C1と半導体装置C2との間に封止樹脂(アンダーフィル)50を注入して充填する。封止樹脂50の充填が完了すると、封止樹脂50を硬化させることで、図8に示す半導体装置が製造される。
【0052】
以上、インターポーザ40上に半導体装置C1,C2を積層した構造を有する半導体装置について説明したが、この形態以外にもインターポーザ40に代えてW−CSP技術を用いて処理された基板上に半導体装置を積層するようにしても良い。図9は、W−CSP技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。図9に示す通り、W−CSP技術を用いて処理された基板60上に半導体装置C1が積層され、更に半導体装置C1上には半導体装置C2が積層されている。
【0053】
W−CSP技術を用いて処理された処理基板60は、例えばSi(シリコン)からなる基板62を有し、基板62の周辺部には複数の接続端子63,64が配列形成されている。接続端子63は、接続電極42は半導体装置C1,C2に形成された接続端子12と同じ配列で形成され、積層された半導体装置C1,C2に対して高周波信号を入出力するための電極である。また、接続電極64は半導体装置C1,C2に形成された接続端子14と同じ配列で形成され、半導体装置C1,C2に対して基準電位(グランド)を定めるためのものである。
【0054】
基板62は、その能動面62a側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッドからなる電子回路が形成されている。一方、基板62の裏面62bにはこれらの電子回路は形成されていない。半導体装置C1,C2と同様に、基板62は50μm程度に薄板化されている。基板62に形成された不図示の電極パッドを貫通するように接続端子63,64が形成されており、接続端子63,64は基板62を貫通して基板62の能動面62a及び基板62の裏面62bから突出した形状に形成されている。接続端子64の能動面62a及び裏面62bへの突出量は20μm程度である。接続端子64は基板62にCu(銅)を埋め込むことにより形成されている。
【0055】
また、基板62の能動面62a側の一部には、ポリイミド等の樹脂により応力緩和層66が形成されている。この応力緩和層66上には、再配置配線68が形成されている。尚、再配置配線68は、応力緩和層66上のみに形成される訳ではなく、応力緩和層66から接続端子63,64の形成位置まで延在した形状に形成され、接続端子63,64と電気的に接続される。尚、図9においては、接続端子63に接続された再配置配線68のみを図示しており、接続端子63に接続された再配置配線68と接続端子64に接続される再配置配線(図示省略)とは、電気的に絶縁されている。
【0056】
また、応力緩和層66上に形成された再配置配線68の一部には、外部接続端子となるバンプ70が形成されている。このように、接続端子64と電気的に接続された再配置配線68及びバンプ70を形成することで、接続端子64のピッチ及び配列を変換している。尚、図9中において、72は、再配置配線68に対するバンプ70の固着強度を高めるために形成された根本補強樹脂である。
【0057】
図9に示す形態の半導体装置は、薄板化した基板62上に薄板化した半導体装置C1,C2を積層しているため半導体装置の高さを抑えつつ高集積化が可能である。更に、基板10に再配置配線68及びバンプ70を形成しているため、基板62に形成された接続端子63,64のピッチ及び配列の変換が可能となり、半導体装置を搭載するガラスエポキシ等の基板の配線の自由度が増し、更に高集積化が可能である。
【0058】
〔第2実施形態による半導体装置〕
図10は、本発明の第2実施形態による半導体装置の外観斜視図であって、(a)は上面斜視図であり、(b)は上面図である。図10に示す通り、本実施形態の半導体装置8は、図1に示す本発明の第1実施形態による半導体装置1と同様に、例えばSi(シリコン)からなる基板80を有し、基板80の周辺部には複数の第1接続端子としての接続端子82が配列形成されているとともに、各々の接続端子82に対して(一対一に)、接続端子82に隣接して第2接続端子としての接続端子84が配列形成されている。半導体装置8は、接続端子82各々に対して接続端子84が形成されている点が図1に示す半導体装置1と異なる。
【0059】
基板80は、図1に示す基板10と同様に、その能動面80a側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッド等からなる電子回路が形成されている。一方、基板80の裏面80bにはこれらの電子回路は形成されていない。各々の接続端子82,84は基板80を貫通して基板80の能動面80a及び基板80の裏面80bから突出した形状に形成されている。各々の接続端子82は能動面80aに形成された電子回路の高周波信号を伝達する信号線と電気的に接続されており、各々の接続端子84は基準電位(グランド)を定めるグランド線(基準線)と電気的に接続される。
【0060】
接続端子82,84の能動面80a側への突出部分及び裏面80b側への突出部分は略直方体に形成されており、隣接する接続端子82,84に関して接続端子84から接続端子82へ向かう方向に交差する方向の長さは、接続端子82よりも接続端子84の方が長く形成されている。接続端子82,84は基板80にCu(銅)等を埋め込むことにより形成されている。また、図示は省略しているが、能動面80a側へ突出した接続端子82,84の先端部には無鉛ハンダ(Sn/Ag)がそれぞれ形成されている。
【0061】
以上の構成の半導体装置8は、高周波信号を伝達する接続端子82と、基準電位を定める接続端子84とが隣接して形成されており、しかも隣接する接続端子84から接続端子82へ向かう方向に交差する方向の長さは、接続端子82よりも接続端子84の方が長く形成されている。このため、接続端子82と接続端子84とは、マイクロストリップライン構造となっており、接続端子82と接続端子84との間のインピーダンスを制御することができ、その結果として、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。
【0062】
また、本実施形態においては、1つの接続端子84に対して1つの接続端子82が隣接して一対一に形成されているため、接続端子82と接続端子84との相対的な位置関係を自由に設定することができる。例えば、図1に示した例では、半導体装置1の外周に沿った方向における接続端子14の長さが長く設定されていたため、半導体装置1上における配線の関係から接続端子12と接続端子14の配置を逆にすることはできない。
【0063】
しかしながら、本実施形態においては、半導体装置1の外周に沿った方向における接続端子84の長さが短く設定されているため、接続端子82と接続端子84との配置を逆にすることができる。かかる配置の場合には、半導体装置8に形成された電子回路と接続端子82との配線は接続端子84の間を通るように形成される。このように、本実施形態においては、半導体装置8上における接続端子82と第2接続端子84との相対的な位置関係を自由に設定することができ、設計上の自由度を高めることができる。
【0064】
〔第3実施形態による半導体装置〕
図11は、本発明の第3実施形態による半導体装置の上面図である。本実施形態においては、図10に示した本発明の第2実施形態による半導体装置80に形成された接続端子82と隣接した接続端子84との間に孔部86又は誘電体88を設けている。図11(a)は、隣接する接続端子82と接続端子84との間に孔部86を設けた上面図であり、図11(b)は、誘電体88を設けた上面図である。
【0065】
図11(a)に示す孔部86は、本発明にいう第3孔部に相当するものであり、半導体装置80の能動面80aから裏面80bに至るよう貫通して形成されておる。また、隣接する接続端子82及び接続端子84に関して接続端子84から接続端子82に向かう方向に交差する方向の長さが、同方向における接続端子82の長さよりも長く、同方向における接続端子84の長さよりも短く設定される。
【0066】
孔部86は、例えば基板80に接続端子82,84を形成した後に隣接する接続端子82,84間を穿孔することで形成される(第4工程)。尚、孔部8の形成は、孔部86の形成によるする時間を短縮するために、接続端子82,84を形成して基板80の裏面を薄板化した後で形成するようにしても良い。孔部86の形成は、例えばトライエッチングにより行う。
【0067】
また、図11(b)に示す半導体装置は、図11(a)に示す孔部86にポリイミド等の誘電体88を埋め込むことで形成する(第5工程)。この誘電体88は接続端子82,84間に埋め込まれるため電気的絶縁性を有する必要がある。図11(a)に示す半導体装置において接続端子82,84間におけるインピーダンスの制御は孔部86の大きさ(接続端子84から接続端子82へ向かう方向に交差する方向の大きさ)、接続端子82,84の間隔、接続端子82,84の径、又は接続端子82,84の導電率を調整することで行う。また、図11(b)に示す半導体装置においては、インピーダンス制御は上記のものに加えて孔部86に埋め込む誘電体88の誘電率を代えることで行う。
【0068】
〔第4実施形態による半導体装置〕
図12は、本発明の第4実施形態による半導体装置の上面図である。本実施形態においては、図10に示した本発明の第2実施形態による半導体装置80に設けられた接続端子82と接続端子84との配列を変更している。図12(a)に示すように、接続端子82及び接続端子84は半導体装置1の外周に沿う直線上に交互に配列されており、1つの接続端子82に対して1つの接続端子84が対になって設けられている。
【0069】
本実施形態においても、隣接する接続端子82及び接続端子84に関して接続端子84から接続端子82に向かう方向に交差する方向の接続端子84の長さは同方向における接続端子82の長さよりも長く設定されている。上述した第1実施形態〜第3実施形態においては、接続端子12又は接続端子82を接続端子14又は接続端子84で取り囲むように配置していたため、半導体装置1,8の外形寸法が大きくなる傾向にある。
【0070】
しかしながら、本実施形態においては、接続端子82,84を半導体装置80の外周に沿う直線上に配置しているため半導体装置8の外形形状の大型化を抑制することができる。このため、本実施形態は半導体装置8の外形形状が制限される場合には極めて好適である。
【0071】
また、図12(a)に示した例では接続端子82と接続端子84とを交互に設け、1つの接続端子82に対して1つの接続端子84を対応付けていたが、図12(b)に示す通り接続端子84に対して複数(図12(b)に示す例では2つ)の接続端子82を設けて、接続端子84を共有させても良い。かかる構成にすることで接続端子84の数を低減させることができる。
【0072】
〔回路基板〕
図13は、回路基板の断面図である。ここでは、第1層L1〜第4層L4からなる4層基板を例に挙げて説明する。尚、図13において、第1層L1〜第4層L4の各々に設けられた高周波信号を伝達する信号線は斜線を付して表しており、基準電位(グランド)を定めるグランド線(基準線)は塗り潰して表している。
【0073】
第1層L1に設けられた信号線S1、第2層L2に設けられた信号線S2、及び第3層L3に設けられた信号線S3は、スルーホールT10及びT11によってそれぞれ接続されている。また、第1層L1に設けられた信号線S4と第4層L4に設けられた信号線S5はスルーホールT12により接続されている。
【0074】
第1層L1に設けられたグランド線G1はスルーホールT20によって第4層L4に設けられたグランド線G2と接続されており、このグランド線G2はスルーホールT21によって第3層L3に設けられたグランド線G3と接続されている。また、グランド線G3はスルーホールT22を介して第1層L1に設けられたグランド線G4と接続されている。
【0075】
また、第1層L1に設けられたグランド線G5はスルーホールT23によって第4層L4に設けられたグランド線G6に接続されている。尚、第1層L1に設けられたグランド線G1,G4,G5は第1層L1内において電気的に絶縁されていても良く、不図示の箇所で導通されていても良い。これは、第4層L4に設けられたグランド線G2,G6についても同様である。
【0076】
更に、第3層L3に設けられたグランド線G3にはスルーホールT30が電気的に接続されており、このスルーホールT30は第2層L2に設けられた信号線S2を貫通して第1層L1まで延在している。また、第4層L4に設けられたグランド線G2にはスルーホールT31が電気的に接続されており、このスルーホールT31は第3層L3に設けられた信号線S3を貫通して第2層L2まで延在している。
【0077】
また、第3層L3に設けられたグランド線G3にはスルーホールT32が電気的に接続されており、このスルーホールT32の一端は第2層L2を貫通して第1層L1に形成された信号線S4まで延在するとともに、他端は第4層L4に形成された信号線S5まで延在している。但し、上記スルーホールT30は第2層L2の信号線S2及び第1層L1の信号線S1とは電気的に接続されておらず(アイソレートされている)、上記スルーホールT31は第3層L3の信号線S3及び第2層L2の信号線S2とは電気的に接続されておらず、上記スルーホールT32は第1層L1の信号線S4及び第4層L4の信号線S5とは電気的に接続されていない。
【0078】
各層に形成された信号線を接続するスルーホールに隣接する位置に、各層に形成されたグランド線を接続するスルーホールが2つ併設して設けられている。図13に示す例においては、信号線S1,S2を接続するスルーホールT10に隣接してグランド線G3,G4を接続するスルーホールT22及びスルーホールT30が形成され、信号線S2,S3を接続するスルーホールT11に隣接してグランド線G1,G2を接続するスルーホールT20及びスルーホールT31が形成され、信号線S4,S5を接続するスルーホールT12に隣接してグランド線G5,G6を接続するスルーホールT23及びスルーホールT32が形成されている。
【0079】
ここで、隣接して設けられたスルーホールのうち、グランド線を接続するスルーホールは基板の表面に交差する方向における長さが信号線を接続するスルーホールの長さ以上に設定される。図13に示した例では、スルーホールT20は隣接して設けられたスルーホールT11の長さの3倍程度の長さがあり、スルーホールT22は隣接して設けられたスルーホールT10の長さの2倍程度の長さがある。また、スルーホールT23は隣接して設けられたスルーホールT12とほぼ同じ長さである。また、スルーホールT30,T31はそれぞれスルーホールT10,T11の2倍程度の長さであり、スルーホールT32はスルーホールT12とほぼ同じ長さである。
【0080】
かかる構成にするのは、高周波信号を導くスルーホールT10〜T12を全長に亘ってコプレーナライン構造にするためである。これによりスルーホールT10とスルーホールT22,T30との間、スルーホールT11とスルーホールT20,T31との間、及びスルーホールT12とスルーホールT23,T32との間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。
【0081】
図13に示す通り、各層に形成された信号線を接続するスルーホール全てに対してグランド線に接続されたスルーホールを隣接して設けることが好ましいが、回路基板の設計上困難な場合がある。かかる場合には、電子回路の構成上、特にインピーダンスの制御が必要となる信号線を接続するスルーホールに隣接させてグランド線を接続するスルーホールを形成することが好ましい。
【0082】
〔電子機器〕
本発明の実施形態による半導体装置及び/又は回路基板を有する電子機器として、図14にはノート型パーソナルコンピュータ200、図15には携帯電話300が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ(PC)及びエンジニアリング・ワークステーション(EWS)、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【0083】
以上、本発明の一実施形態及び他の実施形態について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、図1に示す第1実施形態による半導体装置1及び図12に示す第4実施形態による半導体装置においては、接続端子12と接続端子14との間又は接続端子82と接続端子84との間が基板(例えば、Si)である場合を例に挙げて説明したが、接続端子12と接続端子14との間又は接続端子82と接続端子84との間に図11(a)に示す孔部86と同様の孔部又は図11(b)に示す誘電体88と同様の誘電体を設けても良い。また、第1実施形態においては、接続端子12,14の能動面10a側への突出部分及び裏面10b側への突出部分が略直方体であり、第2実施形態においては、接続端子82,84の能動面80a側への突出部分及び裏面80b側への突出部分が略直方体である場合を例に挙げて説明したが、突出部分の形状は任意の形状(例えば、円柱、三角柱等)にすることができる。
【0084】
また、以上説明した実施形態においては、半導体装置の接続端子の構造をマイクロストリップライン構造とする場合を例に挙げて説明したが、コプレーナライン構造とする場合も同様に本発明を適用することができる。また、図13に示す回路基板においてはスルーホールをコプレーナライン構造にした場合を例に挙げて説明したが、スルーホールT20,T22,T23の紙面垂直方向の幅を広げることでマイクロストリップライン構造にしても良い。
【0085】
更に、回路基板においては、図11に示す本発明の第3実施形態による半導体装置と同様に、隣接して設けられたスルーホールの間に孔部又は誘電体を形成するようにしても良い。この場合には、例えばドリルを用いて隣接するスルーホール間に孔部を形成することが好ましい。
【図面の簡単な説明】
【図1】 本発明の第1実施形態による半導体装置の外観斜視図である。
【図2】 本発明の第1実施形態による半導体装置1の製造方法の概略を示す工程図である。
【図3】 本発明の第1実施形態による半導体装置1を加工する際の表面部分の詳細を示す断面図である。
【図4】 本発明の第1実施形態による半導体装置1を加工する際の表面部分の詳細を示す断面図である。
【図5】 本発明の第1実施形態による半導体装置1を加工する際の表面部分の詳細を示す断面図である。
【図6】 本発明の第1実施形態による半導体装置1を加工する際の表面部分の詳細を示す断面図である。
【図7】 本発明の第1実施形態による半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板10の断面図である。
【図8】 半導体装置1を積層させて製造した半導体装置の一例を示す断面図である。
【図9】 W−CSP技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。
【図10】 本発明の第2実施形態による半導体装置の外観斜視図である。
【図11】 本発明の第3実施形態による半導体装置の上面図である。
【図12】 本発明の第4実施形態による半導体装置の上面図である。
【図13】 回路基板の断面図である。
【図14】 本発明の実施形態による半導体装置及び/又は回路基板を有する電子機器の一例を示す図である。
【図15】 本発明の実施形態による半導体装置及び/又は回路基板を有する電子機器の他の例を示す図である。
【符号の説明】
10a……能動面
10b……裏面
12……接続端子(第1接続端子)
14……接続端子(第2接続端子)
82……接続端子(第1接続端子)
84……接続端子(第2接続端子)
86……孔部(第3孔部)
88……誘電体
H3……孔部(第1孔部)
H4……孔部(第2孔部)
Claims (6)
- 電子回路が形成された能動面を有する半導体装置であって、
前記電子回路の信号線と電気的に接続されており、前記能動面側及び裏面側に突出するとともに前記能動面側から前記裏面側に貫通している第1接続端子と、
前記第1接続端子に対して隣接して設けられており、前記電子回路の基準電位を定める基準線に接続され、前記能動面側及び前記裏面側に突出するとともに前記能動面側から前記裏面側に貫通している第2接続端子と、
前記第1接続端子と前記第2接続端子との間の少なくとも一部に形成された孔部と
を備え、
前記第1接続端子の各々は、少なくとも一つ以上の前記第2接続端子と隣接して配置されることを特徴とする半導体装置。 - 電子回路が形成された能動面を有する半導体装置であって、
前記電子回路の信号線と電気的に接続されており、前記能動面側及び裏面側に突出するとともに前記能動面側から前記裏面側に貫通している第1接続端子と、
前記第1接続端子に対して隣接して設けられており、前記電子回路の基準電位を定める基準線に接続され、前記能動面側及び前記裏面側に突出するとともに前記能動面側から前記裏面側に貫通している第2接続端子と、
前記第1接続端子と前記第2接続端子との間の少なくとも一部に形成された孔部と
を備え、
前記第1接続端子は、各々の前記第2接続端子に対して複数設けられていることを特徴とする半導体装置。 - 前記孔部内に形成された誘電体を備えることを特徴とする請求項1又は請求項2記載の半導体装置。
- 基板の電子回路が形成された能動面側の一部を穿孔して少なくとも一つ以上の第1孔部と、当該第1孔部の各々に対して隣接した位置に第2孔部とを形成する第1工程と、
前記第1孔部及び前記第2孔部内に金属を埋め込むとともに、前記能動面側に当該金属を突出した形状にして少なくとも一つ以上の第1接続端子と第2接続端子とを互いに隣接させて形成する第2工程と、
前記基板の裏面に対して処理を行い、第1接続端子及び前記第2接続端子の一部を前記裏面から突出させる第3工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第2工程後に、前記第1接続端子と前記第2接続端子との間を穿孔して第3孔部を形成する第4工程を含むことを特徴とする請求項4記載の半導体装置の製造方法。
- 前記第4工程後に、前記第3孔部内に誘電体を形成する第5工程を含むことを特徴とする請求項5記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003096517A JP4033021B2 (ja) | 2003-03-31 | 2003-03-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003096517A JP4033021B2 (ja) | 2003-03-31 | 2003-03-31 | 半導体装置及びその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007194597A Division JP4735614B2 (ja) | 2007-07-26 | 2007-07-26 | 回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004304023A JP2004304023A (ja) | 2004-10-28 |
JP4033021B2 true JP4033021B2 (ja) | 2008-01-16 |
Family
ID=33408573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003096517A Expired - Lifetime JP4033021B2 (ja) | 2003-03-31 | 2003-03-31 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4033021B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012086100A1 (ja) * | 2010-12-21 | 2012-06-28 | パナソニック株式会社 | 半導体装置 |
US8907470B2 (en) | 2013-02-21 | 2014-12-09 | International Business Machines Corporation | Millimeter wave wafer level chip scale packaging (WLCSP) device and related method |
-
2003
- 2003-03-31 JP JP2003096517A patent/JP4033021B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004304023A (ja) | 2004-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7193308B2 (en) | Intermediate chip module, semiconductor device, circuit board, and electronic device | |
KR101692434B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US7230318B2 (en) | RF and MMIC stackable micro-modules | |
JP3821125B2 (ja) | 半導体装置の製造方法、半導体装置、回路基板、電子機器 | |
JP4492196B2 (ja) | 半導体装置の製造方法、回路基板、並びに電子機器 | |
JP2004311948A (ja) | 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法 | |
JP2004356617A (ja) | 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器 | |
JP4289146B2 (ja) | 三次元実装型半導体装置の製造方法 | |
JP4967340B2 (ja) | 半導体装置、半導体装置の製造方法、及び電子機器 | |
JP4735614B2 (ja) | 回路基板 | |
US20050179120A1 (en) | Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment | |
JP4165256B2 (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
JP4033021B2 (ja) | 半導体装置及びその製造方法 | |
JP2005203752A (ja) | 半導体装置の製造方法、半導体装置、回路基板、電子機器 | |
JP2004281793A (ja) | 半導体装置の製造方法、半導体装置、回路基板および電子機器 | |
JP4509486B2 (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
JP4304905B2 (ja) | 半導体装置の製造方法 | |
JP2006049557A (ja) | 半導体装置 | |
JP4292748B2 (ja) | 半導体装置の製造方法 | |
JP2006041218A (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
JP4127095B2 (ja) | 半導体装置の製造方法 | |
JP2005033105A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP4238685B2 (ja) | 半導体装置、回路基板、電子機器 | |
JP2005150437A (ja) | 中間チップモジュール、半導体装置、回路基板、及び電子機器 | |
JP4175241B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050317 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050318 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070427 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070626 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070726 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070727 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070914 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071015 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4033021 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |