JP4735614B2 - 回路基板 - Google Patents

Description

本発明は、回路基板に関する。

現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。また、携帯性を有する電子機器等も性能の向上が望まれており、動作周波数が高い周波数に設定されることが多くなっている。

電子部品の小型化を図るための技術として、ＣＳＰ（Chip Scale Package）技術及びＷ−ＣＳＰ（Wafer level Chip Scale Package）技術が有望視されている。ＣＳＰ技術はパッケージの面積がウェハ状態にある個々のチップと同程度である半導体チップ（半導体装置）を製造する技術である。また、Ｗ−ＣＳＰ技術とはＣＳＰ技術と同様なパッケージ面積を有する半導体チップを製造する技術であるが、ウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離する技術である。また、更なる高集積化のために、同様の機能を有する薄板化した半導体チップ同士又は異なる機能を有する薄板化した半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。

また、半導体チップを搭載する回路基板においては、半導体チップの高速動作に伴って信号を高速に伝達させるためにマイクロストリップライン又はコプレーナラインが用いられることが多くなっている。ここで、マイクロストリップラインとは、回路基板上に信号配線を形成するとともに回路基板の内層にベタ状態にグランド配線を形成することで、所望のインピーダンス特性を得る構造をいう。また、コプレーナラインとは信号配線とグランド配線とを平行して形成することで、所望のインピーダンス特性を得る構造をいう。尚、コプレーナラインの詳細については、例えば以下の特許文献１を参照されたい。
特開２００２−２７１０２４号公報

ところで、近年の回路基板は高集積化のために多層構造のものが用いられる機会が多く、多層構造の基板は各層間がビアを介して電気的に接続されている。しかしながら、ビアは上述したマクロストリップライン及びコプレーナラインとは異なり、信号を高速に伝達させる構造とはなっていない。このため、ビアに高周波信号が印加されると、信号の減衰及び反射が生じてノイズの原因となり、又は誤動作の原因になる虞がある。

また、上述した三次元実装技術を用いて半導体チップを積層した構造にした場合であっても、回路基板に形成されるビアと同様に各半導体チップ間を電気的に接続するための接続端子が必要となる。半導体チップの動作周波数が高い周波数に設定されるに伴って、積層される半導体チップに形成される接続端子も信号を高速に伝達させる構造にする必要がある。

本発明は上記事情に鑑みてなされたものであり、高周波信号の伝送特性を向上させることができるとともに、高周波ノイズの放射を低減することができる回路基板、及び当該回路基板を備える電子機器を提供することを目的とする。

上記課題を解決するために、本発明に係るひとつの回路基板は、電気回路が形成された回路基板において、前記電気回路の信号線と電気的に接続されており、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向に延びる第１スルーホールと、前記第１スルーホールに対して隣接して設けられており、前記電気回路の基準電位を定める基準線に接続され、前記回路基板の表面に対して交差する方向に延びる第２スルーホールとを備え、前記第１スルーホールの各々は、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向の少なくとも一部に設けられて少なくとも一つ以上の前記第２スルーホールと隣接して配置されており、前記第２スルーホールは、前記回路基板の表面に対して交差する方向の長さが前記第１スルーホールの当該方向の長さ以上の長さに設定されており、前記信号線に接続されている前記第１スルーホールに隣接する前記第２スルーホールのうちの少なくとも１つは、前記信号線を貫通しており、且つ、貫通した信号線とは電気的に接続されていないことを特徴としている。
上記課題を解決するために、本発明の回路基板は、電気回路が形成された回路基板において、前記電気回路の信号線と電気的に接続されており、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向に延びる第１スルーホールと、前記第１スルーホールに対して隣接して設けられており、前記電気回路の基準電位を定める基準線に接続され、前記回路基板の表面に対して交差する方向に延びる第２スルーホールとを備え、前記第１スルーホールの各々は、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向の少なくとも一部に設けられて少なくとも一つ以上の前記第２スルーホールと隣接して配置されており、前記第２スルーホールは、前記回路基板の表面に対して交差する方向の長さが前記第１スルーホールの当該方向の長さ以上の長さに設定されることを特徴としている。
この発明によれば、回路基板の表面と裏面との間に、回路基板の表面に対して交差する方向に延びて電気回路の信号線と電気的に接続された第１スルーホールを設けるとともに、同方向に延びて電気回路の基準電位（グランド）を定める基準線に接続された少なくとも一つ以上の第２スルーホールを第１スルーホールの各々に隣接して設けたため、第１スルーホールと第２スルーホールとの間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。また、回路基板の表面と裏面との間であって回路基板の表面に対して交差する方向の少なくとも一部に第１スルーホールを設け、第２スルーホールの同方向の長さを第１スルーホールの同方向の長さ以上の長さに設定しているため、第１スルーホールと第２スルーホールとの間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。
また、本発明の回路基板は、表面と裏面との間に少なくとも１つの層が形成された多層基板であることを特徴としている。
また、本発明の回路基板の各層には、前記信号線及び前記基準線が設けられていることを特徴としている。
また、本発明の回路基板は、前記信号線に接続されている前記第１スルーホールに隣接する前記第２スルーホールのうちの少なくとも１つは、前記信号線を貫通しており、且つ、貫通した信号線とは電気的に接続されていないことを特徴としている。
本発明の電子機器は、上記の何れかに記載の回路基板を備えることを特徴としている。

以下、図面を参照して本発明の一実施形態による回路基板及び電子機器について詳細に説明する。

〔第１の半導体装置〕
図１は、第１の半導体装置の外観斜視図であって、（ａ）は上面斜視図であり、（ｂ）は上面図である。図１に示す通り、半導体装置１は、例えばＳｉ（シリコン）からなる基板１０を有し、基板１０の周辺部には複数の第１接続端子としての接続端子１２が配列形成されているとともに、複数の接続端子１２を単位として（図１に示す例では、３個又は４個）、接続端子１２に隣接して第２接続端子としての接続端子１４が配列形成されている。

基板１０は、その能動面１０ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッド２６（図７参照）からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。各々の接続端子１２，１４は基板１０を貫通して基板１０の能動面１０ａ及び基板１０の裏面１０ｂから突出した形状に形成されている。接続端子１２は能動面１０ａに形成された電子回路の高周波信号を伝達する信号線と電気的に接続されており、接続端子１４は基準電位（グランド）を定めるグランド線（基準線）と電気的に接続される。

接続端子１２，１４の能動面１０ａ側への突出部分及び裏面１０ｂ側への突出部分は略直方体に形成されており、隣接する接続端子１２，１４に関して接続端子１４から接続端子１２へ向かう方向に交差する方向の長さは、接続端子１２よりも接続端子１４の方が長く形成されている。接続端子１２，１４は基板１０に導電物質Ｃｕ（銅）等を埋め込むことにより形成されている。また、能動面１０ａ側へ突出した接続端子１２，１４の先端部には無鉛ハンダ（Ｓｎ／Ａｇ）１８，２０（図１では、図示を省略。図２（ｇ）及び図７参照）がそれぞれ形成されている。この無鉛ハンダ１８，２０は、半導体装置１を後述する基板上に又は他の半導体装置上に積層する際に、接続端子１２，１４を基板上に形成された接続電極又は他の半導体装置に形成された接続電極と接合するために設けられる。

以上の構成の半導体装置１は、高周波信号を伝達する接続端子１２と、基準電位を定める接続端子１４とが隣接して形成されており、しかも隣接する接続端子１４から接続端子１２へ向かう方向に交差する方向の長さは、接続端子１２よりも接続端子１４の方が長く形成されている。このため、接続端子１２と接続端子１４とは、マイクロストリップライン構造となっており、接続端子１２と接続端子１４との間のインピーダンスを制御することができ、その結果として、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。

また、１つの接続端子１４に対して複数の接続端子１２が隣接して形成されているため、接続端子１４の数を低減することができるとともに、半導体装置１を搭載する基板（図示省略）に形成する接続端子１４との接続部の数を低減することができ、この結果として基板に形成する配線のレイアウトの自由度を高めることができる。

〔第１の半導体装置１の製造方法〕
ここで、図１に示す半導体装置１の製造方法について説明する。図２は、第１の半導体装置１の製造方法の概略を示す工程図である。また、図３〜図６は、第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。

半導体装置１は、ウェハ状態にある基板（例えば、Ｓｉ（シリコン）基板）を用いて製造される。図２（ａ）はウェハ状態にある基板１０の一部を示す断面図である。尚、基板１０の厚みは、例えば５００μｍ程度である。ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、図２（ａ）中において符号Ｂを付した箇所を詳細に示す断面図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ_２）からなる絶縁膜２２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜２４が順に形成されている。

また、層間絶縁膜２４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド２６が形成されている。この電極パッド２６は、Ｔｉ（チタン）からなる第１層２６ａ、ＴｉＮ（窒化チタン）からなる第２層２６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層２６ｃ、及びＴｉＮからなる第４層（キャップ層）２６ｄを順に積層して形成したものである。尚、電極パッド２６の下方には電子回路が形成されていない点に注意されたい。

電極パッド２６は、例えばスパッタリングにより第１層２６ａ〜第４層２６ｄからなる積層構造を層間絶縁膜２４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、ここでは、電極パッド２６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド２６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド２６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。

また、上記層間絶縁膜２４上には電極パッド２６を覆うように、パッシベーション膜２８が形成されている。このパッシベーション膜２８は、ＳｉＯ_２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ_２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜２８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。

この基板１０に対して、まず能動面１０ａ側に形成された電極パッド２６を開口するとともに基板１０を穿孔して第１孔部としての孔部Ｈ３及び第２孔部としての孔部Ｈ４を形成する工程が行われる。図２（ｂ）は、基板１０に孔部Ｈ３，Ｈ４を形成した状態を示す断面図である。ここで、孔部Ｈ３，Ｈ４を形成するまでの工程を図３，図４を参照して詳細に説明する。尚、図３，図４においては、孔部Ｈ３のみ図示しているが、孔部Ｈ４も同様の工程で形成される。

まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を図３（ａ）に示したパッシベーション膜２８上の全面に塗布する。尚、このレジストは、電極パッド２６上を覆っているパッシベーション膜２８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。

パッシベーション膜２８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド２６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド２６を覆うパッシベーション膜２８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜２８を開口して開口部Ｈ１を形成した状態を示す断面図である。

尚、パッシベーション膜２８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、パッシベーション膜２８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜２８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド２６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その幅は電極パッド２６に形成される開口の幅及び基板１０に形成される孔の幅と同程度、例えば５０μｍ程度に設定される。

以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜２８上のレジストをマスクとして、ドライエッチングにより電極パッド２６を開口する。図３（ｃ）は、電極パッド２６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜２８に形成された開口部Ｈ１の幅と電極パッド２６に形成された開口部Ｈ２の幅は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。

更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜２４及び絶縁膜２２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜２４及び絶縁膜２２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜２８上に形成したレジストを、剥離液或いはアッシング等により剥離する。

尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド２６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド２６の最表面のＴｉＮをマスクにして、層間絶縁膜２４及び絶縁膜２２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。

以上の工程が終了すると、パッシベーション膜２８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。尚、この工程で孔部Ｈ３とともに孔部Ｈ４が形成される（第１工程）。

図４（ｂ）に示す通り、パッシベーション膜２８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の幅はパッシベーション膜２８に形成された開口部Ｈ１の幅と同程度となる。その結果、パッシベーション膜２８に形成された開口部Ｈ１の幅、電極パッド２６に形成された開口部Ｈ２の幅、及び基板１０に形成された孔部Ｈ３の幅は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。

また、図４（ｂ）に示すように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜２８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜２８が除去されて、電極パッド２６又は層間絶縁膜２４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜２８の膜厚が２μｍ以上に設定される。

以上の工程が終了すると、次に、パッシベーション膜２８上並びに孔部Ｈ３の内壁及び底面に絶縁膜１５を形成する。尚、孔部Ｈ４の内壁及び底面にも絶縁膜１５が形成される。図２（ｃ）及び図５（ａ）は、電極パッド２６の上方並びに孔部Ｈ３，Ｈ４の内壁及び底面に絶縁膜１５を形成した状態を示す断面図である。この絶縁膜１５は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ_２Ｈ_５）_４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ_３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜１５の厚みは、例えば１μｍである。

続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を絶縁膜１５上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド２６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。

絶縁膜１５上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、孔部Ｈ３，Ｈ４及び電極パッド２６の周辺部のみにレジストが残された形状、例えば孔部Ｈ３，Ｈ４を中心とした矩形形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド２６の一部を覆う絶縁膜１５及びパッシベーション膜２８を除去し、電極パッド２６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド２６を構成する第４層２６ｄも併せて除去する。

図５（ｂ）は、電極パッド２６を覆う絶縁膜１５及びパッシベーション膜２８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド２６の上方は開口部Ｈ５となり、電極パッド２６の一部が露出した状態となる。この開口部Ｈ５によって、後の工程で形成される接続端子１２と電極パッド２６とを接続することができる。尚、開口部Ｈ４についても同様の工程が行われる。開口部Ｈ５は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。

ここでは、電極パッド２６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ５は、この孔部Ｈ３を取り囲むように、つまり電極パッド２６の露出面積を大きくすることが電極パッド２６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。これは、孔部Ｈ４についても同様である。尚、電極パッド２６を覆う絶縁膜１５及びパッシベーション膜２８の一部を除去して、電極パッド２６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。

以上の工程が終了すると、次に下地膜を形成する工程が行われる。図６（ａ）は、孔部Ｈ３内に下地膜３０を形成した状態を示す断面図である。尚、図２においては下地膜３０の図示は省略している。下地膜３０は基板１０の上面全面に形成されるため、電極パッド２６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜３０が形成される。ここで、下地膜３０は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法いて形成される。

図６（ａ）に示すように、下地膜３０は、電極パッド２６と絶縁膜１５との段差ＳＴを十分にカバーして、電極パッド２６上と絶縁膜１５上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜３０を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。下地膜３０の形成は孔部Ｈ４についても同様に行われる。

下地膜３０の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子１２を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン１６を形成する。図２（ｄ）は、メッキレジストパターン１６を形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って図２（ｅ）に示す通り、基板１０の開口部Ｈ３，Ｈ４及びメッキレジストパターン１６の開口部にＣｕ（銅）を埋め込み、接続端子１２，１４を形成する（第１工程）。図２（ｅ）は、Ｃｕ電解メッキを行って接続端子１２，１４を形成した状態を示す断面図である。

接続端子１２，１４が形成されると、図２（ｆ）に示す通り、基板１０上に形成されているメッキレジストパターン１６を剥離する。図２（ｆ）は、接続端子１２，１４を形成した後にメッキレジストパターン１６を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子１２の構成の詳細を示す断面図である。図６（ｂ）に示す通り、接続端子１２は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、符号Ｃを付した箇所において、接続端子１２は電極パッド２６と電気的に接続されている。

以上の工程が完了すると、図２（ｇ）に示す通り、形成した接続端子１２，１４上に無鉛ハンダ（Ｓｎ／Ａｇ）１８，２０をそれぞれ形成する。次に、基板１０の裏面１０ｂを研磨して基板１０の厚みを減ずる工程、及び基板１０を切断して個々の半導体装置１に分離する工程が行われる。図２（ｇ）及び図７は、第１の半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板１０の断面図である。基板１０の裏面を研磨すると、基板１０の厚みが５０μｍ程度に薄板化され、基板１０の能動面１０ａ及び裏面１０ｂから接続端子１２，１４の一部が２０μｍ程度突出した形状となる（第３工程）。以上の工程を経て半導体装置１が製造される。

以上説明した半導体装置の製造方法によれば、接続端子１２を形成する工程と接続端子１４を形成する工程とは別々の工程ではなく、接続端子１２と接続端子１４とを同一の工程で製造することができるため、工程数の増加を引き起こさずに効率良く半導体装置を製造することができる。

図８は、半導体装置１を積層させて製造した半導体装置の一例を示す断面図である。図８に示す半導体装置は、インターポーザ４０上に２つの半導体装置を積層したものを例に挙げて図示している。尚、以下の説明においては、説明の便宜上、インターポーザ４０上に積層する２つの半導体装置１を区別する場合には、半導体装置Ｃ１、半導体装置Ｃ２とする。

インターポーザ４０上には、電気配線からなる電気回路が形成されており、この電気回路の外部電極となる接続電極４２，４４が半導体装置１の接続端子１２，１６の配列と同様の配列で形成されている。接続電極４２は半導体装置Ｃ１，Ｃ２に形成された接続端子１２と接合され、積層された半導体装置Ｃ１，Ｃ２に対して高周波信号を入出力するための電極である。また、接続電極４４は半導体装置Ｃ１，Ｃ２に形成された接続端子１４と接合され、半導体装置Ｃ１，Ｃ２に対して基準電位（グランド）を定めるためのものである。

接続電極４２，４４はインターポーザ４０上に２０μｍ程度突出した形状に形成されている。また、インターポーザ４０上であって半導体装置１が積層されない箇所にはインターポーザ４０上に形成された電気配線を保護するとともに、半導体装置１を封止する封止樹脂を堰き止めるための保護部材４６が形成されている。

以上の構成のインターポーザ４０上に、接続電極４２と接続端子１２とが位置合わせされ、接続電極４４と接続端子１４とが位置合わせされた状態で半導体装置Ｃ１，Ｃ２が積層されて、封止樹脂５０で封止されている。以下、以上の構成の半導体装置の製造方法について簡単に説明する。

まず、インタポーザ４０上に積層する半導体装置Ｃ１の接続端子１２，１４各々の一端に形成された無鉛ハンダ１８，２０にフラックスを塗布する工程が行われる。このフラックスは、インターポーザ４０上に半導体装置Ｃ１を積層するときに、積層した半導体装置Ｃ１の位置ずれが生じないように粘着力で保持するとともに、半導体装置Ｃ１に形成された接続端子１２，１４及びインターポーザ４０に形成された接続電極４２の表面の酸化膜を遊離させるためものもである。

フラックスの塗布の塗布を終えると、半導体装置Ｃ１の能動面１０ａ側をインターポーザ４０に対面させて（フェースダウンの状態で）、インターポーザ４０に形成された接続電極４２，４４の各々の位置と半導体装置Ｃ１に形成された接続端子１２，１４の各々の位置とが合致するよう位置合わせを行い、半導体装置Ｃ１をインターポーザ４４上に積層する。このとき、インターポーザ４０上に形成された接続電極４２の直上には半導体装置Ｃ１に形成された接続端子１２の先端に設けられた無鉛ハンダ１８が位置するとともに、接続電極４４の直上には半導体装置Ｃ１に形成された接続端子１４の先端に設けられた無鉛ハンダ２０が位置し、この無鉛ハンダ１８，２０にはフラックスが塗布されているため、フラックスの粘着力により半導体装置Ｃ１が位置ずれせずに保持される。

以上の工程が終了すると、半導体装置Ｃ１上に積層する半導体装置Ｃ２の接続端子１２，１４各々の一端に形成された無鉛ハンダ１８，２０にフラックスを塗布する工程が行われる。フラックスの塗布の塗布を終えると、半導体装置Ｃ２の能動面１０ａ側を半導体装置Ｃ２に対面させて（フェースダウンの状態で）、半導体装置Ｃ１に形成された接続端子１２，１４の各々の位置と半導体装置Ｃ２に形成された接続端子１２，１４各々の位置とが合致するよう位置合わせを行い、半導体装置Ｃ２を半導体装置Ｃ１上に積層する。

このとき、半導体装置Ｃ１と半導体装置Ｃ２とは、半導体装置Ｃ２の先端に設けられた無鉛ハンダ１８，２０に塗布されたフラックスの粘着力により保持され、位置ずれせずに保持される。以上の工程が終了すると、積層したインターポーザ４０及び半導体装置Ｃ１，Ｃ２等をリフロー装置内に配置して、半導体装置Ｃ１，Ｃ２に形成された接続端子１２，１４の先端に設けられた無鉛ハンダ１８，２０を溶融させ、インターポーザ４０に形成された接続電極４２と半導体装置Ｃ１に形成された接続端子１２とを接合するとともに、インターポーザ４０に形成された接続電極４４と半導体装置Ｃ１に形成された接続端子１４とを接合する。これと同時に、半導体装置Ｃ１に形成された接続端子１２と半導体装置Ｃ２に形成された接続端子１２とを接合するとともに、半導体装置Ｃ１に形成された接続端子１４と半導体装置Ｃ２に形成された接続端子１４とを接合する。

以上の工程が終了すると、塗布したフラックスを洗浄する工程が行われる。製造された半導体装置にフラックスが残存していると信頼性の低下を引き起こす虞があるため、洗浄によりフラックスを除去している。ここで、インターポーザ４０、半導体装置Ｃ１、及び半導体装置Ｃ２間の間隔は５０μｍ以下であるため、フラックスの洗浄には揮発性の高い有機溶剤を用いることが好ましい。

以上の工程が終了すると、インターポーザ４０と半導体装置Ｃ１との間、及び、半導体装置Ｃ１と半導体装置Ｃ２との間に封止樹脂（アンダーフィル）５０を注入して充填する。封止樹脂５０の充填が完了すると、封止樹脂５０を硬化させることで、図８に示す半導体装置が製造される。

以上、インターポーザ４０上に半導体装置Ｃ１，Ｃ２を積層した構造を有する半導体装置について説明したが、この形態以外にもインターポーザ４０に代えてＷ−ＣＳＰ技術を用いて処理された基板上に半導体装置を積層するようにしても良い。図９は、Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。図９に示す通り、Ｗ−ＣＳＰ技術を用いて処理された基板６０上に半導体装置Ｃ１が積層され、更に半導体装置Ｃ１上には半導体装置Ｃ２が積層されている。

Ｗ−ＣＳＰ技術を用いて処理された処理基板６０は、例えばＳｉ（シリコン）からなる基板６２を有し、基板６２の周辺部には複数の接続端子６３，６４が配列形成されている。接続端子６３は、接続電極４２は半導体装置Ｃ１，Ｃ２に形成された接続端子１２と同じ配列で形成され、積層された半導体装置Ｃ１，Ｃ２に対して高周波信号を入出力するための電極である。また、接続電極６４は半導体装置Ｃ１，Ｃ２に形成された接続端子１４と同じ配列で形成され、半導体装置Ｃ１，Ｃ２に対して基準電位（グランド）を定めるためのものである。

基板６２は、その能動面６２ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッドからなる電子回路が形成されている。一方、基板６２の裏面６２ｂにはこれらの電子回路は形成されていない。半導体装置Ｃ１，Ｃ２と同様に、基板６２は５０μｍ程度に薄板化されている。基板６２に形成された不図示の電極パッドを貫通するように接続端子６３，６４が形成されており、接続端子６３，６４は基板６２を貫通して基板６２の能動面６２ａ及び基板６２の裏面６２ｂから突出した形状に形成されている。接続端子６４の能動面６２ａ及び裏面６２ｂへの突出量は２０μｍ程度である。接続端子６４は基板６２にＣｕ（銅）を埋め込むことにより形成されている。

また、基板６２の能動面６２ａ側の一部には、ポリイミド等の樹脂により応力緩和層６６が形成されている。この応力緩和層６６上には、再配置配線６８が形成されている。尚、再配置配線６８は、応力緩和層６６上のみに形成される訳ではなく、応力緩和層６６から接続端子６３，６４の形成位置まで延在した形状に形成され、接続端子６３，６４と電気的に接続される。尚、図９においては、接続端子６３に接続された再配置配線６８のみを図示しており、接続端子６３に接続された再配置配線６８と接続端子６４に接続される再配置配線（図示省略）とは、電気的に絶縁されている。

また、応力緩和層６６上に形成された再配置配線６８の一部には、外部接続端子となるバンプ７０が形成されている。このように、接続端子６４と電気的に接続された再配置配線６８及びバンプ７０を形成することで、接続端子６４のピッチ及び配列を変換している。尚、図９中において、７２は、再配置配線６８に対するバンプ７０の固着強度を高めるために形成された根本補強樹脂である。

図９に示す形態の半導体装置は、薄板化した基板６２上に薄板化した半導体装置Ｃ１，Ｃ２を積層しているため半導体装置の高さを抑えつつ高集積化が可能である。更に、基板１０に再配置配線６８及びバンプ７０を形成しているため、基板６２に形成された接続端子６３，６４のピッチ及び配列の変換が可能となり、半導体装置を搭載するガラスエポキシ等の基板の配線の自由度が増し、更に高集積化が可能である。

〔第２の半導体装置〕
図１０は、第２の半導体装置の外観斜視図であって、（ａ）は上面斜視図であり、（ｂ）は上面図である。図１０に示す通り、第２の半導体装置８は、図１に示す第１の半導体装置１と同様に、例えばＳｉ（シリコン）からなる基板８０を有し、基板８０の周辺部には複数の第１接続端子としての接続端子８２が配列形成されているとともに、各々の接続端子８２に対して（一対一に）、接続端子８２に隣接して第２接続端子としての接続端子８４が配列形成されている。半導体装置８は、接続端子８２各々に対して接続端子８４が形成されている点が図１に示す半導体装置１と異なる。

基板８０は、図１に示す基板１０と同様に、その能動面８０ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッド等からなる電子回路が形成されている。一方、基板８０の裏面８０ｂにはこれらの電子回路は形成されていない。各々の接続端子８２，８４は基板８０を貫通して基板８０の能動面８０ａ及び基板８０の裏面８０ｂから突出した形状に形成されている。各々の接続端子８２は能動面８０ａに形成された電子回路の高周波信号を伝達する信号線と電気的に接続されており、各々の接続端子８４は基準電位（グランド）を定めるグランド線（基準線）と電気的に接続される。

接続端子８２，８４の能動面８０ａ側への突出部分及び裏面８０ｂ側への突出部分は略直方体に形成されており、隣接する接続端子８２，８４に関して接続端子８４から接続端子８２へ向かう方向に交差する方向の長さは、接続端子８２よりも接続端子８４の方が長く形成されている。接続端子８２，８４は基板８０にＣｕ（銅）等を埋め込むことにより形成されている。また、図示は省略しているが、能動面８０ａ側へ突出した接続端子８２，８４の先端部には無鉛ハンダ（Ｓｎ／Ａｇ）がそれぞれ形成されている。

以上の構成の半導体装置８は、高周波信号を伝達する接続端子８２と、基準電位を定める接続端子８４とが隣接して形成されており、しかも隣接する接続端子８４から接続端子８２へ向かう方向に交差する方向の長さは、接続端子８２よりも接続端子８４の方が長く形成されている。このため、接続端子８２と接続端子８４とは、マイクロストリップライン構造となっており、接続端子８２と接続端子８４との間のインピーダンスを制御することができ、その結果として、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。

また、１つの接続端子８４に対して１つの接続端子８２が隣接して一対一に形成されているため、接続端子８２と接続端子８４との相対的な位置関係を自由に設定することができる。例えば、図１に示した例では、半導体装置１の外周に沿った方向における接続端子１４の長さが長く設定されていたため、半導体装置１上における配線の関係から接続端子１２と接続端子１４の配置を逆にすることはできない。

しかしながら、半導体装置１の外周に沿った方向における接続端子８４の長さが短く設定されているため、接続端子８２と接続端子８４との配置を逆にすることができる。かかる配置の場合には、半導体装置８に形成された電子回路と接続端子８２との配線は接続端子８４の間を通るように形成される。このように、半導体装置８上における接続端子８２と第２接続端子８４との相対的な位置関係を自由に設定することができ、設計上の自由度を高めることができる。

〔第３の半導体装置〕
図１１は、第３の半導体装置の上面図である。図１０に示した第２の半導体装置８０に形成された接続端子８２と隣接した接続端子８４との間に孔部８６又は誘電体８８を設けている。図１１（ａ）は、隣接する接続端子８２と接続端子８４との間に孔部８６を設けた上面図であり、図１１（ｂ）は、誘電体８８を設けた上面図である。

図１１（ａ）に示す孔部８６は、第３孔部に相当するものであり、半導体装置８０の能動面８０ａから裏面８０ｂに至るよう貫通して形成されておる。また、隣接する接続端子８２及び接続端子８４に関して接続端子８４から接続端子８２に向かう方向に交差する方向の長さが、同方向における接続端子８２の長さよりも長く、同方向における接続端子８４の長さよりも短く設定される。

孔部８６は、例えば基板８０に接続端子８２，８４を形成した後に隣接する接続端子８２，８４間を穿孔することで形成される（第４工程）。尚、孔部８の形成は、孔部８６の形成によるする時間を短縮するために、接続端子８２，８４を形成して基板８０の裏面を薄板化した後で形成するようにしても良い。孔部８６の形成は、例えばトライエッチングにより行う。

また、図１１（ｂ）に示す半導体装置は、図１１（ａ）に示す孔部８６にポリイミド等の誘電体８８を埋め込むことで形成する（第５工程）。この誘電体８８は接続端子８２，８４間に埋め込まれるため電気的絶縁性を有する必要がある。図１１（ａ）に示す半導体装置において接続端子８２，８４間におけるインピーダンスの制御は孔部８６の大きさ（接続端子８４から接続端子８２へ向かう方向に交差する方向の大きさ）、接続端子８２，８４の間隔、接続端子８２，８４の径、又は接続端子８２，８４の導電率を調整することで行う。また、図１１（ｂ）に示す半導体装置においては、インピーダンス制御は上記のものに加えて孔部８６に埋め込む誘電体８８の誘電率を代えることで行う。

〔第４の半導体装置〕
図１２は、第４の半導体装置の上面図である。図１０に示した第２の半導体装置８０に設けられた接続端子８２と接続端子８４との配列を変更している。図１２（ａ）に示すように、接続端子８２及び接続端子８４は半導体装置１の外周に沿う直線上に交互に配列されており、１つの接続端子８２に対して１つの接続端子８４が対になって設けられている。

隣接する接続端子８２及び接続端子８４に関して接続端子８４から接続端子８２に向かう方向に交差する方向の接続端子８４の長さは同方向における接続端子８２の長さよりも長く設定されている。上述した第１〜第３の半導体装置においては、接続端子１２又は接続端子８２を接続端子１４又は接続端子８４で取り囲むように配置していたため、半導体装置１，８の外形寸法が大きくなる傾向にある。

しかしながら、第４の半導体装置においては、接続端子８２，８４を半導体装置８０の外周に沿う直線上に配置しているため半導体装置８の外形形状の大型化を抑制することができる。このため、半導体装置８の外形形状が制限される場合には極めて好適である。

また、図１２（ａ）に示した例では接続端子８２と接続端子８４とを交互に設け、１つの接続端子８２に対して１つの接続端子８４を対応付けていたが、図１２（ｂ）に示す通り接続端子８４に対して複数（図１２（ｂ）に示す例では２つ）の接続端子８２を設けて、接続端子８４を共有させても良い。かかる構成にすることで接続端子８４の数を低減させることができる。

〔回路基板〕
図１３は、本発明の一実施形態による回路基板の断面図である。本実施形態においては、第１層Ｌ１〜第４層Ｌ４からなる４層基板を例に挙げて説明する。尚、図１３において、第１層Ｌ１〜第４層Ｌ４の各々に設けられた高周波信号を伝達する信号線は斜線を付して表しており、基準電位（グランド）を定めるグランド線（基準線）は塗り潰して表している。

第１層Ｌ１に設けられた信号線Ｓ１、第２層Ｌ２に設けられた信号線Ｓ２、及び第３層Ｌ３に設けられた信号線Ｓ３は、スルーホールＴ１０及びＴ１１によってそれぞれ接続されている。また、第１層Ｌ１に設けられた信号線Ｓ４と第４層Ｌ４に設けられた信号線Ｓ５はスルーホールＴ１２により接続されている。

第１層Ｌ１に設けられたグランド線Ｇ１はスルーホールＴ２０によって第４層Ｌ４に設けられたグランド線Ｇ２と接続されており、このグランド線Ｇ２はスルーホールＴ２１によって第３層Ｌ３に設けられたグランド線Ｇ３と接続されている。また、グランド線Ｇ３はスルーホールＴ２２を介して第１層Ｌ１に設けられたグランド線Ｇ４と接続されている。

また、第１層Ｌ１に設けられたグランド線Ｇ５はスルーホールＴ２３によって第４層Ｌ４に設けられたグランド線Ｇ６に接続されている。尚、第１層Ｌ１に設けられたグランド線Ｇ１，Ｇ４，Ｇ５は第１層Ｌ１内において電気的に絶縁されていても良く、不図示の箇所で導通されていても良い。これは、第４層Ｌ４に設けられたグランド線Ｇ２，Ｇ６についても同様である。

更に、第３層Ｌ３に設けられたグランド線Ｇ３にはスルーホールＴ３０が電気的に接続されており、このスルーホールＴ３０は第２層Ｌ２に設けられた信号線Ｓ２を貫通して第１層Ｌ１まで延在している。また、第４層Ｌ４に設けられたグランド線Ｇ２にはスルーホールＴ３１が電気的に接続されており、このスルーホールＴ３１は第３層Ｌ３に設けられた信号線Ｓ３を貫通して第２層Ｌ２まで延在している。

また、第３層Ｌ３に設けられたグランド線Ｇ３にはスルーホールＴ３２が電気的に接続されており、このスルーホールＴ３２の一端は第２層Ｌ２を貫通して第１層Ｌ１に形成された信号線Ｓ４まで延在するとともに、他端は第４層Ｌ４に形成された信号線Ｓ５まで延在している。但し、上記スルーホールＴ３０は第２層Ｌ２の信号線Ｓ２及び第１層Ｌ１の信号線Ｓ１とは電気的に接続されておらず（アイソレートされている）、上記スルーホールＴ３１は第３層Ｌ３の信号線Ｓ３及び第２層Ｌ２の信号線Ｓ２とは電気的に接続されておらず、上記スルーホールＴ３２は第１層Ｌ１の信号線Ｓ４及び第４層Ｌ４の信号線Ｓ５とは電気的に接続されていない。

本実施形態においては、各層に形成された信号線を接続するスルーホールに隣接する位置に、各層に形成されたグランド線を接続するスルーホールが２つ併設して設けられている。図１３に示す例においては、信号線Ｓ１，Ｓ２を接続するスルーホールＴ１０に隣接してグランド線Ｇ３，Ｇ４を接続するスルーホールＴ２２及びスルーホールＴ３０が形成され、信号線Ｓ２，Ｓ３を接続するスルーホールＴ１１に隣接してグランド線Ｇ１，Ｇ２を接続するスルーホールＴ２０及びスルーホールＴ３１が形成され、信号線Ｓ４，Ｓ５を接続するスルーホールＴ１２に隣接してグランド線Ｇ５，Ｇ６を接続するスルーホールＴ２３及びスルーホールＴ３２が形成されている。尚、スルーホールＴ１０〜Ｔ１２は、本発明にいう第１スルーホールに相当するものであり、スルーホールＴ２０，Ｔ２２，Ｔ２３及びスルーホールＴ３０〜Ｔ３２は、本発明にいう第２スルーホールに相当するものである。

ここで、隣接して設けられたスルーホールのうち、グランド線を接続するスルーホールは基板の表面に交差する方向における長さが信号線を接続するスルーホールの長さ以上に設定される。図１３に示した例では、スルーホールＴ２０は隣接して設けられたスルーホールＴ１１の長さの３倍程度の長さがあり、スルーホールＴ２２は隣接して設けられたスルーホールＴ１０の長さの２倍程度の長さがある。また、スルーホールＴ２３は隣接して設けられたスルーホールＴ１２とほぼ同じ長さである。また、スルーホールＴ３０，Ｔ３１はそれぞれスルーホールＴ１０，Ｔ１１の２倍程度の長さであり、スルーホールＴ３２はスルーホールＴ１２とほぼ同じ長さである。

かかる構成にするのは、高周波信号を導くスルーホールＴ１０〜Ｔ１２を全長に亘ってコプレーナライン構造にするためである。これによりスルーホールＴ１０とスルーホールＴ２２，Ｔ３０との間、スルーホールＴ１１とスルーホールＴ２０，Ｔ３１との間、及びスルーホールＴ１２とスルーホールＴ２３，Ｔ３２との間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。

図１３に示す通り、各層に形成された信号線を接続するスルーホール全てに対してグランド線に接続されたスルーホールを隣接して設けることが好ましいが、回路基板の設計上困難な場合がある。かかる場合には、電子回路の構成上、特にインピーダンスの制御が必要となる信号線を接続するスルーホールに隣接させてグランド線を接続するスルーホールを形成することが好ましい。

〔電子機器〕
本発明の実施形態による半導体装置及び／又は回路基板を有する電子機器として、図１４にはノート型パーソナルコンピュータ２００、図１５には携帯電話３００が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、図１に示す第１の半導体装置１及び図１２に示す第４の半導体装置においては、接続端子１２と接続端子１４との間又は接続端子８２と接続端子８４との間が基板（例えば、Ｓｉ）である場合を例に挙げて説明したが、接続端子１２と接続端子１４との間又は接続端子８２と接続端子８４との間に図１１（ａ）に示す孔部８６と同様の孔部又は図１１（ｂ）に示す誘電体８８と同様の誘電体を設けても良い。また、第１の半導体装置１においては、接続端子１２，１４の能動面１０ａ側への突出部分及び裏面１０ｂ側への突出部分が略直方体であり、第２の半導体装置においては、接続端子８２，８４の能動面８０ａ側への突出部分及び裏面８０ｂ側への突出部分が略直方体である場合を例に挙げて説明したが、突出部分の形状は任意の形状（例えば、円柱、三角柱等）にすることができる。

また、以上の説明においては、半導体装置の接続端子の構造をマイクロストリップライン構造とする場合を例に挙げて説明したが、コプレーナライン構造とする場合も同様に適用することができる。また、図１３に示す回路基板においてはスルーホールをコプレーナライン構造にした場合を例に挙げて説明したが、スルーホールＴ２０，Ｔ２２，Ｔ２３の紙面垂直方向の幅を広げることでマイクロストリップライン構造にしても良い。

更に、回路基板においては、図１１に示す第３の半導体装置と同様に、隣接して設けられたスルーホールの間に孔部又は誘電体を形成するようにしても良い。この場合には、例えばドリルを用いて隣接するスルーホール間に孔部を形成することが好ましい。

第１の半導体装置の外観斜視図である。 第１の半導体装置１の製造方法の概略を示す工程図である。 第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。 第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。 第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。 第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。 第１の半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板１０の断面図である。 半導体装置１を積層させて製造した半導体装置の一例を示す断面図である。 Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。 第２の半導体装置の外観斜視図である。 第３の半導体装置の上面図である。 第４の半導体装置の上面図である。 本発明の一実施形態による回路基板の断面図である。 本発明の実施形態による半導体装置及び／又は回路基板を有する電子機器の一例を示す図である。 本発明の実施形態による半導体装置及び／又は回路基板を有する電子機器の他の例を示す図である。

符号の説明

Ｇ１〜Ｇ６…グランド線（基準線）、Ｓ１〜Ｓ５…信号線、Ｔ１０〜Ｔ１２…スルーホール（第１スルーホール）、Ｔ２０，Ｔ２２，Ｔ２３…スルーホール（第２スルーホール）、Ｔ３０〜Ｔ３２…スルーホール（第２スルーホール）

Claims (1)

1. 電気回路が形成された回路基板において、
   前記電気回路の信号線と電気的に接続されており、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向に延びる第１スルーホールと、
   前記第１スルーホールに対して隣接して設けられており、前記電気回路の基準電位を定める基準線に接続され、前記回路基板の表面に対して交差する方向に延びる第２スルーホールと
   を備え、
   前記第１スルーホールの各々は、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向の少なくとも一部に設けられて少なくとも一つ以上の前記第２スルーホールと隣接して配置されており、
   前記第２スルーホールは、前記回路基板の表面に対して交差する方向の長さが前記第１スルーホールの当該方向の長さ以上の長さに設定されており、
   前記信号線に接続されている前記第１スルーホールに隣接する前記第２スルーホールのうちの少なくとも１つは、前記信号線を貫通しており、且つ、貫通した信号線とは電気的に接続されていない
   ことを特徴とする回路基板。

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