KR100687980B1 - 반도체 장치, 회로 기판 및 전자기기 - Google Patents

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Abstract

반도체 칩간의 전기적 접속을 취하기 위한 중간 칩은 제 1 면과 제 2 면을 갖는 기판과, 해당 기판의 상기 제 1 면 측으로 돌출하는 관통 전극과, 상기 기판의 상기 제 2 면 측에 있어서, 평면에서 본 상태에서 상기 관통 전극과는 다른 위치에 배치된 포스트 전극과, 상기 기판 중 또는 상기 기판면에 배치되어 상기 관통 전극과 상기 포스트 전극을 도통시키는 배선부를 구비한다.

Description

반도체 장치, 회로 기판 및 전자기기{SEMICONDUCTOR DEVICE, CIRCUIT BOARD, AND ELECTRONIC DEVICE}
도 1은 본 발명의 제 1 태양에 관한 중간 칩의 실시예 1을 나타내는 도면,
도 2a, b는 중간 칩의 실시예 2를 나타내는 도면,
도 3은 본 발명의 제 1 태양에 관한 반도체 장치의 일례를 나타내는 도면,
도 4는 본 발명의 제 1 태양에 관한 반도체 장치의 다른 예를 나타내는 도면,
도 5는 본 발명의 제 1 태양에 관한 반도체 장치의 다른 예를 나타내는 도면,
도 6a∼j는 반도체 칩의 관통 전극 및 포스트 전극의 제조 방법의 일례를 나타내는 모식도,
도 7a∼h는 중간 칩의 관통 전극 및 포스트 전극의 제조 방법의 일례를 나타내는 모식도,
도 8은 본 발명의 제 1 태양의 회로 기판의 일 실시예의 개략 구성도,
도 9는 본 발명의 제 1 태양의 전자기기의 일 실시예의 개략 구성도,
도 10a∼c는 본 발명의 제 2 태양에 관한 반도체 칩을 제조하는 공정의 일례 를 나타내는 모식도,
도 11a∼e는 본 발명의 제 2 태양에 관한 중간 칩을 제조하는 공정의 일례를 나타내는 모식도,
도 12a∼d는 본 발명의 제 2 태양에 관한 중간 칩 모듈의 제조 공정의 일례를 나타내는 모식도,
도 13a, b는 본 발명의 제 2 태양에 관한 칩 적층 공정의 일례를 나타내는 모식도,
도 14a, b는 본 발명의 제 2 태양에 관한 중간 칩 모듈의 제조 공정의 다른 예를 나타내는 모식도,
도 15a∼d는 본 발명의 제 2 태양에 관한 중간 칩 모듈의 별도의 실시예를 나타내는 모식도,
도 16a∼c는 본 발명의 제 2 태양에 관한 중간 칩 모듈의 별도의 실시예를 나타내는 모식도이다.
도면의 주요 부분에 대한 부호의 설명
101 : 중간 칩 102 : 기판
103 : 관통 전극 103a : 돌출부
104 : 포스트 전극 105 : 배선부
130 : 접속용 중간 칩 131 : 기판
131a : 실리콘 기판 131b : 절연층
132 : 관통 전극 133 : 배선부
본원은 2003년 9월 26일에 출원된 일본 특허 출원 제2003-335675호 및 2003년 11월 17일에 출원된 일본 특허 출원 제2003-386512호에 대해 우선권을 주장하고, 그 내용을 여기에 원용한다.
본 발명은 반도체 칩간의 전기적 접속을 취하기 위한 중간 칩과, 이 중간 칩에 의해 전기적 접속이 이루어진 반도체 칩을 구비하는 반도체 장치, 회로 기판 및 전자기기에 관한 것이다. 또, 본 발명은 중간 칩 모듈, 반도체 장치, 회로 기판, 및 전자기기에 관한 것이다.
현재, 주로 휴대 전화기, 노트형 퍼스널 컴퓨터, PDA(Personal data assistance) 등의 휴대성을 갖는 전자기기에서는, 소형화 및 경량화를 위해, 내부에 마련되어 있는 반도체 칩 등의 각종 전자 부품의 소형화가 도모되고 있고, 또한 그 전자 부품을 실장하는 공간도 매우 제한되고 있다. 이 때문에, 예컨대, 반도체 칩에 있어서는, 그 패키징 방법이 연구되고, 현재는 CSP(Chip Scale Package)라 일컬어지는 초소형 패키징이 제공되고 있다. 이 CSP 기술을 이용하여 제조된 반도체 칩은 실장 면적이 반도체 칩의 면적과 같은 정도로 좋기 때문에, 고밀도 실장을 실현하는 것으로 되어 있다.
또한, 상기 전자기기는 금후 점점 소형화 및 다기능화가 요구되는 것이 예상되고 있고, 반도체 칩의 실장 밀도를 또한 높일 필요가 있다. 이러한 배경 하에, 삼차원 칩 적층 기술이 제안되고 있다. 이 삼차원 칩 적층 기술은 마찬가지의 기능을 갖는 반도체 칩끼리, 또는 다른 기능을 갖는 반도체 칩끼리를 적층하고, 각 반도체 칩간을 배선 접속함으로써, 반도체 칩의 고밀도 실장을 도모하는 기술이다(예컨대, 일본 특허 공개 제2002-170919호 공보, 일본 특허 공개 제2002-100727호 공보 참조).
그런데, 3차원 칩 적층 기술에 있어서는, 반도체 칩의 고밀도화에 따라 단자간 피치가 좁게 되어 있는 것 등으로부터, 이것을 외부 단자에 접속하는 것이 곤란하게 되어 오고 있고, 따라서 재배치 배선의 필요성이 발생하고 있다.
그러나, 일본 특허 공개 제2002-170919호 공보에 기재되어 있는 기술에서는, 각 반도체 칩의 접합부가 동일 개소에 있기 때문에, 이 기술만으로 재배치 배선을 행할 수 없다. 또한, 일본 특허 공개 제2002-100727호에 기재되어 있는 기술에서는, 반도체 칩 상에서 재배치 배선을 행함으로써, 외부 단자에의 접속을 쉽게 하고 있지만, 반도체 회로 상에 또한 배선 가공을 하고 있기 때문에, 제조 공정이 복잡하게 되어, 양품률이 저하하는 것과 같은 새로운 문제가 발생하고 있다.
또한, 삼차원 칩 적층 기술에 있어서는, 패드 배치, 다이 사이즈가 다른 이종의 칩을 적층하는 경우에도, 재배치 배선이 필요하다. 또한, 삼차원 칩 적층 시 의 핸들링을 용이하게 하고, 양품률의 저하를 초래하지 않고서 효율적으로 제조할 수 있는 기술이 요망되고 있다. 또한, 삼차원 칩 적층 시의 설계 상 및 구조 상의 자유도를 향상시켜 반도체 장치의 특성 향상을 용이하게 실현하는 것도 요망되고 있다.
본 발명의 제 1 태양은 상기 사정에 감안해서 이루어진 것으로, 그 목적은 삼차원 칩 적층 기술에 있어 재배치 배선을 가능하게 하고, 또한 반도체 칩의 제조 공정에 악영향을 미치지 않는 기술로서, 반도체 칩간의 전기적 접속을 취하기 위한 중간 칩과, 이 중간 칩을 구비한 반도체 장치, 회로 기판 및 전자기기를 제공하는 것에 있다.
상기 목적을 달성하기 위해 본 발명의 제 1 태양의 중간 칩은 반도체 칩간의 전기적 접속을 이루는 접속을 취하기 위한 중간 칩으로서, 제 1 면과 제 2 면을 갖는 기판과, 해당 기판의 상기 제 1 면 측으로 돌출하는 관통 전극과, 상기 기판의 상기 제 2 면 측에 있어, 평면에서 본 상태에서 상기 관통 전극과는 다른 위치에 배치된 포스트 전극과, 상기 기판 중 또는 상기 기판면에 배치되어 상기 관통 전극과 상기 포스트 전극을 도통시키는 배선부를 구비한다.
상기한 중간 칩에 있어서, 상기 관통 전극은 상기 제 2 면 측으로 돌출하여도 좋다.
이 중간 칩에 따르면, 그 한쪽 면 측과 다른 쪽 면 측의 각각에 반도체 칩을 접속함으로써, 반도체 칩의 제조 공정에는 영향을 미치지 않고, 해당 중간 칩을 거쳐 반도체 칩을 삼차원 실장하는 것이 가능하게 된다. 또한, 중간 칩에는 배선부를 마련하여 관통 전극과 포스트 전극의 위치를 변경하고 있으므로, 이 배선부를 소망 위치에 레이아웃하는 것에 의해 반도체 칩간에 재배치 배선을 행할 수 있게 된다.
또한, 상기 중간 칩에 있어서는, 기판이 실리콘으로 이루어지는 것이 바람직하다.
이와 같이 하면, 이 중간 칩의 열팽창율이 실리콘으로 이루어지는 반도체 칩의 열팽창율과 같게 되고, 따라서, 중간 칩과 반도체 칩간의 열팽창율 차에 기인하는 접속부 박리, 갈라짐 등의 문제가 방지된다.
또한, 상기 중간 칩에 있어서는, 관통 전극과 포스트 전극과 이들을 도통시키는 배선부로 이루어지는 조(組)가 복수 형성되어 있어도 좋다.
이와 같이 하면, 반도체 칩간의 전기적 접속을 하나의 중간 칩으로 동시에 복수 실행할 수 있게 된다.
또한, 상기 중간 칩에 있어서는, 다른 조의 배선부가 평면에서 본 상태에서 교차하고 있어도 좋다.
이와 같이 하면, 복잡한 재배치 배선이 가능하게 된다.
또한, 상기 중간 칩에 있어서는, 하나의 배선부에 복수의 관통 전극이 도통되고 있어도 좋다.
이와 같이 하면, 한쪽 반도체 칩의 복수 전극과 다른 쪽 반도체 칩의 하나의 전극의 전기적 접속이 가능하게 된다.
또한, 상기 중간 칩에 있어서는, 하나의 배선부에 복수의 포스트 전극이 도통되고 있어도 좋다.
이와 같이 하면, 한쪽 반도체 칩의 하나의 전극과 다른 쪽 반도체 칩의 복수 전극의 전기적 접속이 가능하게 된다.
또, 이러한 중간 칩에 있어서는, 상기 관통 전극, 포스트 전극, 배선부 중 적어도 하나를 동에 의해 형성하는 것이 도전성에 유리하게 되는 등의 이유로 바람직하다.
본 발명의 제 1 태양의 반도체 장치는 제 1 관통 전극을 갖는 제 1 반도체 칩과, 평면에서 본 상태에서, 상기 제 1 관통 전극과는 다른 위치에 배치된 제 2 관통 전극을 갖는 제 2 반도체 칩과, 제 3 관통 전극 및 상기 제 3 관통 전극과는 다른 위치에 배치된 포스트 전극과, 이들을 서로 접속하는 배선부를 갖는 중간 칩으로 구성되고, 상기 중간 칩의 한쪽 면에서, 상기 제 3 관통 전극과, 상기 제 1 반도체 칩의 상기 관통 전극이 접속되고, 상기 중간 칩의 다른 쪽 면에서, 상기 제 3 관통 전극으로부터 상기 배선부에 의해 접속된 상기 포스트 전극과, 상기 제 2 반도체 칩의 상기 제 2 관통 전극이 접속된 반도체 장치이다. 상술한 중간 칩과 반도체 칩을 갖는 반도체 장치를 「중간 칩 모듈」이라고 정의한다.
이 반도체 장치에 따르면, 반도체 칩의 제조 공정에는 영향을 부여하는 일없이, 상기 중간 칩을 거쳐 반도체 칩을 삼차원 실장하는 것이 가능하게 된다. 또한, 중간 칩의 배선부를 소망 위치에 레이아웃하는 것에 의해, 반도체 칩 사이에서 재배치 배선을 행할 수 있게 된다.
또한, 상기 반도체 장치에 있어서는, 중간 칩이 복수 적층되어 있고, 각각의 칩의 소정 전극끼리가 도통되어 있어도 좋다.
이와 같이 하면, 하나의 중간 칩에서는 대응할 수 없는 복잡한 재배치 배선을 필요로 하는 경우에도, 복수의 중간 칩을 조합시키는 것에 의해 이것이 가능하게 된다.
또한, 상기 반도체 장치에 있어서는, 제 1 반도체 칩과 제 2 반도체 칩은 서로 이종의 칩이어도 좋다.
이와 같이 하면, 삼차원 실장된 반도체 장치의 구조상의 자유도가 높아지고, 따라서 다기능화 등의 특성 향상을 도모할 수 있게 된다.
또한, 상기 반도체 장치에 있어서는, 중간 칩의 기판이 제 1 반도체 칩의 기판 또는 제 2 반도체 칩의 기판과 대략 동일한 두께, 대략 동일한 크기인 것이 바람직하다.
이와 같이 하면, 기판의 공통화가 가능하게 되는 것에 따라 제조 비용의 저감화가 가능하게 된다. 또한, 칩이 두께가 거의 표준화되기 때문에, 이들이 적층되어 이루어지는 반도체 장치의 높이가 적층된 칩의 수에 의해 거의 결정되게 되고, 따라서 이 반도체 장치를 탑재하는 기기의 설계가 표준화된다. 본 발명의 제 1 태양의 회로 기판은 상기한 반도체 장치를 실장한다.
이 회로 기판에 따르면, 중간 칩을 거쳐 반도체 칩이 삼차원 실장된 반도체 장치를 실장하고 있으므로, 고밀도화가 이루어진 것으로 되고, 또한, 반도체 장치 가 반도체 칩 사이에서 재배치 배선되도록 되어 있으므로, 회로 기판 상의 실장에 대한 자유도가 높은 것으로 된다.
본 발명의 제 1 태양의 전자기기는 상기한 반도체 장치를 갖는다.
이 전자기기에 따르면, 중간 칩을 거쳐 반도체 칩이 삼차원 실장된 반도체 장치를 갖고 있으므로, 고밀도화가 가능해지고, 또한, 반도체 장치가 반도체 칩 사이에서 재배치 배선되도록 되어 있으므로, 전자기기 내로의 실장에 대한 자유도가 높은 것으로 된다.
본 발명의 제 2 태양은 상기 사정에 감안해서 이루어진 것으로, 삼차원 칩 적층 기술에 있어 재배치 배선을 용이하게 실행할 수 있고, 또한 칩의 핸들링이 용이하게 되어, 높은 제조 효율을 실현할 수 있는 중간 칩 모듈, 반도체 장치, 그 반도체 장치를 실장한 회로 기판 및 전자기기를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 제 2 태양의 중간 칩 모듈은 복수의 칩간을 전기적으로 접속할 수 있는 중간 칩과, 능동면 및 이면을 갖는 반도체 칩을 구비하고, 상기 중간 칩과 상기 반도체 칩이 접합되어 일체화되어 있다.
본 발명의 제 2 태양에 따르면, 복수의 박형 칩간을 전기적으로 접속할 수 있는 중간 칩과 반도체 칩을 일체화하여 모듈화한 것에 의해, 칩 강도가 향상되고, 양품률의 저하가 억제되며, 삼차원 칩 적층 시의 핸들링이 용이해진다. 그리고, 예컨대, 서로 다른 형태의 중간 칩 모듈을 복수 종류 형성하고, 이들 복수 종류의 중간 칩 모듈 중 임의의 중간 칩 모듈끼리를 적절히 조합하는 것만으로, 여러 가지 형태의 반도체 장치를 용이하게 제조할 수 있고, 삼차원 칩 적층 시의 설계상의 자 유도나 구조상의 자유도를 향상시킬 수 있다. 따라서, 다기능화 등의 특성 향상을 도모하는 것도 가능해진다. 또한, 중간 칩을 포함하는 중간 칩 모듈에 의해 소정 칩간의 재배치 배선을 용이하게 행할 수도 있다.
본 발명의 제 2 태양의 중간 칩 모듈에 있어, 상기 반도체 칩의 능동면 및 이면 중 적어도 한쪽 면에 상기 중간 칩이 접합되어 있다.
본 발명의 제 2 태양에 따르면, 반도체 칩 중 소자부나 회로부가 마련되어 있는 능동면 및 이면 중 어느 한쪽 면에 중간 칩을 접합하는 것으로, 다른 형태의 중간 칩 모듈을 형성할 수 있고, 삼차원 칩 적층 시의 설계상의 자유도나 구조상의 자유도를 향상시킬 수 있다. 그리고, 예컨대, 반도체 칩의 능동면 측에 중간 칩을 접합함으로써, 그 반도체 칩의 능동면에 중간 칩을 거쳐 별도의 반도체 칩(또는 별도의 중간 칩이나 중간 칩 모듈)을 용이하게 접속할 수 있고, 재배치 배선을 포함하는 반도체 장치의 제조를 용이하게 실행할 수 있다. 또한, 중간 칩을 반도체 칩의 능동면 측에 접속함으로써, 그 능동면의 소자부나 회로부를 보호할 수 있다. 마찬가지로, 반도체 칩의 이면 측에 중간 칩을 접합함으로써, 그 반도체 칩의 이면에 중간 칩을 거쳐 별도의 반도체 칩 등을 용이하게 접속할 수 있다.
본 발명의 제 2 태양의 중간 칩 모듈에 있어서, 상기 중간 칩과 상기 반도체 칩 사이에 중간층이 마련되어 있다.
본 발명의 제 2 태양에 따르면, 중간 칩과 반도체 칩 사이에 중간층을 마련한 것에 의해, 그 중간층이 보강층으로 되어 칩의 휘어짐(휨)이나 파손 등의 문제의 발생을 방지할 수 있다. 특히, 중간 칩 모듈과 다른 칩 또는 다른 중간 칩 모 듈의 접합 시나 실장 시에 있어, 칩의 휘어짐이나 파손 등의 문제의 발생을 방지할 수 있다. 이와 같이, 칩의 보강을 위한 중간층을 마련함으로써, 핸들링을 용이하게 하고, 양품률의 저하를 방지할 수 있다. 또, 중간층은 칩을 보강하는 것 외에, 칩끼리의 접합 강도를 향상시키기 위해서나, 칩간 또는 배선간의 쇼트를 막기 위한 절연의 목적이나, 중간 칩 모듈 전체의 두께를 조정하기 위해 마련하도록 하여도 좋고, 각각의 목적에 따라 사용하는 중간층 형성용 재료가 선택된다.
본 발명의 제 2 태양의 중간 칩 모듈에 있어, 상기 중간층으로서, 적어도 절연막으로 이루어지는 층을 포함한다.
본 발명의 제 2 태양에 따르면, 중간층이 절연막을 포함함으로써, 칩 적층 시의 칩간 쇼트(단락)를 방지할 수 있어, 중간 칩 모듈의 신뢰성을 더욱 향상시킬 수 있다.
본 발명의 제 2 태양의 중간 칩 모듈에 있어서, 상기 중간 칩은 수동 소자를 포함하고 있다.
즉, 중간 칩(중간 칩 모듈)에는, 저항 소자나 콘덴서 또는 코일 등의 수동 소자가 포함되어 있어도 좋다. 그리고, 중간 칩 및 반도체 칩의 각각이 상기 수동 소자에 전기적으로 접속 가능하게 함으로써, 수동 소자를 거쳐 칩끼리를 접속하는 것도 가능해지고, 이에 따라, 반도체 장치의 설계 상의 자유도나 구조상의 자유도를 더욱 향상시킬 수 있다.
본 발명의 제 2 태양의 중간 칩 모듈에 있어서, 상기 수동 소자는 상기 중간 칩의 표리면 중 적어도 한쪽 면에 마련되어 있다.
이에 따라, 중간 칩의 표리면에 수동 소자를 마련하는 것과 같은 간이한 구성으로 여러 가지 종류의 중간 칩 모듈을 형성할 수 있어, 칩 끼리를 전기적으로 접속할 수 있다. 그리고, 이들 복수 종류의 중간 칩 모듈 중에서 임의의 중간 칩 모듈을 조합시켜 접합하는 것에 의해, 여러 가지 반도체 장치를 용이하게 제조할 수 있다.
본 발명의 제 2 태양의 중간 칩 모듈에 있어서, 서로 다른 종류의 복수의 수동 소자가 상기 중간 칩에 마련되어 있다.
이에 따라, 여러 가지 종류의 중간 칩 모듈을 더욱 용이하게 형성할 수 있고, 이 중간 칩 모듈을 조합시켜 제조되는 반도체 장치의 설계의 자유도나 구조의 자유도를 더욱 향상시킬 수 있다. 그리고, 중간 칩의 표리 양면의 각각에 수동 소자를 마련하는 경우에 있어, 표면 측에 마련하는 제 1 수동 소자와 이면 측에 마련하는 제 2 수동 소자의 종류가 서로 다른 구성을 채용하는 것도 가능하고, 중간 칩의 표면 측(또는 이면 측)에만 복수의 수동 소자를 마련하는 경우에 있어, 이들 복수의 수동 소자의 종류가 서로 다른 구성을 채용하는 것도 가능하다.
본 발명의 제 2 태양의 반도체 장치는 복수의 칩간을 전기적으로 접속할 수 있는 중간 칩과 반도체 칩을 접합하여 일체화한 중간 칩 모듈을 복수 적층한 적층체를 구비하고 있다.
본 발명에 따르면, 복수의 칩간을 전기적으로 접속할 수 있는 중간 칩과 반도체 칩을 일체화해서 모듈화하여 중간 칩 모듈을 형성한 것에 의해, 그 중간 칩 모듈을 복수 적층하는 것과 같은 간이한 구성으로 반도체 장치를 용이하게 제조할 수 있다. 그리고, 예컨대, 서로 다른 형태의 중간 칩 모듈을 복수 종류 형성하고, 이들 복수 종류의 중간 칩 모듈 중 임의의 중간 칩 모듈 끼리를 적절히 조합하는 것만으로, 여러 가지 형태의 반도체 장치를 용이하게 제조할 수 있어, 삼차원 칩 적층 시의 설계상의 자유도나 구조상의 자유도를 향상시킬 수 있다. 따라서, 다기능화 등의 특성 향상을 도모하는 것도 가능해진다. 또한, 중간 칩을 포함하는 중간 칩 모듈에 의해 소정 칩간의 재배치 배선을 용이하게 행할 수도 있다. 또한, 모듈화한 것에 의해 칩 강도가 향상하고, 양품률의 저하가 억제되며, 삼차원 칩 적층 시의 핸들링이 용이해진다.
본 발명의 제 2 태양의 반도체 장치에 있어서, 서로 동종의 중간 칩 모듈이 적층되어 있는 구성을 채용하는 것이 가능하고, 서로 이종의 중간 칩 모듈이 적층되어 있는 구성을 채용하는 것도 가능하다. 어떤 것에 있어서도, 여러 가지 형태의 반도체 장치를 용이하게 제조할 수 있어, 삼차원 칩 적층 시의 설계상의 자유도나 구조상의 자유도를 향상시킬 수 있다. 여기서, 중간 칩 모듈이 이종이라는 것은 포스트 전극과 관통 전극의 평면에서 보아 위치가 다른 경우, 중간 칩 모듈을 구성하는 칩의 적층 구성이 다른 경우, 중간 칩 모듈을 구성하는 반도체 칩 또는 중간 칩의 종류(구조)가 각각 다른 경우, 중간 칩 모듈을 구성하는 칩의 크기(크기의 조합)가 다른 경우 및 중간 칩 모듈 자체의 크기가 다른 경우 등을 포함한다.
본 발명의 제 2 태양의 회로 기판은 상기 기재의 반도체 장치가 실장되어 있다.
본 발명의 제 2 태양에 따르면, 중간 칩 모듈을 적층하여 형성된 반도체 장 치가 실장되어 있기 때문에, 고밀도화가 실현되고, 실장에 관한 자유도가 높은 회로 기판을 제공할 수 있다.
본 발명의 제 2 태양의 전자기기는 상기 기재의 반도체 장치를 갖는다.
본 발명의 제 2 태양에 따르면, 중간 칩 모듈을 적층하여 형성된 반도체 장치가 실장되어 있기 때문에, 고밀도화가 실현되어, 실장에 관한 자유도가 높은 전자기기를 제공할 수 있다.
(제 1 태양)
이하, 본 발명의 제 1 태양을 자세히 설명한다.
본 명세서에 있어서, 「중간 칩」이라는 용어는 복수의 반도체 칩 사이의 전기적 접속을 취하기 위한 칩을 가리킨다. 「중간 칩」은 「접속용 중간 칩」이라고도 불리는 경우가 있다.
도 1은 본 발명의 제 1 태양의 중간 칩의 실시예 1을 나타내는 도면이고, 도 1 중 참조 부호 101은 중간 칩이다. 이 접속용 중간 칩(101)은 실리콘으로 이루어지는 기판(102)과, 이 기판(102)의 이면 측으로 돌출하는 관통 전극(103)과, 기판(102)의 표면 측에 마련된 포스트 전극(104)과, 이들 관통 전극(103)과 포스트 전극(104)을 도통시키는 배선부(105)를 구비하여 구성된 것이다. 또, 관통 전극(103)이 돌출된 쪽을 기판(102)의 표면측으로 하고, 포스트 전극(104)이 마련된 쪽을 기판(102)의 이면측으로 하여도 좋은 것은 물론이다.
관통 전극(103)은 본 실시예에서는 그 일단측이 기판(102)의 이면측으로 돌 출하고, 타단측이 기판(102)의 표면측으로 노출되도록, 기판(102) 내를 관통하여 형성된 것이다. 포스트 전극(104)은 상기 관통 전극(103)의 돌출부(103a)와는 평면에서 본 상태에서 서로 다른 위치에 배치된 것이다.
배선부(105)는 기판(102)의 표면 측에 형성된 것이고, 관통 전극(103)의 타단부와 포스트 전극(104)간을 레이아웃시키는 것에 의해, 이들간을 도통시키는 것이다. 그리고, 이러한 구성 하에 접속용 중간 칩(101)은 상기 관통 전극(103)의 돌출부(103a)의 위치로부터 포스트 전극(104)의 위치에까지 재배치 배선을 행하는 것으로 되어 있다.
또, 도 1에 나타낸 접속용 중간 칩(101)에서는, 관통 전극(103)과 포스트 전극(104)과 이들을 도통시키는 배선부(105)로 이루어지는 조가 복수(2조) 형성되어 있고, 이에 따라 후술하는 바와 같이, 반도체 칩간의 서로 다른 복수조(2조)의 단자간 접속을 이 접속용 중간 칩(101)만으로 실행할 수 있게 되어 있다.
또한, 특히 도 1에는 나타내지는 않지만, 하나의 배선부(105)에 복수의 관통 전극(103)과 하나의 포스트 전극(104)을 도통시키도록 하여도 좋고, 반대로, 하나의 배선부(105)에 하나의 관통 전극(103)과 복수의 포스트 전극(104)을 도통시키도록 하여도 좋다. 또한, 하나의 배선부(105)에 복수의 관통 전극(103)과 하나의 포스트 전극(104)을 도통시키도록 하여도 좋다. 이와 같이 하면, 한쪽 반도체 칩의 하나 또는 복수의 전극과, 다른 쪽 반도체 칩의 하나 또는 복수의 전극의 전기적 접속을 이 접속용 중간 칩(101)만으로 실행할 수 있다.
도 2a는 본 발명의 중간 칩의 실시예 2를 나타내는 도면이고, 도 2a 중 참조 부호 130은 중간 칩이다. 이 접속용 중간 칩(130)이 도 1에 나타낸 중간 칩(101)과 다른 곳은 관통 전극과 포스트 전극과 배선부로 이루어지는 조의 하나가 다층 배선 구조로 되어있는 점이다. 즉, 이 접속용 중간 칩(130)에서는, 그 기판(131)이 실리콘 기판(131a)과, 이것 위에 형성된 층간 절연막으로 이루어지는 절연층(131b)에 의해 형성되어 있고, 이러한 구성의 기판(131)에, 관통 전극과 포스트 전극과 배선부로 이루어지는 조가 3조 형성되어 있다.
이들 3조 중 하나의 조 A에서는, 관통 전극(132)이 그 돌출부(132a)와 반대 측의 단부를 실리콘 기판(131a)의 표면상에까지 연장되고, 거기서 배선부(133)에 접속(도통)되어 있다. 그리고, 배선부(133)는 실리콘 기판(131a)의 표면상에서 소망 개소에까지 레이아웃되고, 거기서, 절연층(131b)의 표면 상에 형성된 포스트 전극(134)에 접속(도통)되어 있다. 이러한 구성 하에, 이들 관통 전극(132)과 배선부(133)와 포스트 전극(134)으로 이루어지는 구조는 상술한 다층 배선 구조로 되어있다.
또한, 상기 3조 중 다른 하나의 조 B에서는, 그 관통 전극(132), 포스트 전극(134), 배선부(133)는 상기 중간 칩(101)에 있어서의 관통 전극(103), 포스트 전극(104), 배선부(105)와 같은 구성으로 되어있다. 단, 이 조 B에서의 관통 전극(132)은, 특히 실리콘 기판(131a)과 절연층(131b)을 관통하고, 그 한쪽 단부를 절연층(131b) 상에 노출시키고 있다. 그리고, 포스트 전극(134), 배선부(133)는 모두 절연층(131b) 상에 형성됨으로써, 관통 전극(132)과 접속(도통)한 구성으로 되어있다.
또한, 또 다른 하나의 조 C도, 상기 조 B와 거의 같은 구성으로 되어있다. 단, 이 조 C에서는, 특히, 그 관통 전극(132)의 돌출부(132a)와 반대 측의 단부에도 포스트 전극(134a)이 형성되어 있고, 그에 따라, 이 관통 전극(132)에 접속되는 배선부(133)에는, 두 개의 포스트 전극(134, 134a)이 형성되어 있다.
여기서, 상기 3조 중 조 A와 조 C는 각각의 배선부(133)가, 도 2b에 나타내는 바와 같이, 비접촉으로 배치되고, 또한 평면에서 본 상태에서 교차하고 있다. 즉, 이와 같이 비접촉이고 또한 평면에서 본 상태에서 교차하는 것과 같은 재배치 배선을, 본 실시예에서는, 한쪽의 조를 다층 배선 구조로 하는 것에 의해 가능하게 하고 있는 것이다.
따라서, 이러한 다층 배선 구조를 갖는 것에 의해, 본 실시예의 접속용 중간 칩(130)은 복잡한 재배치 배선을 가능하게 한 것으로 되어 있다.
다음에, 이러한 접속용 중간 칩(101, 130)을 이용한 본 발명의 반도체 장치에 대해 설명한다.
도 3은 도 1에 나타낸 접속용 중간 칩(101)을 구비한 반도체 장치의 일례를 나타내는 도면으로서, 도 3 중 참조 부호 140은 반도체 장치이다. 이 반도체 장치(140)는 제 1 반도체 칩(141)과, 접속용 중간 칩(101)과, 제 2 반도체 칩(142)과, 접속용 중간 칩(106)과, 제 3 반도체 칩(143)을 이 순서대로 적층한 구조로 되어있다.
제 1 반도체 칩(141), 제 2 반도체 칩(142), 제 3 반도체 칩(143)은 모두 소자부나 회로부(도시하지 않음)와는 별도로, 삼차원 실장용 접속 부재로서, 관통 전 극(144)과 포스트 전극(145)을 접속용 전극으로서 형성한 것이다. 즉, 이들 반도체 칩(141, 142, 143)은 소자부나 회로부를 형성한 기판의 능동면 측에 포스트 전극(145)을 형성하고, 이 포스트 전극(145)에 도통하는 관통 전극(144)을, 능동면과 반대측의 면(이면)으로 돌출시켜 이루어지는 것이다. 또, 본 예의 반도체 장치(140)에서는, 제 1 반도체 칩(141)과 제 2 반도체 칩(142)은 그 기판 형상이 같게 형성되어 있고, 제 3 반도체 칩(143)은 이들보다 기판 형상이 작게 형성되어 있다.
한편, 접속용 중간 칩(101)은 도 1에 나타낸 구조의 것이고, 접속용 중간 칩(106)은 접속용 중간 칩(101)에 대해 관통 전극(103), 포스트 전극(104), 배선부(105)의 위치를 변경할 뿐이다.
그리고, 이들 반도체 칩(141, 142, 143)과 접속용 중간 칩(101, 106)은 반도체 칩 측의 포스트 전극(145)과 접속용 중간 칩(101, 106) 측의 관통 전극(103)이, 예컨대, 납프리의 땜납(도시하지 않음)에 의해 접속하고, 또한, 반도체 칩 측의 관통 전극(144)과 접속용 중간 칩(101, 106) 측의 포스트 전극(104)이, 예컨대, 납프리의 땜납(도시하지 않음)에 의해 접속됨으로써, 적층된 것으로 되어 있다.
이러한 구성 하에, 접속용 중간 칩(101, 106)을 거쳐 각 반도체 칩(141, 142, 143)을 순차 적층한 것에 의해, 평면에서 본 상태에서 다른 위치에 형성된 각 관통 전극(103) 및 포스트 전극(104)의 위치를 재배치 배선할 수 있다. 그리고, 본 예에서는, 특히 다른 크기의 이종 칩인 제 2 반도체 칩(142)과 제 3 반도체 칩(143)을 접속용 중간 칩(106)에 의해 적층시키고 있기 때문에, 삼차원 실장된 반도체 장치(140)의 구조상의 자유도를 높일 수 있고, 따라서, 예컨대, 반도체 장치 (140)의 다기능화 등의 특성 향상을 도모할 수 있다.
또, 본 예에 있어서는, 각 반도체 칩(141, 142, 143)을 형성하는 기판과, 접속용 중간 칩(101, 106)을 형성하는 기판을 모두 실리콘 기판으로 하고 있다. 이러한 구성에 의해, 접속용 중간 칩(101, 106)의 열팽창율이 반도체 칩(141, 142, 143)의 열팽창율과 같게 되고, 따라서, 접속용 중간 칩(101, 106)과 반도체 칩(141, 142, 143) 사이에서의, 열팽창율차에 기인하는 전극간 접속부(땜납)의 박리 등을 방지할 수 있다.
또한, 특히 제 1 반도체 칩(141) 및 제 2 반도체 칩(142)을 형성하는 기판과, 접속용 중간 칩(101, 106)을 형성하는 기판을 모두 같은 두께로 또한 같은 형상의 기판으로 하고 있다. 이에 따라, 기판의 공통화를 가능하게 하여 제조 비용의 저감화를 도모할 수 있다. 또한, 칩의 두께를 거의 표준화할 수 있기 때문에, 이들이 적층되어 이루어지는 반도체 장치(140)의 높이가 적층된 칩의 수에 의해 거의 결정되게 된다. 따라서, 이 반도체 장치(140)를 탑재하는 기기의 수납 공간의 설계를, 예컨대, 칩 두께의 배수로 표준화할 수 있다.
도 4는, 도 1에 나타낸 접속용 중간 칩(101)을 구비한 반도체 장치의 다른 예를 나타내는 도면으로서, 도 4 중 참조 부호 150은 반도체 장치이다. 이 반도체 장치(150)는 제 4 반도체 칩(151)과, 접속용 중간 칩(107)과, 제 5 반도체 칩(152)과, 접속용 중간 칩(108) 및 접속용 중간 칩(106)과, 제 6 반도체 칩(153)을 이 순서대로 적층한 구조로 되어있다.
본 예의 반도체 장치(160)에서는, 특히 제 5 반도체 칩(152)과 제 6 반도체 칩(153) 사이에 있어, 제 5 반도체 칩(152)에 있어서의 하나의 포스트 전극(154a)의 위치와, 제 6 반도체 칩(153)에 있어서의 하나의 관통 전극(155a)의 위치가 평면에서 본 상태에서 거의 같은 개소에 있고, 또한, 이들을 서로 접속하지 않은 경우에 적용되는 구조로 되어있다.
즉, 하나의 접속 중간 칩을 이용하여 제 5 반도체 칩(152)과 제 6 반도체 칩(153)을 적층하고자 한 경우에, 이 접속 중간 칩에서는, 제 5 반도체 칩(152)의 포스트 전극(154a)에 접속시키기 위한 관통 전극과 제 6 반도체 칩(153)의 관통 전극(155a)에 접속시키기 위한 포스트 전극이 같은 위치에 마련되는 것으로 되고, 따라서 이들 사이가 단락된다. 그래서, 접속 중간 칩으로서 접속용 중간 칩(108)과 접속용 중간 칩(106)을 적층하여 이용함으로써, 이러한 단락을 방지하고 각 전극간의 재배치 배선을 가능하게 하고 있는 것이다.
이와 같이, 복수(두개)의 접속용 중간 칩(108, 106)을 조합시키는 것에 의해, 하나의 중간 칩에서는 대응할 수 없는 복잡한 재배치 배선도 가능하게 되고, 따라서 재배치의 자유도를 각별히 높일 수 있다.
도 5는 도 2a, b에 나타낸 접속용 중간 칩(130)을 구비한 반도체 장치의 일례를 나타내는 도면으로서, 도 5 중 참조 부호 160은 반도체 장치이다. 이 반도체 장치(160)는 제 7 반도체 칩(161)과, 상기 접속용 중간 칩(130)과, 제 8 반도체 칩(162) 및 제 9 반도체 칩(163)을 이 순서로 적층한 구조로 되어있다.
본 예의 반도체 장치(160)에서는, 제 7 반도체 칩(161)에 대하여 제 8 반도체 칩(162) 및 제 9 반도체 칩(163)을 이종 칩으로 하고, 제 8, 제 9 반도체 칩 (162, 163)에 대해서는 모두 접속용 중간 칩(130) 상에 적층하도록 하고 있다. 그리고, 제 7 반도체 칩(161)에서의 하나의 포스트 전극(165a)을, 제 8, 제 9 반도체 칩(162, 163)에 있어서의 각 관통 전극(164a, 164a)에 도통시키도록 하고 있다.
즉, 본 예의 반도체 장치(160)에서는, 상기 접속용 중간 칩(130)을 이용함으로써, 평면에서 본 상태로 교차하는 재배치 배선을 가능하게 하고 있다. 따라서, 도 3, 도 4에 나타낸 접속용 중간 칩(101, 106, 107, 108)과 같은 단층 구조의 것에서는 곤란하게 되는 복잡한 재배치 배선을, 복수 적층하는 일 없이 하나의 접속용 중간 칩(130)으로 재배치 배선할 수 있고, 그에 따라 재배치의 자유도를 각별히 높일 수 있다.
또, 반도체 장치란, 지금까지 나타낸 적층한 반도체 칩을, 한 개의 패키지로 해서 모듈화한 중간 칩 모듈이라 부르는 것도 당연히 포함하는 것이다.
다음에, 이러한 구성으로 이루어지는 반도체 장치(140, 150, 160)에 있어서의 각 반도체 칩의 관통 전극 및 포스트 전극의 구조를 그 제조 방법에 근거해서 설명한다.
우선, 관통 전극 및 포스트 전극을 형성하기 전의 반도체 칩의 구성에 대해 설명한다. 도 6a에서, 도시하지 않은 트랜지스터, 메모리 소자, 그 밖의 전자 소자로 이루어지는 집적 회로가 형성된 실리콘 기판(110)의 표면에는 절연막(112)이 형성되어 있다.
이 절연막(112)은, 예컨대, 기판(110)의 재료인 Si(실리콘)의 산화막(SiO2) 으로 형성되어 있다.
절연막(112) 상에는, BPSG(boro-phospho-silicate glass)로 이루어지는 층간 절연막(114)이 형성되어 있고, 층간 절연막(114) 상에는, 도시하지 않은 개소에서 기판(110)에 형성된 집적 회로와 전기적으로 접속된 전극으로서의 전극 패드(116)가 형성되어 있다. 이 전극 패드(116)는, 예컨대, Ti(티탄)으로 이루어지는 제 1 층(116a), TiN(질화티탄)으로 이루어지는 제 2 층(116b), AlCu(알루미늄/동)로 이루어지는 제 3 층(116c) 및 TiN으로 이루어지는 제 4 층(캡층)(116d)이 순서대로 적층되어 형성되어 있다.
전극 패드(116)는, 예컨대, 스퍼터링에 의해 제 1 층(116a) 내지 제 4 층(116d)으로 이루어지는 적층 구조가 층간 절연막(114) 상의 전면에 형성되고, 레지스트 등을 이용하여 소정 형상(예컨대, 원형 형상)으로 패터닝됨으로써, 형성된 것이다. 또, 본 예에서는, 전극 패드(116)가 상기한 적층 구조에 의해 형성되어 있는 경우를 예로 들어 설명하지만, 전극 패드(116)가 Al만으로 형성되어 있어도 좋다. 단, 전기 저항이 낮은 동을 이용하여 형성하는 것이 바람직한 것은 물론이다. 또한, 전극 패드(116)는 상기한 구성에 한정되지 않고, 필요로 되는 전기적 특성, 물리적 특성 및 화학적 특성에 따라 적절히 변경하여도 좋다. 또, 전극 패드(116)의 아래쪽으로는 전자 회로가 형성되지 않는 구조로 되어있다.
또한, 층간 절연막(114) 상에는 전극 패드(116)를 피복하도록, 절연층으로서의 패시베이션막(118)이 형성되어 있다. 이 패시베이션막(118)은 SiO2(산화규소), SiN(질화규소), 폴리이미드 수지 등에 의해 형성할 수 있다.
패시베이션막(118)에 대해서는, SiO2 또는 SiN에서 형성된다. 또한, 패시베이션막(118)의 막 두께로는, 0.5㎛ 정도 이상으로 하는 것이 바람직하다.
다음에, 이상의 구성의 반도체 칩에 대하여, 관통 전극 및 포스트 전극을 형성하기 위한 각 공정을 순차적으로 설명한다. 우선, 스핀코트법, 디핑법, 스프레이코트법 등의 방법에 의해 레지스트(도시 생략)를 패시베이션막(118) 상의 전면에 도포한다. 또, 이 레지스트는 전극 패드(116) 상을 덮고 있는 패시베이션막(118)을 개구하기 위해 이용하는 것이고, 포토 레지스트, 전자선 레지스트, X선 레지스트 중 어느 하나라도 좋고, 포지티브형 또는 네거티브형 중 어느 것이어도 좋다.
패시베이션막(118) 상에 레지스트를 도포하면서, 이것의 프리베이크를 행한 후, 소정의 패턴이 형성된 마스크를 이용해서 노광 처리 및 현상 처리를 행하고, 레지스트를 소정 형상으로 패터닝한다. 또, 레지스트의 형상은 전극 패드(116)의 개구 형상 및 기판(110)에 형성하는 구멍의 단면 형상에 따라 설정된다. 레지스트의 패터닝이 종료되면, 포스트베이크를 행한 후, 도 6b에 나타내는 바와 같이, 전극 패드(116)를 덮는 패시베이션막(118)의 일부를 에칭하여 개구부 H1을 형성한다. 도 6b는 패시베이션막(118)을 개구하여 개구부 H1을 형성한 상태를 나타내는 단면도이다.
또, 에칭에는 건식 에칭이 적합하게 이용되고, 구체적으로는, 반응성 이온 에칭(RIE : Reactive Ion Etching)이 적합하게 이용된다. 단, 에칭으로서 습식 에 칭을 이용하는 것으로 할 수도 있다. 그 개구 크기는 다음 공정에서 전극 패드(116)에 형성되는 개구의 직경 및 기판(110)에 형성되는 구멍의 직경보다 크고, 패드 크기보다 작은 크기, 예컨대, 90㎛ 정도로 설정된다. 그 후, 레지스트를, 박리액 또는 애싱 등에 의해 제거한다. 또, 여기까지의 공정은 종래의 반도체 칩의 가공과 다른 곳은 전혀 없다.
이상의 공정이 종료되면, 전극 패드(116)와, 그 아래의 층간 절연막(114) 및 절연막(112)에 개구부 H2를 형성한다. 이에 따라 기판(110)의 일부를 노출시킨다. 이 개구는 레지스트를 이용하여, 상술과 마찬가지의 포토리소그래피 프로세스에서 소망하는 크기로 개구한다. 도 6c는 전극 패드 및 층간 절연막(114), 절연막(112)을 개구하고, 기판(110)의 일부를 노출시킨 상태를 나타내는 단면도이다. 또 개구부 H2의 개구 직경은 개구부 H1보다 작고, 다음 공정에서 개구하는 플래그 직경보다도 큰 크기, 예컨대, 60㎛ 정도이다.
다음에, 기판 전면에 실리콘의 건식 에칭 시의 마스크로 되는 에칭 마스크(119)를 형성한다. 이것의 재료로는, SiO2 또는 SiN으로 형성한다. 또는 이들의 적층막이라도 좋다. 이 막 두께로는, 기판에 천공하는 구멍의 깊이를 실현할 수 있을 만한 선택비로 산출하지만, 2㎛ 이상으로 하는 것이 바람직하다. 2㎛ 이상으로 하는 것은 전술한 선택비를 확보하는데 있어 필요하기 때문이다. 이 에칭 마스크의 개구는 레지스트를 이용해서, 상술과 마찬가지의 포토리소그래피 프로세스로 패턴 형성을 행한다. 도 6d는 에칭 마스크를 소정의 크기로 개구한 상태를 나타내 는 단면도이다. 그 직경은 플래그 직경과 같은 정도, 예컨대, 30㎛ 정도로 설정된다.
이 에칭 마스크(119)를 마스크로 해서, 건식 에칭에 의해 도 6e에 나타내는 바와 같이, 기판(110)을 천공한다. 또, 여기서는, 건식 에칭으로서 RIE의 외에 ICP(Inductively Coupled Plasma)를 이용할 수도 있다. 도 6e는 기판(110)을 천공하여, 구멍부 H3을 형성한 상태를 나타내는 단면도이다. 또, 구멍부 H3의 깊이에 대해서는, 최종적으로 형성하는 반도체 칩의 두께에 따라 적절히 설정되지만, 예컨대, 깊이 70㎛ 정도로 된다.
또한, 도 6e에 나타내는 바와 같이, 기판(110)에 구멍부 H3을 형성하면, 건식 에칭에 의해, 에칭 마스크(119)는 천공 시에 느슨하게 에칭되고, 구멍부 H3의 형성 종료 시에는, 잔막이 거의 없어지게 되어 있다. 도 6e의 이후에는, 패시베이션(18)에 에칭 마스크의 잔막(119)을 포함하고, 에칭 마스크의 잔막(119)을 생략하여 도시하고 있다.
이상의 공정이 종료하면, 다음에, 패시베이션막(118) 상 및 구멍부 H3의 내벽 및 저면에, 절연막(120)을 형성한다. 도 6f는 전극 패드(116)의 위쪽 및 구멍부 H3의 내벽 및 저면에 절연막(120)을 형성한 상태를 나타내는 단면도이다.
이 절연막(120)은 전류 리크의 발생, 산소 및 수분 등에 의한 기판(110)의 침식 등을 방지하기 위해 마련되고, PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용해서 형성한 테트라에톡시실란(이하, TEOS라 함), 즉 PE-TEOS에 의해 형성된다. 이 절연막(120)의 두께로는, 예컨대, 2㎛로 된다. 또, 절연막 (120)으로는, PE-TEOS 대신, 오존 CVD를 이용하여 형성한 TEOS(O3-TEOS), 또는 스퍼터링을 이용하여 형성한 산화 실리콘을 이용할 수도 있다.
계속해서, 스핀코트법, 디핑법, 스프레이코트법 등의 방법에 의해 레지스트(도시하지 않음)를 패시베이션막(118) 상의 전면에 도포한다. 또는, 드라이 필름 레지스트를 이용하여도 좋다. 또, 이 레지스트는 전극 패드(116)의 일부의 위쪽을 개구하기 위해 이용하는 것이고, 포토 레지스트, 전자선 레지스트, X선 레지스트 중 어느 것이라도 좋고, 포지티브형 또는 네거티브형 중 어느 것이어도 좋다.
패시베이션막(118) 상에 레지스트를 도포하면, 이것의 프리베이크를 행한 후, 소정 패턴이 형성된 마스크를 이용해서 노광 처리 및 현상 처리를 행하고, 전극 패드(116)의 표면의 일부만이 노출되도록 레지스트가 남겨진 형상, 예컨대, 구멍부 H3을 중심으로 한 둥근 고리 형상으로 레지스트를 패터닝한다.
레지스트의 패터닝이 종료하면, 포스트 베이크를 행한 후, 에칭으로 전극 패드(116)의 일부를 덮는 절연막(120)을 제거하고, 전극 패드(116)의 일부를 노출시킨다. 또, 에칭에는 건식 에칭을 이용하는 것이 바람직하고, 특히, 반응성 이온 에칭을 이용하는 것이 바람직하다. 또한, 에칭으로서 습식 에칭을 이용하는 것으로 할 수도 있다. 또, 이 때, 전극 패드(116)를 구성하는 제 4 층(116d)도 아울러 제거한다.
도 6g는 전극 패드(116)를 덮는 절연막(120)의 일부를 제거한 상태를 나타내는 단면도이다. 도 6g에 나타내는 바와 같이, 전극 패드(116)의 위쪽은 외경이 80 ㎛ 정도, 내경이 70㎛ 정도의 둥근 고리 형상의 개구부 H4로 이루어지고, 전극 패드(116)의 일부가 노출된 상태로 된다. 이 개구부 H4에 의해, 이후의 공정에서 형성되는 접속 단자(전극부)와 전극 패드(116)를 접속할 수 있다. 따라서, 개구부 H4는 전극 패드(116) 상이면, 구멍부 H3이 형성된 부분 이외의 개소에 형성되어 있으면 좋고, 인접하고 있어도 좋다.
본 예에서는, 전극 패드(116)의 거의 중앙에 구멍부 H3을 형성하는 경우를 예로 들고 있다. 따라서, 개구부 H4는 이 구멍부 H3을 둘러싸도록, 즉 전극 패드(116)의 노출 면적을 크게 하는 것이 전극 패드(116)와 후에 형성되는 접속 단자의 접속 저항을 작게 하는데 바람직하다. 또한, 구멍부 H3의 형성 장소는 전극 패드의 거의 중앙이 아니라도 좋고, 복수의 구멍이 형성되어 있어도 좋다. 또, 전극 패드(116)를 덮는 절연막(120)의 일부를 제거하거나 전극 패드(116)의 일부를 노출시키면, 제거할 때에 이용한 레지스트를 박리액에 의해 제거한다.
이상의 공정이 종료하면, 전극 패드(116)의 노출부 및 구멍부 H3의 내벽 및 바닥부에 하지막(122)을 형성한다. 여기서, 하지막(122)은 배리어층 및 시드층으로 이루어지고, 우선 배리어층을 형성한 후에, 배리어층 상에 시드층을 형성하는 것으로 성막된다. 여기서, 배리어층은, 예컨대, Ti 및 TiN에 의해 형성되고, 시드층은 Cu에 의해 형성된다.
이들은, 예컨대, IMP(Ion Metal Plasma)법, 또는, 진공 증착, 스퍼터링, 이온 도금 등의 PVD(Physical Vapor Deposition)법으로 형성된다. 또, 배리어층 및 시드층은 본 단계에서는 웨이퍼 전면에 형성하고, 최후에 불필요한 부분을 에칭으 로 제거한다.
도 6h는 하지막(122)을 형성한 상태를 나타내는 단면도이다. 하지막(122)을 구성하는 배리어층의 막 두께는, 예컨대, O.1㎛정도로 되고, 시드층의 막 두께는, 예컨대, 0.3㎛정도로 된다. 또, 여기서 말하는 불필요한 부분이란, 예컨대, 전극 패드를 제외하는 패시베이션막(118) 상에 형성되어 있는 배리어층 및 시드층을 가리킨다.
하지막(122)의 형성을 종료하면, 다음에, 접속 단자를 형성하는 영역을 내경 120㎛에서 노출시키고, 그 이외에 레지스트가 형성되도록 패터닝을 행한다. 레지스트에 의한 패터닝 공정은 종전의 프로세스와 완전히 동일하다. 여기서 이용하는 레지스트는 다음에 실행하는 도금에 대한 내성이 높은 것을 사용하고, 또한 막 두께도, 포스트 전극의 높이 이상으로 형성해 둔다. 다음에, 전기 화학 도금(ECP)법을 이용하여, 구멍부 H3의 내부 및 전극 패드(116) 상에 도금 처리를 실시하여, 구멍부 H3 내부를 동으로 매설하고, 또한 전극 패드(116) 상으로 돌출한 형상의, 금속층으로서의 포스트 전극(124)을 높이 10㎛ 정도로 되도록 형성한다. 이와 같이 하여, 전극 패드(116)의 위쪽에 전극 패드(116)와 전기적으로 접속되고, 또한 기판(110)의 표면 측의 외부 전극으로 되는, 전술한 반도체 칩에 있어서의 포스트 전극(124)이 형성된다. 또, 이 포스트 전극(124) 상에는, 땜납으로서 납프리인 것, 예컨대, SnAg(도시하지 않음)를 형성해 둔다.
이어서, 레지스트를 박리하고, 배리어층 및 시드층의 불필요한 부분(도시 생략)을 에칭에 의해 제거함으로써, 도 6I에 나타내는 바와 같은 상태가 형성된다. 또, 시드층의 에칭은 습식 방식으로 에칭액에 의해 에칭하는 방법이 일반적이다. 또한, 배리어층은 습식 방식이라도 좋지만, RIE 등에 의한 건식 에칭이라도 좋다. 이 때, 포스트 전극(124)이 에칭되는 것을 막기 위해, 포스트 전극(124)을 둘러싸도록 레지스트를 형성한 후, 에칭을 행하여도 좋다.
그 후, 예컨대, 구멍부 H3에 매설한 동(관통 전극)이 기판의 이면에 노출될 때까지 기판(110)의 이면을, 예컨대, 기판(110)의 두께가 50㎛ 정도로 될 때까지 박막화하고, 이에 따라 포스트 전극(124)에 연속한 관통 전극 부분을 기판(110)의 이면으로부터 돌출시킨다. 이 박막화에는, 기계적 연마 또는 화학적 에칭, 습식 또는 건식 에칭이 단독으로 채용되거나 병용된다. 또한, 기판(110)의 이면으로부터 돌출된 금속 부분의 단면의 절연층(120)과 하지층(122)을 기계적 연마, 습식 또는 건식 에칭 등에 의해 제거하고, 이에 따라, 도 6j에 나타내는 바와 같이, 포스트 전극(124)과 전기적으로 접속된 관통 전극(126)을 형성한다.
그리고, 다이싱에 의해 개편화함으로써, 포스트 전극(124)과 관통 전극(126)을 갖은 각 반도체 칩을 얻는다.
다음에, 상기 반도체 장치(140, 150, 160)에 있어서의, 중간 칩의 관통 전극 및 포스트 전극의 구조를 그 제조 방법에 근거해서 설명한다. 또, 본 예에서는, 특히, 도 1에 나타내는 바와 같은 단층 구조의 중간 칩에 대해 설명한다.
우선, 도 7a에 나타내는 바와 같이, 실리콘으로 이루어지는 기판(170)을 준비한다. 여기서, 이 기판(170)은 전술한 실리콘 기판(110)과는 달리, 각종 소자로 이루어지는 집적 회로를 형성하지 않는 것이다. 따라서, 이 중간 칩의 제조는 상 기 반도체 칩과는 완전히 별도로 형성되기 때문에, 이 중간 칩의 양품률이 반도체 칩의 양품률에 영향을 미치는 경우는 없다.
이러한 기판(170)을 준비하면, 이것의 한 면 또는 양면 및 측면에 열 산화막, 또는 플라즈마 TEOS 등에 의한 SiO2로 이루어지는 산화막(171)을, 두께 1㎛ 정도로 형성한다. 계속해서, 이 산화막(171) 상의 소정 위치에, 재배치 배선으로 되는 도전 패턴(172)을 형성한다. 이 도전 패턴(172)으로는, 예컨대, Ti(티탄)으로 이루어지는 제 1 층과, TiN(질화티탄)로 이루어지는 제 2 층과, Al로 이루어지는 제 3 층을 순서대로 적층 하는 것에 의해 도전층을 형성하고, 또한 이 도전층을 소망 형상으로 패터닝하는 것에 의해 형성한다.
이어서, 이 도전 패턴(172)을 덮고, SiO2 또는 SiN으로 이루어지는 패시베이션막(173)을 형성하고, 또한 이것을 패터닝하여 포스트 및 관통 전극을 형성하는 영역의 패시베이션막을 개구한다.
도 7a는 패시베이션막을 2개소 개구한 상태를 나타내는 단면도이다. 또, 패시베이션막은 반드시 필요한 것은 아니고, 그대로 다음 공정으로 진행되어도 좋다.
다음에, 패시베이션 상에 레지스트(도시하지 않음)를 형성하고, 패시베이션의 개구부보다 작은 직경, 예컨대, 60㎛에 도전 패턴(172)을, 또는 그 아래의 절연막(171)을 건식 에칭에 의해 개구한다. 이에 따라 개구부 H6을 형성할 수 있다.
계속해서, 박리액에 의해 레지스트를 박리한 후, 플라즈마 TEOS 법 등에 의해, 에칭 마스크용 SiO2로 이루어지는 산화막(174)을 퇴적한다.
이 에칭 마스크 상에 다시 레지스트(도시하지 않음)를 형성하고, 포토리소그래피 및 에칭 프로세스에 의해, 개구부 H6보다 내측에 관통 전극과 동등한 직경의 개구부 H7을 형성한다. 이 후, 박리액에 의해 레지스트를 박리한다.
도 7b는 도전 패턴(172) 및 절연막(171)을 개구하고, 그 후 에칭 마스크용 SiO2로 이루어지는 산화막(174)을 퇴적하고, 개구부 H7을 형성한 상태의 단면도를 도시한 것이다.
그리고, 이 에칭 마스크(174)를 마스크로 해서 RIE 등의 건식 에칭을 행하여, 기판(170)을 천공해서 구멍부 H8을 형성한다.
또, 여기서는, 건식 에칭으로서 RIE 이외에 ICP(Inductively Coupled Plasma)를 이용하는 것으로 할 수도 있다. 도 7c는 기판(170)을 천공하여, 구멍부 H3을 형성한 상태를 나타내는 단면도이다. 또, 구멍부 H8의 깊이에 대해서는, 최종적으로 형성하는 반도체 칩의 두께에 따라 적절히 설정되지만, 예컨대, 깊이 70㎛ 정도로 된다.
이 시점에서는, 에칭 마스크(174)는 천공 시에 느슨하게 에칭되고, 구멍부 H8의 형성 종료 시에는, 잔막이 거의 없어지게 되어 있다.
이어서, 산화막(174) 상 및 구멍부 H8의 내벽면 및 저면에, 도 7d에 나타내는 바와 같이, SiO2 또는 SiN 또는 그들의 적층막으로 이루어지는 절연막(175)을 형성한다.
이 절연막(175)은 전류 리크의 발생, 산소 및 수분 등에 의한 기판(170)의 침식 등을 방지하기 위해 마련되고, PECVD(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성한 TEOS, 즉 PE-TEOS에 의해 형성된다. 이 절연막(175)의 두께로는, 예컨대, 2㎛로 된다. 또, 절연막(175)으로는, PE-TEOS 대신, 오존 CVD를 이용하여 형성한 TEOS(O3-TEOS) 또는 스퍼터링을 이용하여 형성한 산화 실리콘을 이용하는 것으로 할 수도 있다.
계속해서, 레지스트층(도시하지 않음)을 형성하고, 또한 마스크를 이용하여 이것을 노광·현상하는 것에 의해, 소망 패턴 형상으로 행한다. 그리고, 이 소망 패턴 형상의 레지스트를 마스크로 하여 절연막(175)을 에칭함으로써, 도 7e에 나타내는 바와 같이, 구멍부 H8 주위에 둥근 고리 형상의 개구부 H9를 형성하고, 또한 포스트 전극 형성 개소에 개구부 H10을 형성한다. 이들 개구부 H9, H10에 대해서는, 모두 건식 에칭에 의해 그 바닥부에 도전 패턴(172)이 노출되도록 형성한다. 다음에, 레지스트를 박리액에 의해 박리한다.
이어서, 도 7f에 나타내는 바와 같이, 도전 패턴(172)의 노출부(개구부 H9, H10의 내벽을 포함함) 및 구멍부 H8의 내벽 및 바닥부에 하지막(176)을 형성한다. 여기서, 하지막(176)은 상기 하지막(122)과 마찬가지로, 배리어층 및 시드층으로 이루어지는 것이고, 배리어층으로는, 예컨대, Ti 및 TiN이, 또한 시드층으로는 Cu가 이용되고 있다. 이들은, 예컨대, IMP(Ion Metal Plasma)법, 또는, 진공 증착, 스퍼터링, 이온 도금 등의 PVD(Physical Vapor Deposition)법으로 형성된다. 또, 배리어층 및 시드층은 본 단계에서는 웨이퍼 전면에 형성하고, 최후에 불필요한 부 분을 에칭으로 제거한다.
이어서, 개구부 H8 및 H9를 둘러싸는 내측과 개구부 H10을 노출시키도록 하여 레지스트 패턴을 형성하고, 또한 전기 화학 도금(ECP)법을 이용하여, 구멍부 H8과 H9의 내부 및 개구부 H10 내에 도금 처리를 실시한다. 여기서 이용하는 레지스트는 도금에 대한 내성이 높은 것을 사용하고, 또한 막 두께도, 포스트 전극의 높이 이상으로 형성해 둔다. 이에 따라, 도 7g에 나타내는 바와 같이, 구멍부 H8 내부를 동(銅)으로 매설하고, 또한 개구부 H9 내에도 동을 매설한다. 또한, 이와 동시에, 개구부 H10 내에도 동을 매립, 포스트 전극을 형성한다. 여기서, 구멍부 H8 내 및 개구부 H9 내로의 매립과, 개구부 H10 내로의 매립은 다른 공정에서 행하여도 좋고, 그 경우, 구멍부 H8 내 및 개구부 H9 내로의 매립에는 매립성이 좋은 도금 재료를 이용하고, 개구부 H10 내로의 매립에는 레벨링성이 좋은 도금 재료를 이용하는 것이 바람직하다.
이와 같이 하여 구멍부 H8 내 및 개구부 H9 내에 매립된 동에 의해, 관통 전극(177)이 형성되고, 또한, 개구부 H10 내에 매립된 동에 의해, 포스트 전극(178)이 형성된다. 또한, 이들 관통 전극(177)과 포스트 전극(178) 사이를 접속하는 도전 패턴(172)이 배선부(179)로 된다. 또, 포스트 전극(178) 상에는, 땜납으로서 납프리인 것, 예컨대, SnAg(도시하지 않음)을 형성해 둔다.
이어서, 레지스트를 박리하여, 하지층(176)(배리어층 및 시드층)의 불필요한 부분(도시 생략)을 에칭에 의해 제거한다. 또, 시드층의 에칭은 습식 방식으로 에칭액에 의해 에칭하는 방법이 일반적이다. 또한, 배리어층은 습식 방식이라도 좋 지만, RIE 등에 의한 건식 에칭이라도 좋다. 이 때, 포스트 전극(178)이 에칭되는 것을 막기 위해, 포스트 전극(124)을 둘러싸도록 레지스트를 형성한 후, 에칭을 행하여도 좋다.
그 후, 예컨대, 관통 전극(177)이 기판의 이면에 노출될 때까지 기판(170)의 이면을 박막화하고, 이에 따라 그 돌출부를 형성한다. 이 박막화에는, 기계적 연마 또는 화학적인 에칭이 단독으로 채용되거나, 또는 병용된다. 또한, 도 7h에 나타내는 바와 같이, 기판(170)의 이면으로부터 돌출된 금속 부분의 단면의, 절연층(75)과 하지층(176)을 기계적 연마 또는 에칭 등에 의해 제거하고, 그에 따라 포스트 전극(178)에 전기적으로 접속된 관통 전극(177)을 얻는다.
그리고, 다이싱에 의해 개편화(個片化)함으로써, 관통 전극(177)과 포스트 전극(178)과 이들간을 도통시키는 배선부(179)를 가진 중간 칩을 얻는다.
이와 같이 하여 제작된 반도체 칩 및 중간 칩을 적층하여, 관통 전극의 선단부와, 포스트 전극의 표면을 접합함으로써, 도 3이나 도 4에 표시된 중간 칩과 반도체 칩이 적층된 반도체 장치를 얻을 수 있다.
다음에, 상기한 반도체 장치(140)를 구비한 회로 기판 및 전자기기의 예에 대해 설명한다.
도 8은 본 발명의 회로 기판의 일 실시예의 개략 구성을 나타내는 사시도이다. 도 8에 나타내는 바와 같이, 본 실시예의 회로 기판(1000)에는, 상기한 반도체 장치(140)가 탑재되어 있다. 또, 반도체 장치(140)는 적층 후 패키지화된 것을 실장하는 것이 일반적이지만, 적층한 반도체 장치를 그대로 실장하여도 좋다. 도 8에 있어서는, 회로 기판 상에 실장된 형태를 알기 쉽도록, 패키징을 생략하고, 상기 반도체 장치를 그대로 나타내고 있다.
회로 기판(1000)은, 예컨대, 유리에폭시 기판 등의 유기계 기판으로 이루어지는 것으로, 예컨대, 동 등으로 이루어지는 배선 패턴(도시하지 않음)이 소망하는 회로로 되도록 형성되고, 또한 이들 배선 패턴에 전극 패드(도시하지 않음)가 접속되어 있다. 그리고, 이 전기 패드에 반도체 장치(140)에 있어서의 상기 제 1 반도체 칩(141)의 관통 전극(144)이 패키지화할 때에 일차 실장된 기판을 거쳐, 전기적으로 접속됨으로써, 반도체 장치(140)는 회로 기판(1000) 상에 실장된 것으로 되어 있다.
이러한 구성의 회로 기판(1000)에 있어서는, 실장 밀도가 높고, 또한 재배치 배선이 이루어진 반도체 장치(140)를 구비하고 있기 때문에, 소형화, 경량화가 도모된 것으로 되고, 또한 배선 접속의 신뢰성도 높은 것으로 된다.
도 9는 본 발명의 전자기기의 일 실시예로서의, 휴대 전화의 개략 구성을 나타내는 사시도이다. 도 9에 나타내는 바와 같이, 이 휴대전화(2000)는 상기한 반도체 장치(140) 또는 상기 회로 기판(1000)을 그 하우징 내부에 배치한 것이다.
이러한 구성의 휴대 전화(2000)(전자기기)에 있어서도, 실장 밀도가 높게 재배치 배선이 이루어진 반도체 장치(140)를 구비하고 있기 때문에, 소형화, 경량화가 도모된 것으로 되고, 또한 배선 접속의 신뢰성도 높은 것으로 된다.
또, 전자기기로는, 상기한 휴대 전화에 한정되는 일없이, 여러 가지의 전자기기에 적용할 수 있다. 예컨대, 노트형 컴퓨터, 액정 프로젝터, 멀티미디어 대응 의 퍼스널 컴퓨터(PC) 및 엔지니어링·워크 스테이션(EWS), 호출기, 워드 프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형 비디오 테이프 레코더, 전자 수첩, 전자 탁상 계산기, 카 네비게이션 장치, POS단말, 터치 패널을 구비한 장치 등의 전자기기에 적용할 수 있다.
(제 2 태양)
이하, 본 발명의 제 2 태양에 관한 중간 칩 모듈의 일 실시예에 대하여, 그 제조 방법에 근거해서 설명한다. 우선, 도 10a∼c의 모식도를 참조하면서, 중간 칩 모듈을 구성하는 반도체 칩(반도체 웨이퍼)의 제조 공정의 개략에 대하여 설명한다.
도 10a에 나타내는 바와 같이, 반도체 칩을 형성하기 위한 반도체 칩 형성용 기재인 실리콘 기판(웨이퍼)(210)이 준비된다. 또, 실리콘 기판(210)의 표면(능동면) 측에는, 트랜지스터나 메모리 소자를 포함하는 소자부나 회로부가 형성되어 있지만, 도시되어 있지 않다.
이어서, 도 10b에 나타내는 바와 같이, 실리콘 기판(210) 표면의 소정 위치에 형성된 개구부에 동 등의 도전성 재료가 매설되고, 후에 관통 전극으로 되는 전극부(243)가 형성된다. 또, 실리콘 기판(210)과 전극부(243)는 절연막을 거쳐 서로 절연된 상태에 있다. 전극부(243)는 상기 소자부나 회로부와는 별도로 마련된 것으로서, 삼차원 실장의 접속 부재로서 이용된다. 그리고, 실리콘 기판(210) 중 소자부 및 회로부가 형성되어 있는 능동면(표면) 측에, 전극부(243)의 일부를 구성 하는 포스트 전극(245)이 돌출하도록 마련된다. 포스트 전극(245)을 포함하는 전극부(243)는 그 소자부 및 회로부에 전기적으로 접속되어 있다.
이어서, 도 10c에 나타내는 바와 같이, 필요에 따라, 실리콘 기판(210)이 박막화된다.
여기서, 전극부(243)는 실리콘 기판(210)에 형성되는 복수의 반도체 칩의 각각에 대응하여 마련된다. 도 10a∼c에 나타내는 예에서는, 실리콘 기판(210)에는 두 개의 반도체 칩(241, 241)이 형성되어 있고, 그 두 개의 반도체 칩(24l, 241)의 각각에 대하여 전극부(243)가 두 개씩 형성된다.
다음에, 도 11a∼e에 나타내는 모식도를 참조하면서, 중간 칩 모듈을 구성하는 중간 칩을 형성하는 중간 칩 형성 공정의 개략에 대하여 설명한다. 중간 칩이란, 반도체 칩간을 전기적으로 접속하는 것이다.
도 11a에 나타내는 바와 같이, 중간 칩을 형성하기 위한 중간 칩 형성용 기재인 실리콘 기판(웨이퍼)(207)이 준비된다. 또, 실리콘 기판(207)의 표면 측에는 도시하지 않은 절연막이 형성되어 있다.
이어서, 도 11b에 나타내는 바와 같이, 실리콘 기판(207) 표면의 소정 위치에 형성된 개구부에 동 등의 도전성 재료가 매립되고, 후에 관통 전극으로 이루어지는 전극부(206)가 형성된다. 전극부(206)는 실리콘 기판(207)의 표면 측에 마련된 포스트 전극(204)을 구비하고 있고, 개구부에 매립된 전극부(후술하는 관통 전극(203))에 대하여 배선부(205)를 거쳐 전기적으로 접속되어 있다. 또 여기서도, 실리콘 기판(207)과 전극부(206)는 절연막을 거쳐 서로 절연된 상태에 있다.
이어서, 도 11c에 나타내는 바와 같이, 실리콘 기판(207)이 박막화되고, 또한 실리콘 기판(207)의 이면 측을 제거하여 실리콘 기판(207)을 박막화하는 것에 의해, 도 11d에 나타내는 바와 같이, 실리콘 기판(207)의 내부에 마련되어 있는 도전성 재료인 전극부(206)의 일부가 이면 측으로부터 돌출하여 관통 전극(제 1 단자)(203)이 형성된다. 상술한 바와 같이, 실리콘 기판(207)의 표면 측에 마련된 포스트 전극(204)과 관통 전극(203)은 배선부(205)를 거쳐 전기적으로 접속되어 있다.
또 이 때, 기판(207)의 이면, 즉 관통 전극(203)이 돌출된 쪽으로, 관통 전극(203)을 돌출시킨 후, 전면에 절연막을 형성한 후, 관통 전극(203)의 선단 부분만을 노출시키고 있다(도시하지 않음). 즉, 전기적으로 접속하는 전극 이외에는, 절연막으로 덮인 상태에 있다. 전극 노출 방법으로는, 건식 에칭이나 연마, 또는 그 병용 등의 방법이 있다.
여기서, 전극부(206)는 실리콘 기판(207)에 형성되는 복수의 중간 칩의 각각에 대응하여 마련된다. 도 11a∼e에 나타내는 예에서는, 실리콘 기판(207)에는 두 개의 중간 칩(201)이 형성되어 있고, 그 두 개의 중간 칩(201)의 각각에 대하여 전극부(206)가 두 개씩 형성된다.
이어서, 도 11e에 나타내는 바와 같이, 실리콘 기판(207)이 중간 칩(201)을 따라 절단(다이싱)되어 칩화된다. 이에 따라, 하나의 실리콘 기판(207)으로부터, 반도체 칩간을 전기적으로 접속할 수 있는 중간 칩이 복수 형성된다.
또, 관통 전극(203)이 돌출된 쪽을 실리콘 기판(207)의 표면 측으로 하고, 포스트 전극(204)이 마련된 쪽을 실리콘 기판(207)의 이면 측으로 하여도 좋은 것은 물론이다.
관통 전극(203)은 본 실시예에서는 그 일단 측이 실리콘 기판(207)의 이면 측으로 돌출하고, 타단 측이 실리콘 기판(207)의 표면 측으로 노출되도록, 실리콘 기판(207)을 관통하여 형성된 것이다. 포스트 전극(204)은 상기 관통 전극(203)의 돌출부(203a)와는 평면에서 본 상태에서 다른 위치에 배치되어 있지만, 같은 위치에 배치하여 두어도 좋다. 배선부(205)는 실리콘 기판(207)의 표면 측에 형성된 것으로, 관통 전극(203)의 타단부와 포스트 전극(204)간을 레이아웃하는 것에 의해, 이들간을 도통시키는 것이다. 그리고, 이러한 구성 하에 중간 칩(201)은 상기 관통 전극(203)의 돌출부(203a)의 위치로부터 포스트 전극(204)의 위치에까지 재배치 배선을 행한다.
또, 도 11a∼e에 나타낸 중간 칩(201)에서는, 관통 전극(203)과 포스트 전극(204)과 이들을 도통시키는 배선부(205)로 이루어지는 조가 복수(2조) 형성되어 있고, 이에 따라 후술하는 바와 같이, 반도체 칩간의 서로 다른 복수 조(2조)의 단자간 접속을, 이 중간 칩(201)만으로 실행할 수 있도록 되어 있다. 또한, 특히 도 11a∼e에는 나타내지 않지만, 하나의 배선부(205)에 복수의 관통 전극(203)과 하나의 포스트 전극(204)을 도통시키도록 하여도 좋고, 반대로, 하나의 배선부(205)에 하나의 관통 전극(203)과 복수의 포스트 전극(204)을 도통시키도록 하여도 좋다.
또한, 하나의 배선부(205)에 복수의 관통 전극(203)과 하나의 포스트 전극(204)을 도통시키도록 하여도 좋다. 이와 같이 하면, 한쪽 반도체 칩의 하나 또는 복수의 전극과, 다른 쪽 반도체 칩의 하나 또는 복수의 전극의 전기적 접속을, 이 접속용 중간 칩(201)만으로 실행할 수 있다. 또한, 중간 칩(201)의 이면 측에, 미리 절연막을 형성해 둠으로써, 이 절연막이 이후의 공정에서 설명하는, 적층 시의 중간층으로서 기능하여, 칩간을 절연할 수 있다.
다음에, 도 10a∼c를 참조하여 설명한 공정에 의해 형성된 반도체 칩(반도체 웨이퍼)(241)과, 도 11a∼e를 참조하여 설명한 공정에 의해 형성된 중간 칩(201)을 접합하는 공정에 대하여, 도 12a∼d를 참조하면서 설명한다.
도 12a에 나타내는 바와 같이, 복수의 반도체 칩(241)을 포함하는 실리콘 기판(210)에 대하여, 복수의 중간 칩(201)이 접속된다. 본 실시예에서는, 반도체 칩(241)의 위에 중간 칩(201)이 스택(적층)된다. 그리고, 반도체 칩(241)에 대하여 중간 칩(201)을 정렬하면서, 중간 칩(201)의 관통 전극(203)의 돌출부(제 1 단자)(203a)와, 반도체 칩(241, 241)의 포스트 전극(245)이, 예컨대, 납프리의 땜납을 거쳐 전기적으로 접속된다. 납프리 땜납은 관통 전극(203)의 돌출부(203a) 및 포스트 전극(245) 중 적어도 한쪽에 미리 마련되어 있고, 리플로우 솔더링에 의해, 중간 칩(201) 및 반도체 칩(241)이 일괄해서 가열되고, 관통 전극(203)과 포스트 전극(245)이 가열 접합된다.
다음에, 도 12b에 나타내는 바와 같이, 중간 칩(201)의 실리콘 기판(207)과, 반도체 칩(241)의 실리콘 기판(210) 사이에, 중간층으로서 언더필(under fill)재(208)가 충전된다. 그리고, 충전한 언더필재(208)가 경화된다. 이에 따라, 반도체 칩(241) 및 중간 칩(201)을 포함하는 적층체 전체의 강도가 증가한다. 여기서, 중간층으로서, 절연막으로 이루어지는 층을 마련함으로써, 칩간을 절연하여 쇼트 등의 문제의 발생을 방지할 수 있다.
중간 칩(201)과 반도체 칩(241)이 접속된 후, 도 12c에 나타내는 바와 같이, 실리콘 기판(210)의 이면 측이 제거되고 박막화되고, 실리콘 기판(210)의 내부에 마련되어 있는 도전성 재료인 전극부(243)의 일부가 이면 측보다 돌출하여 관통 전극(244)이 형성된다. 실리콘 기판(210)의 표면 측에 마련된 포스트 전극(245)과 관통 전극(244)은 전기적으로 접속되어 있다.
또, 이 때, 기판(210)의 이면, 즉 관통 전극(244)이 돌출된 쪽에, 관통 전극(244)을 돌출시킨 후, 전면에 절연막을 형성한 후, 관통 전극(244)의 선단 부분만을 노출시키고 있다(도시하지 않음). 즉, 전기적으로 접속하는 전극 이외에는, 절연막으로 덮힌 상태에 있다. 전극 노출 방법으로는, 건식 에칭이나 연마 또는 그 병용 등의 방법이 있다.
이상과 같이 하여, 복수의 반도체 칩(24l)을 포함하는 실리콘 기판(210)에 복수의 중간 칩(201)을 접속한 후, 중간 칩(201)의 크기에 따라, 실리콘 기판(210)이 절단(다이싱)되어 칩(적층체)이 개편화(個片化)된다. 이상의 공정에 의해, 도 12d에 나타내는 바와 같이, 중간 칩(201)과 반도체 칩(241)을 접합하여 일체화한 중간 칩 모듈(250)이 형성된다. 여기서, 중간 칩(201)은 반도체 칩(241)의 능동면 측에 마련되어 있으므로, 반도체 칩(241)의 능동면에 마련되어 있는 소자부나 회로부를 중간 칩(201)에 의해 보호할 수 있다.
상술한 제조 방법은 칩화된 중간 칩을 반도체 칩(반도체 웨이퍼) 상에 적층 한 후에 다이싱하는 방법이지만, 최초에 반도체 칩 및 중간 칩 각각의 단자(전극)를 노출시켜, 다이싱해서 칩화한 후, 칩의 상태에서 각각을 접합함으로써, 도 12d에 나타내는 형태를 형성하는 방법을 이용하여도 좋다.
중간 칩(201)과 반도체 칩(241)을 접합하여 일체화한 적층체인 중간 칩 모듈(250)을 형성한 것에 의해, 핸들링이 용이해진다. 또한, 중간 칩(201)과 반도체 칩(241) 사이에는 중간층으로서의 언더필재(208)가 충전되어 있으므로, 형성된 중간 칩, 반도체 칩 및 언더필재를 포함하는 적층체의 강도는 향상된다. 또한, 칩의 휘어짐을 감소시킬 수 있어, 그 후의 적층 작업을 쉽게 할 수 있다.
다음에, 도 13a, b를 참조하면서, 상술한 공정에 의해 형성된 중간 칩 모듈(250)을 여러 가지 패키지용 기판인 기판(에폭시, 가라에포, 세라믹, 유리, 실리콘 등) PB에 일차 실장하여 패키지화하는 공정에 대해 설명한다. 여기서는 기판 PB로서, 세라믹을 이용하지만, 이것에는 2차 실장할 때의 접합재인 땜납 볼 등이 실장 형태에 맞춘 형상으로 미리 형성되어 있다. 예컨대, BGA(Ball Grid Array) 형상이다.
도 13a에 나타내는 바와 같이, 기판 PB 상에 중간 칩 모듈(250)이 복수 적층되고, 중간 칩 모듈(250)로 이루어지는 적층체가 형성된다. 여기서는 다섯 개의 중간 칩 모듈(250-1, 250-2, 250-3, 250-4, 250-5)이 그 순서로 적층되어 있다.
또, 도 13a에 나타내는 예에 있어서는, 중간 칩 모듈(250)로서, 도 12d에 나타내는 형태의 것에 대하여 각각의 전극 형성 위치가 변경되어 있는 것이 포함되어 있고, 상하 방향으로 반전된 상태로 적층되어 있다. 즉, 도 13a, b에 나타내는 실 시예에 있어서는, 피차 이종인 중간 칩 모듈(250)이 적층된 구성으로 되어있다.
그리고, 적층되는 복수의 중간 칩 모듈(250) 중, 제 1 중간 칩 모듈(250)(예컨대, 250-1)을 구성하는 반도체 칩(241)의 관통 전극(244)과, 그 제 1 중간 칩 모듈(250(250-1))에 인접하는 제 2 중간 칩 모듈(250(250-5))을 구성하는 중간 칩(201)의 포스트 전극(204)이 전기적으로 접속된다. 본 실시예에서는, 앞서 기판 PB에 접속된 중간 칩 모듈(250)(예컨대 250-1)에 대하여, 다음에 적층되는 중간 칩 모듈(250(250-5))을 정렬하면서, 먼저 기판 PB에 접속되어 있는 중간 칩 모듈(250(250-1))의 관통 전극(244)과, 다음에 적층되는 중간 칩 모듈(250(250-5))의 포스트 전극(204)이, 예컨대, 납프리의 땜납을 통해 전기적으로 접속된다. 또, 최하단의 중간 칩 모듈(250-1)의 포스트 전극(204)은 기판 PB의 단자 P1과 납프리의 땜납을 거쳐 전기적으로 접속되어 있다. 납프리의 땜납은 관통 전극(244)의 돌출부(244a) 및 포스트 전극(204) 중 적어도 한쪽에 미리 마련되어 있고, 중간 칩 모듈(250(250-1∼250-5))을 소정 수(5단) 적층한 후, 리플로우 솔더링에 의해, 복수의 중간 칩 모듈(250(250-1∼250-5))이 일괄해서 가열되고, 복수의 관통 전극(244)과 복수의 포스트 전극(204)의 각각이 가열 접합된다. 이와 같이 하여, 복수의 중간 칩 모듈(250(250-1∼250-5))로 이루어지는 적층체가 기판 PB 상에 형성된다. 여기서, 본 실시예에 있어서는, 서로 동등한 구성을 갖는 중간 칩 모듈(250)을 복수 적층하고 있기 때문에, 반도체 칩(241)과 중간 칩(201)이 교대로 적층되어 있는 구성으로 되어있다. 또, 복수의 중간 칩 모듈을 적층하는 경우, 임시 지지하면서 적층하고, 그 후에 일괄해서 리플로우 솔더링하는 구성을 채용할 수 있다.
또, 이 접합 방법은 리플로우법에 한하는 것이 아니라, 플립 칩 본딩과 같은 가압 가열 방식이라도 좋다.
한편, 중간 칩 모듈(250(250-1∼250-5))끼리를 적층하는 구성 외에, 복수의 중간 칩 모듈(250)끼리의 임의의 사이(예컨대, 250-2와 250-3 사이)에 중간 칩(201)을 배치하고, 그 중간 칩(201)을 거쳐 중간 칩 모듈(250-2)과 중간 칩 모듈(250-3)을 접속하도록 하여도 좋다. 또는, 중간 칩 모듈(250)끼리의 임의 사이(예컨대, 250-3과 250-4의 사이)에 반도체 칩(241)을 개재시키도록 하여 적층체를 형성하도록 하여도 좋다. 즉, 적층체는 중간 칩(201), 반도체 칩(241) 및 중간 칩 모듈(250)을 적절히 조합하여 형성할 수 있다.
그리고, 도 13b에 나타내는 바와 같이, 중간 칩 모듈(250(250-1∼250-5))끼리의 사이 및 최하단의 중간 칩 모듈(250-1)과 기판 PB 사이에, 중간층으로서 언더필재(208)가 충전된다. 그리고, 충전한 언더필재(208)가 경화된다. 이에 따라, 복수의 칩으로 이루어지는 적층체 전체의 강도가 증가한다.
언더필재(208)로는, 에폭시계가 일반적이지만, 이 때, 절연성 이외에, 재료 그 자체의 물성(物性), 즉 경화 후의 잔류 응력이나 탄성률을 고려하여 재료를 선정한다.
이 후, 전체를 몰딩하는 것에 의해, 중간 칩 모듈을 적층한 패키지로 할 수 있다.
또, 본 실시예에 있어서는, 기판 PB 상에 복수의 중간 칩 모듈(250)을, 예컨대, 임시 지지하면서 적층한 후, 일괄해서 리플로우(가열 접합)하는 것에 의해 각 중간 칩 모듈(250)을 접속하는 구성이지만, 예컨대, 기판 PB 상(또는 앞서 기판 PB에 접속되어 있는 중간 칩 모듈(250) 상)에 중간 칩 모듈(250)을 배치하는 공정과, 리플로우(가열 접합)하는 공정을 교대로 행하는 것에 의해 기판 PB 상에 중간 칩 모듈(250)을 순차 적층하도록 하여도 좋고, 기판 PB 이외의 곳에서, 리플로우 솔더링을 포함하는 공정을 거쳐 중간 칩 모듈(250)의 적층체를 형성한 후, 그 적층체를 기판 PB에 접속하도록 하여도 좋다. 또는, 리플로우 이외의 플립 칩 본딩 등의 가열 가압 방식을 이용해서, 상술한 바와 마찬가지의 프로세스를 통해 적층체를 형성할 수 있다. 물론 이 경우도, 중간 칩(201)이나 반도체 칩(241)을 적절히 조합하여 적층체를 형성할 수 있다.
이상 설명한 바와 같이, 복수의 칩간을 전기적으로 접속할 수 있는 중간 칩(201)과 반도체 칩(241)을 일체화하여 모듈화하는 것에 의해, 칩 강도가 향상하고, 칩의 휘어짐(휨)이나 파손 등의 문제 발생을 또한 방지할 수 있다. 따라서, 양품률의 저하가 억제되고, 삼차원 칩 적층 시의 핸들링이 용이해진다. 그리고, 모듈화된 중간 칩 모듈(250)을 적층하는 것과 같은 간이한 구성으로 반도체 장치를 제조할 수 있고, 삼차원 칩 적층 시의 설계상의 자유도나 구조상의 자유도를 향상시킬 수 있다. 따라서, 다기능화 등의 특성 향상을 도모하는 것도 가능해진다. 또한, 중간 칩(201)을 포함하는 중간 칩 모듈(250)에 의해 소정 칩 사이의 재배치 배선을 용이하게 행할 수도 있다.
또한, 중간 칩(201)과 반도체 칩(241) 사이에 언더필재(208)를 마련한 것에 의해, 칩의 휘어짐(휨)이나 파손 등의 문제의 발생을 더욱 방지할 수 있고, 특히, 중간 칩 모듈(250)과 다른 칩 또는 다른 중간 칩 모듈(250)과의 접합 시나 실장 시에 있어, 칩의 휘어짐이나 파손 등의 문제 발생을 방지할 수 있다. 이와 같이, 칩의 보강을 위한 언더필재(208)를 마련함으로써, 핸들링을 용이하게 하고, 양품률의 저하를 방지할 수 있다. 또, 중간 칩(201)과 반도체 칩(241) 사이에 마련하는 절연 재료층(중간층)으로는, 칩을 보강하는 것 외에, 칩끼리의 접합 강도를 향상시키기 위해, 칩간 또는 배선간의 쇼트를 막기 위한 절연 그 자체의 목적, 중간 칩 모듈(250) 전체의 두께 조정을 행하기 위해 마련하도록 하여도 좋고, 각각의 목적에 따라 사용하는 중간층 형성용 재료가 선택된다.
또한, 중간층의 형성 재료로는, 전술한 절연막(SiO2나 SiN 등)이나 언더필재(에폭시 등의 유기계 수지) 이외에도, 갭 재료와 같은 것을 사이에 두어도 좋다.
상기 실시예에 있어서는, 반도체 칩(241)을 복수 포함하는 실리콘 기판(210)에 대하여 복수의 중간 칩(201)을 접속한 후, 중간 칩(201)의 크기 및 접속 위치에 따라 절단(다이싱)하는 구성이지만, 도 14a에 나타내는 바와 같이, 중간 칩(201)을 복수 포함하는 실리콘 기판(207)에 대하여 복수의 반도체 칩(241)을 접속한 후, 반도체 칩(241)의 크기 및 접속 위치에 따라 절단(다이싱)하여, 도 14b에 나타내는 바와 같이, 개편화해서 중간 칩 모듈(250)을 형성하여도 좋다. 여기서, 도 14a에 나타내는 예에서는, 실리콘 기판(207)을 박막화함으로써, 실리콘 기판(207)의 이면 측보다 관통 전극(203)이 돌출되고, 그 후, 그 관통 전극(203)에 대하여 반도체 칩(241)의 포스트 전극(245)이 전기적으로 접속되어 있다. 그리고, 상기 다이싱하기 전 또는 후에, 반도체 칩(241)의 실리콘 기판(210)이 박막화되어 관통 전극(244)이 돌출되고, 또한 실리콘 기판(207)과 실리콘 기판(210) 사이에 언더필재(208)가 충전된다.
또, 상기 실시예에 있어서는, 중간 칩 모듈(250)은, 도 15a에 나타내는 모식도와 같이, 하나의 반도체 칩(241)의 능동면(표면)에 하나의 중간 칩(201)을 접합하여 일체화한 것으로 하여 설명했지만, 예컨대, 도 15b에 나타내는 모식도와 같이, 반도체 칩(241)의 이면에 중간 칩(201)을 접합하여 중간 칩 모듈(250)로 하여도 좋다. 또는, 도 15c에 나타내는 바와 같이, 하나의 반도체 칩(241)의 표리양면의 각각에 중간 칩(201)을 접합하여, 반도체 칩(241)을 두 개의 중간 칩(201) 사이에 유지한 구성으로 하여도 좋고, 반도체 칩(241)과 중간 칩(201)이 교대로 복수 적층된 것으로 하여도 좋다. 즉, 중간 칩 모듈(250)은 적어도 하나의 중간 칩(201)과, 적어도 하나의 반도체 칩(241)을 갖고 있으면 좋고, 그 적층 구성은 임의이다. 또한, 도 15d에 나타내는 바와 같이, 대형의 중간 칩(201)(예컨대, 도 11d에 나타내는 바와 같은 다이싱 전의 중간 칩(웨이퍼))의 한쪽 면에 복수의 반도체 칩(241)을 접합하도록 하여도 좋다. 도 15d에 나타내는 예에서는, 중간 칩(201)의 표면 측에 두 개의 반도체 칩(241)이 접합되고, 이면 측에 하나의 반도체 칩(241)이 접합되어 있다. 이 때, 중간 칩(201)의 표면 측에 접합된 복수(두 개)의 반도체 칩(241)의 종류는 서로 다르더라도 좋고, 동일하여도 좋다. 물론, 대형의 반도체 칩(웨이퍼)(241)의 한쪽 면(또는 표리 양면)에 복수의 중간 칩(201)을 접합하도록 하여도 좋다.
따라서, 도 13a, b에 나타내는 실시예에서는, 전극 형성 위치가 서로 다른 복수의 중간 칩 모듈(250)을 적층한 구성이지만, 도 15a∼d에 나타내는 바와 같이, 중간 칩 모듈(250)로서, 칩의 적층 구성이 각각 다른 것, 중간 칩 모듈을 구성하는 반도체 칩(241) 또는 중간 칩(201)의 종류(구조)가 각각 다른 것, 중간 칩 모듈을 구성하는 칩의 크기(크기의 조합)가 각각 다른 것 및 중간 칩 모듈 자체의 크기가 각각 다른 것을 복수 형성하고, 그 복수의 중간 칩 모듈(250) 중에서 임의의 중간 칩 모듈(250)을 선택하여 적층하는 것이 가능하다.
이와 같이, 서로 다른 형태의 중간 칩 모듈(250)을 복수 종류 형성하고, 이들 복수 종류의 중간 칩 모듈(250) 중 임의의 중간 칩 모듈(250) 끼리를 적절히 조합하는 것만으로, 여러 가지 형태의 반도체 장치를 용이하게 제조할 수 있어, 설계 상의 자유도나 구조 상의 자유도를 향상시킬 수 있다.
또, 중간 칩 모듈(250)을 적층할 때, 동종의 중간 칩 모듈 끼리를 적층하는 것은 물론 가능하다.
도 16a∼c는 중간 칩 모듈(250)을 구성하는 칩으로서, 수동 소자를 포함하는 중간 칩(201')을 포함하고 있는 구성을 나타내는 모식도이다.
즉, 중간 칩 모듈(250)에는, 저항 소자나 콘덴서 또는 코일 등의 수동 소자가 포함되어 있어도 좋다. 그리고, 중간 칩 및 반도체 칩의 각각을 수동 소자에 전기적으로 접속 가능하게 함으로써 수동 소자를 거쳐 칩 끼리를 접속하는 것도 가능하게 되고, 그에 따라, 반도체 장치의 설계 상의 자유도나 구조상의 자유도를 더욱 향상시킬 수 있다.
도 16a는 수동 소자를 마련하고 있지 않은 중간 칩(201)과, 수동 소자를 마련한 중간 칩(201')이 적층된 구성을 갖는 중간 칩 모듈(250)을 나타내는 모식도이다. 이와 같이, 중간 칩 모듈(250)은 중간 칩(201)과 수동 소자를 포함하는 중간 칩(201')을 접합하여 일체화한 것이라도 좋다. 또한, 중간 칩 모듈(250)로는, 수동 소자를 포함하지 않은 중간 칩(201)끼리의 적층체 및 수동 소자를 포함하는 중간 칩(201')끼리의 적층체라도 좋다. 또, 도 16a에 나타내는 예에서는, 중간 칩(201)의 이면과 중간 칩(201')의 표면이 접합되어 있지만, 중간 칩(201)의 표면과 중간 칩(201')의 이면이 접합되는 구성이어도 좋다. 또한, 중간 칩 모듈(250)로는, 복수의 중간 칩(201)과 하나의 중간 칩(201')을 접합해서 일체화한 구성이어도 좋고, 하나의 중간 칩(201)과 복수의 중간 칩(201')을 접합하여 일체화한 구성이어도 좋고, 복수의 중간 칩(201)과 복수의 중간 칩(201')을 접합하여 일체화한 구성이어도 좋다.
도 16b는 반도체 칩(241)과, 수동 소자를 마련한 중간 칩(201')이 적층된 구성을 갖는 중간 칩 모듈(250)을 나타내는 모식도이다. 이와 같이, 중간 칩 모듈(250)은 반도체 칩(241)과 중간 칩(201')을 접합하여 일체화한 것이어도 좋다. 또, 도 16b에 나타내는 예에서는, 반도체 칩(241)의 이면과 중간 칩(201')의 표면이 접합되어 있지만, 반도체 칩(241)의 표면과 중간 칩(201')의 이면이 접합되는 구성이어도 좋다. 또한, 중간 칩 모듈(250)로는, 복수의 반도체 칩(241)과 하나의 중간 칩(201')을 접합하여 일체화한 구성이어도 좋고, 하나의 반도체 칩(241)과 복수의 중간 칩(201')을 접합하여 일체화한 구성이어도 좋으며, 복수의 반도체 칩(24l) 과 복수의 중간 칩(201')을 접합하여 일체화한 구성이어도 좋다.
도 16c는 중간 칩(201)과, 반도체 칩(241)과, 수동 소자를 마련한 중간 칩(201')이 적층된 구성을 갖는 중간 칩 모듈(250)을 나타내는 모식도이다. 이와 같이, 중간 칩 모듈(250)은 중간 칩(201)과 반도체 칩(241)과 중간 칩(201')을 접합하여 일체화한 것이라도 좋다. 또, 도 16c에 나타내는 예에서는, 중간 칩(201)과 반도체 칩(241)과 중간 칩(201')이 그 순서대로 적층되어 있지만, 그 적층 순서는 임의이다. 또한, 중간 칩 모듈(250)로는, 중간 칩(201), 반도체 칩(241) 및 중간 칩(201')이 하나씩 접합되는 구성의 외에, 복수의 중간 칩(201), 반도체 칩(241) 및 중간 칩(201')을 적절히 조합하여 일체화한 구성이라도 좋다.
도 16a∼c를 참조하여 설명한 실시예에 있어, 수동 소자는 중간 칩(201')의 표면에 마련되어 있어도 좋고, 이면에 마련되어 있어도 좋고, 표리 양면의 각각에 마련되어 있어도 좋다. 이에 따라, 여러 가지 종류의 중간 칩 모듈(250)이 용이하게 형성된다. 그리고, 이들 복수 종류의 중간 칩 모듈(250) 중에서 임의의 중간 칩 모듈(250)을 조합시켜 접합하는 것에 의해, 여러 가지 구조를 갖는 반도체 장치를 용이하게 제조할 수 있다.
또한, 상기 실시예에 있어서, 중간 칩(201')에는, 서로 다른 종류의 복수의 수동 소자가 마련되어 있어도 좋다. 예컨대, 중간 칩(201')의 표리 양면의 각각에 수동 소자를 마련하는 경우에 있어, 표면측에 마련하는 제 1 수동 소자와 이면 측에 마련하는 제 2 수동 소자의 종류가 다른 구성을 채용하는 것도 가능하고, 중간 칩(201')의 표면 측(또는 이면 측)에만 복수의 수동 소자를 마련하는 경우에 있어, 이들 복수의 수동 소자의 종류가 서로 다른 구성을 채용하는 것도 가능하다. 이렇게 함에 따라, 여러 가지 종류의 중간 칩 모듈(250)을 더 용이하게 형성할 수 있고, 이 중간 칩 모듈(250)을 조합시켜 제조되는 반도체 장치의 설계 자유도나 구조의 자유도를 더욱 향상시킬 수 있다.
또 상술한 바와 같이, 중간 칩(201)의 포스트 전극(204)과 관통 전극(203)의 평면에서 본 것에 있어서의 위치는 배선부(205)에 의해 서로 다른 위치에 마련되어 있으므로, 이 배선부(205)를 소망 위치에 레이아웃하는 것에 의해, 반도체 칩(241)간이나 중간 칩 모듈(250)간에 재배치 배선을 용이하게 실행할 수 있다. 또, 중간 칩(201)의 배선부를 복수 마련하여, 다른 조의 배선부가 평면에서 보아 교차하여도 좋다.
중간 칩 형성용 기재인 기판(207)과, 반도체 칩 형성용 기재인 기판(210)은 각각 실리콘에 의해 형성되어 있고, 이에 따라 열팽창율이 서로 같아진다. 따라서, 중간 칩(201)과 반도체 칩(241) 사이에서의, 열팽창율 차에 기인하는 접속부 박리나 깨짐 등의 문제가 방지된다.
또한, 실리콘 기판(207)과 실리콘 기판(210)을 대략 같은 두께로 함으로써, 기판의 공통화가 가능해져, 제조 비용을 저감할 수 있다. 또한, 칩의 두께가 거의 표준화되어 있기 때문에, 이들이 적층된 반도체 장치의 높이가 적층된 칩의 수에 의해 거의 결정되게 되고, 따라서 이 반도체 장치를 탑재하는 기기의 설계가 표준화된다. 또, 반도체 칩의 관통 전극과 중간 칩의 관통 전극의 제조 방법은 상술한 대로이다.
다음에, 본 발명에 따른 반도체 장치(140)를 구비한 회로 기판 및 전자기기의 예에 대해 설명한다.
도 8은 본 발명의 회로 기판의 일 실시예의 개략 구성을 나타내는 사시도이다. 도 8에 나타내는 바와 같이, 본 실시예의 회로 기판(1000)에는, 상기한 반도체 장치(140)가 탑재되어 있다. 또, 반도체 장치(140)는 적층 후 패키지화된 것을 실장하는 것이 일반적이지만, 적층한 반도체 장치를 그대로 실장하여도 좋다. 도 8에 있어서는, 회로 기판 상에 실장된 형태를 알기 쉽도록, 패키지를 생략하여, 상기 반도체 장치를 그대로 나타내고 있다.
회로 기판(1000)은, 예컨대, 유리 에폭시 기판 등의 유기계 기판으로 이루어지는 것으로, 예컨대, 동(銅) 등으로 이루어지는 배선 패턴(도시하지 않음)이 소망하는 회로로 되도록 형성되고, 또한 이들 배선 패턴에 전극 패드(도시하지 않음)가 접속되어 있다. 그리고, 이 전기 패드에 반도체 장치(140)에 있어서의 상기 제 1 반도체 칩(241)의 관통 전극(244)이 패키지화할 때에 일차 실장된 기판을 거쳐, 전기적으로 접속됨으로써, 반도체 장치(140)는 회로 기판(1000) 상에 실장된 것으로 되어 있다.
이러한 구성의 회로 기판(1000)에 있어서는, 실장 밀도가 높고, 또한 재배치 배선이 이루어진 반도체 장치(140)를 구비하고 있기 때문에, 소형화, 경량화가 도모되게 되고, 또한 배선 접속의 신뢰성도 높은 것으로 된다.
도 9는 본 발명의 제 2 태양의 전자기기의 일 실시예로서의, 휴대전화의 개략 구성을 나타내는 사시도이다. 도 9에 나타내는 바와 같이, 이 휴대 전화(2000) 는 본 발명에 따른 반도체 장치(140) 또는 상기 회로 기판(1000)을, 그 하우징 내부에 배치한 것이다.
이러한 구성의 휴대 전화(2000)(전자기기)에 있어도, 실장 밀도가 높게 재배치 배선이 이루어진 반도체 장치(202)를 구비하고 있기 때문에, 소형화, 경량화가 도모되게 되고, 또한 배선 접속의 신뢰성도 높은 것으로 된다.
또, 전자기기로는, 상기한 휴대 전화에 한정되는 일없이, 여러 가지의 전자기기에 적용할 수 있다. 예컨대, 노트형 컴퓨터, 액정 프로젝터, 멀티미디어에 대응하는 퍼스널 컴퓨터(PC) 및 엔지니어링·워크 스테이션(EWS), 호출기, 워드 프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형 비디오 테이프 레코더, 전자 수첩, 전자 탁상 계산기, 카 네비게이션 장치, POS단말, 터치 패널을 구비한 장치 등의 전자기기에 적용할 수 있다.
이상, 본 발명의 바람직한 실시예를 설명했지만, 본 발명은 이들 실시예에 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 범위에서, 구성의 부가, 생략, 치환 및 그 밖의 변경이 가능하다. 본 발명은 상술한 설명에 의해 한정되는 것이 아니라, 첨부의 청구항의 범위에 의해서만 한정된다.
본 발명에 따르면, 삼차원 칩 적층 기술에 있어 재배치 배선을 가능하게 하고, 또한 반도체 칩의 제조 공정에 악영향을 미치지 않는 기술로서, 반도체 칩간의 전기적 접속을 취하기 위한 중간 칩과, 이 중간 칩을 구비한 반도체 장치, 회로 기 판 및 전자기기를 제공하는 것에 있다.

Claims (24)

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  8. 반도체 장치로서,
    제 1 관통 전극을 갖는 제 1 반도체 칩과,
    평면에서 본 상태에서, 상기 제 1 관통 전극과는 다른 위치에 배치된 제 2 관통 전극을 갖는 제 2 반도체 칩과,
    제 3 관통 전극과, 상기 제 3 관통 전극과는 다른 위치에 배치된 포스트 전극, 및 이들을 서로 접속하는 배선부를 갖는 중간 칩
    으로 구성되고,
    상기 중간 칩의 한쪽 면에서, 상기 제 3 관통 전극과, 상기 제 1 반도체 칩의 상기 관통 전극이 접속되고,
    상기 중간 칩의 다른 쪽 면에서, 상기 제 3 관통 전극으로부터 상기 배선부에 의해 접속된 상기 포스트 전극과, 상기 제 2 반도체 칩의 상기 제 2 관통 전극이 접속되는
    반도체 장치.
  9. 제 8 항에 있어서,
    상기 중간 칩은 복수 적층되어 있고, 각각의 칩의 소정 전극끼리 도통되어 있는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 서로 이종의 칩인 반도체 장 치.
  11. 제 8 항에 있어서,
    상기 중간 칩은 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 중 어느 하나와 대략 동일한 두께인 반도체 장치.
  12. 청구항 8 기재의 반도체 장치가 실장되어 있는 회로 기판.
  13. 청구항 8 기재의 반도체 장치를 갖는 전자기기.
  14. 제 8 항에 있어서,
    상기 중간 칩과 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 중 적어도 어느 하나와의 사이에 중간층이 마련되어 있는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 중간층으로서, 적어도 절연막으로 이루어지는 층을 포함하는 반도체 장치.
  16. 제 8 항에 있어서,
    상기 중간 칩은 수동 소자를 포함하고 있는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 수동 소자는 상기 중간 칩의 표리면 중 적어도 한쪽 면에 마련되어 있는 반도체 장치.
  18. 제 16 항에 있어서,
    서로 다른 종류의 복수의 수동 소자가 상기 중간 칩에 마련되어 있는 반도체 장치.
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