JP3447690B2 - 半導体チップの積層実装方法 - Google Patents
半導体チップの積層実装方法Info
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの積
層実装方法に関し、特に半導体チップの３次元積層実装
方法に関する。
層実装方法に関し、特に半導体チップの３次元積層実装
方法に関する。
【０００２】
【従来の技術】この種の半導体積層実装技術では、半導
体チップを直接積層する場合は、大きいサイズの上に小
さいサイズの異なる半導体チップを接着材により回路面
に搭載し、ワイヤボンディングによって電気的接続を得
て封止している。
体チップを直接積層する場合は、大きいサイズの上に小
さいサイズの異なる半導体チップを接着材により回路面
に搭載し、ワイヤボンディングによって電気的接続を得
て封止している。
【０００３】この半導体装置が積層することによって高
密度実装となり、ボンディングの衝撃によって回路面に
障害を与えることなく組み立てることが重要な要素の一
つとなっている。
密度実装となり、ボンディングの衝撃によって回路面に
障害を与えることなく組み立てることが重要な要素の一
つとなっている。
【０００４】この目的を達成するために、積層するため
の前提条件として、積層していく半導体チップは順次小
さくなることが必要であり、半導体装置を高密度にする
ためにチップを薄く加工する必要がある。
の前提条件として、積層していく半導体チップは順次小
さくなることが必要であり、半導体装置を高密度にする
ためにチップを薄く加工する必要がある。
【０００５】図３に従来の半導体積層実装技術を示す。
具体的には、積層した半導体チップをワイヤボンディン
グにより接続した半導体装置の断面図を示す。
具体的には、積層した半導体チップをワイヤボンディン
グにより接続した半導体装置の断面図を示す。
【０００６】インターポーザー１２上に、半導体チップ
１ａと半導体チップ１ａよりサイズの小さい半導体チッ
プ１ｂをＡｇペースト１３により積層して、ワイヤボン
ディングワイヤ１１によって各々を電気的に接続しモー
ルド樹脂１５により封止し、外部端子（ハンダバンプ１
４）を取り付けて半導体装置を構成している。
１ａと半導体チップ１ａよりサイズの小さい半導体チッ
プ１ｂをＡｇペースト１３により積層して、ワイヤボン
ディングワイヤ１１によって各々を電気的に接続しモー
ルド樹脂１５により封止し、外部端子（ハンダバンプ１
４）を取り付けて半導体装置を構成している。
【０００７】しかしながら、この方法によって製造され
る半導体装置は、ワイヤボンディングによって電気的接
続を得ているので、異なるチップサイズの半導体装置の
みしか積層することができないうえ、半導体チップをフ
ェイスダウンで搭載することができない。
る半導体装置は、ワイヤボンディングによって電気的接
続を得ているので、異なるチップサイズの半導体装置の
みしか積層することができないうえ、半導体チップをフ
ェイスダウンで搭載することができない。
【０００８】このため、ワイヤボンディングするための
領域を確保しなければならず、高密度実装としては充分
でない。
領域を確保しなければならず、高密度実装としては充分
でない。
【０００９】また、半導体チップ積層後に半導体チップ
とインターポーザーの電気的接続を行うためのワイヤボ
ンディングは下段に積層されている半導体チップの回路
面に掛かる荷重が大きく半導体チップを破壊する恐れが
ある。
とインターポーザーの電気的接続を行うためのワイヤボ
ンディングは下段に積層されている半導体チップの回路
面に掛かる荷重が大きく半導体チップを破壊する恐れが
ある。
【００１０】一方、従来の他の半導体積層実装技術とし
て、半導体チップを直接積層せず、積層に適した半導体
装置に組み立てた後に積層する方法もある。
て、半導体チップを直接積層せず、積層に適した半導体
装置に組み立てた後に積層する方法もある。
【００１１】図４にこの従来の半導体積層実装技術を示
す。
す。
【００１２】インターポーザー１２に半導体チップ１を
搭載し、ハンダバンプ１４を形成する。搭載した半導体
チップ１およびインターポーザー１２は、積層できるよ
うにハンダバンプ１４のスタンドオフ以内の薄さに加工
されている。これらの半導体装置を所定数積層、搭載し
た後に一括してリフローし電極を接続する。ここで、１
６は、フラックスを示している。
搭載し、ハンダバンプ１４を形成する。搭載した半導体
チップ１およびインターポーザー１２は、積層できるよ
うにハンダバンプ１４のスタンドオフ以内の薄さに加工
されている。これらの半導体装置を所定数積層、搭載し
た後に一括してリフローし電極を接続する。ここで、１
６は、フラックスを示している。
【００１３】しかしながら、この方法ではインターポー
ザーを積層する半導体チップ毎に使用しなくてはなら
ず、薄型の半導体装置とはならない。また、積層すると
きには一括リフローしているがセルフアライメント可能
であり、平坦性や位置精度のバラツキが吸収できる1ｍ
ｍピッチから０．５ｍｍピッチ用の比較的大きなハンダ
バンプを使用した場合のみ積層することが可能となる。
ザーを積層する半導体チップ毎に使用しなくてはなら
ず、薄型の半導体装置とはならない。また、積層すると
きには一括リフローしているがセルフアライメント可能
であり、平坦性や位置精度のバラツキが吸収できる1ｍ
ｍピッチから０．５ｍｍピッチ用の比較的大きなハンダ
バンプを使用した場合のみ積層することが可能となる。
【００１４】また、従来の他の半導体実装技術として、
微細ピッチの半導体チップを積層する方法がある。この
従来の半導体実装技術を図５に示す。
微細ピッチの半導体チップを積層する方法がある。この
従来の半導体実装技術を図５に示す。
【００１５】図５に示すように、回路面６及び裏面７を
有する半導体チップ１を位置合せし、ハンダ４により接
合した後、次の積層する半導体チップ１を位置合せし、
ハンダ接合している。微細ピッチであるため多段積層時
の一括リフローはセルフアライメントの効果が期待でき
ないため、順次ハンダ接合を実施することになる。ここ
で、２は貫通電極を示し、３はバンプを示している。ま
た、５はハンダ接合層である。
有する半導体チップ１を位置合せし、ハンダ４により接
合した後、次の積層する半導体チップ１を位置合せし、
ハンダ接合している。微細ピッチであるため多段積層時
の一括リフローはセルフアライメントの効果が期待でき
ないため、順次ハンダ接合を実施することになる。ここ
で、２は貫通電極を示し、３はバンプを示している。ま
た、５はハンダ接合層である。
【００１６】この方法では積層搭載した半導体装置の電
極の位置合せ精度を高め、半導体チップの電極材料の構
成を充分に検討し、さらに積層実装時の加熱履歴を低減
することが重要な要素の一つとなっている。
極の位置合せ精度を高め、半導体チップの電極材料の構
成を充分に検討し、さらに積層実装時の加熱履歴を低減
することが重要な要素の一つとなっている。
【００１７】しかしながら、従来の積層方法では半導体
装置を小型化することが困難になるという問題点があ
る。
装置を小型化することが困難になるという問題点があ
る。
【００１８】また、微細な電極の半導体チップを実装す
る場合においては、所定数を積層した後の一括リフロー
接合は困難であり、順次積層しつつハンダ接合する必要
がある。
る場合においては、所定数を積層した後の一括リフロー
接合は困難であり、順次積層しつつハンダ接合する必要
がある。
【００１９】この場合、最初に積層した接合部は最後に
積層するまでに数回のハンダ接合時にかかる熱が負荷さ
れ一段目と最終段目の接合部では構造が異なること、ま
た繰り返しの加熱で信頼性が低下することなどが懸念さ
れる。
積層するまでに数回のハンダ接合時にかかる熱が負荷さ
れ一段目と最終段目の接合部では構造が異なること、ま
た繰り返しの加熱で信頼性が低下することなどが懸念さ
れる。
【００２０】こうした事情を考慮し、インターポーザー
の電極仕様を各積層階層毎に変更する等の対策を実施す
る必要が発生しコストが高くなってしまう。
の電極仕様を各積層階層毎に変更する等の対策を実施す
る必要が発生しコストが高くなってしまう。
【００２１】
【発明が解決しようとする課題】そこで、本発明は、上
記従来技術の問題点に鑑みて成されたものであり、その
目的とするところは、微細な電極を有する半導体チップ
の積層実装方法において積層後に一括した加熱リフロー
により実装可能であり、接合部が均一かつ信頼性高く製
造可能な半導体チップの積層実装方法を提供することに
ある。
記従来技術の問題点に鑑みて成されたものであり、その
目的とするところは、微細な電極を有する半導体チップ
の積層実装方法において積層後に一括した加熱リフロー
により実装可能であり、接合部が均一かつ信頼性高く製
造可能な半導体チップの積層実装方法を提供することに
ある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、電極表面を有する複数の半導体チップ
を順次積層して実装する半導体チップの積層実装方法に
おいて、相対向する半導体チップの電極表面を活性化さ
せ、この相対向する半導体チップを位置合わせし、加圧
により相対向する半導体チップを反応層を形成すること
なく積層接合し、すべての半導体チップの積層接合が完
了した後に、半導体チップ群を一括して加熱して反応層
を形成するようにした。
に、本発明では、電極表面を有する複数の半導体チップ
を順次積層して実装する半導体チップの積層実装方法に
おいて、相対向する半導体チップの電極表面を活性化さ
せ、この相対向する半導体チップを位置合わせし、加圧
により相対向する半導体チップを反応層を形成すること
なく積層接合し、すべての半導体チップの積層接合が完
了した後に、半導体チップ群を一括して加熱して反応層
を形成するようにした。
【００２３】ここで、前記電極表面は、前記半導体チッ
プ上のバンプ上に形成されたハンダを含む。
プ上のバンプ上に形成されたハンダを含む。
【００２４】前記反応層は、具体時には、前記ハンダの
接合層である。
接合層である。
【００２５】また、前記反応層は、相対向する半導体チ
ップ間にそれぞれ均一に形成されている。
ップ間にそれぞれ均一に形成されている。
【００２６】また、前記活性化処理は、好ましくは、前
記電極表面の有機物を除去するために実施される。
記電極表面の有機物を除去するために実施される。
【００２７】前記加圧処理は、活性化された電極表面層
を原子間距離まで接近させて原子間力によって接合が行
われるように実施されることが望ましい。ここで加圧処
理とともに超音波を印加し、積層接合しても良い。
を原子間距離まで接近させて原子間力によって接合が行
われるように実施されることが望ましい。ここで加圧処
理とともに超音波を印加し、積層接合しても良い。
【００２８】前記活性化処理は、プラズマにより励起さ
れた不活性ガスの原子ビームにより実施される。
れた不活性ガスの原子ビームにより実施される。
【００２９】代わりに、前記活性化処理は、ラジカルフ
ッ素の照射により実施しても良い。また、前記活性化処
理は、スパッタリング法により実施しても良い。さら
に、前記活性化処理は、還元ガス中での熱処理であって
も良い。
ッ素の照射により実施しても良い。また、前記活性化処
理は、スパッタリング法により実施しても良い。さら
に、前記活性化処理は、還元ガス中での熱処理であって
も良い。
【００３０】さらに、ハンダは無電解メッキにより形成
され、ハンダ中には接合時に還元作用を有する活性成分
を含み、表面の活性化処理に代替、もしくは補助する機
能を利用しても良い。
され、ハンダ中には接合時に還元作用を有する活性成分
を含み、表面の活性化処理に代替、もしくは補助する機
能を利用しても良い。
【００３１】
【作用】本発明による半導体チップの積層実装方法は、
半導体チップの多段積層実装において、一段積層する毎
に加熱し、順次ハンダ接合していくと言う方法に対し、
またフラックス等の粘着性による仮接続ではなく、加熱
を伴わずに積層していく接合工程を設け、すべて積層が
完了した後に加熱しハンダ接合を完了することを特徴と
している。
半導体チップの多段積層実装において、一段積層する毎
に加熱し、順次ハンダ接合していくと言う方法に対し、
またフラックス等の粘着性による仮接続ではなく、加熱
を伴わずに積層していく接合工程を設け、すべて積層が
完了した後に加熱しハンダ接合を完了することを特徴と
している。
【００３２】この加熱を伴わない接合によって積層する
工程を設け、一括リフローにより接合を完了することに
よって、一段目の接合部と最終段目の接合部の反応層が
同じ構成で形成できる。
工程を設け、一括リフローにより接合を完了することに
よって、一段目の接合部と最終段目の接合部の反応層が
同じ構成で形成できる。
【００３３】このため、接合部や半導体チップに掛かる
熱的負荷は均等となり等しい接合強度が得ることが可能
であり、高温保管信頼性によって接合部の信頼性が異な
るという事態が回避できる。
熱的負荷は均等となり等しい接合強度が得ることが可能
であり、高温保管信頼性によって接合部の信頼性が異な
るという事態が回避できる。
【００３４】さらに、微細ピッチの電極を持つ半導体チ
ップを高精度に積層できる。
ップを高精度に積層できる。
【００３５】
【発明の実施の形態】次に、本発明の実施の形態を、図
面を参照しながら説明する。
面を参照しながら説明する。
【００３６】図１（ａ）〜（ｄ）、図２を参照すると、
本発明の一実施形態としての製造工程を示す断面図およ
び積層工程のフローチャートが示されている。
本発明の一実施形態としての製造工程を示す断面図およ
び積層工程のフローチャートが示されている。
【００３７】ここで、図２のフローチャートにおいて、
半導体チップの積層工程は、積層仮接合工程２０と積層
加熱接合工程２１とに大きく区分される。
半導体チップの積層工程は、積層仮接合工程２０と積層
加熱接合工程２１とに大きく区分される。
【００３８】そして、積層仮接合工程２０は、表面活性
化工程２０１と位置合せ工程２０２及び加圧・搭載工程
２０３を有する。一方、積層加熱接合工程２１は、加熱
接合工程２０４から成る。
化工程２０１と位置合せ工程２０２及び加圧・搭載工程
２０３を有する。一方、積層加熱接合工程２１は、加熱
接合工程２０４から成る。
【００３９】図１に示すように、半導体チップ１には、
回路面６と裏面７にバンプ３が形成され、バンプ３上に
はハンダ４が供給されている。ここで、２は、貫通電極
を示している。
回路面６と裏面７にバンプ３が形成され、バンプ３上に
はハンダ４が供給されている。ここで、２は、貫通電極
を示している。
【００４０】この半導体チップ１に対して、減圧雰囲気
中でスパッタリングもしくは各種ガスを導入し、プラズ
マ励起した原子ビームを照射することで、バンプ３上に
形成されたハンダ４の表面の有機物を除去し活性化させ
る（図２の工程２０１）。
中でスパッタリングもしくは各種ガスを導入し、プラズ
マ励起した原子ビームを照射することで、バンプ３上に
形成されたハンダ４の表面の有機物を除去し活性化させ
る（図２の工程２０１）。
【００４１】積層する半導体チップ１にも同様の処理を
実施し、表面活性化された半導体チップ１の表面が再汚
染されないように必要に応じて減圧された雰囲気中で位
置合せして（図２の工程２０２）、その後加圧する（図
２の工程２０３）。
実施し、表面活性化された半導体チップ１の表面が再汚
染されないように必要に応じて減圧された雰囲気中で位
置合せして（図２の工程２０２）、その後加圧する（図
２の工程２０３）。
【００４２】加圧することにより、活性化された表面層
を原子間距離まで接近させ原子間力によって接合を得て
いる。
を原子間距離まで接近させ原子間力によって接合を得て
いる。
【００４３】この接合は、加熱を伴わないため接合の反
応層（ハンダ接合層５）は形成されない。この工程によ
り反応層５を形成しない仮接合によって積層していくこ
とが可能となる。
応層（ハンダ接合層５）は形成されない。この工程によ
り反応層５を形成しない仮接合によって積層していくこ
とが可能となる。
【００４４】この積層仮接合工程２０にて所定数を積層
した後、ハンダ接合される温度まで加熱することで積層
実装が完了する。
した後、ハンダ接合される温度まで加熱することで積層
実装が完了する。
【００４５】この方法によれば、フラックスの粘着力に
よる仮付けによらないため接合後の洗浄工程が不要にな
る。
よる仮付けによらないため接合後の洗浄工程が不要にな
る。
【００４６】さらに、積層していく時に加熱接合せず、
所定数積層後に一括して加熱するため各積層階層ともに
均一な反応層を持つ信頼性の高い接合部が形成されると
いう効果がもたらされる。この後は必要に応じて樹脂に
より封止し、外部端子を取り付ける。
所定数積層後に一括して加熱するため各積層階層ともに
均一な反応層を持つ信頼性の高い接合部が形成されると
いう効果がもたらされる。この後は必要に応じて樹脂に
より封止し、外部端子を取り付ける。
【００４７】上記実施の形態において、半導体チップの
表面活性化工程および積層仮接合の工程は減圧雰囲気中
でなくてもよく、表面活性化はプラズマにより励起され
た不活性ガスの原子ビームまたはラジカルフッ素の照射
またはその他のプラズマにより励起された活性化された
ガスや、その他の活性ガスの照射またはスパッタリング
法または還元ガス中での熱処理によって行っても良い。
表面活性化工程および積層仮接合の工程は減圧雰囲気中
でなくてもよく、表面活性化はプラズマにより励起され
た不活性ガスの原子ビームまたはラジカルフッ素の照射
またはその他のプラズマにより励起された活性化された
ガスや、その他の活性ガスの照射またはスパッタリング
法または還元ガス中での熱処理によって行っても良い。
【００４８】また、表面の活性が保たれる大気圧下での
還元雰囲気もしくは不活性雰囲気中での積層仮接合の工
程であっても良い。
還元雰囲気もしくは不活性雰囲気中での積層仮接合の工
程であっても良い。
【００４９】さらに、表面活性化後の加圧による積層仮
接合は加圧のみによらず、超音波を印加しても良い。
接合は加圧のみによらず、超音波を印加しても良い。
【００５０】ここでは、バンプ３上にハンダ４が供給さ
れているが、ハンダは無電解メッキによって供給され、
ハンダ中に表面を活性化する成分を含んだハンダを使用
しても良い。
れているが、ハンダは無電解メッキによって供給され、
ハンダ中に表面を活性化する成分を含んだハンダを使用
しても良い。
【００５１】無電解メッキ中に含まれるリンの還元作用
が表面を活性化させるため、表面活性化工程の代替、も
しくは補助となり得る効果を発揮する。ハンダ中に含ま
れる活性成分はリンである必要はない。
が表面を活性化させるため、表面活性化工程の代替、も
しくは補助となり得る効果を発揮する。ハンダ中に含ま
れる活性成分はリンである必要はない。
【００５２】また、バンプ３上にハンダ４は供給されて
いなくても良い。銅、金、アルミニウム、その他バンプ
として考えられる金属材料の様々な組み合わせは、本発
明の積層方法によれば、表面を活性化する方法と積層す
る雰囲気の減圧環境を調整することで可能となる。
いなくても良い。銅、金、アルミニウム、その他バンプ
として考えられる金属材料の様々な組み合わせは、本発
明の積層方法によれば、表面を活性化する方法と積層す
る雰囲気の減圧環境を調整することで可能となる。
【００５３】なお、本発明は上記実施の形態に限定され
ず、本発明の技術思想の範囲内において、適宜変更可能
である。
ず、本発明の技術思想の範囲内において、適宜変更可能
である。
【００５４】
【実施例】図１を用いて本発明の実施例を詳細に説明す
る。
る。
【００５５】回路面６と裏面７にあるバンプ３は銅によ
り形成され、この銅のバンプ３上にはハンダ４として錫
が０．２μｍ〜０．５μｍ供給されている。
り形成され、この銅のバンプ３上にはハンダ４として錫
が０．２μｍ〜０．５μｍ供給されている。
【００５６】これら積層する半導体チップ１を表面活性
化する機能と位置合せし、加圧搭載する機能を兼ね備え
た装置中に準備し、１×１０Ｅ−３〜１×１０Ｅ−５Ｐ
ａ程度の真空状態にした後、アルゴンガスを導入しプラ
ズマを発生させアルゴン原子をバンプ表面に向けて５分
間照射する。
化する機能と位置合せし、加圧搭載する機能を兼ね備え
た装置中に準備し、１×１０Ｅ−３〜１×１０Ｅ−５Ｐ
ａ程度の真空状態にした後、アルゴンガスを導入しプラ
ズマを発生させアルゴン原子をバンプ表面に向けて５分
間照射する。
【００５７】照射する時間はバンプもしくはハンダとし
て供給されている材料のエッチングレートにより異なる
が１分〜２０分の間で選択する。この後、この減圧雰囲
気中にて位置あわせし、バンプの接合面同士が密着する
ように塑性変形させるため加圧する。
て供給されている材料のエッチングレートにより異なる
が１分〜２０分の間で選択する。この後、この減圧雰囲
気中にて位置あわせし、バンプの接合面同士が密着する
ように塑性変形させるため加圧する。
【００５８】活性化された接合面を持つバンプは、以上
のプロセスにより仮接合を完了する。このようにして順
次仮接合した積層体を２２０℃に加熱し、錫を拡散させ
本接合を完了する。
のプロセスにより仮接合を完了する。このようにして順
次仮接合した積層体を２２０℃に加熱し、錫を拡散させ
本接合を完了する。
【００５９】ここでは表面を活性化させるために真空中
でのアルゴン原子ビームを利用したが、大気中でのプラ
ズマ励起したガスによっても良く、表面活性化の後の加
圧仮接合も真空中で行っているが、窒素やアルゴン等の
ガスを導入した大気圧中でも可能である。
でのアルゴン原子ビームを利用したが、大気中でのプラ
ズマ励起したガスによっても良く、表面活性化の後の加
圧仮接合も真空中で行っているが、窒素やアルゴン等の
ガスを導入した大気圧中でも可能である。
【００６０】［他の実施例］回路面６にあるバンプ３は
金により形成され、裏面７にあるバンプ３は銅により形
成された積層する半導体チップ１を表面活性化する機能
と位置合せし、加圧搭載する機能を兼ね備えた装置中に
準備し、１×１０Ｅ−３〜１×１０Ｅ−５Ｐａ程度の真
空状態にした後、アルゴンガスを導入しプラズマを発生
させアルゴン原子をバンプ表面に向けて１０分間照射す
る。
金により形成され、裏面７にあるバンプ３は銅により形
成された積層する半導体チップ１を表面活性化する機能
と位置合せし、加圧搭載する機能を兼ね備えた装置中に
準備し、１×１０Ｅ−３〜１×１０Ｅ−５Ｐａ程度の真
空状態にした後、アルゴンガスを導入しプラズマを発生
させアルゴン原子をバンプ表面に向けて１０分間照射す
る。
【００６１】この減圧雰囲気中にて位置あわせし、バン
プの接合面同士が密着するように塑性変形させるため加
圧する。活性化された接合面を持つバンプは以上のプロ
セスにより仮接合を完了する。
プの接合面同士が密着するように塑性変形させるため加
圧する。活性化された接合面を持つバンプは以上のプロ
セスにより仮接合を完了する。
【００６２】このようにして順次仮接合した積層体を２
５０℃に加熱し、金および銅を相互拡散させ本接合を完
了する。ここで加熱する温度は２５０℃としたが、半導
体チップが機能不良とならない温度であれば高温度に加
熱しても良い。また、バンプの材料は適宜変更しても問
題なく、金属材料の組み合わせは自由である。
５０℃に加熱し、金および銅を相互拡散させ本接合を完
了する。ここで加熱する温度は２５０℃としたが、半導
体チップが機能不良とならない温度であれば高温度に加
熱しても良い。また、バンプの材料は適宜変更しても問
題なく、金属材料の組み合わせは自由である。
【００６３】
【発明の効果】本発明によれば、仮接合時に加熱を伴わ
ないため接合部に反応層が形成されず積層していくこと
ができるため、本接合時に一括して加熱することによっ
て各積層階層とも接合部には均一な反応層が形成され、
構造が安定する。
ないため接合部に反応層が形成されず積層していくこと
ができるため、本接合時に一括して加熱することによっ
て各積層階層とも接合部には均一な反応層が形成され、
構造が安定する。
【００６４】また、過剰な熱履歴によって発生する電極
の溶解等による信頼性の低下がない積層方法を提供可能
である。
の溶解等による信頼性の低下がない積層方法を提供可能
である。
【００６５】さらに、フラックスの粘着力による仮付け
も行わないため接合後の洗浄工程が不要になり、残渣に
よるマイグレーションの発生も防止できる。
も行わないため接合後の洗浄工程が不要になり、残渣に
よるマイグレーションの発生も防止できる。
【図１】本発明の一実施形態による半導体チップの積層
実装工程を示す断面図である。
実装工程を示す断面図である。
【図２】本発明の一実施形態による半導体チップの積層
実装工程を示すフローチャートである。
実装工程を示すフローチャートである。
【図３】従来の半導体チップの積層実装技術を示す断面
図である。
図である。
【図４】従来の他の半導体チップの積層実装技術を示す
断面図である。
断面図である。
【図５】従来の他の半導体チップの積層実装技術を示す
断面図である。
断面図である。
１ 半導体チップ
２ 貫通電極
３ バンプ
４ ハンダ
５ ハンダ接合層
６ 回路面
７ 裏面
１１ ボンディングワイヤ
１２ インターポーザー
１３ Ａｇペースト
１４ ハンダバンプ
１５ モールド樹脂
１６ フラックス
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−171643（ＪＰ，Ａ)
特開2002−110726（ＪＰ，Ａ)
国際公開97／11492（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60
H01L 25/065 - 25/07
H01L 25/18
Claims (12)
- 【請求項１】 電極表面を有する複数の半導体チップを
順次積層して実装する半導体チップの積層実装方法にお
いて、 相対向する半導体チップの電極表面を活性化させ、 この相対向する半導体チップを位置合わせし、 加圧により相対向する半導体チップを反応層を形成する
ことなく積層接合し、すべての半導体チップの積層接合
が完了した後に、半導体チップ群を一括して加熱して反
応層を形成することを特徴とする半導体チップの積層実
装方法。 - 【請求項２】 電極表面を有する複数の半導体チップを
順次積層して実装する半導体チップの積層実装方法にお
いて、 相対向する半導体チップの電極表面を活性化させ、 この相対向する半導体チップを位置合わせし、 加圧及び超音波を印加することにより相対向する半導体
チップを反応層を形成することなく積層接合し、 すべての半導体チップの積層接合が完了した後に、半導
体チップ群を一括して加熱して反応層を形成することを
特徴とする半導体チップの積層実装方法。 - 【請求項３】 前記電極表面は、前記半導体チップ上の
バンプ上に形成されたハンダを含むことを特徴とする請
求項１又は２の半導体チップの積層実装方法。 - 【請求項４】 前記電極表面は、前記半導体チップ上の
バンプ上に無電解メッキで形成された活性成分を含むハ
ンダであることを特徴とする請求項１又は２の半導体チ
ップの積層実装方法。 - 【請求項５】 前記反応層は、前記ハンダの接合層であ
ることを特徴とする請求項３又は４の半導体チップの積
層実装方法。 - 【請求項６】 前記反応層は、相対向する半導体チップ
間にそれぞれ均一に形成されていることを特徴とする請
求項１から５のいずれかの半導体チップの積層実装方
法。 - 【請求項７】 前記活性化処理は、前記電極表面の有機
物を除去するために実施されることを特徴とする請求項
１から６のいずれかの半導体チップの積層実装方法。 - 【請求項８】 前記加圧処理は、活性化された電極表面
層を原子間距離まで接近させて原子間力によって接合が
行われるように実施されることを特徴とする請求項１か
ら７のいずれかの半導体チップの積層実装方法。 - 【請求項９】 前記活性化処理は、プラズマにより励起
された不活性ガスの原子ビームにより実施されることを
特徴とする請求項１から８のいずれかの半導体チップの
積層実装方法。 - 【請求項１０】 前記活性化処理は、ラジカルフッ素の
照射により実施されることを特徴とする請求項１から８
のいずれかの半導体チップの積層実装方法。 - 【請求項１１】 前記活性化処理は、スパッタリング法
により実施されることを特徴とする請求項１から８のい
ずれかの半導体チップの積層実装方法。 - 【請求項１２】 前記活性化処理は、還元ガス中での熱
処理であることを特徴とする請求項１から８のいずれか
の半導体チップの積層実装方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000368539A JP3447690B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体チップの積層実装方法 |
| US10/000,020 US6803253B2 (en) | 2000-12-04 | 2001-12-04 | Method for laminating and mounting semiconductor chip |
| KR1020010076257A KR20020044093A (ko) | 2000-12-04 | 2001-12-04 | 반도체칩의 적층실장방법 |
| TW090129942A TW511443B (en) | 2000-12-04 | 2001-12-04 | Method for laminating and mounting semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000368539A JP3447690B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体チップの積層実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002170919A JP2002170919A (ja) | 2002-06-14 |
| JP3447690B2 true JP3447690B2 (ja) | 2003-09-16 |
Family
ID=18838750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000368539A Expired - Lifetime JP3447690B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体チップの積層実装方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6803253B2 (ja) |
| JP (1) | JP3447690B2 (ja) |
| KR (1) | KR20020044093A (ja) |
| TW (1) | TW511443B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4107952B2 (ja) * | 2002-12-04 | 2008-06-25 | 三洋電機株式会社 | 回路装置の製造方法 |
| JP2004186460A (ja) * | 2002-12-04 | 2004-07-02 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP3972813B2 (ja) | 2002-12-24 | 2007-09-05 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2004363573A (ja) * | 2003-05-15 | 2004-12-24 | Kumamoto Technology & Industry Foundation | 半導体チップ実装体およびその製造方法 |
| US20090014897A1 (en) * | 2003-05-15 | 2009-01-15 | Kumamoto Technology & Industry Foundation | Semiconductor chip package and method of manufacturing the same |
| TWI251313B (en) | 2003-09-26 | 2006-03-11 | Seiko Epson Corp | Intermediate chip module, semiconductor device, circuit board, and electronic device |
| US7491582B2 (en) | 2004-08-31 | 2009-02-17 | Seiko Epson Corporation | Method for manufacturing semiconductor device and semiconductor device |
| JP4575205B2 (ja) * | 2005-03-30 | 2010-11-04 | Ｏｋｉセミコンダクタ株式会社 | 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法 |
| JP4191167B2 (ja) | 2005-05-16 | 2008-12-03 | エルピーダメモリ株式会社 | メモリモジュールの製造方法 |
| JP2009105119A (ja) * | 2007-10-22 | 2009-05-14 | Spansion Llc | 半導体装置及びその製造方法 |
| JP5159273B2 (ja) * | 2007-11-28 | 2013-03-06 | ルネサスエレクトロニクス株式会社 | 電子装置の製造方法 |
| JP5621320B2 (ja) * | 2010-05-19 | 2014-11-12 | デクセリアルズ株式会社 | 接続構造体の製造方法 |
| JP5732623B2 (ja) * | 2011-10-03 | 2015-06-10 | パナソニックＩｐマネジメント株式会社 | 半導体素子の実装方法 |
| TWI464811B (zh) * | 2012-06-05 | 2014-12-11 | Yi Ham Chiang | 半導體封裝方法與結構 |
| FI20225594A1 (fi) * | 2022-06-29 | 2023-12-30 | Teknologian Tutkimuskeskus Vtt Oy | Kytkentärakenne, optinen integroitu piiri sekä menetelmä optisen puolijohdelaitteen optisen akselin ja substraatilla olevan optisen piirin optisen akselin asettamiseksi aktiivisesti linjaan |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786700B2 (ja) | 1989-11-29 | 1998-08-13 | 株式会社日立製作所 | 半導体集積回路装置の製造方法および製造装置 |
| US5217570A (en) * | 1991-01-31 | 1993-06-08 | Sony Corporation | Dry etching method |
| US5576053A (en) * | 1993-05-11 | 1996-11-19 | Murata Manufacturing Co., Ltd. | Method for forming an electrode on an electronic part |
| JP3400459B2 (ja) | 1995-09-20 | 2003-04-28 | 株式会社 日立製作所 | 半導体デバイスおよび製造方法 |
| US5889326A (en) * | 1996-02-27 | 1999-03-30 | Nec Corporation | Structure for bonding semiconductor device to substrate |
| AU6279296A (en) * | 1996-06-12 | 1998-01-07 | International Business Machines Corporation | Lead-free, high tin ternary solder alloy of tin, silver, and indium |
| JP2001298052A (ja) * | 2000-02-09 | 2001-10-26 | Interuniv Micro Electronica Centrum Vzw | 接着剤を用いた半導体素子のフリップチップアセンブリ方法 |
| JP3735526B2 (ja) * | 2000-10-04 | 2006-01-18 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
2000
- 2000-12-04 JP JP2000368539A patent/JP3447690B2/ja not_active Expired - Lifetime
-
2001
- 2001-12-04 TW TW090129942A patent/TW511443B/zh not_active IP Right Cessation
- 2001-12-04 KR KR1020010076257A patent/KR20020044093A/ko not_active Application Discontinuation
- 2001-12-04 US US10/000,020 patent/US6803253B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002170919A (ja) | 2002-06-14 |
| TW511443B (en) | 2002-11-21 |
| US20020106831A1 (en) | 2002-08-08 |
| US6803253B2 (en) | 2004-10-12 |
| KR20020044093A (ko) | 2002-06-14 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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