JP4575205B2 - 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法 - Google Patents

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Description

本発明は、積層構造体の形成方法及びその方法を使用した半導体装置の製造方法に関し、特に、貫通電極を有する複数のチップを積層する方法、及び該積層方法を使用した半導体装置の製造方法に関する。
従来の半導体チップの積層方法の一例が、特許文献１に開示されている。この従来の積層方法は、ハンダを有する複数の半導体チップを順次積層して実装する半導体チップの積層実装方法である。具体的には、相対向する半導体チップのハンダを活性化させ、この相対向する半導体チップを位置合わせし、ハンダ接合層を形成することなく、加圧により相対向する半導体チップを積層接合し、すべての半導体チップの積層接合が完了した後に、半導体チップ群を一括して加熱してハンダ接合層を形成することで、チップの接合部が受ける加熱工程の回数を減少させることを目的とするものであるが、加圧工程の回数の減少を目的とするものではない。また、複数の半導体チップの全てを順次積層して、積層構造体からなる半導体チップブロックを形成する。その後、この半導体チップブロックを支持基板上に搭載する。その後、半導体チップブロックを樹脂封止する。よって、積層工程において貫通電極及びバンプに印加される応力のトータル量は、減少されない。
従来の半導体チップの積層方法の他の例が、特許文献２に開示されている。この従来の積層方法は、貫通電極を有する複数の半導体チップを順次積層して実装する半導体チップの積層実装方法である。具体的には、貫通電極がチップ面に対して傾けて配置されているため、複数のチップを積層した場合、応力分散効果により貫通電極の垂直方向の力に対する耐性が増加する。しかし、複数の半導体チップの全てを順次積層して、積層構造体からなる半導体チップブロックを形成する。その後、この半導体チップブロックを支持基板上に搭載する。その後、半導体チップブロックを樹脂封止する。よって、積層工程において貫通電極及びバンプに印加される応力のトータル量は、減少されない。
特開２００２−１７０９１９号公報（第４頁、第１図） 特開２００３−３４７５０２号公報（段落番号００２９、第３図、第４図）
しかしながら、前述した特許文献１及び特許文献２に開示の従来の製造方法は以下説明する問題点があった。
複数の半導体チップの全てを順次積層して、積層構造体からなる半導体チップブロックを形成する。その後、この半導体チップブロックを支持基板上に搭載する。その後、半導体チップブロックを樹脂封止する。よって、積層工程において貫通電極及びバンプに印加される応力のトータル量は、減少されない。
従って、本発明の目的は、前述の問題点のないチップの積層方法を提供することである。
更に、本発明の目的は、前述の問題点のないチップの積層方法を使用した半導体装置の製造方法を提供することである。
更に、本発明の目的は、積層工程において貫通電極及びバンプに印加される応力のトータル量を減少することが可能なチップの積層方法を提供することである。
更に、本発明の目的は、積層工程において貫通電極及びバンプに印加される応力のトータル量を減少することが可能なチップの積層方法を使用した半導体装置の製造方法を提供することである。
本発明は、第１の回路形成領域と、前記第１の回路形成領域の周囲を囲むよう延在する第１の周囲領域と、を含むウェハを用意する工程と、前記第１の回路形成領域と実質同一の平面寸法を有する第１のチップを、前記第１の回路形成領域に積層する工程と、前記第１の周囲領域上から、前記第１の回路形成領域と前記第１のチップとの第１の間隙に、第１のアンダーフィルを注入する工程と、前記第１のアンダーフィルを硬化する工程と、前記第１のアンダーフィルを硬化する工程の後に、前記ウェハをダイシングして、前記第１の回路形成領域を含む第２のチップと、前記第１のチップと、前記第１のアンダーフィルと、を含む第１のチップブロックを形成する工程と、前記ウェハをダイシングする工程の後に、第３及び第４のチップと前記第３及び第４のチップ間の硬化した前記第１のアンダーフィルとを含む第２のチップブロックを、前記第１のアンダーフィルより粘性及び接着力が高い第２のアンダーフィルを介して前記第１のチップブロックに積層して、積層構造体を形成する工程と、を含む積層構造体の形成方法を提供する。
尚、本願において、「実質同一の平面寸法」とは、前述の周囲領域が残る程度の平面寸法上の誤差範囲を意味するものである。
本発明によれば、ウェハの第１の回路形成領域と実質同一の平面寸法を有する第１のチップを、該第１の回路形成領域に積層する。その後、該第１の回路形成領域の周囲を囲むよう延在する第１の周囲領域上に第１のアンダーフィルを供給することで、毛細管現象を引き起こし、前述の第１の回路形成領域と前述の第１のチップとの第１の間隙に、前述の第１のアンダーフィルを注入する。その後、第１のアンダーフィルを硬化する。更に、前述のウェハをダイシングして、前述の第１の回路形成領域を含む第２のチップと、前述の第１のチップと、前述の第１のアンダーフィルと、を含む第１のチップブロックを形成する。よって、この第１のチップブロックが、後の積層工程における積層の対象となっても、硬化された第１のアンダーフィルが、前述の第１のチップと前述の第２のチップとの第１の間隙に介在しているので、前述の第１のチップと前述の第２のチップとの間のバンプに印加される応力が低減或いは緩和される。よって、該バンプに、クラック等の不良が発生するのを抑制することが可能となる。
（１）第１の実施形態
第１実施形態は、異なる寸法の複数のチップを積層した積層構造体の製造方法を提供するものである。寸法の異なる２つのタイプのチップをそれぞれ３つ使用し、トータルで６段の積層構造体を形成する。更に、２つのタイプのチップは、各々、対応する位置に貫通電極を有する。
（積層工程）
図１乃至図６は、本発明の第１の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
図１に示すように、複数の回路形成領域１４の２次元配列と、該複数の回路形成領域１４の周囲を囲む周囲領域２とを含むウエハ２０を用意する。複数の回路形成領域１４の各々は、概矩形平面形状を有する３次元領域である。前述の２次元配列は、２次元マトリックス配列である。周囲領域２は、２次元マトリックス配列された複数の回路形成領域１４の各々の周囲を囲むよう平面でみて格子形状に延在する３次元領域である。複数の回路形成領域１４の各々は、第２の水平方向寸法Ｄ２を有する。周囲領域２は、概一定の幅Ｄ３を有する。周囲領域２の幅Ｄ３は、好ましくは、０．１ｍｍ以上である。典型的には、周囲領域２には、回路が形成されない。複数の回路形成領域１４の各々は、更に、複数の貫通電極５と、複数のバンプ３とを有する。該複数のバンプ３は、第１の面側の複数の貫通電極５の表面上に設けられる。
前述の第２の水平方向寸法Ｄ２を有する第２タイプのチップ８を複数用意する。複数の第２タイプのチップ８の各々は、ウエハ２０の複数の回路形成領域１４の各々と同一の寸法を有する。複数の第２タイプのチップ８の各々は、更に、複数の貫通電極５と、複数のバンプ３とを有する。第２タイプのチップ８の複数の貫通電極５と、前述のウエハ２０の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられる。第２タイプのチップ８の各々は、回路形成領域１４を有するが、周囲領域を有していない。これらウエハ２０と、複数の第２タイプのチップ８とを基本要素として、以下積層工程を行う。
図１に示すように、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４に、複数の第２タイプのチップ８を積層する。前述したように、第２タイプのチップ８の複数の貫通電極５と、前述のウエハ２０の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられるので、ウエハ２０の複数の貫通電極５と、第２タイプのチップ８の複数の貫通電極５とは、バンプ３を介して互いに電気的に接続される。水平方向でみて、ウエハ２０の回路形成領域１４と、第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、ウエハ２０の周囲領域２は、第２タイプのチップ８より外側に延在する。
図２に示すように、ウエハ２０の周囲領域２に第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、所謂「毛細管現象（Spontaneous Capillary Flow Phenomena）」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙を、第２タイプのチップ８の中心まで、侵入する。結果、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
その後、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙に注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を熱硬化性樹脂で構成した場合、熱硬化性の第１タイプのアンダーフィル４に熱を加えることで、熱硬化することが可能となる。熱硬化性樹脂の典型例として、熱硬化性エポキシ樹脂を挙げることができる。一般には、封止の高い信頼性を確保するには、高いフィラーの含有率が好ましい。しかし、第１タイプのアンダーフィル４は、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙に侵入させるため、低い粘性を有することが要求される。よって、第１タイプのアンダーフィル４は、通常の封止樹脂に比べて低いフィラーの含有率を有する。
前述したように、周囲領域２の幅Ｄ３が、０．１ｍｍ以上あれば、第１タイプのアンダーフィル４は、ニードルディスペンサを使用して、周囲領域２上に供給することができる。周囲領域２上に供給された第１タイプのアンダーフィル４が、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙に侵入することを可能にするには、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙は、１０μｍ以上にするのが好ましい。
図３に示すように、ウエハ２０の周囲領域２の中心線に沿って、ウエハ２０をダイシングにより複数の第１タイプのチップ１にすることで、複数の２チップサブブロック１００を形成する。ここで、複数の２チップサブブロック１００の各々は、第１タイプのチップ１と、第２タイプのチップ８と、第１タイプのチップ１の回路形成領域１４と第２タイプのチップ８との間隙に介在する硬化された第１タイプのアンダーフィル４とからなる。複数の第１タイプのチップ１の各々は、第１の水平方向寸法Ｄ１を有する。複数の第１タイプのチップ１の各々は、回路形成領域１４と、該回路形成領域１４の外側に残存する周囲領域２とからなる。以下３つの２チップサブブロック１００を使用して、積層工程を行う。
図４に示すように、第１の２チップサブブロック１００―１の上面に第２タイプのアンダーフィル６を塗布し、第１の２チップサブブロック１００―１上に第２の２チップサブブロック１００―２を積層して、４チップサブブロック１１０を１つ形成する。ここで、第１の２チップサブブロック１００―１の第２タイプのチップ８と、第２の２チップサブブロック１００―２の第１タイプのチップ１とが、バンプ３と第２タイプのアンダーフィル６とを介して積層される。第２タイプのアンダーフィル６は、第１タイプのアンダーフィル４と比べて、粘性が高く且つ接着力が高い樹脂で構成する。
第１の２チップサブブロック１００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間には、硬化された第１タイプのアンダーフィル４が存在する。第１の２チップサブブロック１００―１と、第２の２チップサブブロック１００―２との積層工程において、硬化された第１タイプのアンダーフィル４が、第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、第１の２チップサブブロック１００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
同様に、第２の２チップサブブロック１００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間には、硬化された第１タイプのアンダーフィル４が存在する。第１の２チップサブブロック１００―１と、第２の２チップサブブロック１００―２との積層工程において、硬化された第１タイプのアンダーフィル４が、第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、第２の２チップサブブロック１００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
第１の２チップサブブロック１００―１と、第２の２チップサブブロック１００―２との積層により、４チップサブブロック１１０を形成した後、第１の２チップサブブロック１００―１と、第２の２チップサブブロック１００―２との間の第２タイプのアンダーフィル６を硬化する。この硬化は、熱硬化であってもよい。
図５に示すように、前述の４チップサブブロック１１０の上面に前述の第２タイプのアンダーフィル６を塗布し、４チップサブブロック１１０上に第３の２チップサブブロック１００―３を積層して、６チップブロック１２０からなる積層構造体を形成する。ここで、４チップサブブロック１１０の第２タイプのチップ８と、第３の２チップサブブロック１００―３の第１タイプのチップ１とが、バンプ３と前述した第２タイプのアンダーフィル６とを介して積層される。
第３の２チップサブブロック１００―３を構成する第１タイプのチップ１と第２タイプのチップ８との間には、既に硬化された第１タイプのアンダーフィル４が存在する。第３の２チップサブブロック１００―３と、４チップサブブロック１１０との積層工程において、硬化された第１タイプのアンダーフィル４が、第３の２チップサブブロック１００―３を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、第３の２チップサブブロック１００―３を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
同様に、４チップサブブロック１１０を構成する第１タイプのチップ１と第２タイプのチップ８との間には、既に硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が存在する。第３の２チップサブブロック１００―３と、４チップサブブロック１１０との積層工程において、硬化された第１タイプのアンダーフィル４及び硬化された第２タイプのアンダーフィル６が、４チップサブブロック１１０を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、４チップサブブロック１１０を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、４チップサブブロック１１０と第３の２チップサブブロック１００―３との間の第２タイプのアンダーフィル６を硬化する。この硬化は、熱硬化であってもよい。
図６に示すように、６チップブロック１２０の最上段の第２タイプのチップ８の上面に、前述の第２タイプのアンダーフィル６を塗布し、６チップブロック１２０の最上段の第２タイプのチップ８を下に向け、該第２タイプのチップ８がインターポーザ７に面するようにして、６チップブロック１２０からなる積層構造体をインターポーザ７上に積層する。ここで、インターポーザ７は、複数の貫通電極１３を有する。インターポーザ７の複数の貫通電極１３の配置のピッチは、積層構造体の貫通電極５の配置のピッチより広い。
６チップブロック１２０を構成する第１タイプのチップ１と第２タイプのチップ８との間には、既に硬化された第１タイプのアンダーフィル４、或いは、既に硬化された第２タイプのアンダーフィル６が存在する。６チップブロック１２０からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４及び硬化された第２タイプのアンダーフィル６が、６チップブロック１２０を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、６チップブロック１２０を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、封止樹脂１０で、インターポーザ７上に積層された６チップブロック１２０からなる積層構造体を封止する。ここで、封止樹脂１０は、高い信頼性を確保するため、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い。封止樹脂１０として、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることが可能である。最後に、インターポーザ７の下面に、貫通電極１３に電気的に接続される外部端子９を接続することで半導体装置を製造する。
前述の貫通電極は、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＳｎＡｇ、Ｐｏｌｙ−Ｓｉ等の各種導電体で構成することができる。前述のバンプ３は、例えば、Ｓｎ／Ｐｎ、Ａｕ、Ｃｕ、Ｃｕ＋ＳｎＡｇ等の各種導電体で構成することができる。前述のバンプ３は、第１及び第２タイプのチップ１、８の第２の面側であって、前述の複数の貫通電極５の表面上に設けてもよい。前述のインターポーザ７は、例えば、ガラスエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂で構成することが可能である。
（効果）
本発明の第１の実施形態は、複数チップからなる積層構造体をインターポーザ７からなる支持基板上に積層した後に、樹脂封止する従来方法と異なる。即ち、本発明の第１の実施形態によれば、ウエハの２次元マトリックス配列された複数の回路形成領域上に、この回路形成領域と同じ寸法の複数の第２タイプのチップを積層する。その後、ウエハの周囲領域上に、粘性が低く液体としての性質を有する第１タイプのアンダーフィルを、第２タイプのチップの側面に接触するように供給する。結果、第１タイプのアンダーフィルが、「毛細管現象」により、ウエハの回路形成領域と第２タイプのチップとの間隙を、第２タイプのチップの中心まで、侵入し、該間隙は、第１タイプのアンダーフィルにより完全に充填される。その後、この注入された第１タイプのアンダーフィルを硬化する。その後、ウエハをダイシングすることにより、各々が回路形成領域とその周りに残存する周囲領域とからなる複数の２チップサブブロックを形成する。即ち、全ての完成された２チップサブブロックは、第１タイプのチップと、第２タイプのチップと、該両チップ間の間隙に介在する硬化された第１タイプのアンダーフィルとから構成される。
そして、更に、第２タイプのアンダーフィルを介在させ、これら２チップサブブロック同士を積層して、６チップブロックからなる積層構造体を形成する。その後、６チップブロックからなる積層構造体を、第２タイプのアンダーフィルを介在させ、インターポーザ上に積層する。
従って、第１の効果として、チップサブブロック同士の積層工程、並びに、チップブロックからなる積層構造体を支持基板としてのインターポーザ上に積層する工程において、第１タイプのチップと第２タイプのチップとの間隙には、既に硬化された第１タイプのアンダーフィルか、第２タイプのアンダーフィルが、必ず、介在するので、第１タイプのチップと第２タイプのチップとの間のバンプに印加される応力が低減或いは緩和される。よって、該バンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
（積層段数の変更）
前述の例では、６チップブロックからなる積層構造体を形成した後、当該積層構造体を支持基板に搭載したが、本発明は、必ずしもこの例に限るものではない。積層工程における加重や加熱が印加される回数が全ての段のチップで完全に均一とするため、第１タイプのチップ１と第２タイプのチップ８と、該両チップ間に介在する第１タイプのアンダーフィル４とからなる２チップサブブロックを４つ形成し、第２タイプのアンダーフィル６を介して該２チップサブブロック同士を更に積層して、４チップサブブロックを２つ形成し、更に、第２タイプのアンダーフィル６を介して４チップサブブロック同士を積層して、８チップブロックからなる積層構造体を形成した後、最後に、第２タイプのアンダーフィル６を介して当該積層構造体を支持基板に搭載してもよい。
（積層工程の変更）
更に、ウエハ２０の回路形成領域１４の回路形成面と第２タイプのチップ８の回路形成面とが互いに向き合うように、ウエハ２０と第２タイプのチップ８とを積層し、その後直ちに、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙を、前述の方法で第１タイプのアンダーフィル４により充填する。そうすることで、その後の工程において、常に、回路形成領域１４の回路形成面と第２タイプのチップ８の回路形成面とが、第１タイプのアンダーフィル４により保護された状態となるので好ましい。
（２）第２の実施形態
第２実施形態は、異なる寸法の複数のチップを積層した積層構造体の製造方法を提供するものである。寸法の異なる２つのタイプのチップをそれぞれ３つ使用し、トータルで６段の積層構造体を形成する。更に、２つのタイプのチップは、各々、対応する位置に貫通電極を有する。
（積層工程）
図７乃至図１０は、本発明の第２の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
図７に示すように、第１の水平方向寸法Ｄ１を有する第１タイプのチップ１を３つ用意する。更に、第１の水平方向寸法Ｄ１より小さい第２の水平方向寸法Ｄ２を有する第２タイプのチップ８を３つ用意する。 本願において、用語「水平方向」とは、チップの面に対し平行な方向を意味する。用語「チップの水平方向寸法」とは、チップの水平方向における２次元寸法を意味する。第１タイプのチップ１の各々は、複数の貫通電極５を有する。更に、第１タイプのチップ１の各々は、複数のバンプ３を有する。該複数のバンプ３は、第１タイプのチップ１の第１の面側であって、前述の複数の貫通電極５の表面上に設けられる。第１タイプのチップ１は、更に、回路形成領域１４と、該回路形成領域１４の周囲に延在する周囲領域２とから構成される。該回路形成領域１４は、前述の第２の水平方向寸法Ｄ２を有する。即ち、該回路形成領域１４は、前述の第２タイプのチップ８と同一の水平方向寸法を有する。一方、周囲領域２は、第１の水平方向寸法Ｄ１と第２の水平方向寸法Ｄ２との差の半分に相当する幅を有する。周囲領域２の幅は、好ましくは、０．１ｍｍ以上である。典型的には、周囲領域２には、回路が形成されない。しかし、必ずしもこの構成に限定するものではなく、周囲領域２に回路が形成されてもよい。
第２タイプのチップ８の各々は、複数の貫通電極５を有する。第２タイプのチップ８の複数の貫通電極５と、前述の第１タイプのチップ１の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられる。更に、第２タイプのチップ８の各々は、複数のバンプ３を有する。該複数のバンプ３は、第２タイプのチップ８の第１の面側であって、前述の複数の貫通電極５の表面上に設けられる。第２タイプのチップ８の各々は、回路形成領域１４を有するが、周囲領域を有していない。これら３つの第１タイプのチップ１と、３つの第２タイプのチップ８とを基本要素として、以下積層工程を行う。
図７に示すように、３つの第１タイプのチップ１と、３つの第２タイプのチップ８とをそれぞれ積層し、３つの２チップサブブロック１００―１、１００−２、１００−３を形成する。３つの２チップサブブロック１００―１、１００−２、１００−３の各々は、１つの第１タイプのチップ１と、１つの第２タイプのチップ８との積層体からなる。更に、前述したように、第２タイプのチップ８の複数の貫通電極５と、前述の第１タイプのチップ１の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられるので、第１タイプのチップ１の複数の貫通電極５と、第２タイプのチップ８の複数の貫通電極５とは、バンプ３を介して互いに電気的に接続される。水平方向でみて、第１タイプのチップ１の回路形成領域１４と、第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、第１タイプのチップ１の周囲領域２は、第２タイプのチップ８より外側に延在する。よって、３つの２チップサブブロック１００―１、１００−２、１００−３の各々は、第１タイプのチップ１の周囲領域２からなるテラス或いはステージを有する。
その後、２チップサブブロック１００の側面から、第１タイプのチップ１と第２タイプのチップ８との間隙に第１タイプのアンダーフィル４を注入し、注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を注入する前に、第１タイプのチップ１が第２タイプのチップ８の下になるよう、３つの２チップサブブロック１００―１、１００−２、１００−３の各々を配置する。そして、２チップサブブロック１００―１、１００−２、１００−３の各々において、前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と第２タイプのチップ８との間隙を、２チップサブブロック１００の中心まで、侵入する。結果、第１タイプのチップ１と第２タイプのチップ８との間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
その後、第１タイプのチップ１と第２タイプのチップ８との間隙に注入された第１タイプのアンダーフィル４を硬化する。即ち、完成された２チップサブブロック１００は、第１タイプのチップ１と、第２タイプのチップ８と、該両チップ１、８の間に介在する硬化された第１タイプのアンダーフィル４とから構成される。
第１タイプのアンダーフィル４を熱硬化性樹脂で構成した場合、熱硬化性の第１タイプのアンダーフィル４に熱を加えることで、熱硬化することが可能となる。熱硬化性樹脂の典型例として、熱硬化性エポキシ樹脂を挙げることができる。一般には、封止の高い信頼性を確保するには、高いフィラーの含有率が好ましい。しかし、第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と第２タイプのチップ８との間隙に侵入させるため、低い粘性を有することが要求される。よって、第１タイプのアンダーフィル４は、通常の封止樹脂に比べて低いフィラーの含有率を有する。
前述したように、周囲領域２の幅が、０．１ｍｍ以上あれば、第１タイプのアンダーフィル４は、ニードルディスペンサを使用して、周囲領域２上に供給することができる。周囲領域２上に供給された第１タイプのアンダーフィル４が、「毛細管現象」により、第１タイプのチップ１と第２タイプのチップ８との間隙に侵入することを可能にするには、第１タイプのチップ１と第２タイプのチップ８との間隙は、１０μｍ以上にするのが好ましい。
図８に示すように、第１の２チップサブブロック１００―１の上面に第２タイプのアンダーフィル６を塗布し、第１の２チップサブブロック１００―１上に第２の２チップサブブロック１００―２を積層して、４チップサブブロック１１０を１つ形成する。ここで、第１の２チップサブブロック１００―１の第２タイプのチップ８と、第２の２チップサブブロック１００―２の第１タイプのチップ１とが、バンプ３と第２タイプのアンダーフィル６とを介して積層される。第２タイプのアンダーフィル６は、第１タイプのアンダーフィル４と比べて、粘性が高く且つ接着力が高い樹脂で構成する。
第１の２チップサブブロック１００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間には、硬化された第１タイプのアンダーフィル４が存在する。第１の２チップサブブロック１００―１と、第２の２チップサブブロック１００―２との積層工程において、硬化された第１タイプのアンダーフィル４が、第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、第１の２チップサブブロック１００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
同様に、第２の２チップサブブロック１００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間には、硬化された第１タイプのアンダーフィル４が存在する。第１の２チップサブブロック１００―１と、第２の２チップサブブロック１００―２との積層工程において、硬化された第１タイプのアンダーフィル４が、第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、第２の２チップサブブロック１００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
第１の２チップサブブロック１００―１と、第２の２チップサブブロック１００―２との積層により、４チップサブブロック１１０を形成した後、第１の２チップサブブロック１００―１と、第２の２チップサブブロック１００―２との間の第２タイプのアンダーフィル６を硬化する。この硬化は、熱硬化であってもよい。
図９に示すように、前述の４チップサブブロック１１０の上面に前述の第２タイプのアンダーフィル６を塗布し、４チップサブブロック１１０上に第３の２チップサブブロック１００―３を積層して、６チップブロック１２０からなる積層構造体を形成する。ここで、４チップサブブロック１１０の第２タイプのチップ８と、第３の２チップサブブロック１００―３の第１タイプのチップ１とが、バンプ３と前述した第２タイプのアンダーフィル６とを介して積層される。
第３の２チップサブブロック１００―３を構成する第１タイプのチップ１と第２タイプのチップ８との間には、既に硬化された第１タイプのアンダーフィル４が存在する。第３の２チップサブブロック１００―３と、４チップサブブロック１１０との積層工程において、硬化された第１タイプのアンダーフィル４が、第３の２チップサブブロック１００―３を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、第３の２チップサブブロック１００―３を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
同様に、４チップサブブロック１１０を構成する第１タイプのチップ１と第２タイプのチップ８との間には、既に硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が存在する。第３の２チップサブブロック１００―３と、４チップサブブロック１１０との積層工程において、硬化された第１タイプのアンダーフィル４及び硬化された第２タイプのアンダーフィル６が、４チップサブブロック１１０を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、４チップサブブロック１１０を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、４チップサブブロック１１０と第３の２チップサブブロック１００―３との間の第２タイプのアンダーフィル６を硬化する。この硬化は、熱硬化であってもよい。
図１０に示すように、６チップブロック１２０の最上段の第２タイプのチップ８の上面に、前述の第２タイプのアンダーフィル６を塗布し、６チップブロック１２０の最上段の第２タイプのチップ８を下に向け、該第２タイプのチップ８がインターポーザ７に面するようにして、６チップブロック１２０からなる積層構造体をインターポーザ７上に積層する。ここで、インターポーザ７は、複数の貫通電極１３を有する。インターポーザ７の複数の貫通電極１３の配置のピッチは、積層構造体の貫通電極５の配置のピッチより広い。
６チップブロック１２０を構成する第１タイプのチップ１と第２タイプのチップ８との間には、既に硬化された第１タイプのアンダーフィル４、或いは、既に硬化された第２タイプのアンダーフィル６が存在する。６チップブロック１２０からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４及び硬化された第２タイプのアンダーフィル６が、６チップブロック１２０を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３へ印加される応力を低減する。結果、６チップブロック１２０を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、封止樹脂１０で、インターポーザ７上に積層された６チップブロック１２０からなる積層構造体を封止する。ここで、封止樹脂１０は、高い信頼性を確保するため、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い。封止樹脂１０として、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることが可能である。最後に、インターポーザ７の下面に、貫通電極１３に電気的に接続される外部端子９を接続することで半導体装置を製造する。
前述の貫通電極は、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＳｎＡｇ、Ｐｏｌｙ−Ｓｉ等の各種導電体で構成することができる。前述のバンプ３は、例えば、Ｓｎ／Ｐｎ、Ａｕ、Ｃｕ、Ｃｕ＋ＳｎＡｇ等の各種導電体で構成することができる。前述のバンプ３は、第１及び第２タイプのチップ１、８の第２の面側であって、前述の複数の貫通電極５の表面上に設けてもよい。前述のインターポーザ７は、例えば、ガラスエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂で構成することが可能である。
（効果）
本発明の第２の実施形態は、複数チップからなる積層構造体をインターポーザ７からなる支持基板上に積層した後に、樹脂封止する従来方法と異なる。即ち、本発明の第２の実施形態によれば、寸法の異なる２タイプのチップを積層し、複数の２チップサブブロックを形成した後であって、他の工程の前に、複数の２チップサブブロックの各々において、前述の第１タイプのチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体としての性質を有する第１タイプのアンダーフィルを、２チップサブブロックの側面に接触するように供給する。結果、第１タイプのアンダーフィルが、「毛細管現象」により、第１タイプのチップと第２タイプのチップとの間隙を、２チップサブブロックの中心まで、侵入し、該間隙は、第１タイプのアンダーフィルにより完全に充填される。その後、この注入された第１タイプのアンダーフィルを硬化する。
即ち、全ての完成された２チップサブブロックは、第１タイプのチップと、第２タイプのチップと、該両チップ間の間隙に介在する硬化された第１タイプのアンダーフィルとから構成される。そして、更に、第２タイプのアンダーフィルを介在させ、これら２チップサブブロック同士を積層して、６チップブロックからなる積層構造体を形成する。その後、６チップブロックからなる積層構造体を、第２タイプのアンダーフィルを介在させ、インターポーザ上に積層する。
従って、第１の効果として、チップサブブロック同士の積層工程、並びに、チップブロックからなる積層構造体を支持基板としてのインターポーザ上に積層する工程において、第１タイプのチップと第２タイプのチップとの間隙には、既に硬化された第１タイプのアンダーフィルか、第２タイプのアンダーフィルが、必ず、介在するので、第１タイプのチップと第２タイプのチップとの間のバンプに印加される応力が低減或いは緩和される。よって、該バンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
（積層段数の変更）
前述の例では、６チップブロックからなる積層構造体を形成した後、当該積層構造体を支持基板に搭載したが、本発明は、必ずしもこの例に限るものではない。積層工程における加重や加熱が印加される回数が全ての段のチップで完全に均一とするため、第１タイプのチップ１と第２タイプのチップ８と、該両チップ間に介在する第１タイプのアンダーフィル４とからなる２チップサブブロックを４つ形成し、第２タイプのアンダーフィル６を介して該２チップサブブロック同士を更に積層して、４チップサブブロックを２つ形成し、更に、第２タイプのアンダーフィル６を介して４チップサブブロック同士を積層して、８チップブロックからなる積層構造体を形成した後、最後に、第２タイプのアンダーフィル６を介して当該積層構造体を支持基板に搭載してもよい。
本実施形態においては、積層段数が偶数の場合について説明したが、本発明はこれに限るものではなく、積層段数が３以上の奇数である場合にも、本発明を有効に適用することができる。
（積層工程の変更）
更に、第１タイプのチップ１の回路形成面と第２タイプのチップ８の回路形成面とが互いに向き合うように、第１タイプのチップ１と第２タイプのチップ８とを積層し、その後直ちに、第１タイプのチップ１と第２タイプのチップ８との間隙を、前述の方法で第１タイプのアンダーフィル４により充填する。そうすることで、その後の工程において、常に、第１タイプのチップ１の回路形成面と第２タイプのチップ８の回路形成面とが、第１タイプのアンダーフィル４により保護された状態となるので好ましい。
本実施形態では、第１タイプのアンダーフィル４に加えて、第２タイプのアンダーフィル６を使用した。しかし、１タイプのチップ１と第２タイプのチップ８との間隙の全てを第１タイプのアンダーフィル４のみで充填することも可能である。
即ち、図１１に示すように、３つの第１タイプのチップ１と、３つの第２タイプのチップ８とをそれぞれ積層し、３つの２チップサブブロック１００―１、１００−２、１００−３を形成する。２チップサブブロック１００―１、１００−２、１００−３の各々において、前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と第２タイプのチップ８との間隙を、２チップサブブロック１００の中心まで、侵入する。結果、第１タイプのチップ１と第２タイプのチップ８との間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。その後、第１タイプのチップ１と第２タイプのチップ８との間隙に注入された第１タイプのアンダーフィル４を硬化する。
図１２に示すように、第１タイプのチップ１が第２タイプのチップ８の上になるよう、２チップサブブロック１００―１、１００−２、１００−３の各々をひっくり返す。第１の２チップサブブロック１００―１上に第２の２チップサブブロック１００―２を積層して、４チップサブブロック１１０を１つ形成する。その後、４チップサブブロック１１０を構成する２つの第１タイプのチップ１のうち、下方の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給して、４チップサブブロック１１０を構成する２つの第２タイプのチップ８のうち、上方の第２タイプのチップ８と、前述の下方の第１タイプのチップ１との間隙を、第１タイプのアンダーフィル４で充填する。
図１３に示すように、４チップサブブロック１１０の上に第３の２チップサブブロック１００―３を積層して、６チップブロック１２０からなる積層構造体を形成する。その後、６チップブロック１２０を構成する３つの第１タイプのチップ１のうち、中央の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給して、６チップブロック１２０を構成する３つの第２タイプのチップ８のうち、一番上の第２タイプのチップ８と、前述の中央の第１タイプのチップ１との間隙を、第１タイプのアンダーフィル４で充填する。これにより、６チップブロック１２０からなる積層構造体を構成する第１タイプのチップ１と第２タイプのチップ８との間隙全てを、第１タイプのアンダーフィル４で充填することが可能となる。
この場合も、前述の第１の効果が得られる。即ち、チップサブブロック同士の積層工程、並びに、チップブロックからなる積層構造体を支持基板としてのインターポーザ上に積層する工程において、第１タイプのチップと第２タイプのチップとの間隙には、既に硬化された第１タイプのアンダーフィルが、必ず、介在するので、第１タイプのチップと第２タイプのチップとの間のバンプに印加される応力が低減或いは緩和される。
更に、本実施形態では、２つの異なる寸法のチップを用いたが、３つ以上の寸法の異なるチップを用いて、チップサブブロックを形成する場合にも、本実施形態に係る発明を適用することが可能である。即ち、３つ以上の寸法の異なるチップからなるチップサブブロックを形成するに際し、寸法がより大きなチップが、寸法のより小さなチップの下方になるよう配置して、寸法がより大きなチップの周囲領域上に、前述の第１タイプのアンダーフィルを供給することで、寸法の異なるチップ間を第１タイプのアンダーフィルで充填することが可能となる。
更に、チップブロックからなる積層構造体を、全て寸法の異なるチップで構成する場合にも、本実施形態に係る発明を適用することが可能である。即ち、全て寸法の異なるチップからなるチップブロックを形成するに際し、寸法がより大きなチップが、寸法のより小さなチップの下方になるよう配置して、寸法がより大きなチップの周囲領域上に、前述の第１タイプのアンダーフィルを供給することで、寸法の異なるチップ間を第１タイプのアンダーフィルで充填することが可能となる。
（３）第３の実施形態
前述の第１の実施形態では、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４上に、複数の第２タイプのチップ８を１段積層した。しかし、本実施形態では、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４上に、複数の第２タイプのチップ８を多段積層する。以下図面を参照して詳細に説明する。
（積層工程）
図１４乃至図１８は、本発明の第３の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
図１４に示すように、複数の回路形成領域１４の２次元配列と、該複数の回路形成領域１４の周囲を囲む周囲領域２とを含むウエハ２０を用意する。複数の回路形成領域１４の各々は、概矩形形状を有する。前述の２次元配列は、２次元マトリックス配列である。周囲領域２は、２次元マトリックス配列された複数の回路形成領域１４の各々の周囲を囲むよう平面でみて格子形状に延在する。複数の回路形成領域１４の各々は、第２の水平方向寸法Ｄ２を有する。周囲領域２は、概一定の幅Ｄ３を有する。周囲領域２の幅Ｄ３は、好ましくは、０．１ｍｍ以上である。典型的には、周囲領域２には、回路が形成されない。複数の回路形成領域１４の各々は、更に、複数の貫通電極５と、複数のバンプ３とを有する。該複数のバンプ３は、第１の面側の複数の貫通電極５の表面上に設けられる。
更に、前述の第２の水平方向寸法Ｄ２を有する第２タイプのチップ８を複数用意する。複数の第２タイプのチップ８の各々は、ウエハ２０の複数の回路形成領域１４の各々と同一の寸法を有する。複数の第２タイプのチップ８の各々は、更に、複数の貫通電極５と、複数のバンプ３とを有する。第２タイプのチップ８の複数の貫通電極５と、前述のウエハ２０の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられる。第２タイプのチップ８の各々は、回路形成領域１４を有するが、周囲領域を有していない。これらウエハ２０と、複数の第２タイプのチップ８とを基本要素として、以下積層工程を行う。
図１４に示すように、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４に、複数の第２タイプのチップ８をそれぞれ４段積層する。前述したように、第２タイプのチップ８の複数の貫通電極５と、前述のウエハ２０の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられるので、ウエハ２０の複数の貫通電極５と、第２タイプのチップ８の複数の貫通電極５とは、バンプ３を介して互いに電気的に接続される。水平方向でみて、ウエハ２０の回路形成領域１４と、４段積層された第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、ウエハ２０の周囲領域２は、４段積層された第２タイプのチップ８より外側に延在する。
図１５に示すように、ウエハ２０の周囲領域２に第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、４段積層された第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙を、第２タイプのチップ８の中心まで、侵入する。結果、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
その後、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を熱硬化性樹脂で構成した場合、熱硬化性の第１タイプのアンダーフィル４に熱を加えることで、熱硬化することが可能となる。熱硬化性樹脂の典型例として、熱硬化性エポキシ樹脂を挙げることができる。一般には、封止の高い信頼性を確保するには、高いフィラーの含有率が好ましい。しかし、第１タイプのアンダーフィル４は、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に侵入させるため、低い粘性を有することが要求される。よって、第１タイプのアンダーフィル４は、通常の封止樹脂に比べて低いフィラーの含有率を有する。
前述したように、周囲領域２の幅Ｄ３が、０．１ｍｍ以上あれば、第１タイプのアンダーフィル４は、ニードルディスペンサを使用して、周囲領域２上に供給することができる。周囲領域２上に供給された第１タイプのアンダーフィル４が、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に侵入することを可能にするには、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙は、１０μｍ以上にするのが好ましい。
図１６に示すように、ウエハ２０の周囲領域２の中心線に沿って、ウエハ２０をダイシングにより複数の第１タイプのチップ１にすることで、５チップサブブロック２００を形成する。ここで、５チップサブブロック２００は、第１タイプのチップ１と、４つの第２タイプのチップ８―１、８−２、８−３、８−４と、第１タイプのチップ１の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に介在する硬化された第１タイプのアンダーフィル４とからなる。第１タイプのチップ１は、第１の水平方向寸法Ｄ１を有する。第１タイプのチップ１は、回路形成領域１４と、該回路形成領域１４の外側に残存する周囲領域２とからなる。
５チップブロック２００の最上段の第２タイプのチップ８―４の上面に第２タイプのアンダーフィル６を塗布し、第１タイプのチップ１が４つの第２タイプのチップ８の上になるよう、５チップブロック２００をひっくり返して、インターポーザ７上に積層する。第２タイプのアンダーフィル６は、第１タイプのアンダーフィル４と比べて、粘性が高く且つ接着力が高い樹脂で構成する。インターポーザ７は、複数の貫通電極１３を有する。インターポーザ７の複数の貫通電極１３の配置のピッチは、積層構造体の貫通電極５の配置のピッチより広い。
５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。５チップブロック２００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４が、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、封止樹脂１０で、インターポーザ７上に積層された５チップブロック２００からなる積層構造体を封止する。ここで、封止樹脂１０は、高い信頼性を確保するため、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い。封止樹脂１０として、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることが可能である。最後に、インターポーザ７の下面に、貫通電極１３に電気的に接続される外部端子９を接続することで半導体装置を製造する。
前述の貫通電極は、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＳｎＡｇ、Ｐｏｌｙ−Ｓｉ等の各種導電体で構成することができる。前述のバンプ３は、例えば、Ｓｎ／Ｐｎ、Ａｕ、Ｃｕ、Ｃｕ＋ＳｎＡｇ等の各種導電体で構成することができる。前述のバンプ３は、第１及び第２タイプのチップ１、８の第２の面側であって、前述の複数の貫通電極５の表面上に設けてもよい。前述のインターポーザ７は、例えば、ガラスエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂で構成することが可能である。
（効果）
本発明の第３の実施形態は、複数チップからなる積層構造体をインターポーザ７からなる支持基板上に積層した後に、樹脂封止する従来方法と異なる。即ち、本発明の第３の実施形態によれば、ウエハの２次元マトリックス配列された複数の回路形成領域の各々の上に、この回路形成領域と同じ寸法の複数の第２タイプのチップを多段積層する。その後、ウエハの周囲領域上に、粘性が低く液体としての性質を有する第１タイプのアンダーフィルを、多段積層された第２タイプのチップの側面に接触するように供給する。結果、第１タイプのアンダーフィルが、「毛細管現象」により、ウエハの回路形成領域と第２タイプのチップとの間隙、並びに、第２タイプのチップ同士の間隙を、第２タイプのチップの中心まで、侵入し、該間隙は、第１タイプのアンダーフィルにより完全に充填される。その後、この注入された第１タイプのアンダーフィルを硬化する。その後、ウエハをダイシングすることにより、各々が回路形成領域とその周りに残存する周囲領域とからなる５チップブロックを形成する。即ち、全ての完成された５チップブロックは、第１タイプのチップと、第２タイプのチップと、第１タイプのチップの回路形成領域と第２タイプのチップとの間隙、並びに、第２タイプのチップ同士の間隙に介在する硬化された第１タイプのアンダーフィルとから構成される。その後、５チップブロックからなる積層構造体を、第２タイプのアンダーフィルを介在させ、インターポーザ上に積層する。
第１の効果として、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。５チップブロック２００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４が、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
第２の効果として、寸法がより大きなチップの上に、該チップより寸法のより小さな複数のチップを積層して、チップブロックを形成する。その後、該寸法がより大きなチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、該寸法のより小さな複数のチップ同士の間隙、並びに、該寸法のより小さな複数のチップのうち最下段のチップと前述の寸法がより大きなチップとの間隙に、同時にアンダーフィルを注入し、その後、同時に、アンダーフィルを硬化することで、アンダーフィル注入・硬化工程数を削減することができる。
（４）第４の実施形態
前述の第２の実施形態では、寸法の異なる複数のチップを積層して、チップサブブロックを形成する。このチップサブブロックを構成する複数のチップのうち、寸法の大きいチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、寸法の異なる隣接するチップ同士の間隙に、アンダーフィルを注入した。
しかし、本実施形態は、寸法がより大きなチップの上に、該チップより寸法のより小さな複数のチップを積層して、２つのチップサブブロックを形成する。その後、該寸法がより大きなチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、該寸法のより小さな複数のチップ同士の間隙、並びに、該寸法のより小さな複数のチップのうち最下段のチップと、前述の寸法がより大きなチップとの間隙に、同時にアンダーフィルを注入することで、アンダーフィル注入工程数を削減する。その後、複数の間隙に注入された第１タイプのアンダーフィルを同時に硬化することで、アンダーフィル硬化工程数を削減する。以下図面を参照して詳細に説明する。
（積層工程）
図１７乃至図１９は、本発明の第４の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
図１７に示すように、第１の水平方向寸法Ｄ１を有する第１タイプのチップ１を１つ用意する。更に、第１の水平方向寸法Ｄ１より小さい第２の水平方向寸法Ｄ２を有する第２タイプのチップ８を４つ用意する。第１タイプのチップ１は、複数の貫通電極５を有する。更に、第１タイプのチップ１は、複数のバンプ３を有する。該複数のバンプ３は、第１タイプのチップ１の第１の面側であって、前述の複数の貫通電極５の表面上に設けられる。第１タイプのチップ１は、更に、回路形成領域１４と、該回路形成領域１４の周囲に延在する周囲領域２とから構成される。該回路形成領域１４は、前述の第２の水平方向寸法Ｄ２を有する。即ち、該回路形成領域１４は、前述の第２タイプのチップ８と同一の水平方向寸法を有する。一方、周囲領域２は、第１の水平方向寸法Ｄ１と第２の水平方向寸法Ｄ２との差の半分に相当する幅を有する。周囲領域２の幅は、好ましくは、０．１ｍｍ以上である。典型的には、周囲領域２には、回路が形成されない。しかし、必ずしもこの構成に限定するものではなく、周囲領域２に回路が形成されてもよい。
第２タイプのチップ８の各々は、複数の貫通電極５を有する。第２タイプのチップ８の複数の貫通電極５と、前述の第１タイプのチップ１の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられる。更に、第２タイプのチップ８の各々は、複数のバンプ３を有する。該複数のバンプ３は、第２タイプのチップ８の第１の面側であって、前述の複数の貫通電極５の表面上に設けられる。第２タイプのチップ８の各々は、回路形成領域１４を有するが、周囲領域を有していない。これら１つの第１タイプのチップ１と、４つの第２タイプのチップ８とを基本要素として、以下積層工程を行う。
図１７に示すように、１つの第１タイプのチップ１上に、４つの第２タイプのチップ８―１、８−２、８−３、８−４を順に積層し、１つの５チップブロック２００を形成する。結果、５チップブロック２００を構成する５つのチップのうち、ある１つのチップに設けられた複数の貫通電極５は、隣接するチップに設けられた複数の貫通電極５とバンプ３を介して互いに電気的に接続される。水平方向でみて、第１タイプのチップ１の回路形成領域１４と、第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、第１タイプのチップ１の周囲領域２は、第２タイプのチップ８より外側に延在する。よって、５チップブロック２００は、第１タイプのチップ１の周囲領域２からなるテラス或いはステージを有する。
図１８に示すように、５チップブロック２００の側面から、１つの第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、４つの第２タイプのチップ８同士の間隙に、第１タイプのアンダーフィル４を注入し、注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を注入する前に、第１タイプのチップ１が第２タイプのチップ８の下になるよう、５チップブロック２００を配置する。そして、５チップブロック２００において、前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙を、５チップブロック２００の中心まで、侵入する。結果、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
その後、前述の間隙に注入された第１タイプのアンダーフィル４を硬化する。即ち、完成された５チップブロック２００は、第１タイプのチップ１と、第２タイプのチップ８と、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに介在する硬化された第１タイプのアンダーフィル４とから構成される。
第１タイプのアンダーフィル４を熱硬化性樹脂で構成した場合、熱硬化性の第１タイプのアンダーフィル４に熱を加えることで、熱硬化することが可能となる。熱硬化性樹脂の典型例として、熱硬化性エポキシ樹脂を挙げることができる。一般には、封止の高い信頼性を確保するには、高いフィラーの含有率が好ましい。しかし、第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに侵入させるため、低い粘性を有することが要求される。よって、第１タイプのアンダーフィル４は、通常の封止樹脂に比べて低いフィラーの含有率を有する。
前述したように、周囲領域２の幅が、０．１ｍｍ以上あれば、第１タイプのアンダーフィル４は、ニードルディスペンサを使用して、周囲領域２上に供給することができる。周囲領域２上に供給された第１タイプのアンダーフィル４が、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに侵入することを可能にするには、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙は、１０μｍ以上にするのが好ましい。
図１９に示すように、５チップブロック２００の最上段の第２タイプのチップ８―４の上面に第２タイプのアンダーフィル６を塗布し、第１タイプのチップ１が第２タイプのチップ８の上になるよう、５チップブロック２００をひっくり返して、インターポーザ７上に積層する。第２タイプのアンダーフィル６は、第１タイプのアンダーフィル４と比べて、粘性が高く且つ接着力が高い樹脂で構成する。インターポーザ７は、複数の貫通電極１３を有する。インターポーザ７の複数の貫通電極１３の配置のピッチは、積層構造体の貫通電極５の配置のピッチより広い。
５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。５チップブロック２００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４が、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、封止樹脂１０で、インターポーザ７上に積層された５チップブロック２００からなる積層構造体を封止する。ここで、封止樹脂１０は、高い信頼性を確保するため、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い。封止樹脂１０として、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることが可能である。最後に、インターポーザ７の下面に、貫通電極１３に電気的に接続される外部端子９を接続することで半導体装置を製造する。
前述の貫通電極は、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＳｎＡｇ、Ｐｏｌｙ−Ｓｉ等の各種導電体で構成することができる。前述のバンプ３は、例えば、Ｓｎ／Ｐｎ、Ａｕ、Ｃｕ、Ｃｕ＋ＳｎＡｇ等の各種導電体で構成することができる。前述のバンプ３は、第１及び第２タイプのチップ１、８の第２の面側であって、前述の複数の貫通電極５の表面上に設けてもよい。前述のインターポーザ７は、例えば、ガラスエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂で構成することが可能である。
（効果）
本発明の第４の実施形態は、複数チップからなる積層構造体をインターポーザ７からなる支持基板上に積層した後に、樹脂封止する従来方法と異なる。即ち、本発明の第４の実施形態によれば、１つの第１タイプのチップ１上に、４つの第２タイプのチップ８―１、８−２、８−３、８−４を順次積層し、１つの５チップブロック２００を形成する。前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、粘性が低く液体としての性質を有する第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８―１、８−２、８−３、８−４の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８―１との間隙、並びに、複数の第２タイプのチップ８―１、８−２、８−３、８−４同士の間隙を、５チップブロック２００の中心まで、同時に侵入する。結果、第１タイプのチップ１と最下段の第２タイプのチップ８―１との間隙、並びに、複数の第２タイプのチップ８―１、８−２、８−３、８−４同士の間隙は、同時に、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。その後、前述の間隙に注入された第１タイプのアンダーフィル４を硬化する。
第１の効果として、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。５チップブロック２００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４が、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、５チップブロック２００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
第２の効果として、寸法がより大きなチップの上に、該チップより寸法のより小さな複数のチップを積層して、チップブロックを形成する。その後、該寸法がより大きなチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、該寸法のより小さな複数のチップ同士の間隙、並びに、該寸法のより小さな複数のチップのうち最下段のチップと前述の寸法がより大きなチップとの間隙に、同時にアンダーフィルを注入し、その後、同時に、アンダーフィルを硬化することで、アンダーフィル注入・硬化工程数を削減することができる。
（５）第５の実施形態
前述の第１の実施形態では、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４上に、複数の第２タイプのチップ８を１段積層した。しかし、本実施形態では、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４上に、複数の第２タイプのチップ８を多段積層する。以下図面を参照して詳細に説明する。
（積層工程）
図２０乃至図２４は、本発明の第５の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
図２０に示すように、複数の回路形成領域１４の２次元配列と、該複数の回路形成領域１４の周囲を囲む周囲領域２とを含むウエハ２０を用意する。複数の回路形成領域１４の各々は、概矩形形状を有する。前述の２次元配列は、２次元マトリックス配列である。周囲領域２は、２次元マトリックス配列された複数の回路形成領域１４の各々の周囲を囲むよう平面でみて格子形状に延在する。複数の回路形成領域１４の各々は、第２の水平方向寸法Ｄ２を有する。周囲領域２は、概一定の幅Ｄ３を有する。周囲領域２の幅Ｄ３は、好ましくは、０．１ｍｍ以上である。典型的には、周囲領域２には、回路が形成されない。複数の回路形成領域１４の各々は、更に、複数の貫通電極５と、複数のバンプ３とを有する。該複数のバンプ３は、第１の面側の複数の貫通電極５の表面上に設けられる。
更に、前述の第２の水平方向寸法Ｄ２を有する第２タイプのチップ８を複数用意する。複数の第２タイプのチップ８の各々は、ウエハ２０の複数の回路形成領域１４の各々と同一の寸法を有する。複数の第２タイプのチップ８の各々は、更に、複数の貫通電極５と、複数のバンプ３とを有する。第２タイプのチップ８の複数の貫通電極５と、前述のウエハ２０の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられる。第２タイプのチップ８の各々は、回路形成領域１４を有するが、周囲領域を有していない。これらウエハ２０と、複数の第２タイプのチップ８とを基本要素として、以下積層工程を行う。
図２０に示すように、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４に、複数の第２タイプのチップ８をそれぞれ４段積層する。前述したように、第２タイプのチップ８の複数の貫通電極５と、前述のウエハ２０の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられるので、ウエハ２０の複数の貫通電極５と、第２タイプのチップ８の複数の貫通電極５とは、バンプ３を介して互いに電気的に接続される。水平方向でみて、ウエハ２０の回路形成領域１４と、４段積層された第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、ウエハ２０の周囲領域２は、４段積層された第２タイプのチップ８より外側に延在する。
図２１に示すように、ウエハ２０の周囲領域２に第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、４段積層された第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙を、第２タイプのチップ８の中心まで、侵入する。結果、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
その後、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を熱硬化性樹脂で構成した場合、熱硬化性の第１タイプのアンダーフィル４に熱を加えることで、熱硬化することが可能となる。熱硬化性樹脂の典型例として、熱硬化性エポキシ樹脂を挙げることができる。一般には、封止の高い信頼性を確保するには、高いフィラーの含有率が好ましい。しかし、第１タイプのアンダーフィル４は、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に侵入させるため、低い粘性を有することが要求される。よって、第１タイプのアンダーフィル４は、通常の封止樹脂に比べて低いフィラーの含有率を有する。
前述したように、周囲領域２の幅Ｄ３が、０．１ｍｍ以上あれば、第１タイプのアンダーフィル４は、ニードルディスペンサを使用して、周囲領域２上に供給することができる。周囲領域２上に供給された第１タイプのアンダーフィル４が、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に侵入することを可能にするには、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙は、１０μｍ以上にするのが好ましい。
図２２に示すように、ウエハ２０の周囲領域２の中心線に沿って、ウエハ２０をダイシングにより複数の第１タイプのチップ１にすることで、５チップサブブロック２００を複数形成する。ここで、複数の５チップサブブロック２００の各々は、第１タイプのチップ１と、４つの第２タイプのチップ８―１、８−２、８−３、８−４と、第１タイプのチップ１の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に介在する硬化された第１タイプのアンダーフィル４とからなる。第１タイプのチップ１は、第１の水平方向寸法Ｄ１を有する。第１タイプのチップ１は、回路形成領域１４と、該回路形成領域１４の外側に残存する周囲領域２とからなる。
図２３に示すように、第１の５チップサブブロック２００―１と第２の５チップサブブロック２００―２とを、第２タイプのアンダーフィル６を介して積層することで、１０チップブロック３００からなる積層構造体を形成する。ここで、第１の５チップサブブロック２００―１に含まれる第２タイプのチップ８―４と、第２の５チップサブブロック２００―２に含まれる第２タイプのチップ８―４とが互いに対向するように積層する。第２タイプのアンダーフィル６は、第１タイプのアンダーフィル４と比べて、粘性が高く且つ接着力が高い樹脂で構成する。
第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。同様に、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。第１の５チップサブブロック２００―１と第２の５チップサブブロック２００―２とを積層する工程において、第１の５チップサブブロック２００―１の硬化された第１タイプのアンダーフィル４が、第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。同様に、第２の５チップサブブロック２００―２の硬化された第１タイプのアンダーフィル４が、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。同様に、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、第２タイプのアンダーフィル６を硬化する。この硬化する工程は、熱硬化工程であってもよい。
図２４に示すように、１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する。インターポーザ７は、複数の貫通電極１３を有する。インターポーザ７の複数の貫通電極１３の配置のピッチは、積層構造体の貫通電極５の配置のピッチより広い。
１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が存在する。１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、封止樹脂１０で、インターポーザ７上に積層された１０チップブロック３００からなる積層構造体を封止する。ここで、封止樹脂１０は、高い信頼性を確保するため、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い。封止樹脂１０として、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることが可能である。最後に、インターポーザ７の下面に、貫通電極１３に電気的に接続される外部端子９を接続することで半導体装置を製造する。
（効果）
本発明の第５の実施形態は、複数チップからなる積層構造体をインターポーザ７からなる支持基板上に積層した後に、樹脂封止する従来方法と異なる。即ち、本発明の第５の実施形態によれば、ウエハの２次元マトリックス配列された複数の回路形成領域の各々の上に、この回路形成領域と同じ寸法の複数の第２タイプのチップを多段積層する。その後、ウエハの周囲領域上に、粘性が低く液体としての性質を有する第１タイプのアンダーフィルを、多段積層された第２タイプのチップの側面に接触するように供給する。結果、第１タイプのアンダーフィルが、「毛細管現象」により、ウエハの回路形成領域と第２タイプのチップとの間隙、並びに、第２タイプのチップ同士の間隙を、第２タイプのチップの中心まで、侵入し、該間隙は、第１タイプのアンダーフィルにより完全に充填される。その後、この注入された第１タイプのアンダーフィルを硬化する。その後、ウエハをダイシングすることにより、各々が回路形成領域とその周りに残存する周囲領域とからなる５チップサブブロックを形成する。即ち、全ての完成された５チップサブブロックは、第１タイプのチップと、第２タイプのチップと、第１タイプのチップの回路形成領域と第２タイプのチップとの間隙、並びに、第２タイプのチップ同士の間隙に介在する硬化された第１タイプのアンダーフィルとから構成される。その後、第２タイプのアンダーフィルを介在させ、２つの５チップサブブロック同士を積層し、１０チップブロックからなる積層構造体を形成する。この積層構造体を、第２タイプのアンダーフィルを介在させ、インターポーザ上に積層する。
第１の効果として、第１及び第２の５チップサブブロック２００―１、２００―２の各々を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が存在する。第１及び第２の５チップサブブロック２００―１、２００―２同士を積層する工程において、硬化された第１タイプのアンダーフィル４が、第１及び第２の５チップサブブロック２００―１、２００―２の各々を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。更に、１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
第２の効果として、寸法がより大きなチップの上に、該チップより寸法のより小さな複数のチップを積層して、複数のチップサブブロックを形成する。その後、該寸法がより大きなチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、該寸法のより小さな複数のチップ同士の間隙、並びに、該寸法のより小さな複数のチップのうち最下段のチップと前述の寸法がより大きなチップとの間隙に、同時にアンダーフィルを注入し、その後、同時に、アンダーフィルを硬化することで、アンダーフィル注入・硬化工程数を削減することができる。
第３の効果として、同時にアンダーフィルを注入することを可能にするチップの積層段数には限界がある。しかし、本実施形態によれば、同時にアンダーフィルを注入することを可能にする最大の積層段数だけチップを積層して、チップサブブロックを複数形成する。その後、複数のチップサブブロックの各々を構成する複数のチップの間隙にアンダーフィルを注入し、硬化する。その後、複数のチップサブブロック同士を積層し、チップブロックからなる積層構造体を形成することで、積層構造体の積層段数が、同時にアンダーフィルを注入することを可能にするチップの積層段数を越える場合にも、前述の本発明を適用することが可能となる。
（６）第６の実施形態
前述の第２の実施形態では、寸法の異なる複数のチップを積層して、チップサブブロックを形成する。このチップサブブロックを構成する複数のチップのうち、寸法の大きいチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、寸法の異なる隣接するチップ同士の間隙に、アンダーフィルを注入した。
しかし、本実施形態は、寸法がより大きなチップの上に、該チップより寸法のより小さな複数のチップを積層して、２つのチップサブブロックを形成する。その後、該寸法がより大きなチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、該寸法のより小さな複数のチップ同士の間隙、並びに、該寸法のより小さな複数のチップのうち最下段のチップと、前述の寸法がより大きなチップとの間隙に、同時にアンダーフィルを注入することで、アンダーフィル注入工程数を削減する。その後、複数の間隙に注入された第１タイプのアンダーフィルを同時に硬化することで、アンダーフィル硬化工程数を削減する。その後、硬化された第１タイプのアンダーフィルを有する２つのチップサブブロック同士を、第２タイプのアンダーフィルを介して積層することで、１０チップブロックからなる積層構造体を形成する。以下図面を参照して詳細に説明する。
（積層工程）
図２５乃至図２８は、本発明の第６の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
図２５に示すように、第１の水平方向寸法Ｄ１を有する第１タイプのチップ１を２つ用意する。更に、第１の水平方向寸法Ｄ１より小さい第２の水平方向寸法Ｄ２を有する第２タイプのチップ８を８つ用意する。第１タイプのチップ１は、複数の貫通電極５を有する。更に、第１タイプのチップ１は、複数のバンプ３を有する。該複数のバンプ３は、第１タイプのチップ１の第１の面側であって、前述の複数の貫通電極５の表面上に設けられる。第１タイプのチップ１は、更に、回路形成領域１４と、該回路形成領域１４の周囲に延在する周囲領域２とから構成される。該回路形成領域１４は、前述の第２の水平方向寸法Ｄ２を有する。即ち、該回路形成領域１４は、前述の第２タイプのチップ８と同一の水平方向寸法を有する。一方、周囲領域２は、第１の水平方向寸法Ｄ１と第２の水平方向寸法Ｄ２との差の半分に相当する幅を有する。周囲領域２の幅は、好ましくは、０．１ｍｍ以上である。典型的には、周囲領域２には、回路が形成されない。しかし、必ずしもこの構成に限定するものではなく、周囲領域２に回路が形成されてもよい。
第２タイプのチップ８の各々は、複数の貫通電極５を有する。第２タイプのチップ８の複数の貫通電極５と、前述の第１タイプのチップ１の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられる。更に、第２タイプのチップ８の各々は、複数のバンプ３を有する。該複数のバンプ３は、第２タイプのチップ８の第１の面側であって、前述の複数の貫通電極５の表面上に設けられる。第２タイプのチップ８の各々は、回路形成領域１４を有するが、周囲領域を有していない。これら２つの第１タイプのチップ１と、８つの第２タイプのチップ８とを基本要素として、以下積層工程を行う。
図２５に示すように、１つの第１タイプのチップ１上に、４つの第２タイプのチップ８―１、８−２、８−３、８−４を順に積層し、第１の５チップサブブロック２００―１を形成する。結果、第１の５チップサブブロック２００―１を構成する５つのチップのうち、ある１つのチップに設けられた複数の貫通電極５は、隣接するチップに設けられた複数の貫通電極５とバンプ３を介して互いに電気的に接続される。水平方向でみて、第１タイプのチップ１の回路形成領域１４と、第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、第１タイプのチップ１の周囲領域２は、第２タイプのチップ８より外側に延在する。よって、第１の５チップサブブロック２００―１は、第１タイプのチップ１の周囲領域２からなるテラス或いはステージを有する。
同様に、１つの第１タイプのチップ１上に、４つの第２タイプのチップ８―１、８−２、８−３、８−４を順に積層し、第２の５チップサブブロック２００―２を形成する。結果、第２の５チップサブブロック２００―２を構成する５つのチップのうち、ある１つのチップに設けられた複数の貫通電極５は、隣接するチップに設けられた複数の貫通電極５とバンプ３を介して互いに電気的に接続される。水平方向でみて、第１タイプのチップ１の回路形成領域１４と、第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、第２の５チップサブブロック２００―２は、第２タイプのチップ８より外側に延在する。よって、第２の５チップサブブロック２００―２は、第１タイプのチップ１の周囲領域２からなるテラス或いはステージを有する。
図２６に示すように、第１の５チップサブブロック２００―１の側面から、１つの第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、４つの第２タイプのチップ８同士の間隙に、第１タイプのアンダーフィル４を注入し、注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を注入する前に、第１タイプのチップ１が第２タイプのチップ８の下になるよう、第１の５チップサブブロック２００―１を配置する。そして、第１の５チップサブブロック２００―１において、前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙を、第１の５チップサブブロック２００―１の中心まで、侵入する。結果、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
同様に、第２の５チップサブブロック２００―２の側面から、１つの第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、４つの第２タイプのチップ８同士の間隙に、第１タイプのアンダーフィル４を注入し、注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を注入する前に、第１タイプのチップ１が第２タイプのチップ８の下になるよう、第２の５チップサブブロック２００―２を配置する。そして、第２の５チップサブブロック２００―２において、前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙を、第２の５チップサブブロック２００―２の中心まで、侵入する。結果、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
その後、第１の５チップサブブロック２００―１の前述の間隙に注入された第１タイプのアンダーフィル４を硬化する。即ち、完成された第１の５チップサブブロック２００―１は、第１タイプのチップ１と、第２タイプのチップ８と、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに介在する硬化された第１タイプのアンダーフィル４とから構成される。
同様に、第２の５チップサブブロック２００―２の前述の間隙に注入された第１タイプのアンダーフィル４を硬化する。即ち、完成された第２の５チップサブブロック２００―２は、第１タイプのチップ１と、第２タイプのチップ８と、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに介在する硬化された第１タイプのアンダーフィル４とから構成される。
第１タイプのアンダーフィル４を熱硬化性樹脂で構成した場合、熱硬化性の第１タイプのアンダーフィル４に熱を加えることで、熱硬化することが可能となる。熱硬化性樹脂の典型例として、熱硬化性エポキシ樹脂を挙げることができる。一般には、封止の高い信頼性を確保するには、高いフィラーの含有率が好ましい。しかし、第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに侵入させるため、低い粘性を有することが要求される。よって、第１タイプのアンダーフィル４は、通常の封止樹脂に比べて低いフィラーの含有率を有する。
前述したように、周囲領域２の幅が、０．１ｍｍ以上あれば、第１タイプのアンダーフィル４は、ニードルディスペンサを使用して、周囲領域２上に供給することができる。周囲領域２上に供給された第１タイプのアンダーフィル４が、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに侵入することを可能にするには、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙は、１０μｍ以上にするのが好ましい。
図２７に示すように、第１の５チップサブブロック２００―１と第２の５チップサブブロック２００―２とを、第２タイプのアンダーフィル６を介して積層することで、１０チップブロック３００からなる積層構造体を形成する。ここで、第１の５チップサブブロック２００―１に含まれる第２タイプのチップ８―４と、第２の５チップサブブロック２００―２に含まれる第２タイプのチップ８―４とが互いに対向するように積層する。第２タイプのアンダーフィル６は、第１タイプのアンダーフィル４と比べて、粘性が高く且つ接着力が高い樹脂で構成する。
第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。同様に、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。第１の５チップサブブロック２００―１と第２の５チップサブブロック２００―２とを積層する工程において、第１の５チップサブブロック２００―１の硬化された第１タイプのアンダーフィル４が、第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。同様に、第２の５チップサブブロック２００―２の硬化された第１タイプのアンダーフィル４が、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。同様に、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、第２タイプのアンダーフィル６を硬化する。この硬化する工程は、熱硬化工程であってもよい。
図２８に示すように、１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する。インターポーザ７は、複数の貫通電極１３を有する。インターポーザ７の複数の貫通電極１３の配置のピッチは、積層構造体の貫通電極５の配置のピッチより広い。
１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が存在する。１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、封止樹脂１０で、インターポーザ７上に積層された１０チップブロック３００からなる積層構造体を封止する。ここで、封止樹脂１０は、高い信頼性を確保するため、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い。封止樹脂１０として、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることが可能である。最後に、インターポーザ７の下面に、貫通電極１３に電気的に接続される外部端子９を接続することで半導体装置を製造する。
（効果）
本発明の第６の実施形態は、複数チップからなる積層構造体をインターポーザ７からなる支持基板上に積層した後に、樹脂封止する従来方法と異なる。即ち、本発明の第６の実施形態によれば、２つの第１タイプのチップ１上に、それぞれ４つの第２タイプのチップ８―１、８−２、８−３、８−４を順次積層し、第１及び第２の５チップサブブロック２００―１、２００―２を形成する。これら第１及び第２の５チップサブブロック２００―１、２００―２の各々の前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、粘性が低く液体としての性質を有する第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８―１、８−２、８−３、８−４の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８―１との間隙、並びに、複数の第２タイプのチップ８―１、８−２、８−３、８−４同士の間隙を、第１及び第２の５チップサブブロック２００―１、２００―２の各々の中心まで、同時に侵入する。結果、第１及び第２の５チップサブブロック２００―１、２００―２の各々において、第１タイプのチップ１と最下段の第２タイプのチップ８―１との間隙、並びに、複数の第２タイプのチップ８―１、８−２、８−３、８−４同士の間隙は、同時に、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。その後、第１及び第２の５チップサブブロック２００―１、２００―２の各々において、前述の間隙に注入された第１タイプのアンダーフィル４を硬化する。その後、第２タイプのアンダーフィル６を介して、第１及び第２の５チップサブブロック２００―１、２００―２同士を積層し、該第２タイプのアンダーフィル６を硬化する。
第１の効果として、第１及び第２の５チップサブブロック２００―１、２００―２の各々を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が存在する。第１及び第２の５チップサブブロック２００―１、２００―２同士を積層する工程において、硬化された第１タイプのアンダーフィル４が、第１及び第２の５チップサブブロック２００―１、２００―２の各々を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。更に、１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
第２の効果として、寸法がより大きなチップの上に、該チップより寸法のより小さな複数のチップを積層して、複数のチップサブブロックを形成する。その後、該寸法がより大きなチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、該寸法のより小さな複数のチップ同士の間隙、並びに、該寸法のより小さな複数のチップのうち最下段のチップと前述の寸法がより大きなチップとの間隙に、同時にアンダーフィルを注入し、その後、同時に、アンダーフィルを硬化することで、アンダーフィル注入・硬化工程数を削減することができる。
第３の効果として、同時にアンダーフィルを注入することを可能にするチップの積層段数には限界がある。しかし、本実施形態によれば、同時にアンダーフィルを注入することを可能にする最大の積層段数だけチップを積層して、チップサブブロックを複数形成する。その後、複数のチップサブブロックの各々を構成する複数のチップの間隙にアンダーフィルを注入し、硬化する。その後、複数のチップサブブロック同士を積層し、チップブロックからなる積層構造体を形成することで、積層構造体の積層段数が、同時にアンダーフィルを注入することを可能にするチップの積層段数を越える場合にも、前述の本発明を適用することが可能となる。
（７）第７の実施形態
前述の第１の実施形態では、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４上に、複数の第２タイプのチップ８を１段積層した。しかし、本実施形態では、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４上に、複数の第２タイプのチップ８を多段積層する。以下図面を参照して詳細に説明する。
（積層工程）
図２９乃至図３３は、本発明の第７の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
図２９に示すように、複数の回路形成領域１４の２次元配列と、該複数の回路形成領域１４の周囲を囲む周囲領域２とを含むウエハ２０を用意する。複数の回路形成領域１４の各々は、概矩形形状を有する。前述の２次元配列は、２次元マトリックス配列である。周囲領域２は、２次元マトリックス配列された複数の回路形成領域１４の各々の周囲を囲むよう平面でみて格子形状に延在する。複数の回路形成領域１４の各々は、第２の水平方向寸法Ｄ２を有する。周囲領域２は、概一定の幅Ｄ３を有する。周囲領域２の幅Ｄ３は、好ましくは、０．１ｍｍ以上である。典型的には、周囲領域２には、回路が形成されない。複数の回路形成領域１４の各々は、更に、複数の貫通電極５と、複数のバンプ３とを有する。該複数のバンプ３は、第１の面側の複数の貫通電極５の表面上に設けられる。
更に、前述の第２の水平方向寸法Ｄ２を有する第２タイプのチップ８を複数用意する。複数の第２タイプのチップ８の各々は、ウエハ２０の複数の回路形成領域１４の各々と同一の寸法を有する。複数の第２タイプのチップ８の各々は、更に、複数の貫通電極５と、複数のバンプ３とを有する。第２タイプのチップ８の複数の貫通電極５と、前述のウエハ２０の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられる。第２タイプのチップ８の各々は、回路形成領域１４を有するが、周囲領域を有していない。これらウエハ２０と、複数の第２タイプのチップ８とを基本要素として、以下積層工程を行う。
図２９に示すように、ウエハ２０の２次元マトリックス配列された複数の回路形成領域１４に、複数の第２タイプのチップ８をそれぞれ４段積層する。前述したように、第２タイプのチップ８の複数の貫通電極５と、前述のウエハ２０の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられるので、ウエハ２０の複数の貫通電極５と、第２タイプのチップ８の複数の貫通電極５とは、バンプ３を介して互いに電気的に接続される。水平方向でみて、ウエハ２０の回路形成領域１４と、４段積層された第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、ウエハ２０の周囲領域２は、４段積層された第２タイプのチップ８より外側に延在する。
図３０に示すように、ウエハ２０の周囲領域２に第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、４段積層された第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙を、第２タイプのチップ８の中心まで、侵入する。結果、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
その後、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を熱硬化性樹脂で構成した場合、熱硬化性の第１タイプのアンダーフィル４に熱を加えることで、熱硬化することが可能となる。熱硬化性樹脂の典型例として、熱硬化性エポキシ樹脂を挙げることができる。一般には、封止の高い信頼性を確保するには、高いフィラーの含有率が好ましい。しかし、第１タイプのアンダーフィル４は、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に侵入させるため、低い粘性を有することが要求される。よって、第１タイプのアンダーフィル４は、通常の封止樹脂に比べて低いフィラーの含有率を有する。
前述したように、周囲領域２の幅Ｄ３が、０．１ｍｍ以上あれば、第１タイプのアンダーフィル４は、ニードルディスペンサを使用して、周囲領域２上に供給することができる。周囲領域２上に供給された第１タイプのアンダーフィル４が、「毛細管現象」により、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に侵入することを可能にするには、ウエハ２０の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙は、１０μｍ以上にするのが好ましい。
図３１に示すように、ウエハ２０の周囲領域２の中心線に沿って、ウエハ２０をダイシングにより複数の第１タイプのチップ１にすることで、５チップサブブロック２００を複数形成する。ここで、複数の５チップサブブロック２００の各々は、第１タイプのチップ１と、４つの第２タイプのチップ８―１、８−２、８−３、８−４と、第１タイプのチップ１の回路形成領域１４と第２タイプのチップ８との間隙、並びに、第２タイプのチップ８同士の間隙に介在する硬化された第１タイプのアンダーフィル４とからなる。第１タイプのチップ１は、第１の水平方向寸法Ｄ１を有する。第１タイプのチップ１は、回路形成領域１４と、該回路形成領域１４の外側に残存する周囲領域２とからなる。
図３２に示すように、第１の５チップサブブロック２００―１と第２の５チップサブブロック２００―２とを、第２タイプのアンダーフィル６を介して積層することで、１０チップブロック３００からなる積層構造体を形成する。ここで、第１の５チップサブブロック２００―１に含まれる第２タイプのチップ８―４と、第２の５チップサブブロック２００―２に含まれる第２タイプのチップ８―４とが互いに対向するように積層する。第２タイプのアンダーフィル６は、第１タイプのアンダーフィル４と比べて、粘性が高く且つ接着力が高い樹脂で構成する。
第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。同様に、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。第１の５チップサブブロック２００―１と第２の５チップサブブロック２００―２とを積層する工程において、第１の５チップサブブロック２００―１の硬化された第１タイプのアンダーフィル４が、第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。同様に、第２の５チップサブブロック２００―２の硬化された第１タイプのアンダーフィル４が、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。同様に、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、第２タイプのアンダーフィル６を硬化する。この硬化する工程は、熱硬化工程であってもよい。
図３３に示すように、１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する。インターポーザ７は、複数の貫通電極１３を有する。インターポーザ７の複数の貫通電極１３の配置のピッチは、積層構造体の貫通電極５の配置のピッチより広い。
１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が存在する。１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、封止樹脂１０で、インターポーザ７上に積層された１０チップブロック３００からなる積層構造体を封止する。ここで、封止樹脂１０は、高い信頼性を確保するため、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い。封止樹脂１０として、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることが可能である。加えて、インターポーザ７の下面に、既知の方法で再配線処理を施し、更に、貫通電極１３に電気的に接続される複数のポスト１２を形成する。これら複数のポスト１２は、複数の金属ポストで構成してもよく、典型的には、複数の銅ポストで構成してもよい。更に、インターポーザ７の下面及び前述の複数のポスト１２の側面を封止樹脂１５で封止する。具体的には、複数のポスト１２を埋め込むように、トランスファ方式を用いてインターポーザ７の下面を封止樹脂１５で封止する。複数のポスト１２が露出するまで研磨（グラインド）する。露出した複数のポスト１２上に、外部端子９を接続することで半導体装置を製造する。
（効果）
本発明の第７の実施形態は、前述の第５の実施形態の効果に加えて、ポスト１２と封止樹脂１５とを設けているため、基板を実装した後の接続信頼性が向上する効果を奏する。
（８）第８の実施形態
前述の第１の実施形態では、寸法の異なる複数のチップを積層して、チップサブブロックを形成する。このチップサブブロックを構成する複数のチップのうち、寸法の大きいチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、寸法の異なる隣接するチップ同士の間隙に、アンダーフィルを注入した。
しかし、本実施形態は、寸法がより大きなチップの上に、該チップより寸法のより小さな複数のチップを積層して、２つのチップサブブロックを形成する。その後、該寸法がより大きなチップの周囲領域からなるテラス或いはステージ上に、粘性が低く液体の性質を示す第１タイプのアンダーフィルを供給し、「毛細管現象」を利用して、該寸法のより小さな複数のチップ同士の間隙、並びに、該寸法のより小さな複数のチップのうち最下段のチップと、前述の寸法がより大きなチップとの間隙に、同時にアンダーフィルを注入することで、アンダーフィル注入工程数を削減する。その後、複数の間隙に注入された第１タイプのアンダーフィルを同時に硬化することで、アンダーフィル硬化工程数を削減する。その後、硬化された第１タイプのアンダーフィルを有する２つのチップサブブロック同士を、第２タイプのアンダーフィルを介して積層することで、１０チップブロックからなる積層構造体を形成する。その後、積層構造体をインターポーザ７に積層し、インターポーザ７の裏面に再配線及び複数の金属ポストを形成する。更に、インターポーザ７の裏面上であって且つ該複数の金属ポスト間を封止樹脂で封止する。該複数の金属ポストに接続される外部端子を形成することで、ウエハレベルチップ寸法パッケージ（Ｗ−ＣＳＰ）を形成する。以下図面を参照して詳細に説明する。
（積層工程）
図３４乃至図３７は、本発明の第８の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
図３４に示すように、第１の水平方向寸法Ｄ１を有する第１タイプのチップ１を２つ用意する。更に、第１の水平方向寸法Ｄ１より小さい第２の水平方向寸法Ｄ２を有する第２タイプのチップ８を８つ用意する。第１タイプのチップ１は、複数の貫通電極５を有する。更に、第１タイプのチップ１は、複数のバンプ３を有する。該複数のバンプ３は、第１タイプのチップ１の第１の面側であって、前述の複数の貫通電極５の表面上に設けられる。第１タイプのチップ１は、更に、回路形成領域１４と、該回路形成領域１４の周囲に延在する周囲領域２とから構成される。該回路形成領域１４は、前述の第２の水平方向寸法Ｄ２を有する。即ち、該回路形成領域１４は、前述の第２タイプのチップ８と同一の水平方向寸法を有する。一方、周囲領域２は、第１の水平方向寸法Ｄ１と第２の水平方向寸法Ｄ２との差の半分に相当する幅を有する。周囲領域２の幅は、好ましくは、０．１ｍｍ以上である。典型的には、周囲領域２には、回路が形成されない。しかし、必ずしもこの構成に限定するものではなく、周囲領域２に回路が形成されてもよい。
第２タイプのチップ８の各々は、複数の貫通電極５を有する。第２タイプのチップ８の複数の貫通電極５と、前述の第１タイプのチップ１の複数の貫通電極５とは、水平方向において、互いに対応する位置に設けられる。更に、第２タイプのチップ８の各々は、複数のバンプ３を有する。該複数のバンプ３は、第２タイプのチップ８の第１の面側であって、前述の複数の貫通電極５の表面上に設けられる。第２タイプのチップ８の各々は、回路形成領域１４を有するが、周囲領域を有していない。これら２つの第１タイプのチップ１と、８つの第２タイプのチップ８とを基本要素として、以下積層工程を行う。
図３４に示すように、１つの第１タイプのチップ１上に、４つの第２タイプのチップ８―１、８−２、８−３、８−４を順に積層し、第１の５チップサブブロック２００―１を形成する。結果、第１の５チップサブブロック２００―１を構成する５つのチップのうち、ある１つのチップに設けられた複数の貫通電極５は、隣接するチップに設けられた複数の貫通電極５とバンプ３を介して互いに電気的に接続される。水平方向でみて、第１タイプのチップ１の回路形成領域１４と、第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、第１タイプのチップ１の周囲領域２は、第２タイプのチップ８より外側に延在する。よって、第１の５チップサブブロック２００―１は、第１タイプのチップ１の周囲領域２からなるテラス或いはステージを有する。
同様に、１つの第１タイプのチップ１上に、４つの第２タイプのチップ８―１、８−２、８−３、８−４を順に積層し、第２の５チップサブブロック２００―２を形成する。結果、第２の５チップサブブロック２００―２を構成する５つのチップのうち、ある１つのチップに設けられた複数の貫通電極５は、隣接するチップに設けられた複数の貫通電極５とバンプ３を介して互いに電気的に接続される。水平方向でみて、第１タイプのチップ１の回路形成領域１４と、第２タイプのチップ８とは、完全にオーバーラップする。一方、水平方向でみて、第２の５チップサブブロック２００―２は、第２タイプのチップ８より外側に延在する。よって、第２の５チップサブブロック２００―２は、第１タイプのチップ１の周囲領域２からなるテラス或いはステージを有する。
図３５に示すように、第１の５チップサブブロック２００―１の側面から、１つの第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、４つの第２タイプのチップ８同士の間隙に、第１タイプのアンダーフィル４を注入し、注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を注入する前に、第１タイプのチップ１が第２タイプのチップ８の下になるよう、第１の５チップサブブロック２００―１を配置する。そして、第１の５チップサブブロック２００―１において、前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙を、第１の５チップサブブロック２００―１の中心まで、侵入する。結果、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
同様に、第２の５チップサブブロック２００―２の側面から、１つの第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、４つの第２タイプのチップ８同士の間隙に、第１タイプのアンダーフィル４を注入し、注入された第１タイプのアンダーフィル４を硬化する。第１タイプのアンダーフィル４を注入する前に、第１タイプのチップ１が第２タイプのチップ８の下になるよう、第２の５チップサブブロック２００―２を配置する。そして、第２の５チップサブブロック２００―２において、前述の第１タイプのチップ１の周囲領域２からなるテラス或いはステージ上に、第１タイプのアンダーフィル４を供給する。ここで、供給した第１タイプのアンダーフィル４が、第２タイプのチップ８の側面に接触するようにする。第１タイプのアンダーフィル４は、粘性が低く、液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有する第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙を、第２の５チップサブブロック２００―２の中心まで、侵入する。結果、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙は、液体としての性質を有する第１タイプのアンダーフィル４により完全に充填される。
その後、第１の５チップサブブロック２００―１の前述の間隙に注入された第１タイプのアンダーフィル４を硬化する。即ち、完成された第１の５チップサブブロック２００―１は、第１タイプのチップ１と、第２タイプのチップ８と、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに介在する硬化された第１タイプのアンダーフィル４とから構成される。
同様に、第２の５チップサブブロック２００―２の前述の間隙に注入された第１タイプのアンダーフィル４を硬化する。即ち、完成された第２の５チップサブブロック２００―２は、第１タイプのチップ１と、第２タイプのチップ８と、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに介在する硬化された第１タイプのアンダーフィル４とから構成される。
第１タイプのアンダーフィル４を熱硬化性樹脂で構成した場合、熱硬化性の第１タイプのアンダーフィル４に熱を加えることで、熱硬化することが可能となる。熱硬化性樹脂の典型例として、熱硬化性エポキシ樹脂を挙げることができる。一般には、封止の高い信頼性を確保するには、高いフィラーの含有率が好ましい。しかし、第１タイプのアンダーフィル４は、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに侵入させるため、低い粘性を有することが要求される。よって、第１タイプのアンダーフィル４は、通常の封止樹脂に比べて低いフィラーの含有率を有する。
前述したように、周囲領域２の幅が、０．１ｍｍ以上あれば、第１タイプのアンダーフィル４は、ニードルディスペンサを使用して、周囲領域２上に供給することができる。周囲領域２上に供給された第１タイプのアンダーフィル４が、「毛細管現象」により、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙と、複数の第２タイプのチップ８同士の間隙とに侵入することを可能にするには、第１タイプのチップ１と最下段の第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙は、１０μｍ以上にするのが好ましい。
図３６に示すように、第１の５チップサブブロック２００―１と第２の５チップサブブロック２００―２とを、第２タイプのアンダーフィル６を介して積層することで、１０チップブロック３００からなる積層構造体を形成する。ここで、第１の５チップサブブロック２００―１に含まれる第２タイプのチップ８―４と、第２の５チップサブブロック２００―２に含まれる第２タイプのチップ８―４とが互いに対向するように積層する。第２タイプのアンダーフィル６は、第１タイプのアンダーフィル４と比べて、粘性が高く且つ接着力が高い樹脂で構成する。
第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。同様に、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４が存在する。第１の５チップサブブロック２００―１と第２の５チップサブブロック２００―２とを積層する工程において、第１の５チップサブブロック２００―１の硬化された第１タイプのアンダーフィル４が、第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。同様に、第２の５チップサブブロック２００―２の硬化された第１タイプのアンダーフィル４が、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、第１の５チップサブブロック２００―１を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。同様に、第２の５チップサブブロック２００―２を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、第２タイプのアンダーフィル６を硬化する。この硬化する工程は、熱硬化工程であってもよい。
図３７に示すように、１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する。インターポーザ７は、複数の貫通電極１３を有する。インターポーザ７の複数の貫通電極１３の配置のピッチは、積層構造体の貫通電極５の配置のピッチより広い。
１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間隙、並びに、複数の第２タイプのチップ８同士の間隙には、既に硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が存在する。１０チップブロック３００からなる積層構造体をインターポーザ７上に積層する工程において、硬化された第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６が、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３へ印加される応力を低減する。結果、１０チップブロック３００を構成する第１タイプのチップ１と第２タイプのチップ８との間のバンプ３、並びに、複数の第２タイプのチップ８同士の間のバンプ３に、クラック等の不良が発生するのを抑制することが可能となる。
その後、封止樹脂１０で、インターポーザ７上に積層された１０チップブロック３００からなる積層構造体を封止する。ここで、封止樹脂１０は、高い信頼性を確保するため、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い。封止樹脂１０として、前述の第１タイプのアンダーフィル４及び第２タイプのアンダーフィル６と比較して、フィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることが可能である。加えて、インターポーザ７の下面に、既知の方法で再配線処理を施し、更に、貫通電極１３に電気的に接続される複数のポスト１２を形成する。これら複数のポスト１２は、複数の金属ポストで構成してもよく、典型的には、複数の銅ポストで構成してもよい。更に、インターポーザ７の下面及び前述の複数のポスト１２の側面を封止樹脂１５で封止する。具体的には、複数のポスト１２を埋め込むように、トランスファ方式を用いてインターポーザ７の下面を封止樹脂１５で封止する。複数のポスト１２が露出するまで研磨（グラインド）する。露出した複数のポスト１２上に、外部端子９を接続することで半導体装置を製造する。
（効果）
本発明の第８の実施形態は、前述の第６の実施形態の効果に加えて、ポスト１２と封止樹脂１５とを設けているため、基板を実装した後の接続信頼性が向上する効果を奏する。
（９）他の変更例
上記実施形態において、第１タイプのアンダーフィル４の注入工程は、「毛細管現象」を利用して行ったが、この「毛細管現象」に加え吸引力を併せて使用してもよい。
上記実施形態において、積層の対象となるチップは、複数の貫通電極を有したが、必ずしもこの構成に限定されるものではなく、貫通電極を有しない他の構成を有するチップを積層する場合にも、本発明を有効に適用することができる。
上記実施形態において、積層の対象となるチップは、典型的には、ＩＣチップに代表される半導体チップを挙げることができるが、半導体チップに特に限定する必要はなく、積層され得るチップ形態のものであればよい。例えば、チップには、セラミックコンデンサチップ、センサチップ、発光素子チップ、受光素子チップ等の各種チップを含むものとする。
前述したように、本発明は、同一材料からなる複数のチップを積層する場合にも適用できるが、必ずしもこれに限定する必要はなく、異なる材料からなるチップどうしを積層する場合にも適用できる。
上記実施形態において、バンプを各チップの片面に配置し、バンプが配置された面を上に向けて実装する例を説明したが、変更例として、バンプを各チップの片面に配置し、バンプが配置された面を下に向けて実装する場合にも本発明を適用することができる。更なる変更例として、バンプを各チップの両面に配置し、バンプが配置された面同士を対向させて実装する場合にも本発明を適用することができる。
上記実施形態において、チップ間の接続は、様々な既知の方法を使用して行うことが可能である。例えば、チップ間の接続を、加重と加熱の双方の印加により行ってもよい。また、チップ間の接続を、加重のみの印加により行ってもよい。チップ間の接続を、加熱のみにより行ってもよい。或いは、超音波の印加によりチップ間の接続を行ってもよい。更に、加重、加熱、超音波の組合せによりチップ間の接続を行ってもよい。
上記実施形態において、チップの積層構造体を支持基板の上面に搭載した後、支持基板の下面に外部接続端子を形成する例を説明したが、変更例として、支持基板の下面に外部接続端子を形成した後、チップの積層構造体を支持基板の上面に搭載してもよい。
上記実施形態において、支持基板上に搭載した積層構造体からなる半導体装置の製造工程に本発明を適用した例を説明したが、本発明はこれに限らず、各種チップを多段積層した積層構造体を形成する工程を含む場合であれば適用することができる。上記実施形態は、外部接続端子を有する支持基板上に積層構造体を搭載する例を示したが、ウエハレベルチップ寸法パッケージ（Ｗ−ＣＳＰ）技術を用いてチップに外部接続機能を持たせたものを基板とすることも可能である。すなわち、本発明は、支持基板が無い積層構造体の形成方法にも適用することができる。
本発明の第１の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第１の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第１の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第１の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第１の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第１の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第２の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第２の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第２の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第２の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第２の実施形態の変更例に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第２の実施形態の変更例に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第２の実施形態の変更例に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第３の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第３の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第３の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第４の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第４の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第４の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第５の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第５の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第５の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第５の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第５の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第６の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第６の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第６の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第６の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第７の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第７の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第７の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第７の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第７の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第８の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第８の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第８の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。 本発明の第８の実施形態に係るチップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
符号の説明
１ 第１タイプのチップ
２ 周囲領域
３ バンプ
４ 第１タイプのアンダーフィル
５ 貫通電極
６ 第２タイプのアンダーフィル
７ インターポーザ
８ 第２タイプのチップ
８−１ 第２タイプのチップ
８−２ 第２タイプのチップ
８−３ 第２タイプのチップ
８−４ 第２タイプのチップ
９ 外部端子
１０ 封止樹脂
１１ ＷＣＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）
１２ ポスト
１３ 貫通電極
１４ 回路形成領域
１５ 封止樹脂
２０ ウエハ
１００ ２チップサブブロック
１００―１ 第１の２チップサブブロック
１００―２ 第２の２チップサブブロック
１００―３ 第３の２チップサブブロック
１１０ ４チップサブブロック
１２０ ６チップブロック
２００ ５チップブロック
２００―１ 第１の５チップサブブロック
２００―２ 第２の５チップサブブロック
３００ １０チップブロック
Ｄ１ 第１の水平方向寸法
Ｄ２ 第２の水平方向寸法

Claims (33)

  1. 第１の回路形成領域と、前記第１の回路形成領域の周囲を囲むよう延在する第１の周囲領域と、を含むウェハを用意する工程と、
    前記第１の回路形成領域と実質同一の平面寸法を有する第１のチップを、前記第１の回路形成領域に積層する工程と、
    前記第１の周囲領域上から、前記第１の回路形成領域と前記第１のチップとの第１の間隙に、第１のアンダーフィルを注入する工程と、
    前記第１のアンダーフィルを硬化する工程と、
    前記第１のアンダーフィルを硬化する工程の後に、前記ウェハをダイシングして、前記第１の回路形成領域を含む第２のチップと、前記第１のチップと、前記第１のアンダーフィルと、を含む第１のチップブロックを形成する工程と、
    前記ウェハをダイシングする工程の後に、第３及び第４のチップと前記第３及び第４のチップ間の硬化した前記第１のアンダーフィルとを含む第２のチップブロックを、前記第１のアンダーフィルより粘性及び接着力が高い第２のアンダーフィルを介して前記第１のチップブロックに積層して、積層構造体を形成する工程と、
    を含む積層構造体の形成方法。
  2. 前記第２のアンダーフィルを硬化する工程をさらに含む請求項１に記載の積層構造体の形成方法。
  3. 少なくとも前記積層構造体を、前記第１および第２のアンダーフィルよりもフィラーの含有量が多い封止樹脂で封止する工程をさらに含む請求項１又は２に記載の積層構造体の形成方法。
  4. 前記第１のアンダーフィルを注入する工程は、
    前記第１の周囲領域上に第１のアンダーフィルを供給することで、毛細管現象を引き起こし、前記第１の間隙に、前記第１のアンダーフィルを注入する工程からなる請求項１乃至３のいずれかに記載の積層構造体の形成方法。
  5. 前記第１のチップを積層する工程の後であって、且つ、前記第１のアンダーフィルを注入する工程の前に、前記第１の回路形成領域と実質同一の平面寸法を有する第５のチップを、前記第１のチップの上に積層する工程を更に含み、
    前記第１のアンダーフィルを注入する工程は、前記第１の周囲領域上から、前記第１の回路形成領域と前記第１のチップとの第１の間隙と、前記第１のチップと前記第５のチップとの第２の間隙とに、前記第１のアンダーフィルを注入する工程であり、
    前記第１のチップブロックを形成する工程は、前記第１のアンダーフィルを硬化する工程の後に、前記ウェハをダイシングして、前記第１の回路形成領域を含む前記第２のチップと、前記第１のチップと、前記第５のチップと、前記第１のアンダーフィルと、を含む第１のチップブロックを形成する工程である請求項４に記載の積層構造体の形成方法。
  6. 第２のアンダーフィルは、前記第１のアンダーフィルよりフィラーの含有量が多い請求項１乃至５のいずれかに記載の積層構造体の形成方法。
  7. 前記第１のチップを積層する工程は、前記第１の回路形成領域の第１の回路形成面と、前記第１のチップの第２の回路形成面とが互いに向き合うように積層する工程である請求項１乃至６のいずれかに記載の積層構造体の形成方法。
  8. 第１の回路形成領域と、前記第１の回路形成領域の周囲を囲むよう延在する第１の周囲領域と、を含むウェハを用意する工程と、
    前記第１の回路形成領域と実質同一の平面寸法を有する第１のチップを、前記第１の回路形成領域に積層する工程と、
    前記第１の周囲領域上から、前記第１の回路形成領域と前記第１のチップとの第１の間隙に、第１のアンダーフィルを注入する工程と、
    前記第１のアンダーフィルを硬化する工程と、
    前記ウェハをダイシングして、前記第１の回路形成領域を含む第２のチップと、前記第１のチップと、前記第１のアンダーフィルと、を含む第１のチップブロックを形成する工程と、
    第３及び第４のチップと前記第３及び第４のチップ間の硬化した前記第１のアンダーフィルとを含む第２のチップブロックを、前記第１のアンダーフィルより粘性及び接着力が高い第２のアンダーフィルを介して前記第１のチップブロックに積層して、積層構造体を形成する工程と、
    前記積層構造体を基板に積層する工程と、
    を含む半導体装置の製造方法。
  9. 少なくとも前記積層構造体を、前記第１および第２のアンダーフィルよりもフィラーの含有量が多い封止樹脂で封止する工程をさらに含む請求項８に記載の半導体装置の製造方法。
  10. 前記第１のアンダーフィルを注入する工程は、
    前記第１の周囲領域上に第１のアンダーフィルを供給することで、毛細管現象を引き起こし、前記第１の間隙に、前記第１のアンダーフィルを注入する工程からなることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. 複数の回路形成領域と、前記複数の回路形成領域の周囲を囲むよう延在する第１の周囲領域と、を含むウェハを用意する工程と、
    前記複数の回路形成領域の各々と実質同一の平面寸法を有する複数の第１のチップを、前記複数の回路形成領域にそれぞれ積層する工程と、
    前記第１の周囲領域上から、前記第１の回路形成領域と前記第１のチップとの第１の間隙に、第１のアンダーフィルを注入する工程と、
    前記第１のアンダーフィルを硬化する工程と、
    前記ウェハをダイシングして、前記複数の回路形成領域をそれぞれ含む複数の第２のチップと、前記複数の第１のチップと、前記第１のアンダーフィルと、を含む複数の第１のチップサブブロックを形成する工程と、
    前記複数の第１のチップサブブロック同士を前記第１のアンダーフィルより粘性及び接着力が高い第２のアンダーフィルを介して互いに積層して、前記複数の第１のチップサブブロックを含む積層構造体を形成する工程と、
    を含む積層構造体の形成方法。
  12. 前記第２のアンダーフィルを硬化する工程をさらに含む請求項１１に記載の積層構造体の形成方法。
  13. 少なくとも前記積層構造体を、前記第１および第２のアンダーフィルよりもフィラーの含有量が多い封止樹脂で封止する工程をさらに含む請求項１１又は１２に記載の積層構造体の形成方法。
  14. 前記第１のアンダーフィルを注入する工程は、
    前記第１の周囲領域上に第１のアンダーフィルを供給することで、毛細管現象を引き起こし、前記第１の間隙に、前記第１のアンダーフィルを注入する工程からなる請求項１１乃至１３のいずれかに記載の積層構造体の形成方法。
  15. 前記複数の第１のチップを積層する工程の後であって、且つ、前記第１のアンダーフィルを供給する工程の前に、前記複数の回路形成領域の各々と実質同一の平面寸法を有する複数の第３のチップを、前記複数の第１のチップにそれぞれ積層する工程を更に含む請求項１１乃至１４のいずれかに記載の積層構造体の形成方法。
  16. 前記第１のアンダーフィルを注入する工程は、
    前記第１の周囲領域上から、前記複数の回路形成領域の各々と前記複数の第１のチップの各々との第１の間隙と、前記複数の回路形成領域の各々と前記複数の第３のチップの各々との第２の間隙とに、前記第１のアンダーフィルを注入する工程である請求項１５に記載の積層構造体の形成方法。
  17. 第２のアンダーフィルは、前記第１のアンダーフィルよりフィラーの含有量が多い請求項１１乃至１６のいずれかに記載の積層構造体の形成方法。
  18. 前記複数の第１のチップを積層する工程は、前記複数の回路形成領域の各々の第１の回路形成面と、前記複数の第１のチップの各々の第２の回路形成面とが互いに向き合うように積層する工程である請求項１１至１７のいずれかに記載の積層構造体の形成方法。
  19. 複数の回路形成領域と、前記複数の回路形成領域の周囲を囲むよう延在する第１の周囲領域と、を含むウェハを用意する工程と、
    前記複数の回路形成領域の各々と実質同一の平面寸法を有する複数の第１のチップを、前記複数の回路形成領域にそれぞれ積層する工程と、
    前記第１の周囲領域上から、前記第１の回路形成領域と前記第１のチップとの第１の間隙に、第１のアンダーフィルを注入する工程と、
    前記第１のアンダーフィルを硬化する工程と、
    前記ウェハをダイシングして、前記複数の回路形成領域をそれぞれ含む複数の第２のチップと、前記複数の第１のチップと、前記第１のアンダーフィルと、を含む複数の第１のチップサブブロックを形成する工程と、
    前記複数の第１のチップサブブロック同士を前記第１のアンダーフィルより粘性及び接着力が高い第２のアンダーフィルを介して互いに積層して、前記複数の第１のチップサブブロックを含む積層構造体を形成する工程と、
    を含む半導体装置の製造方法。
  20. 少なくとも前記積層構造体を、前記第１および第２のアンダーフィルよりもフィラーの含有量が多い封止樹脂で封止する工程をさらに含む請求項１９に記載の半導体装置の製造方法。
  21. 前記第１のアンダーフィルを注入する工程は、
    前記第１の周囲領域上に第１のアンダーフィルを供給することで、毛細管現象を引き起こし、前記第１の間隙に、前記第１のアンダーフィルを注入する工程からなることを特徴とする請求項１９又は２０に記載の半導体装置の製造方法。
  22. 第１の平面寸法を有すると共に周囲領域を含む第１のチップと、前記第１の平面寸法より小さい第２の平面寸法を有する第２のチップとを積層し、第１のチップブロックを形成する工程と、
    前記周囲領域上から、前記第１のチップと前記第２のチップとの第１の間隙に、第１のアンダーフィルを注入する工程と、
    前記第１のアンダーフィルを硬化する工程と、
    前記第１のアンダーフィルを硬化する工程の後、第３及び第４のチップと前記第３及び第４のチップ間の硬化した前記第１のアンダーフィルとを含む第２のチップブロックを、前記第１のアンダーフィルより粘性及び接着力が高い第２のアンダーフィルを介して前記第１のチップブロックに積層して、積層構造体を形成する工程と、
    を含む積層構造体の形成方法。
  23. 前記第２のアンダーフィルを硬化する工程をさらに含む請求項２２に記載の積層構造体の形成方法。
  24. 少なくとも前記積層構造体を、前記第１および第２のアンダーフィルよりもフィラーの含有量が多い封止樹脂で封止する工程をさらに含む請求項２２又は２３に記載の積層構造体の形成方法。
  25. 前記第１のアンダーフィルを注入する工程は、
    前記周囲領域上に第１のアンダーフィルを供給することで、毛細管現象を引き起こし、前記第１の間隙に、前記第１のアンダーフィルを注入する工程からなる請求項２２至２４のいずれかに記載の積層構造体の形成方法。
  26. 第２のアンダーフィルは、前記第１のアンダーフィルよりフィラーの含有量が多い請求項２２乃至２５のいずれかに記載の積層構造体の形成方法。
  27. 前記第１のチップブロックを形成する工程の後、前記第１の平面寸法より小さい第３の平面寸法を有する第５のチップを、前記第２のチップに積層する工程を更に含み、
    前記第１のアンダーフィルを注入する工程は、前記第２のチップと前記第５のチップとの第２の間隙と、前記第１の間隙とに、前記第１のアンダーフィルを同時に注入する工程である請求項２２乃至２６のいずれかに記載の積層構造体の形成方法。
  28. 前記第３の平面寸法は、前記第２の平面寸法と実質同一である請求項２７に記載の積層構造体の形成方法。
  29. 前記第１のチップと前記第２のチップとを積層する工程は、前記第１のチップの第１の回路形成面と、前記第２のチップの第２の回路形成面とが互いに向き合うように積層する工程である請求項２２乃至２８のいずれかに記載の積層構造体の形成方法。
  30. 前記第１、第２および第５のチップの各々は、複数の貫通電極と、前記複数の貫通電極に接続された複数のバンプとを有する請求項２２乃至２９のいずれかに記載の積層構造体の形成方法。
  31. 第１の平面寸法を有すると共に周囲領域を含む第１のチップと、前記第１の平面寸法より小さい第２の平面寸法を有する第２のチップとを積層し、第１のチップブロックを形成する工程と、
    前記周囲領域上から、前記第１のチップと前記第２のチップとの第１の間隙に、第１のアンダーフィルを注入する工程と、
    前記第１のアンダーフィルを硬化する工程と、
    前記第１のアンダーフィルを硬化する工程の後に、第３及び第４のチップと前記第３及び第４のチップ間の硬化した前記第１のアンダーフィルとを含む第２のチップブロックを、前記第１のアンダーフィルより粘性及び接着力が高い第２のアンダーフィルを介して前記第１のチップブロックに積層して、積層構造体を形成する工程と、
    前記積層構造体を基板に積層する工程と、
    を含む半導体装置の製造方法。
  32. 少なくとも前記積層構造体を、前記第１および第２のアンダーフィルよりもフィラーの含有量が多い封止樹脂で封止する工程をさらに含む請求項３１に記載の半導体装置の製造方法。
  33. 前記第１のアンダーフィルを注入する工程は、
    前記周囲領域上に第１のアンダーフィルを供給することで、毛細管現象を引き起こし、前記第１の間隙に、前記第１のアンダーフィルを注入する工程からなることを特徴とする請求項３１又は３２に記載の半導体装置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4700641B2 (ja) * 2007-03-16 2011-06-15 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR101483274B1 (ko) 2008-10-23 2015-01-16 삼성전자주식회사 반도체 패키징 장치
JP2010251347A (ja) * 2009-04-10 2010-11-04 Elpida Memory Inc 半導体装置の製造方法
JP2011061004A (ja) 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2012109437A (ja) 2010-11-18 2012-06-07 Elpida Memory Inc 半導体装置及びその製造方法
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
TWI464811B (zh) * 2012-06-05 2014-12-11 Yi Ham Chiang 半導體封裝方法與結構
KR102007259B1 (ko) * 2012-09-27 2019-08-06 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2014154697A (ja) * 2013-02-08 2014-08-25 Toshiba Corp 半導体装置、半導体装置の製造方法
KR102094924B1 (ko) * 2013-06-27 2020-03-30 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
KR20160019252A (ko) * 2014-08-11 2016-02-19 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법
US9935082B2 (en) * 2015-12-29 2018-04-03 Micron Technology, Inc. Stacked semiconductor dies with selective capillary under fill
JP6461031B2 (ja) * 2016-03-16 2019-01-30 東芝メモリ株式会社 半導体装置の製造方法
US11222868B2 (en) * 2016-07-06 2022-01-11 Micron Technology, Inc. Thermal transfer structures for semiconductor die assemblies
US10707169B1 (en) * 2018-12-28 2020-07-07 Intel Corporation Ceramic interposers for on-die interconnects
US11101240B2 (en) 2019-06-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation bonding film for semiconductor packages and methods of forming the same
WO2023184632A1 (zh) * 2022-04-02 2023-10-05 金红 一种可叠加的阶梯式微型芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110084A (ja) * 2001-09-28 2003-04-11 Rohm Co Ltd 半導体装置
JP2003142648A (ja) * 2001-11-02 2003-05-16 Rohm Co Ltd 半導体装置およびその製造方法
JP2005012023A (ja) * 2003-06-19 2005-01-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005032820A (ja) * 2003-07-08 2005-02-03 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2005051150A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005072596A (ja) * 2003-08-26 2005-03-17 Samsung Electronics Co Ltd チップスタックパッケージとその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5445873A (en) * 1993-11-01 1995-08-29 Shin-Etsu Chemical Co., Ltd. Room temperature curable solventless silicone coating compositions
US5733800A (en) * 1996-05-21 1998-03-31 Micron Technology, Inc. Underfill coating for LOC package
JP3648053B2 (ja) * 1998-04-30 2005-05-18 沖電気工業株式会社 半導体装置
JP3423897B2 (ja) * 1999-04-01 2003-07-07 宮崎沖電気株式会社 半導体装置の製造方法
JP3447690B2 (ja) * 2000-12-04 2003-09-16 日本電気株式会社 半導体チップの積層実装方法
JP3507059B2 (ja) * 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
US6919646B2 (en) * 2002-03-12 2005-07-19 Nec Electronics Corporation Semiconductor device with contacting electrodes
JP3896038B2 (ja) 2002-05-27 2007-03-22 株式会社東芝 積層型半導体モジュール

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110084A (ja) * 2001-09-28 2003-04-11 Rohm Co Ltd 半導体装置
JP2003142648A (ja) * 2001-11-02 2003-05-16 Rohm Co Ltd 半導体装置およびその製造方法
JP2005012023A (ja) * 2003-06-19 2005-01-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005032820A (ja) * 2003-07-08 2005-02-03 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2005051150A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005072596A (ja) * 2003-08-26 2005-03-17 Samsung Electronics Co Ltd チップスタックパッケージとその製造方法

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