JP2003142648A - 半導体装置およびその製造方法 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】集積度が高く製造コストが低い半導体装置およ
びその製造方法を提供する。 【解決手段】親チップ１の活性面１ａ上には、子チップ
２，４〜６および子チップ３，７，８が順に積層されて
いる。子チップ２〜５，７，８には、これらを厚さ方向
に貫通する貫通孔２ｃ〜５ｃ，７ｃ，８ｃが形成されて
いる。貫通孔２ｃ〜５ｃ，７ｃ，８ｃ内には、導電体２
ｄ〜５ｄ，７ｄ，８ｄが充填されている。子チップ２〜
８の活性面２ａ〜８ａには、内部接続用電極２ｂ〜８ｂ
が形成されている。内部接続用電極４ｂ〜８ｂが、電極
パッド２ｅ，４ｅ，５ｅ，３ｅ，７ｅを介して導電体２
ｄ，４ｄ，５ｄ，３ｄ，７ｄに接合することにより、子
チップ４〜８は、下方に隣接した子チップ２，４，５，
３，７と電気的に接続されている。
びその製造方法を提供する。 【解決手段】親チップ１の活性面１ａ上には、子チップ
２，４〜６および子チップ３，７，８が順に積層されて
いる。子チップ２〜５，７，８には、これらを厚さ方向
に貫通する貫通孔２ｃ〜５ｃ，７ｃ，８ｃが形成されて
いる。貫通孔２ｃ〜５ｃ，７ｃ，８ｃ内には、導電体２
ｄ〜５ｄ，７ｄ，８ｄが充填されている。子チップ２〜
８の活性面２ａ〜８ａには、内部接続用電極２ｂ〜８ｂ
が形成されている。内部接続用電極４ｂ〜８ｂが、電極
パッド２ｅ，４ｅ，５ｅ，３ｅ，７ｅを介して導電体２
ｄ，４ｄ，５ｄ，３ｄ，７ｄに接合することにより、子
チップ４〜８は、下方に隣接した子チップ２，４，５，
３，７と電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの上
に別の半導体チップを接合したチップ・オン・チップ構
造の半導体装置およびその製造方法に関する。
に別の半導体チップを接合したチップ・オン・チップ構
造の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】集積度が高い半導体装置として、システ
ム・オン・チップ（ＳＯＣ）やマルチ・チップ・モジュ
ール（ＭＣＭ）などがある。システム・オン・チップに
おいては、従来複数のＩＣで実現されていた機能が１つ
の半導体チップに集約されている。また、マルチ・チッ
プ・モジュールは、ガラスエポキシなどからなる配線基
板上に、複数の半導体チップを高密度に配して構成され
ている。いずれも、１つの半導体装置として多機能を有
するため、複数の半導体装置を組み合わせて同等の機能
を実現した場合と比べて小型化できる。また、これにと
もなって、全体として配線長が短くなるので、信号の高
速伝送が可能である。
ム・オン・チップ（ＳＯＣ）やマルチ・チップ・モジュ
ール（ＭＣＭ）などがある。システム・オン・チップに
おいては、従来複数のＩＣで実現されていた機能が１つ
の半導体チップに集約されている。また、マルチ・チッ
プ・モジュールは、ガラスエポキシなどからなる配線基
板上に、複数の半導体チップを高密度に配して構成され
ている。いずれも、１つの半導体装置として多機能を有
するため、複数の半導体装置を組み合わせて同等の機能
を実現した場合と比べて小型化できる。また、これにと
もなって、全体として配線長が短くなるので、信号の高
速伝送が可能である。
【０００３】
【発明が解決しようとする課題】しかし、システム・オ
ン・チップは製造プロセスが複雑であり、巨額の設備投
資が必要なため、製造コストが高い。また、マルチ・チ
ップ・モジュールでは、配線基板上に互いに横方向に複
数の半導体チップが配され、これらの半導体チップが配
線により接続されているので、システム・オン・チップ
と比べて大きくなり、集積度が低くなる。
ン・チップは製造プロセスが複雑であり、巨額の設備投
資が必要なため、製造コストが高い。また、マルチ・チ
ップ・モジュールでは、配線基板上に互いに横方向に複
数の半導体チップが配され、これらの半導体チップが配
線により接続されているので、システム・オン・チップ
と比べて大きくなり、集積度が低くなる。
【０００４】そこで、この発明の目的は、集積度が高い
半導体装置を得ることができる製造方法を提供すること
である。この発明の他の目的は、製造コストが低い半導
体装置の製造方法を提供することである。この発明のさ
らに他の目的は、集積度が高い半導体装置を提供するこ
とである。
半導体装置を得ることができる製造方法を提供すること
である。この発明の他の目的は、製造コストが低い半導
体装置の製造方法を提供することである。この発明のさ
らに他の目的は、集積度が高い半導体装置を提供するこ
とである。
【０００５】この発明のさらに他の目的は、コストが低
い半導体装置を提供することである。
い半導体装置を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】上記の
課題を解決するための請求項１記載の発明は、内部に導
電体（２ｄ，３ｄ）が配された凹所（２２，２３）が活
性面（２ａ，３ａ）に形成された半導体チップ（２，
３）を、半導体基板（１，１５）の一方表面にフェース
ダウンして接続する基板上接続工程と、上記基板上接続
工程の後、上記半導体チップの非活性面を研磨または研
削して、上記半導体チップの非活性面側に上記導電体を
露出させる工程と、を含むことを特徴とする半導体装置
の製造方法である。
課題を解決するための請求項１記載の発明は、内部に導
電体（２ｄ，３ｄ）が配された凹所（２２，２３）が活
性面（２ａ，３ａ）に形成された半導体チップ（２，
３）を、半導体基板（１，１５）の一方表面にフェース
ダウンして接続する基板上接続工程と、上記基板上接続
工程の後、上記半導体チップの非活性面を研磨または研
削して、上記半導体チップの非活性面側に上記導電体を
露出させる工程と、を含むことを特徴とする半導体装置
の製造方法である。
【０００７】なお、括弧内の英数字は後述の実施形態に
おける対応構成要素等を示す。以下、この項において同
じ。半導体チップや半導体基板において、活性面とは機
能素子や配線が形成された面であり、非活性面とは活性
面とは反対側の面である。フェースダウンして接続する
とは、半導体チップなどの活性面を被接続部材（半導体
基板など）に対向させて、この半導体チップなどを被接
続部材に接続することをいう。
おける対応構成要素等を示す。以下、この項において同
じ。半導体チップや半導体基板において、活性面とは機
能素子や配線が形成された面であり、非活性面とは活性
面とは反対側の面である。フェースダウンして接続する
とは、半導体チップなどの活性面を被接続部材（半導体
基板など）に対向させて、この半導体チップなどを被接
続部材に接続することをいう。
【０００８】導電体は、半導体チップ（第１の半導体チ
ップ）の凹所内を充填するものであってもよく、凹所内
の一部に（たとえば内周壁に沿って）第１の半導体チッ
プの厚さ方向に沿うように配されたものであってもよ
い。導電体が凹所内を充填するものである場合、導電体
は導電ペーストを用いて形成することができる。導電体
は、第１の半導体チップの活性面に設けられた配線と接
続されたものとすることができる。第１の半導体チップ
の活性面には、内部接続用電極が設けられていてもよ
い。
ップ）の凹所内を充填するものであってもよく、凹所内
の一部に（たとえば内周壁に沿って）第１の半導体チッ
プの厚さ方向に沿うように配されたものであってもよ
い。導電体が凹所内を充填するものである場合、導電体
は導電ペーストを用いて形成することができる。導電体
は、第１の半導体チップの活性面に設けられた配線と接
続されたものとすることができる。第１の半導体チップ
の活性面には、内部接続用電極が設けられていてもよ
い。
【０００９】半導体基板は、半導体チップ（第２の半導
体チップ）であってもよい。また、半導体基板は、第２
の半導体チップに相当する領域を含むより大きな基板で
あってもよい。これにより、第１の半導体チップと第２
の半導体チップとが接合されたチップ・オン・チップ構
造を有する半導体装置を得ることができる。第１の半導
体チップを半導体基板の一方表面にフェースダウンして
接続することにより、第１の半導体チップは、活性面側
が半導体基板と対向し、非活性面側が開放された状態と
なる。したがって、この状態で第１の半導体チップの非
活性面を、容易に研磨または研削することができる。
体チップ）であってもよい。また、半導体基板は、第２
の半導体チップに相当する領域を含むより大きな基板で
あってもよい。これにより、第１の半導体チップと第２
の半導体チップとが接合されたチップ・オン・チップ構
造を有する半導体装置を得ることができる。第１の半導
体チップを半導体基板の一方表面にフェースダウンして
接続することにより、第１の半導体チップは、活性面側
が半導体基板と対向し、非活性面側が開放された状態と
なる。したがって、この状態で第１の半導体チップの非
活性面を、容易に研磨または研削することができる。
【００１０】第１の半導体チップの非活性面を研磨また
は研削し、導電体を露出させることにより、第１の半導
体チップを厚さ方向に貫通する貫通孔が得られる。貫通
孔内に配された導電体により、この貫通孔は、第１の半
導体チップの活性面側と非活性面側とを電気的に接続す
るビアホールまたはスルーホールとして機能することが
できる。また、導電体が露出した後も研磨または研削を
続け、第１の半導体チップが所望の厚さになるまで薄く
してもよい。これにより、半導体装置を全体として薄型
化できる。研磨は物理的な方法によるものであってもよ
く、エッチングなどの化学的研磨であってもよい。
は研削し、導電体を露出させることにより、第１の半導
体チップを厚さ方向に貫通する貫通孔が得られる。貫通
孔内に配された導電体により、この貫通孔は、第１の半
導体チップの活性面側と非活性面側とを電気的に接続す
るビアホールまたはスルーホールとして機能することが
できる。また、導電体が露出した後も研磨または研削を
続け、第１の半導体チップが所望の厚さになるまで薄く
してもよい。これにより、半導体装置を全体として薄型
化できる。研磨は物理的な方法によるものであってもよ
く、エッチングなどの化学的研磨であってもよい。
【００１１】基板上接続工程の後、第１の半導体チップ
を絶縁体で封止する工程を含んでいてもよい。絶縁体
は、たとえば、樹脂（たとえば、ポリイミドなど）とす
ることができる。絶縁体は、第１の半導体チップの非活
性面を覆って封止するものであってもよく、非活性面を
露出して封止するものであってもよい。第１の半導体チ
ップの非活性面を覆うように絶縁体を封止した場合、非
活性面上に存在する絶縁体を、たとえば、研磨、研削、
切削、エッチングなどの方法により除去した後、第１の
半導体チップの非活性面を、絶縁体と同時に研磨または
研削して導電体を露出する工程を実施することができ
る。
を絶縁体で封止する工程を含んでいてもよい。絶縁体
は、たとえば、樹脂（たとえば、ポリイミドなど）とす
ることができる。絶縁体は、第１の半導体チップの非活
性面を覆って封止するものであってもよく、非活性面を
露出して封止するものであってもよい。第１の半導体チ
ップの非活性面を覆うように絶縁体を封止した場合、非
活性面上に存在する絶縁体を、たとえば、研磨、研削、
切削、エッチングなどの方法により除去した後、第１の
半導体チップの非活性面を、絶縁体と同時に研磨または
研削して導電体を露出する工程を実施することができ
る。
【００１２】第１の半導体チップは、絶縁体で封止する
ことにより機械的に保護された状態となる。したがっ
て、その後に第１の半導体チップを研磨または研削する
際の応力により、第１の半導体チップが破損したり、第
１の半導体チップと半導体基板との接続が破壊されたり
することを防止することができ、第１の半導体チップを
薄く加工することができる。第１の半導体チップの非活
性面に露出した導電体を介して、配線や他の半導体チッ
プなどを接続することができる。これにより、第１の半
導体チップの活性面を他の半導体チップなどに短い距離
で接続することができるので、このような製造方法によ
り得られた半導体装置は、小さくすることができ、集積
度を高くすることができる。
ことにより機械的に保護された状態となる。したがっ
て、その後に第１の半導体チップを研磨または研削する
際の応力により、第１の半導体チップが破損したり、第
１の半導体チップと半導体基板との接続が破壊されたり
することを防止することができ、第１の半導体チップを
薄く加工することができる。第１の半導体チップの非活
性面に露出した導電体を介して、配線や他の半導体チッ
プなどを接続することができる。これにより、第１の半
導体チップの活性面を他の半導体チップなどに短い距離
で接続することができるので、このような製造方法によ
り得られた半導体装置は、小さくすることができ、集積
度を高くすることができる。
【００１３】また、このような製造方法により得られた
半導体装置は、マルチ・チップ・モジュールと同様、複
数の半導体チップ（第１および第２の半導体チップな
ど）を組み合わせて構成される。すなわち、システム・
オン・チップのように、１つの半導体チップの中にすべ
ての機能を集約したものではないので、製造コストが低
い。請求項２記載の発明は、上記半導体基板が半導体ウ
エハ（１５）であり、上記基板上接続工程が、上記半導
体ウエハ上に複数の上記半導体チップを横方向に並べて
接続する工程を含み、上記半導体ウエハを、少なくとも
１つの上記半導体チップを含む所定領域ごとに切断して
チップ・オン・チップ構造を有する半導体装置を得る工
程をさらに含むことを特徴とする請求項１記載の半導体
装置の製造方法である。
半導体装置は、マルチ・チップ・モジュールと同様、複
数の半導体チップ（第１および第２の半導体チップな
ど）を組み合わせて構成される。すなわち、システム・
オン・チップのように、１つの半導体チップの中にすべ
ての機能を集約したものではないので、製造コストが低
い。請求項２記載の発明は、上記半導体基板が半導体ウ
エハ（１５）であり、上記基板上接続工程が、上記半導
体ウエハ上に複数の上記半導体チップを横方向に並べて
接続する工程を含み、上記半導体ウエハを、少なくとも
１つの上記半導体チップを含む所定領域ごとに切断して
チップ・オン・チップ構造を有する半導体装置を得る工
程をさらに含むことを特徴とする請求項１記載の半導体
装置の製造方法である。
【００１４】半導体ウエハは、第２の半導体チップに対
応する領域（所定領域）が多数配されたものとすること
ができる。この製造方法により、基板上接続工程や導電
体を露出させる工程などを、複数個の第２の半導体チッ
プに相当する領域に対して、一括して実施することがで
きる。これらの各工程が実施された半導体ウエハを切断
することにより、複数個のチップ・オン・チップ構造の
半導体装置を、効率よく製造することができる。すなわ
ち、このような製造方法によりコストが安い半導体装置
を得ることができる。
応する領域（所定領域）が多数配されたものとすること
ができる。この製造方法により、基板上接続工程や導電
体を露出させる工程などを、複数個の第２の半導体チッ
プに相当する領域に対して、一括して実施することがで
きる。これらの各工程が実施された半導体ウエハを切断
することにより、複数個のチップ・オン・チップ構造の
半導体装置を、効率よく製造することができる。すなわ
ち、このような製造方法によりコストが安い半導体装置
を得ることができる。
【００１５】基板上接続工程が、半導体ウエハの第２の
半導体チップ（１つの半導体装置）に相当する領域に、
複数の第１の半導体チップを横方向に並べて接続するも
のである場合、第２の半導体チップ上に複数の第１の半
導体チップが、横方向に配された構造を有する半導体装
置が得られる。この場合、内部に導電体が配された凹所
は、すべての第１の半導体チップの活性面に形成されて
いてもよく、一部の第１の半導体チップの活性面にのみ
形成されていてもよい。
半導体チップ（１つの半導体装置）に相当する領域に、
複数の第１の半導体チップを横方向に並べて接続するも
のである場合、第２の半導体チップ上に複数の第１の半
導体チップが、横方向に配された構造を有する半導体装
置が得られる。この場合、内部に導電体が配された凹所
は、すべての第１の半導体チップの活性面に形成されて
いてもよく、一部の第１の半導体チップの活性面にのみ
形成されていてもよい。
【００１６】この製造方法が、少なくとも１つの第１の
半導体チップの上に、１つまたは複数の別の半導体チッ
プ（第３の半導体チップなど）を接続する工程を含む場
合、半導体基板の上に、１つまたは縦方向に積層された
複数の半導体チップで構成されたブロックが複数形成さ
れた半導体装置が得られる。このような半導体装置は集
積度が高い。請求項３記載の発明は、上記半導体基板の
上記一方表面が活性面（１ａ）であり、上記半導体基板
の非活性面を研磨または研削して薄型化する基板研削工
程をさらに含むことを特徴とする請求項１または２記載
の半導体装置の製造方法である。
半導体チップの上に、１つまたは複数の別の半導体チッ
プ（第３の半導体チップなど）を接続する工程を含む場
合、半導体基板の上に、１つまたは縦方向に積層された
複数の半導体チップで構成されたブロックが複数形成さ
れた半導体装置が得られる。このような半導体装置は集
積度が高い。請求項３記載の発明は、上記半導体基板の
上記一方表面が活性面（１ａ）であり、上記半導体基板
の非活性面を研磨または研削して薄型化する基板研削工
程をさらに含むことを特徴とする請求項１または２記載
の半導体装置の製造方法である。
【００１７】半導体基板は、各工程を実施する際に容易
に破損しないように、充分な厚さを有するものとするこ
とができる。この場合でも、基板研削工程により最終的
に得られる第２の半導体チップの厚さを充分薄くするこ
とができる。これにより、半導体装置を小さくすること
ができ、集積度を高くすることができる。基板研削工程
は、第１の半導体チップと同様の方法により実施するこ
とができる。
に破損しないように、充分な厚さを有するものとするこ
とができる。この場合でも、基板研削工程により最終的
に得られる第２の半導体チップの厚さを充分薄くするこ
とができる。これにより、半導体装置を小さくすること
ができ、集積度を高くすることができる。基板研削工程
は、第１の半導体チップと同様の方法により実施するこ
とができる。
【００１８】請求項４記載の発明は、上記半導体基板
が、内部に導電体（１ｄ）が配された凹所（２１）が活
性面に形成されたものであり、上記基板研削工程が、上
記半導体基板の非活性面を研磨または研削して、上記半
導体基板の非活性面側に上記半導体基板内の導電体を露
出させる工程を含むことを特徴とする請求項３記載の半
導体装置の製造方法である。半導体基板の導電体は、凹
所内を充填するものであってもよく、凹所内の一部を半
導体基板の厚さ方向に沿って配されたものであってもよ
い。導電体は、凹所が形成された半導体基板の活性面に
設けられた配線に接続されたものとすることができる。
が、内部に導電体（１ｄ）が配された凹所（２１）が活
性面に形成されたものであり、上記基板研削工程が、上
記半導体基板の非活性面を研磨または研削して、上記半
導体基板の非活性面側に上記半導体基板内の導電体を露
出させる工程を含むことを特徴とする請求項３記載の半
導体装置の製造方法である。半導体基板の導電体は、凹
所内を充填するものであってもよく、凹所内の一部を半
導体基板の厚さ方向に沿って配されたものであってもよ
い。導電体は、凹所が形成された半導体基板の活性面に
設けられた配線に接続されたものとすることができる。
【００１９】活性面に凹所が形成された半導体基板の非
活性面を研磨または研削し、導電体を露出させることに
より、半導体基板を厚さ方向に貫通する貫通孔が得られ
る。貫通孔内には導電体が配されているので、この貫通
孔は、最終的な形態の半導体装置において、第２の半導
体チップの活性面側と非活性面側とを電気的に接続する
ビアホールまたはスルーホールとしての役割を果たすこ
とができる。導電体が露出した後も、半導体基板が充分
薄くなるまで研磨または研削を続けてもよい。これによ
り、第２の半導体チップを薄型化でき、半導体装置全体
として薄型化を図ることができるとともに、半導体基板
の活性面側と非活性面側と間の配線長（導電体の長さ）
を短くすることができる。
活性面を研磨または研削し、導電体を露出させることに
より、半導体基板を厚さ方向に貫通する貫通孔が得られ
る。貫通孔内には導電体が配されているので、この貫通
孔は、最終的な形態の半導体装置において、第２の半導
体チップの活性面側と非活性面側とを電気的に接続する
ビアホールまたはスルーホールとしての役割を果たすこ
とができる。導電体が露出した後も、半導体基板が充分
薄くなるまで研磨または研削を続けてもよい。これによ
り、第２の半導体チップを薄型化でき、半導体装置全体
として薄型化を図ることができるとともに、半導体基板
の活性面側と非活性面側と間の配線長（導電体の長さ）
を短くすることができる。
【００２０】半導体基板を研磨または研削する工程を実
施する前に、第１の半導体チップを絶縁体で封止する工
程を実施してもよい。この場合、半導体基板は絶縁体や
第１の半導体チップなどにより補強された状態となる。
したがって、このような状態の半導体基板を研磨または
研削する際、半導体基板は破損しにくいので、半導体基
板を薄く加工することができる。半導体基板（第２の半
導体チップ）の非活性面に、外部接続用電極としてバン
プを形成する工程（たとえば、半田ボールを接合する工
程）が含まれていてもよい。導電体が半導体基板の貫通
孔の内部を充填している場合、これらの外部接続用電極
は、導電体に直接接合してもよい。また、半導体基板の
非活性面に配線を形成し、この配線を介して外部接続用
電極と貫通孔内の導電体とを接続してもよい。得られた
半導体装置は、外部接続用電極を介して他の配線基板な
どに直接接続することができる。すなわち、このような
半導体装置は、マルチ・チップ・モジュールの配線基板
のような半導体チップを外部接続するための介在物（イ
ンタポーザ）が不要であるため小型化できる。
施する前に、第１の半導体チップを絶縁体で封止する工
程を実施してもよい。この場合、半導体基板は絶縁体や
第１の半導体チップなどにより補強された状態となる。
したがって、このような状態の半導体基板を研磨または
研削する際、半導体基板は破損しにくいので、半導体基
板を薄く加工することができる。半導体基板（第２の半
導体チップ）の非活性面に、外部接続用電極としてバン
プを形成する工程（たとえば、半田ボールを接合する工
程）が含まれていてもよい。導電体が半導体基板の貫通
孔の内部を充填している場合、これらの外部接続用電極
は、導電体に直接接合してもよい。また、半導体基板の
非活性面に配線を形成し、この配線を介して外部接続用
電極と貫通孔内の導電体とを接続してもよい。得られた
半導体装置は、外部接続用電極を介して他の配線基板な
どに直接接続することができる。すなわち、このような
半導体装置は、マルチ・チップ・モジュールの配線基板
のような半導体チップを外部接続するための介在物（イ
ンタポーザ）が不要であるため小型化できる。
【００２１】請求項５記載の発明は、上記半導体チップ
の上に別の半導体チップ（４〜８）を接続するチップ上
接続工程をさらに含むことを特徴とする請求項１ないし
４のいずれかに記載の半導体装置の製造方法である。別
の半導体チップ（第３の半導体チップ）は、活性面に内
部接続等電極を備えたものであってもよい。この場合、
第３の半導体チップの内部接続用電極は、第１の半導体
チップの非活性面に露出した導電体と直接接続されても
よく、配線や電極パッドを介して接続されてもよい。第
１の半導体チップ内の導電体により、第１の半導体チッ
プの活性面と第３の半導体チップの活性面とを、短い距
離（最短の場合、第１の半導体チップの厚さ程度）で接
続することができる。この配線長は、研磨または研削に
より、第１の半導体チップの厚さを薄くすることにより
短くされる。
の上に別の半導体チップ（４〜８）を接続するチップ上
接続工程をさらに含むことを特徴とする請求項１ないし
４のいずれかに記載の半導体装置の製造方法である。別
の半導体チップ（第３の半導体チップ）は、活性面に内
部接続等電極を備えたものであってもよい。この場合、
第３の半導体チップの内部接続用電極は、第１の半導体
チップの非活性面に露出した導電体と直接接続されても
よく、配線や電極パッドを介して接続されてもよい。第
１の半導体チップ内の導電体により、第１の半導体チッ
プの活性面と第３の半導体チップの活性面とを、短い距
離（最短の場合、第１の半導体チップの厚さ程度）で接
続することができる。この配線長は、研磨または研削に
より、第１の半導体チップの厚さを薄くすることにより
短くされる。
【００２２】請求項６記載の発明は、上記別の半導体チ
ップが、内部に導電体（４ｄ，５ｄ，７ｄ，８ｄ）が配
された凹所（２４，２５，２７，２８）が活性面（４
ａ，５ａ，７ａ，８ａ）に形成されたものであり、上記
チップ上接続工程が、上記別の半導体チップをフェース
ダウンして上記半導体チップ上に接続するものであり、
上記別の半導体チップの非活性面を研磨または研削し
て、上記別の半導体チップの非活性面側に上記別の半導
体チップ内の導電体を露出させる工程をさらに含むこと
を特徴とする請求項５記載の半導体装置の製造方法であ
る。
ップが、内部に導電体（４ｄ，５ｄ，７ｄ，８ｄ）が配
された凹所（２４，２５，２７，２８）が活性面（４
ａ，５ａ，７ａ，８ａ）に形成されたものであり、上記
チップ上接続工程が、上記別の半導体チップをフェース
ダウンして上記半導体チップ上に接続するものであり、
上記別の半導体チップの非活性面を研磨または研削し
て、上記別の半導体チップの非活性面側に上記別の半導
体チップ内の導電体を露出させる工程をさらに含むこと
を特徴とする請求項５記載の半導体装置の製造方法であ
る。
【００２３】別の半導体チップ（第３の半導体チップ）
を半導体チップ（第１の半導体チップ）にフェースダウ
ンして接続することにより、第３の半導体チップは、活
性面側が第１の半導体チップと対向し、非活性面側が開
放された状態となる。したがって、この状態で第３の半
導体チップの非活性面を、容易に研磨または研削するこ
とができる。この製造方法により第３の半導体チップを
厚さ方向に貫通する貫通孔が得られる。第３の半導体チ
ップの上にさらに他の半導体チップや配線が配されても
よい。この場合、第３の半導体チップの貫通孔をビアホ
ールまたはスルーホールとして、第３の半導体チップの
活性面と他の半導体チップや配線とを、短い配線長で電
気的に接続することができる。
を半導体チップ（第１の半導体チップ）にフェースダウ
ンして接続することにより、第３の半導体チップは、活
性面側が第１の半導体チップと対向し、非活性面側が開
放された状態となる。したがって、この状態で第３の半
導体チップの非活性面を、容易に研磨または研削するこ
とができる。この製造方法により第３の半導体チップを
厚さ方向に貫通する貫通孔が得られる。第３の半導体チ
ップの上にさらに他の半導体チップや配線が配されても
よい。この場合、第３の半導体チップの貫通孔をビアホ
ールまたはスルーホールとして、第３の半導体チップの
活性面と他の半導体チップや配線とを、短い配線長で電
気的に接続することができる。
【００２４】第１および第３の半導体チップの活性面に
おいて、凹所を設ける位置は任意に定めることができる
ので、得られた半導体装置において、第１および第３の
半導体チップの貫通孔の位置は、互いに独立したものと
なる。すなわち、得られた半導体装置において、第３の
半導体チップにおける貫通孔の位置は、第１の半導体チ
ップの貫通孔の直上とすることもでき、それ以外の位置
とすることもできる。得られた半導体装置における第１
の半導体チップの導電体と第３の半導体チップの導電体
とは、直接接続されて共通電極を形成していてもよく、
共通電極を形成していなくてもよい。第１および第３の
半導体チップが、それぞれ導電体が配された凹所を複数
有する場合、第１および第３の半導体チップには、それ
ぞれ導電体が配された貫通孔が複数得られる。この場
合、第１の半導体チップの導電体と第３の半導体チップ
の導電体とは、一部の組のみが共通電極を形成していて
もよく、すべての組が共通電極を形成していてもよい。
また、共通電極が形成されていなくてもよい。
おいて、凹所を設ける位置は任意に定めることができる
ので、得られた半導体装置において、第１および第３の
半導体チップの貫通孔の位置は、互いに独立したものと
なる。すなわち、得られた半導体装置において、第３の
半導体チップにおける貫通孔の位置は、第１の半導体チ
ップの貫通孔の直上とすることもでき、それ以外の位置
とすることもできる。得られた半導体装置における第１
の半導体チップの導電体と第３の半導体チップの導電体
とは、直接接続されて共通電極を形成していてもよく、
共通電極を形成していなくてもよい。第１および第３の
半導体チップが、それぞれ導電体が配された凹所を複数
有する場合、第１および第３の半導体チップには、それ
ぞれ導電体が配された貫通孔が複数得られる。この場
合、第１の半導体チップの導電体と第３の半導体チップ
の導電体とは、一部の組のみが共通電極を形成していて
もよく、すべての組が共通電極を形成していてもよい。
また、共通電極が形成されていなくてもよい。
【００２５】導電体が露出した後も研磨または研削を続
け、第３の半導体チップが所望の厚さになるまで薄くし
てもよい。これにより、半導体装置を全体として薄型化
できる。同様に、第３の半導体チップの上に、さらに別
の半導体チップ（第４の半導体チップ）が接続される工
程が実施されてもよい。第４の半導体チップの活性面に
は、内部に導電体が配された凹所が形成されていてもよ
く、この場合、第４の半導体チップをフェースダウンし
て第３の半導体チップに接続した後、第４の半導体チッ
プの非活性面を研磨または研削して、第４の半導体チッ
プ内の導電体を非活性面側に露出させる工程を実施して
もよい。このような工程を繰り返すことにより、半導体
基板上に複数の半導体チップが縦方向に積層された構造
を有する半導体装置が得られる。積層方向に隣接した半
導体チップは、貫通孔内の導電体により短い配線長で互
いに電気的に接続される。このような半導体装置は集積
度が高い。
け、第３の半導体チップが所望の厚さになるまで薄くし
てもよい。これにより、半導体装置を全体として薄型化
できる。同様に、第３の半導体チップの上に、さらに別
の半導体チップ（第４の半導体チップ）が接続される工
程が実施されてもよい。第４の半導体チップの活性面に
は、内部に導電体が配された凹所が形成されていてもよ
く、この場合、第４の半導体チップをフェースダウンし
て第３の半導体チップに接続した後、第４の半導体チッ
プの非活性面を研磨または研削して、第４の半導体チッ
プ内の導電体を非活性面側に露出させる工程を実施して
もよい。このような工程を繰り返すことにより、半導体
基板上に複数の半導体チップが縦方向に積層された構造
を有する半導体装置が得られる。積層方向に隣接した半
導体チップは、貫通孔内の導電体により短い配線長で互
いに電気的に接続される。このような半導体装置は集積
度が高い。
【００２６】請求項７記載の発明は、内部に導電体（１
ｄ）が配された凹所（２１）が活性面（１ａ）に形成さ
れた半導体基板（１，１５）の活性面上に、半導体チッ
プ（２，３）を接続する工程と、上記半導体基板の非活
性面を研磨または研削して、上記半導体基板の非活性面
側に上記導電体を露出させる工程と、を含むことを特徴
とする半導体装置の製造方法である。このような半導体
装置の製造方法により、外部接続のための配線長（導電
体の長さ）が短く集積度が高い半導体装置を得ることが
できる。また、このような製造方法により得られる半導
体装置は、マルチ・チップ・モジュールと同様、複数の
半導体チップを組み合わせて構成される。すなわち、シ
ステム・オン・チップのように、１つの半導体チップの
中にすべての機能を集約したものではないので、製造コ
ストが低い。
ｄ）が配された凹所（２１）が活性面（１ａ）に形成さ
れた半導体基板（１，１５）の活性面上に、半導体チッ
プ（２，３）を接続する工程と、上記半導体基板の非活
性面を研磨または研削して、上記半導体基板の非活性面
側に上記導電体を露出させる工程と、を含むことを特徴
とする半導体装置の製造方法である。このような半導体
装置の製造方法により、外部接続のための配線長（導電
体の長さ）が短く集積度が高い半導体装置を得ることが
できる。また、このような製造方法により得られる半導
体装置は、マルチ・チップ・モジュールと同様、複数の
半導体チップを組み合わせて構成される。すなわち、シ
ステム・オン・チップのように、１つの半導体チップの
中にすべての機能を集約したものではないので、製造コ
ストが低い。
【００２７】請求項８記載の発明は、半導体チップ
（２，３）を、半導体基板（１，１５）上にフェースダ
ウンして接続する基板上接続工程と、上記基板上接続工
程の後、上記半導体チップの非活性面を研磨または研削
して上記半導体チップを薄型化する工程と、を含むこと
を特徴とする半導体装置の製造方法である。基板上接続
工程により、半導体チップは、活性面側が半導体基板と
対向し、非活性面側が開放された状態となる。したがっ
て、この状態で半導体チップの非活性面を、容易に研磨
または研削することができる。
（２，３）を、半導体基板（１，１５）上にフェースダ
ウンして接続する基板上接続工程と、上記基板上接続工
程の後、上記半導体チップの非活性面を研磨または研削
して上記半導体チップを薄型化する工程と、を含むこと
を特徴とする半導体装置の製造方法である。基板上接続
工程により、半導体チップは、活性面側が半導体基板と
対向し、非活性面側が開放された状態となる。したがっ
て、この状態で半導体チップの非活性面を、容易に研磨
または研削することができる。
【００２８】この製造方法により半導体チップを薄型化
することができるので、薄型で集積度が高い半導体装置
を得ることができる。請求項９記載の発明は、複数の半
導体チップ（１〜８）が積層された構造を有する半導体
装置であって、上記半導体チップの少なくとも１つが、
内部に導電体（１ｄ〜５ｄ，７ｄ，８ｄ）が配され上記
半導体チップを厚さ方向に貫通する貫通孔（１ｃ〜５
ｃ，７ｃ，８ｃ）を有することを特徴とする半導体装置
である。
することができるので、薄型で集積度が高い半導体装置
を得ることができる。請求項９記載の発明は、複数の半
導体チップ（１〜８）が積層された構造を有する半導体
装置であって、上記半導体チップの少なくとも１つが、
内部に導電体（１ｄ〜５ｄ，７ｄ，８ｄ）が配され上記
半導体チップを厚さ方向に貫通する貫通孔（１ｃ〜５
ｃ，７ｃ，８ｃ）を有することを特徴とする半導体装置
である。
【００２９】請求項１ないし８のいずれかに記載の半導
体装置の製造方法により、このような半導体装置を得る
ことができる。すなわち、このような半導体装置は、集
積度が高く、コストが低い。請求項１０記載の発明は、
上記複数の半導体チップは、内部に導電体が配された第
１の貫通孔を有する第１の半導体チップと、この第１の
半導体チップに隣接して積層され、内部に導電体が配さ
れた第２の貫通孔を上記第１の貫通孔からずれた位置に
有する第２の半導体チップとを含むことを特徴とする請
求項９記載の半導体装置である。
体装置の製造方法により、このような半導体装置を得る
ことができる。すなわち、このような半導体装置は、集
積度が高く、コストが低い。請求項１０記載の発明は、
上記複数の半導体チップは、内部に導電体が配された第
１の貫通孔を有する第１の半導体チップと、この第１の
半導体チップに隣接して積層され、内部に導電体が配さ
れた第２の貫通孔を上記第１の貫通孔からずれた位置に
有する第２の半導体チップとを含むことを特徴とする請
求項９記載の半導体装置である。
【００３０】請求項６記載の半導体装置の製造方法によ
り、このような半導体装置を得ることができる。第２の
半導体チップは、複数の第２の貫通孔を有していてもよ
い。この場合、すべての第２の貫通孔が、第１の貫通孔
からずれた位置に配されていてもよい。このとき、第１
の貫通孔内に配された導電体は、第２の貫通孔内に配さ
れた導電体とは、ずれた位置にある。したがって、第１
の半導体チップ内の導電体が、第２の半導体チップ内の
導電体と直接接続されないように（共通電極を形成しな
いように）構成することが容易である。このような半導
体装置は設計の自由度が高い。
り、このような半導体装置を得ることができる。第２の
半導体チップは、複数の第２の貫通孔を有していてもよ
い。この場合、すべての第２の貫通孔が、第１の貫通孔
からずれた位置に配されていてもよい。このとき、第１
の貫通孔内に配された導電体は、第２の貫通孔内に配さ
れた導電体とは、ずれた位置にある。したがって、第１
の半導体チップ内の導電体が、第２の半導体チップ内の
導電体と直接接続されないように（共通電極を形成しな
いように）構成することが容易である。このような半導
体装置は設計の自由度が高い。
【００３１】
【発明の実施の形態】以下では、添付図面を参照して、
本発明の実施の形態について詳細に説明する。図１は、
本発明の一実施形態に係る半導体装置の構造を示す図解
的な断面図である。１つの半導体チップである親チップ
１の上には、複数の半導体チップ（子チップ）が縦方向
に積層されてなるチップブロック１１，１２が接続され
ている。チップブロック１１は、親チップ１に近い側か
ら遠い側に向かって配された４つの子チップ２，４，
５，６を含んでいる。チップブロック１２は、親チップ
１に近い側から遠い側に向かって配された３つの子チッ
プ３，７，８を含んでいる。親チップ１上で、チップブ
ロック１１，１２の側方およびチップブロック１２の上
部は、ポリイミド樹脂１０で覆われている。これによ
り、この半導体装置は外形がほぼ直方体形状に構成され
ている。
本発明の実施の形態について詳細に説明する。図１は、
本発明の一実施形態に係る半導体装置の構造を示す図解
的な断面図である。１つの半導体チップである親チップ
１の上には、複数の半導体チップ（子チップ）が縦方向
に積層されてなるチップブロック１１，１２が接続され
ている。チップブロック１１は、親チップ１に近い側か
ら遠い側に向かって配された４つの子チップ２，４，
５，６を含んでいる。チップブロック１２は、親チップ
１に近い側から遠い側に向かって配された３つの子チッ
プ３，７，８を含んでいる。親チップ１上で、チップブ
ロック１１，１２の側方およびチップブロック１２の上
部は、ポリイミド樹脂１０で覆われている。これによ
り、この半導体装置は外形がほぼ直方体形状に構成され
ている。
【００３２】親チップ１と子チップ２および子チップ３
とが対向する面が、それぞれ活性面１ａ，２ａ，３ａと
なっている。ここで、活性面とは機能素子や配線が形成
された面である。子チップ４〜８は、下面（親チップ１
側の面）が活性面４ａ〜８ａとなっている。半導体チッ
プ（親チップ１、子チップ２〜８）において、活性面と
反対側の面は、機能素子が形成されていない非活性面と
なっている。すなわち、子チップ２〜８は、親チップ１
または子チップ２〜５，７に対して、フェースダウンし
て接続されている。活性面１ａ〜８ａには、内部接続用
電極１ｂ〜８ｂが設けられている。
とが対向する面が、それぞれ活性面１ａ，２ａ，３ａと
なっている。ここで、活性面とは機能素子や配線が形成
された面である。子チップ４〜８は、下面（親チップ１
側の面）が活性面４ａ〜８ａとなっている。半導体チッ
プ（親チップ１、子チップ２〜８）において、活性面と
反対側の面は、機能素子が形成されていない非活性面と
なっている。すなわち、子チップ２〜８は、親チップ１
または子チップ２〜５，７に対して、フェースダウンし
て接続されている。活性面１ａ〜８ａには、内部接続用
電極１ｂ〜８ｂが設けられている。
【００３３】子チップ２〜５，７，８には、それぞれこ
れらを厚さ方向に貫通する貫通孔（ビアホール）２ｃ〜
５ｃ，７ｃ，８ｃが形成されている。貫通孔２ｃ〜５
ｃ，７ｃ，８ｃの内部は導電体２ｄ〜５ｄ，７ｄ，８ｄ
で充填されている。導電体２ｄ〜５ｄ，７ｄ，８ｄは、
子チップ２〜５，７，８の活性面２ａ〜５ａ，７ａ，８
ａに形成された配線（図示せず）と電気的に接続されて
いる。チップブロック１１の最上部に位置する子チップ
６には、貫通孔は設けられていない。
れらを厚さ方向に貫通する貫通孔（ビアホール）２ｃ〜
５ｃ，７ｃ，８ｃが形成されている。貫通孔２ｃ〜５
ｃ，７ｃ，８ｃの内部は導電体２ｄ〜５ｄ，７ｄ，８ｄ
で充填されている。導電体２ｄ〜５ｄ，７ｄ，８ｄは、
子チップ２〜５，７，８の活性面２ａ〜５ａ，７ａ，８
ａに形成された配線（図示せず）と電気的に接続されて
いる。チップブロック１１の最上部に位置する子チップ
６には、貫通孔は設けられていない。
【００３４】導電体２ｄ〜５ｄ，７ｄの上部には、電極
パッド２ｅ〜５ｅ，７ｅが接続されている。また、一部
の導電体２ｄ，３ｄ，５ｄ，７ｄの上部には、電極パッ
ドの代わりに層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいず
れかが接続されている。導電体８ｄの上部には、層内配
線Ｌｈ３２が接続されている。子チップ２，３の内部接
続用電極２ｂ，３ｂは、親チップ１の内部接続用電極１
ｂに接続されている。子チップ４の内部接続用電極４ｂ
は、子チップ３の上面（非活性面）に設けられた電極パ
ッド３ｅまたは層内配線Ｌｈ１のいずれかに接続されて
いる。同様に、内部接続用電極５ｂ〜８ｂは、下方にそ
れぞれ隣接する子チップ４，５，３，７の上面に設けら
れた電極パッド４ｅ，５ｅ，３ｅ，７ｅもしくは層内配
線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいずれかに接続されてい
る。
パッド２ｅ〜５ｅ，７ｅが接続されている。また、一部
の導電体２ｄ，３ｄ，５ｄ，７ｄの上部には、電極パッ
ドの代わりに層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいず
れかが接続されている。導電体８ｄの上部には、層内配
線Ｌｈ３２が接続されている。子チップ２，３の内部接
続用電極２ｂ，３ｂは、親チップ１の内部接続用電極１
ｂに接続されている。子チップ４の内部接続用電極４ｂ
は、子チップ３の上面（非活性面）に設けられた電極パ
ッド３ｅまたは層内配線Ｌｈ１のいずれかに接続されて
いる。同様に、内部接続用電極５ｂ〜８ｂは、下方にそ
れぞれ隣接する子チップ４，５，３，７の上面に設けら
れた電極パッド４ｅ，５ｅ，３ｅ，７ｅもしくは層内配
線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいずれかに接続されてい
る。
【００３５】子チップ２の上面（非活性面）と子チップ
３の上面とは、ほぼ同一平面（第１配線面３１）内にあ
り、この平面内に沿うように層内配線Ｌｈ１が設けられ
ている。子チップ４の上面と子チップ７の上面とは、ほ
ぼ同一平面（第２配線面３２）内にあり、この平面内に
沿うように層内配線Ｌｈ２が設けられている。子チップ
５の上面と子チップ８の上面とは、ほぼ同一平面（第３
配線面３３）内にあり、この平面内に沿うように層内配
線Ｌｈ３１，Ｌｈ３２が設けられている。また、第２配
線面３２と第３配線面３３を含む平面との間にまたがっ
て、漏斗状（断面形状がＶ字形）の層間配線Ｌｖが設け
られている。
３の上面とは、ほぼ同一平面（第１配線面３１）内にあ
り、この平面内に沿うように層内配線Ｌｈ１が設けられ
ている。子チップ４の上面と子チップ７の上面とは、ほ
ぼ同一平面（第２配線面３２）内にあり、この平面内に
沿うように層内配線Ｌｈ２が設けられている。子チップ
５の上面と子チップ８の上面とは、ほぼ同一平面（第３
配線面３３）内にあり、この平面内に沿うように層内配
線Ｌｈ３１，Ｌｈ３２が設けられている。また、第２配
線面３２と第３配線面３３を含む平面との間にまたがっ
て、漏斗状（断面形状がＶ字形）の層間配線Ｌｖが設け
られている。
【００３６】層内配線Ｌｈ１は、導電体２ｄおよび内部
接続用電極４ｂ，７ｂに接続されている。すなわち、子
チップ２，４，７は、層内配線Ｌｈ１によって相互に電
気的に接続されている。層内配線Ｌｈ２は、導電体７
ｄ、内部接続用電極８ｂ、および層間配線Ｌｖと接続さ
れている。層間配線Ｌｖは、層内配線Ｌｈ３１と一体に
形成されており、層内配線Ｌｈ３１は、内部接続用電極
６ｂと接続されている。すなわち、子チップ６〜８は、
層内配線Ｌｈ２，Ｌｈ３１および層間配線Ｌｖによって
相互に電気的に接続されている。層内配線Ｌｈ３２は、
図１に示す断面外で、他の層内配線（および層間配線）
などを介して、他の子チップに接続されている。
接続用電極４ｂ，７ｂに接続されている。すなわち、子
チップ２，４，７は、層内配線Ｌｈ１によって相互に電
気的に接続されている。層内配線Ｌｈ２は、導電体７
ｄ、内部接続用電極８ｂ、および層間配線Ｌｖと接続さ
れている。層間配線Ｌｖは、層内配線Ｌｈ３１と一体に
形成されており、層内配線Ｌｈ３１は、内部接続用電極
６ｂと接続されている。すなわち、子チップ６〜８は、
層内配線Ｌｈ２，Ｌｈ３１および層間配線Ｌｖによって
相互に電気的に接続されている。層内配線Ｌｈ３２は、
図１に示す断面外で、他の層内配線（および層間配線）
などを介して、他の子チップに接続されている。
【００３７】親チップ１には、親チップ１を厚さ方向に
貫通する貫通孔１ｃが形成されている。貫通孔１ｃの内
部は、導電体１ｄで充填されている。導電体１ｄは、活
性面１ａに形成された配線（図示せず）と接続されてい
る。導電体１ｄの下部（親チップ１の非活性面側）に
は、ほぼ球状のバンプ９が接続されている。すなわち、
活性面１ａに形成された配線とバンプ９とは、導電体１
ｄにより電気的に接続されている。バンプ９を介して、
この半導体装置を直接配線基板上に実装することができ
る。すなわち、このような半導体装置は、マルチ・チッ
プ・モジュール（ＭＣＭ）の配線基板のような半導体チ
ップを外部接続するための介在物（インタポーザ）が不
要であるため小型化できる。
貫通する貫通孔１ｃが形成されている。貫通孔１ｃの内
部は、導電体１ｄで充填されている。導電体１ｄは、活
性面１ａに形成された配線（図示せず）と接続されてい
る。導電体１ｄの下部（親チップ１の非活性面側）に
は、ほぼ球状のバンプ９が接続されている。すなわち、
活性面１ａに形成された配線とバンプ９とは、導電体１
ｄにより電気的に接続されている。バンプ９を介して、
この半導体装置を直接配線基板上に実装することができ
る。すなわち、このような半導体装置は、マルチ・チッ
プ・モジュール（ＭＣＭ）の配線基板のような半導体チ
ップを外部接続するための介在物（インタポーザ）が不
要であるため小型化できる。
【００３８】この半導体装置は、マルチ・チップ・モジ
ュールのように、複数の半導体チップ（親チップ１、子
チップ２〜８）を組み合わせてなる。すなわち、システ
ム・オン・チップ（ＳＯＣ）のように、１つの半導体チ
ップの中にすべての機能を集約したものではないので、
製造コストが低い。このような半導体装置において、子
チップ２〜５，７は、上下に隣接する他の子チップ２〜
８と、貫通孔２ｃ〜５ｃ，７ｃ内に充填された導電体２
ｄ〜５ｄ，７ｄによって電気的に接続されている。した
がって、積層方向に互いに隣接した子チップ２〜８間の
配線長は、最短で子チップ２〜５，７の厚さにほぼ等し
く、配線距離が短い。
ュールのように、複数の半導体チップ（親チップ１、子
チップ２〜８）を組み合わせてなる。すなわち、システ
ム・オン・チップ（ＳＯＣ）のように、１つの半導体チ
ップの中にすべての機能を集約したものではないので、
製造コストが低い。このような半導体装置において、子
チップ２〜５，７は、上下に隣接する他の子チップ２〜
８と、貫通孔２ｃ〜５ｃ，７ｃ内に充填された導電体２
ｄ〜５ｄ，７ｄによって電気的に接続されている。した
がって、積層方向に互いに隣接した子チップ２〜８間の
配線長は、最短で子チップ２〜５，７の厚さにほぼ等し
く、配線距離が短い。
【００３９】さらに、チップブロック１１を構成する子
チップ２，４〜６と、チップブロック１２を構成する子
チップ３，７，８とは、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ
３１，Ｌｈ３２および層間配線Ｌｖなどにより直接接続
されているので、これらの配線長も短い。なぜなら、層
内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間
配線Ｌｖが設けられていない場合、第１のチップブロッ
ク１１を構成する子チップ２，４〜６と、第２のチップ
ブロック１２を構成する子チップ３，７，８とは、必ず
親チップ１の活性面１ａに形成された配線を介して接続
しなければならないからである。
チップ２，４〜６と、チップブロック１２を構成する子
チップ３，７，８とは、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ
３１，Ｌｈ３２および層間配線Ｌｖなどにより直接接続
されているので、これらの配線長も短い。なぜなら、層
内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間
配線Ｌｖが設けられていない場合、第１のチップブロッ
ク１１を構成する子チップ２，４〜６と、第２のチップ
ブロック１２を構成する子チップ３，７，８とは、必ず
親チップ１の活性面１ａに形成された配線を介して接続
しなければならないからである。
【００４０】たとえば、子チップ６と子チップ７とを接
続する場合を考えると、まず、子チップ６を活性面１ａ
に形成された配線に接続するために、電極パッド５ｅ、
導電体５ｄ、活性面５ａに形成された配線、内部接続用
電極５ｂ、電極パッド４ｅ、導電体４ｄ、活性面４ａに
形成された配線、内部接続用電極４ｂ、電極パッド２
ｅ、導電体２ｄ、内部接続用電極２ｂ、および内部接続
用電極１ｂを経なければならない。さらに、活性面１ａ
に形成された配線と子チップ７を接続するために、内部
接続用電極１ｂ、内部接続用電極３ｂ、活性面３ａに形
成された配線、導電体３ｄ、および電極パッド３ｅを経
なければならない。このため、活性面１ａに垂直な方向
および平行な方向ともに、配線長が長くなる。
続する場合を考えると、まず、子チップ６を活性面１ａ
に形成された配線に接続するために、電極パッド５ｅ、
導電体５ｄ、活性面５ａに形成された配線、内部接続用
電極５ｂ、電極パッド４ｅ、導電体４ｄ、活性面４ａに
形成された配線、内部接続用電極４ｂ、電極パッド２
ｅ、導電体２ｄ、内部接続用電極２ｂ、および内部接続
用電極１ｂを経なければならない。さらに、活性面１ａ
に形成された配線と子チップ７を接続するために、内部
接続用電極１ｂ、内部接続用電極３ｂ、活性面３ａに形
成された配線、導電体３ｄ、および電極パッド３ｅを経
なければならない。このため、活性面１ａに垂直な方向
および平行な方向ともに、配線長が長くなる。
【００４１】これに対して、この半導体装置において
は、子チップ６と子チップ７とは、内部接続用電極６
ｂ、層内配線Ｌｈ３１、層間配線Ｌｖ、および層内配線
Ｌｈ２のみを介して接続されているので、活性面１ａに
垂直な方向および平行な方向ともに、配線長は短い。子
チップ２と子チップ３との電気的な接続は、親チップ１
の活性面１ａ上に形成された配線により行っても、配線
長を短くすることが可能である。しかしながら、子チッ
プ２と子チップ３との接続を、少なくともその一部を層
内配線Ｌｈ１を介して行うことにより、配線を分散さ
せ、結果としてより高密度に配線することができる。同
様に、子チップ８と他の子チップ２〜７とは、子チップ
８の活性面８ａ側に配された層内配線Ｌｈ２などにより
行うことが可能であるが、導電体８ｄを介して子チップ
８の非活性面側から配線することにより、配線を分散さ
せ、結果としてより高密度に配線することができる。
は、子チップ６と子チップ７とは、内部接続用電極６
ｂ、層内配線Ｌｈ３１、層間配線Ｌｖ、および層内配線
Ｌｈ２のみを介して接続されているので、活性面１ａに
垂直な方向および平行な方向ともに、配線長は短い。子
チップ２と子チップ３との電気的な接続は、親チップ１
の活性面１ａ上に形成された配線により行っても、配線
長を短くすることが可能である。しかしながら、子チッ
プ２と子チップ３との接続を、少なくともその一部を層
内配線Ｌｈ１を介して行うことにより、配線を分散さ
せ、結果としてより高密度に配線することができる。同
様に、子チップ８と他の子チップ２〜７とは、子チップ
８の活性面８ａ側に配された層内配線Ｌｈ２などにより
行うことが可能であるが、導電体８ｄを介して子チップ
８の非活性面側から配線することにより、配線を分散さ
せ、結果としてより高密度に配線することができる。
【００４２】また、親チップ１は、貫通孔１ｃ内に充填
された導電体１ｄおよびバンプ９を介して外部接続され
るので、外部接続のための配線長も短い。親チップ１の
厚さ方向に関する導電体１ｄの長さは、親チップ１を薄
く構成することにより短くすることができる。以上のよ
うに、この半導体装置は、配線長が短いので信号の高速
伝送ができる。また、この半導体装置は、厚さを薄く構
成することができるので、集積度が高い。また、層内配
線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線
Ｌｖにより、任意の２つの子チップ２〜８の間を短い配
線長で接続することができるので、設計の自由度が大き
い。
された導電体１ｄおよびバンプ９を介して外部接続され
るので、外部接続のための配線長も短い。親チップ１の
厚さ方向に関する導電体１ｄの長さは、親チップ１を薄
く構成することにより短くすることができる。以上のよ
うに、この半導体装置は、配線長が短いので信号の高速
伝送ができる。また、この半導体装置は、厚さを薄く構
成することができるので、集積度が高い。また、層内配
線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線
Ｌｖにより、任意の２つの子チップ２〜８の間を短い配
線長で接続することができるので、設計の自由度が大き
い。
【００４３】導電体１ｄ〜５ｄ，７ｄ，８ｄは、貫通孔
１ｃ〜５ｃ，７ｃ，８ｃ内の一部（たとえば、内周壁に
沿うように）配されていてもよい。親チップ１および子
チップ２〜５，７，８における貫通孔１ｃ〜５ｃ，７
ｃ，８ｃの位置は、任意に定めることができる。すなわ
ち、子チップ２〜５，７，８の貫通孔２ｃ〜５ｃ，７
ｃ，８ｃは、隣接して下方に存在する親チップ１の貫通
孔１ｃまたは子チップ２，４，３，７における貫通孔２
ｃ，４ｃ，３ｃ，７ｃの位置とは無関係に（直上ではな
いずれた位置に）配置されている。無論、これらは互い
に直上／直下に配置されていてもよい。
１ｃ〜５ｃ，７ｃ，８ｃ内の一部（たとえば、内周壁に
沿うように）配されていてもよい。親チップ１および子
チップ２〜５，７，８における貫通孔１ｃ〜５ｃ，７
ｃ，８ｃの位置は、任意に定めることができる。すなわ
ち、子チップ２〜５，７，８の貫通孔２ｃ〜５ｃ，７
ｃ，８ｃは、隣接して下方に存在する親チップ１の貫通
孔１ｃまたは子チップ２，４，３，７における貫通孔２
ｃ，４ｃ，３ｃ，７ｃの位置とは無関係に（直上ではな
いずれた位置に）配置されている。無論、これらは互い
に直上／直下に配置されていてもよい。
【００４４】子チップ２〜５，７，８の導電体２ｄ〜５
ｄ，７ｄ，８ｄは、隣接して下方に存在する親チップ１
の導電体１ｄまたは子チップ２，４，３，７の導電体２
ｄ，４ｄ，３ｄ，７ｄと、直接接続されて共通電極を形
成していてもよく、共通電極を形成していなくてもよ
い。また、これらの導電体１ｄ〜５ｄ，７ｄ，８ｄのう
ち、一部の組のみが共通電極を形成していてもよく、す
べての組が共通電極を形成していてもよい。また、共通
電極は形成されていなくてもよい。
ｄ，７ｄ，８ｄは、隣接して下方に存在する親チップ１
の導電体１ｄまたは子チップ２，４，３，７の導電体２
ｄ，４ｄ，３ｄ，７ｄと、直接接続されて共通電極を形
成していてもよく、共通電極を形成していなくてもよ
い。また、これらの導電体１ｄ〜５ｄ，７ｄ，８ｄのう
ち、一部の組のみが共通電極を形成していてもよく、す
べての組が共通電極を形成していてもよい。また、共通
電極は形成されていなくてもよい。
【００４５】チップブロック１１，１２を構成する子チ
ップ２〜８の数は、任意に設定することができ、１つで
あってもよく複数であってもよい。層内配線Ｌｈ１，Ｌ
ｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖは、チッ
プブロック１１を構成する任意の子チップ２，４〜６
と、チップブロック１２を構成すると任意の子チップ
３，７，８とを接続するように設けることができる。層
間配線Ｌｖは、任意の配線面（第１ないし第３配線面３
１〜３３）間を接続するように設けることができ、たと
えば、第１配線面３１と第３配線面３３とのように、隣
接しない配線面間を接続するものであってもよい。
ップ２〜８の数は、任意に設定することができ、１つで
あってもよく複数であってもよい。層内配線Ｌｈ１，Ｌ
ｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖは、チッ
プブロック１１を構成する任意の子チップ２，４〜６
と、チップブロック１２を構成すると任意の子チップ
３，７，８とを接続するように設けることができる。層
間配線Ｌｖは、任意の配線面（第１ないし第３配線面３
１〜３３）間を接続するように設けることができ、たと
えば、第１配線面３１と第３配線面３３とのように、隣
接しない配線面間を接続するものであってもよい。
【００４６】チップブロック１１，１２の数は、１つで
あってもよく、３つ以上であってもよい。子チップ６の
上部もポリイミド樹脂１０で覆うように構成されていて
もよい。その場合、ポリイミド樹脂１０の表面に金属箔
（板）等からなる放熱板が取り付けられていてもよい。
ポリイミド樹脂１０の代わりに、たとえば、イミド結合
もしくはアシド結合またはイミド結合およびアシド結合
の両方を含む樹脂を用いてもよく、樹脂以外の絶縁体を
用いてもよい。
あってもよく、３つ以上であってもよい。子チップ６の
上部もポリイミド樹脂１０で覆うように構成されていて
もよい。その場合、ポリイミド樹脂１０の表面に金属箔
（板）等からなる放熱板が取り付けられていてもよい。
ポリイミド樹脂１０の代わりに、たとえば、イミド結合
もしくはアシド結合またはイミド結合およびアシド結合
の両方を含む樹脂を用いてもよく、樹脂以外の絶縁体を
用いてもよい。
【００４７】親チップ１の非活性面には、バンプ９が接
続されていなくてもよい。この場合、たとえば、配線基
板等に形成された電極パッドなどにクリーム半田を塗布
して、導電体１ｄと接合することにより、この半導体装
置を配線基板に実装することができる。図２〜図５は、
図１の半導体装置の製造方法を説明するための図解的な
断面図である。図２〜図５に示す半導体ウエハ１５は、
図１に示す最終形態の半導体装置における親チップ１に
対応する領域が、半導体ウエハ１５の面内方向に、多数
密に配されたものである。図２〜図５には、ほぼ１つの
半導体装置に対応する領域（単位領域）のみを示すが、
以下の各工程は、すべての単位領域に対して、実施され
る。
続されていなくてもよい。この場合、たとえば、配線基
板等に形成された電極パッドなどにクリーム半田を塗布
して、導電体１ｄと接合することにより、この半導体装
置を配線基板に実装することができる。図２〜図５は、
図１の半導体装置の製造方法を説明するための図解的な
断面図である。図２〜図５に示す半導体ウエハ１５は、
図１に示す最終形態の半導体装置における親チップ１に
対応する領域が、半導体ウエハ１５の面内方向に、多数
密に配されたものである。図２〜図５には、ほぼ１つの
半導体装置に対応する領域（単位領域）のみを示すが、
以下の各工程は、すべての単位領域に対して、実施され
る。
【００４８】まず、内部接続用電極１ｂが形成された半
導体ウエハ１５の活性面１５ａに凹所２１を形成し、凹
所２１内に導電体１ｄを充填する。このときの半導体ウ
エハ１５は、図１に示す最終形態の半導体装置における
親チップ１よりも厚さが厚い。半導体ウエハ１５は、半
導体装置の形成工程において破損しないように充分な機
械的強度を有する厚さとすることができる。大口径の半
導体ウエハ１５を用いる際は、より厚くするようにして
もよい。凹所２１の形成は、たとえば、ドリルによる孔
あけ、レーザ加工などによるものとすることができる。
導電体１ｄの凹所２１への充填は、たとえば、導電ペー
ストを用いて行うことができる。
導体ウエハ１５の活性面１５ａに凹所２１を形成し、凹
所２１内に導電体１ｄを充填する。このときの半導体ウ
エハ１５は、図１に示す最終形態の半導体装置における
親チップ１よりも厚さが厚い。半導体ウエハ１５は、半
導体装置の形成工程において破損しないように充分な機
械的強度を有する厚さとすることができる。大口径の半
導体ウエハ１５を用いる際は、より厚くするようにして
もよい。凹所２１の形成は、たとえば、ドリルによる孔
あけ、レーザ加工などによるものとすることができる。
導電体１ｄの凹所２１への充填は、たとえば、導電ペー
ストを用いて行うことができる。
【００４９】同様に、内部接続用電極２ｂ，３ｂが形成
された子チップ２，３の活性面２ａ，３ａに、それぞれ
凹所２２，２３を形成し、凹所２２，２３内に導電体２
ｄ，３ｄを充填する（図２（ａ））。このときの子チッ
プ２，３は、図１に示す最終形態の半導体装置における
子チップ２，３よりも厚さが厚い。そして、活性面１５
ａと活性面２ａ，３ａとを、互いに平行になるように対
向させ（子チップ２，３をフェースダウンして）、内部
接続用電極２ｂ，３ｂを、対応する内部接続用電極１ｂ
に対して、活性面２ａ，３ａ内の方向に関して位置合わ
せする。続いて、活性面１５ａと活性面２ａ，３ａとを
近接させて、内部接続用電極１ｂと内部接続用電極２
ｂ，３ｂとを接続（接合）する。その後、活性面１５ａ
上で、子チップ２，３を覆うように、ポリイミド樹脂１
０を形成する（図２（ｂ））。ポリイミド樹脂１０は、
子チップ２，３の非活性面を埋没させるように形成され
る。ポリイミド樹脂１０は、たとえば、半導体ウエハ１
５の活性面１５ａに、ポリイミド樹脂１０の前駆体であ
るポリアミック酸の溶液などを塗布し、この前駆体を適
当な温度で加熱して得ることができる。
された子チップ２，３の活性面２ａ，３ａに、それぞれ
凹所２２，２３を形成し、凹所２２，２３内に導電体２
ｄ，３ｄを充填する（図２（ａ））。このときの子チッ
プ２，３は、図１に示す最終形態の半導体装置における
子チップ２，３よりも厚さが厚い。そして、活性面１５
ａと活性面２ａ，３ａとを、互いに平行になるように対
向させ（子チップ２，３をフェースダウンして）、内部
接続用電極２ｂ，３ｂを、対応する内部接続用電極１ｂ
に対して、活性面２ａ，３ａ内の方向に関して位置合わ
せする。続いて、活性面１５ａと活性面２ａ，３ａとを
近接させて、内部接続用電極１ｂと内部接続用電極２
ｂ，３ｂとを接続（接合）する。その後、活性面１５ａ
上で、子チップ２，３を覆うように、ポリイミド樹脂１
０を形成する（図２（ｂ））。ポリイミド樹脂１０は、
子チップ２，３の非活性面を埋没させるように形成され
る。ポリイミド樹脂１０は、たとえば、半導体ウエハ１
５の活性面１５ａに、ポリイミド樹脂１０の前駆体であ
るポリアミック酸の溶液などを塗布し、この前駆体を適
当な温度で加熱して得ることができる。
【００５０】次に、ポリイミド樹脂１０の表面を研削
（表面研削）する。この工程は、物理的な研磨または研
削によるものであってもよく、エッチングなどの化学的
研磨（溶解）によるものであってもよい。表面研削を行
う際、たとえば、半導体ウエハ１５の非活性面を、粘着
テープを介して保持板に保持したり、吸引可能な保持板
に吸着保持させることができる。表面研削により、ま
ず、ポリイミド樹脂１０が除去されて子チップ２，３の
非活性面が露出される。さらに、ポリイミド樹脂１０と
子チップ２，３の非活性面２ａ，３ａが研削されて、凹
所２２，２３内の導電体２ｄ，３ｄが露出される。これ
により、凹所２２，２３は、子チップ２，３を厚さ方向
に貫通する貫通孔２ｃ，３ｃとなる。この状態が、図３
（ｃ）に示されている。
（表面研削）する。この工程は、物理的な研磨または研
削によるものであってもよく、エッチングなどの化学的
研磨（溶解）によるものであってもよい。表面研削を行
う際、たとえば、半導体ウエハ１５の非活性面を、粘着
テープを介して保持板に保持したり、吸引可能な保持板
に吸着保持させることができる。表面研削により、ま
ず、ポリイミド樹脂１０が除去されて子チップ２，３の
非活性面が露出される。さらに、ポリイミド樹脂１０と
子チップ２，３の非活性面２ａ，３ａが研削されて、凹
所２２，２３内の導電体２ｄ，３ｄが露出される。これ
により、凹所２２，２３は、子チップ２，３を厚さ方向
に貫通する貫通孔２ｃ，３ｃとなる。この状態が、図３
（ｃ）に示されている。
【００５１】表面研削の後、子チップ２，３の非活性面
およびポリイミド樹脂１０の表面は面一の第１配線面３
１となる。導電体２ｄ，３ｄが露出した後も、子チップ
２，３が所望の厚さになるまで表面研削を続け、子チッ
プ２，３を薄型化してもよい。これにより、半導体装置
全体として厚さを薄くすることができるとともに、子チ
ップ２，３の厚さ方向に沿った導電体２ｄ，３ｄの長さ
（配線長）を短くすることができる。
およびポリイミド樹脂１０の表面は面一の第１配線面３
１となる。導電体２ｄ，３ｄが露出した後も、子チップ
２，３が所望の厚さになるまで表面研削を続け、子チッ
プ２，３を薄型化してもよい。これにより、半導体装置
全体として厚さを薄くすることができるとともに、子チ
ップ２，３の厚さ方向に沿った導電体２ｄ，３ｄの長さ
（配線長）を短くすることができる。
【００５２】子チップ２，３はポリイミド樹脂１０によ
り機械的に保護されているので、表面研削の際の応力に
より、子チップ２，３や子チップ２，３と半導体ウエハ
１５との接続が破壊されることがない。したがって、子
チップ２，３を薄く加工することができる。続いて、第
１配線面３１上において、導電体２ｄ，３ｄ上に電極パ
ッド２ｅ，３ｅをそれぞれ形成し、子チップ３の非活性
面およびポリイミド樹脂１０の表面の所定の位置に層内
配線Ｌｈ１を形成する（図３（ｄ））。電極パッド２
ｅ，３ｅおよび層内配線Ｌｈ１の形成方法の一例を示す
と、まず、ポリイミド樹脂１０表面の所定の部分を、水
酸化カリウム水溶液で処理することにより、ポリイミド
樹脂１０の表層部分におけるイミド環を開裂させ、ポリ
イミド樹脂１０の表層部分にカルボキシル基を導入す
る。このように所定の部分が表面改質されたポリイミド
樹脂１０の表面を、金属イオンを含む水溶液（たとえ
ば、硫酸銅の水溶液）で処理することによりイオン交換
反応を生じさせ、薄い金属膜を形成する。子チップ２，
３上の所定の位置にも適当な方法により、薄い金属膜を
形成した後、これらの薄い金属膜に通電して電解めっき
を施し厚膜化し、電極パッド２ｅ，３ｅおよび層内配線
Ｌｈ１の膜を形成することができる。これにより、電極
パッド２ｅ，３ｅおよび層内配線Ｌｈ１を、一括して形
成することができる。
り機械的に保護されているので、表面研削の際の応力に
より、子チップ２，３や子チップ２，３と半導体ウエハ
１５との接続が破壊されることがない。したがって、子
チップ２，３を薄く加工することができる。続いて、第
１配線面３１上において、導電体２ｄ，３ｄ上に電極パ
ッド２ｅ，３ｅをそれぞれ形成し、子チップ３の非活性
面およびポリイミド樹脂１０の表面の所定の位置に層内
配線Ｌｈ１を形成する（図３（ｄ））。電極パッド２
ｅ，３ｅおよび層内配線Ｌｈ１の形成方法の一例を示す
と、まず、ポリイミド樹脂１０表面の所定の部分を、水
酸化カリウム水溶液で処理することにより、ポリイミド
樹脂１０の表層部分におけるイミド環を開裂させ、ポリ
イミド樹脂１０の表層部分にカルボキシル基を導入す
る。このように所定の部分が表面改質されたポリイミド
樹脂１０の表面を、金属イオンを含む水溶液（たとえ
ば、硫酸銅の水溶液）で処理することによりイオン交換
反応を生じさせ、薄い金属膜を形成する。子チップ２，
３上の所定の位置にも適当な方法により、薄い金属膜を
形成した後、これらの薄い金属膜に通電して電解めっき
を施し厚膜化し、電極パッド２ｅ，３ｅおよび層内配線
Ｌｈ１の膜を形成することができる。これにより、電極
パッド２ｅ，３ｅおよび層内配線Ｌｈ１を、一括して形
成することができる。
【００５３】次に、内部接続用電極４ｂ，７ｂが形成さ
れた子チップ４，７の活性面４ａ，７ａに、それぞれ凹
所２４，２７を形成し、凹所２４，２７内に導電体４
ｄ，７ｄを充填する。このときの子チップ４，７は、図
１に示す最終形態の半導体装置における子チップ４，７
よりも厚さが厚い。そして、第１配線面３１と活性面４
ａおよび７ａとを互いに平行になるように対向させ、内
部接続用電極４ｂ，７ｂを、対応する電極パッド２ｅ，
３ｅまたｈ層内配線Ｌｈ１に対して、活性面４ａ，７ａ
内の方向に関して位置合わせする。
れた子チップ４，７の活性面４ａ，７ａに、それぞれ凹
所２４，２７を形成し、凹所２４，２７内に導電体４
ｄ，７ｄを充填する。このときの子チップ４，７は、図
１に示す最終形態の半導体装置における子チップ４，７
よりも厚さが厚い。そして、第１配線面３１と活性面４
ａおよび７ａとを互いに平行になるように対向させ、内
部接続用電極４ｂ，７ｂを、対応する電極パッド２ｅ，
３ｅまたｈ層内配線Ｌｈ１に対して、活性面４ａ，７ａ
内の方向に関して位置合わせする。
【００５４】続いて、第１配線面３１と活性面４ａ，７
ａとを近接させて、内部接続用電極４ｂ，７ｂと電極パ
ッド２ｅ，３ｅおよび層内配線Ｌｈ１とを接続（接合）
する。これにより、子チップ４，７は、第１配線面３１
に対してフェースダウンして接続される。その後、第１
配線面３１上で、子チップ４，７を覆うように、ポリイ
ミド樹脂１０を形成する（図４（ｅ））。以下同様に、
導電体４ｄ、７ｄが露出するまで表面研削を行う。これ
により、凹所２４，２７は、貫通孔４ｃ，７ｃとなる。
子チップ４，７の非活性面およびポリイミド樹脂１０の
表面は、面一の第２配線面３２となる。続いて、第２配
線面３２上で、導電体４ｄ，７ｄ上に電極パッド４ｅ，
７ｅを形成し、子チップ７の非活性面およびポリイミド
樹脂１０の表面の所定の位置に、層内配線Ｌｈ２を形成
する。
ａとを近接させて、内部接続用電極４ｂ，７ｂと電極パ
ッド２ｅ，３ｅおよび層内配線Ｌｈ１とを接続（接合）
する。これにより、子チップ４，７は、第１配線面３１
に対してフェースダウンして接続される。その後、第１
配線面３１上で、子チップ４，７を覆うように、ポリイ
ミド樹脂１０を形成する（図４（ｅ））。以下同様に、
導電体４ｄ、７ｄが露出するまで表面研削を行う。これ
により、凹所２４，２７は、貫通孔４ｃ，７ｃとなる。
子チップ４，７の非活性面およびポリイミド樹脂１０の
表面は、面一の第２配線面３２となる。続いて、第２配
線面３２上で、導電体４ｄ，７ｄ上に電極パッド４ｅ，
７ｅを形成し、子チップ７の非活性面およびポリイミド
樹脂１０の表面の所定の位置に、層内配線Ｌｈ２を形成
する。
【００５５】さらに、内部接続用電極５ｂ，８ｂが形成
された子チップ５，８を用いて、同様の工程を実施す
る。これにより、内部接続用電極５ｂ，８ｂと電極パッ
ド４ｅ，７ｅおよび層内配線Ｌｈ２とが接続され、子チ
ップ５，８が研磨により薄型化されるとともに導電体５
ｄ，８ｄが充填された貫通孔５ｃ，８ｃが形成される。
子チップ５，８の非活性面とポリイミド樹脂１０の表面
とは、面一の第３配線面３３となる。
された子チップ５，８を用いて、同様の工程を実施す
る。これにより、内部接続用電極５ｂ，８ｂと電極パッ
ド４ｅ，７ｅおよび層内配線Ｌｈ２とが接続され、子チ
ップ５，８が研磨により薄型化されるとともに導電体５
ｄ，８ｄが充填された貫通孔５ｃ，８ｃが形成される。
子チップ５，８の非活性面とポリイミド樹脂１０の表面
とは、面一の第３配線面３３となる。
【００５６】この状態で、層内配線Ｌｈ２の所定位置の
上方から、ポリイミド樹脂１０に対して穴あけ加工を行
う。この工程は、レーザ加工やエッチングなどにより実
施することができる。これにより、第２配線面３２と第
３配線面３３との間のポリイミド樹脂１０に断面形状が
Ｖ字形のビアホール３５が形成され、層内配線Ｌｈ２の
一部が露出する（図４（ｆ））。その後、電極パッド５
ｅ、層内配線Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖを
所定の位置に形成する。層間配線Ｌｖは、ビアホール３
５の内周面および露出している層内配線Ｌｈ２上に形成
される。この工程は、たとえば、上述の層間配線Ｌｈ１
の形成方法として例示した方法により実施することがで
きる。これにより、層内配線Ｌｈ３１と層間配線Ｌｖと
を一体成形することができ、かつ、これらと電極パッド
５ｅおよび層内配線Ｌｈ３２と一括で形成することがで
きる。
上方から、ポリイミド樹脂１０に対して穴あけ加工を行
う。この工程は、レーザ加工やエッチングなどにより実
施することができる。これにより、第２配線面３２と第
３配線面３３との間のポリイミド樹脂１０に断面形状が
Ｖ字形のビアホール３５が形成され、層内配線Ｌｈ２の
一部が露出する（図４（ｆ））。その後、電極パッド５
ｅ、層内配線Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖを
所定の位置に形成する。層間配線Ｌｖは、ビアホール３
５の内周面および露出している層内配線Ｌｈ２上に形成
される。この工程は、たとえば、上述の層間配線Ｌｈ１
の形成方法として例示した方法により実施することがで
きる。これにより、層内配線Ｌｈ３１と層間配線Ｌｖと
を一体成形することができ、かつ、これらと電極パッド
５ｅおよび層内配線Ｌｈ３２と一括で形成することがで
きる。
【００５７】続いて、活性面６ａに内部接続用電極６ｂ
が形成された子チップ６を、内部接続用電極６ｂが電極
パッド５ｅおよび層内配線Ｌｈ３１に接合されるよう
に、フェースダウンして接続する（図５（ｇ））。子チ
ップ６には、凹所は形成しない。そして、第３配線面３
３上で子チップ６を覆うようにポリイミド樹脂１０を形
成した後、子チップ６が所定の厚さになるまで、表面研
削を行う。さらに、半導体ウエハ１５の非活性面を導電
体１ｄが露出するまで研削（裏面研削）する。これによ
り、凹所２１は貫通孔１ｃとなる。導電体１ｄが露出し
た後も裏面研削を続け、半導体ウエハ１５を薄型化して
もよい。これにより、半導体装置全体として厚さを薄く
することができるとともに、半導体ウエハ１５（親チッ
プ１）の厚さ方向に沿った導電体１ｄの長さ（配線長）
を短くすることができる。
が形成された子チップ６を、内部接続用電極６ｂが電極
パッド５ｅおよび層内配線Ｌｈ３１に接合されるよう
に、フェースダウンして接続する（図５（ｇ））。子チ
ップ６には、凹所は形成しない。そして、第３配線面３
３上で子チップ６を覆うようにポリイミド樹脂１０を形
成した後、子チップ６が所定の厚さになるまで、表面研
削を行う。さらに、半導体ウエハ１５の非活性面を導電
体１ｄが露出するまで研削（裏面研削）する。これによ
り、凹所２１は貫通孔１ｃとなる。導電体１ｄが露出し
た後も裏面研削を続け、半導体ウエハ１５を薄型化して
もよい。これにより、半導体装置全体として厚さを薄く
することができるとともに、半導体ウエハ１５（親チッ
プ１）の厚さ方向に沿った導電体１ｄの長さ（配線長）
を短くすることができる。
【００５８】裏面研削の際、半導体ウエハ１５は、活性
面１５ａ側に形成されたポリイミド樹脂１０や子チップ
２〜８によって補強された状態となっているので、裏面
研削により破損することはない。露出した導電体１ｄに
は、半田ボールなどからなるバンプ９を接続する。この
後、図５（ｈ）に示すように、スクライブラインＳ（切
断ライン）に沿って、半導体ウエハ１５をポリイミド樹
脂１０とともにダイシングソー２９で切断することによ
り、親チップ１上に子チップ２〜８が接合された図１に
示す半導体装置の個片が、半導体ウエハ１５から切り出
される。
面１５ａ側に形成されたポリイミド樹脂１０や子チップ
２〜８によって補強された状態となっているので、裏面
研削により破損することはない。露出した導電体１ｄに
は、半田ボールなどからなるバンプ９を接続する。この
後、図５（ｈ）に示すように、スクライブラインＳ（切
断ライン）に沿って、半導体ウエハ１５をポリイミド樹
脂１０とともにダイシングソー２９で切断することによ
り、親チップ１上に子チップ２〜８が接合された図１に
示す半導体装置の個片が、半導体ウエハ１５から切り出
される。
【００５９】以上の製造方法は、半導体ウエハ１５上で
複数の半導体装置に相当する領域に対して、各工程を一
括して行う例である。このような製造方法により、複数
個のチップ・オン・チップ構造の半導体装置を、効率よ
く製造することができる。しかし、本発明はこれに限定
されるものではなく、親チップ１の個片に対して各工程
を実施してこのような半導体装置を得てもよい。層間配
線Ｌｖを形成するためのビアホール３５は、ドリルによ
り形成してもよい。その場合、ポリイミド樹脂１０の厚
さ方向に関して直径がほぼ一定のビアホール３５が得ら
れるが、イオン交換等による層間配線Ｌｖの形成には影
響を与えない。層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌ
ｈ３２は、層間配線Ｌｖと一括して形成する必要がない
場合は、第１〜第３の配線面３１〜３３の全面に金属箔
（たとえば、銅箔）を張り付けた後、不要部をエッチン
グにより除去して得てもよい。
複数の半導体装置に相当する領域に対して、各工程を一
括して行う例である。このような製造方法により、複数
個のチップ・オン・チップ構造の半導体装置を、効率よ
く製造することができる。しかし、本発明はこれに限定
されるものではなく、親チップ１の個片に対して各工程
を実施してこのような半導体装置を得てもよい。層間配
線Ｌｖを形成するためのビアホール３５は、ドリルによ
り形成してもよい。その場合、ポリイミド樹脂１０の厚
さ方向に関して直径がほぼ一定のビアホール３５が得ら
れるが、イオン交換等による層間配線Ｌｖの形成には影
響を与えない。層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌ
ｈ３２は、層間配線Ｌｖと一括して形成する必要がない
場合は、第１〜第３の配線面３１〜３３の全面に金属箔
（たとえば、銅箔）を張り付けた後、不要部をエッチン
グにより除去して得てもよい。
【００６０】その他、特許請求の範囲に記載された事項
の範囲で種々の変更を施すことが可能である。
の範囲で種々の変更を施すことが可能である。
【図１】本発明の一実施形態に係る半導体装置の構造を
示す図解的な断面図である。
示す図解的な断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法における最初の工程群を説明するための図解的な断面
図である。
法における最初の工程群を説明するための図解的な断面
図である。
【図３】図２に示す工程群に続く工程群を説明するため
の図解的な断面図である。
の図解的な断面図である。
【図４】図３に示す工程群に続く工程群を説明するため
の図解的な断面図である。
の図解的な断面図である。
【図５】図４に示す工程群に続く工程群を説明するため
の図解的な断面図である。
の図解的な断面図である。
１ 親チップ
２〜８ 子チップ
１ａ〜８ａ，１５ａ 活性面
１ｂ〜８ｂ 内部接続用電極
１ｃ〜５ｃ，７ｃ，８ｃ 貫通孔
１ｄ〜５ｄ，７ｄ，８ｄ 導電体
Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２ 層内配線
Ｌｖ 層間配線
１０ ポリイミド樹脂
１１ 第１のチップブロック
１２ 第２のチップブロック
１５ 半導体ウエハ
２１〜２５，２７，２８ 凹所
３１ 第１配線面
３２ 第２配線面
３３ 第３配線面
Claims (10)
- 【請求項１】内部に導電体が配された凹所が活性面に形
成された半導体チップを、半導体基板の一方表面にフェ
ースダウンして接続する基板上接続工程と、 上記基板上接続工程の後、上記半導体チップの非活性面
を研磨または研削して、上記半導体チップの非活性面側
に上記導電体を露出させる工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】上記半導体基板が半導体ウエハであり、 上記基板上接続工程が、上記半導体ウエハ上に複数の上
記半導体チップを横方向に並べて接続する工程を含み、 上記半導体ウエハを、少なくとも１つの上記半導体チッ
プを含む所定領域ごとに切断してチップ・オン・チップ
構造を有する半導体装置を得る工程をさらに含むことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】上記半導体基板の上記一方表面が活性面で
あり、 上記半導体基板の非活性面を研磨または研削して薄型化
する基板研削工程をさらに含むことを特徴とする請求項
１または２記載の半導体装置の製造方法。 - 【請求項４】上記半導体基板が、内部に導電体が配され
た凹所が活性面に形成されたものであり、 上記基板研削工程が、上記半導体基板の非活性面を研磨
または研削して、上記半導体基板の非活性面側に上記半
導体基板内の導電体を露出させる工程を含むことを特徴
とする請求項３記載の半導体装置の製造方法。 - 【請求項５】上記半導体チップの上に別の半導体チップ
を接続するチップ上接続工程をさらに含むことを特徴と
する請求項１ないし４のいずれかに記載の半導体装置の
製造方法。 - 【請求項６】上記別の半導体チップが、内部に導電体が
配された凹所が活性面に形成されたものであり、 上記チップ上接続工程が、上記別の半導体チップをフェ
ースダウンして上記半導体チップ上に接続するものであ
り、 上記別の半導体チップの非活性面を研磨または研削し
て、上記別の半導体チップの非活性面側に上記別の半導
体チップ内の導電体を露出させる工程をさらに含むこと
を特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】内部に導電体が配された凹所が活性面に形
成された半導体基板の活性面上に、半導体チップを接続
する工程と、 上記半導体基板の非活性面を研磨または研削して、上記
半導体基板の非活性面側に上記導電体を露出させる工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】半導体チップを、半導体基板上にフェース
ダウンして接続する基板上接続工程と、 上記基板上接続工程の後、上記半導体チップの非活性面
を研磨または研削して上記半導体チップを薄型化する工
程と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】複数の半導体チップが積層された構造を有
する半導体装置であって、 上記半導体チップの少なくとも１つが、内部に導電体が
配され上記半導体チップを厚さ方向に貫通する貫通孔を
有することを特徴とする半導体装置。 - 【請求項１０】上記複数の半導体チップは、内部に導電
体が配された第１の貫通孔を有する第１の半導体チップ
と、この第１の半導体チップに隣接して積層され、内部
に導電体が配された第２の貫通孔を上記第１の貫通孔か
らずれた位置に有する第２の半導体チップとを含むこと
を特徴とする請求項９記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001338110A JP3893268B2 (ja) | 2001-11-02 | 2001-11-02 | 半導体装置の製造方法 |
| US10/284,318 US6867501B2 (en) | 2001-11-01 | 2002-10-31 | Semiconductor device and method for manufacturing same |
| US10/727,577 US7247518B2 (en) | 2001-11-01 | 2003-12-05 | Semiconductor device and method for manufacturing same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001338110A JP3893268B2 (ja) | 2001-11-02 | 2001-11-02 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003142648A true JP2003142648A (ja) | 2003-05-16 |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278817A (ja) * | 2005-03-30 | 2006-10-12 | Oki Electric Ind Co Ltd | 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法 |
| JP2007281286A (ja) * | 2006-04-10 | 2007-10-25 | Fujifilm Corp | 圧電素子及びその製造方法並びに液体噴出装置 |
| JP2010245290A (ja) * | 2009-04-06 | 2010-10-28 | Canon Inc | 半導体装置の製造方法 |
| JP2011071441A (ja) * | 2009-09-28 | 2011-04-07 | Rohm Co Ltd | 半導体装置の製造方法、半導体装置およびウエハ積層構造物 |
| JP2011258847A (ja) * | 2010-06-11 | 2011-12-22 | Fujitsu Ltd | 部品内蔵基板の製造方法及び部品内蔵基板 |
| JP2012500482A (ja) * | 2008-08-19 | 2012-01-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法） |
| JP2012526400A (ja) * | 2009-05-07 | 2012-10-25 | クアルコム，インコーポレイテッド | 薄い半導体のためのパネル化裏面処理 |
| KR101374420B1 (ko) | 2007-06-15 | 2014-03-17 | 마이크론 테크놀로지, 인크 | 반도체 어셈블리, 스택된 반도체 디바이스, 및 이들을 제조하는 방법 |
| JP2016115929A (ja) * | 2014-12-16 | 2016-06-23 | インテル・コーポレーション | マイクロ電子パッケージ用ピクチャフレームスティフナ |
-
2001
- 2001-11-02 JP JP2001338110A patent/JP3893268B2/ja not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278817A (ja) * | 2005-03-30 | 2006-10-12 | Oki Electric Ind Co Ltd | 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法 |
| JP4575205B2 (ja) * | 2005-03-30 | 2010-11-04 | Ｏｋｉセミコンダクタ株式会社 | 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法 |
| JP2007281286A (ja) * | 2006-04-10 | 2007-10-25 | Fujifilm Corp | 圧電素子及びその製造方法並びに液体噴出装置 |
| KR101374420B1 (ko) | 2007-06-15 | 2014-03-17 | 마이크론 테크놀로지, 인크 | 반도체 어셈블리, 스택된 반도체 디바이스, 및 이들을 제조하는 방법 |
| JP2012500482A (ja) * | 2008-08-19 | 2012-01-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法） |
| JP2010245290A (ja) * | 2009-04-06 | 2010-10-28 | Canon Inc | 半導体装置の製造方法 |
| US8871640B2 (en) | 2009-04-06 | 2014-10-28 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor chip |
| JP2012526400A (ja) * | 2009-05-07 | 2012-10-25 | クアルコム，インコーポレイテッド | 薄い半導体のためのパネル化裏面処理 |
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| JP2011071441A (ja) * | 2009-09-28 | 2011-04-07 | Rohm Co Ltd | 半導体装置の製造方法、半導体装置およびウエハ積層構造物 |
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