JP3660918B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、異なる機能を有する複数の半導体チップが三次元方向に積層搭載された積層型の半導体装置及びその製造方法に関するものであり、特に、電気信号の高速化に対応した積層型の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、回路構成された１つの配線基板（キャリア基板）上に異なる機能を有する複数の半導体チップが積層搭載されることによって１パッケージを構成する積層型の半導体装置が開発されている。
【０００３】
以下、開発されている従来の積層型の半導体装置について、その代表構造として３つの半導体チップが配線基板上に積層搭載されたタイプの半導体装置について説明する。
【０００４】
図１０は、従来の積層型の半導体装置の構成を示す断面図である。
【０００５】
図１０に示すように、従来の半導体装置は、表面に配線電極１を有し且つ底面に端子電極２を有する配線基板３と、配線基板３上にフェースアップで接着搭載され且つ表面に第１の電極４、第２の電極５及び第３の電極６を有する第１の半導体チップ７と、第１の半導体チップ７の表面にフェースダウンでフリップチップ接続され且つ第１の半導体チップ７の第１の電極４と電気的に接続する第２の半導体チップ８と、第２の半導体チップ８の裏面にフェースアップで接着搭載され且つ表面に第４の電極９を有する第３の半導体チップ１０とを備えている。ここで、第１の半導体チップ７の第２の電極５と第３の半導体チップ１０の第４の電極９とは第１の金属細線１１によって電気的に接続されている。また、配線基板３の配線電極１と第１の半導体チップ７の第３の電極６とは第２の金属細線１２によって電気的に接続されている。さらに、各半導体チップ及び各金属細線を含む配線基板３の上面領域は、絶縁性の樹脂パッケージ１３により封止されている。尚、第１の半導体チップ７と第２の半導体チップ８との間隙は、樹脂パッケージ１３とは異なる樹脂が充填されることにより封止されている。
【０００６】
図１０に示す従来の半導体装置において、配線基板３上に搭載された各半導体チップは、メモリー素子やロジック素子等となる複数種類の半導体チップであり、それによって従来の半導体装置は、１パッケージで多機能素子を実現できる多機能型の半導体装置となる。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述の従来の半導体装置においては、フリップチップ接続された半導体チップ同士の間を除くチップ間の電気的接続手段として金属細線が用いられているため、電気的信号の入出力速度の高速化には限界がある。すなわち、２チップ又は３チップ以上の多チップ積層構造で１パッケージ化された多機能型の半導体装置において金属細線のような電気的接続手段を用いた場合、チップ間の信号伝搬速度が遅くなるので、半導体装置の動作速度の高速化に対する今後の期待に応えられないという問題が顕在化しつつある。言い換えると、２チップ以上、例えば３チップが１パッケージに積層搭載された半導体装置の信号速度の改善が必要とされている。
【０００８】
前記に鑑み、本発明は、２つ以上の半導体チップの積層構造を有する半導体装置において、チップ間の信号の伝搬速度を高速化することによって、外部機器との間で信号の入出力を高速で行なえる、高密度型・高機能型の半導体装置を実現できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係る半導体装置は、主面の周縁部に第１の電極が設けられた第１の半導体チップと、第１の半導体チップよりも面積が小さく且つ主面に第２の電極が設けられた第２の半導体チップとを備え、第１の半導体チップの主面の周縁部以外の領域と、第２の半導体チップの主面の反対側の面とが接着され、第１の半導体チップの主面の周縁部、第２の半導体チップの側面及び第２の半導体チップの主面を覆うように絶縁層が形成され、絶縁層の上に、絶縁層に形成されたコンタクトホールを介して第１の電極と第２の電極とを接続する配線が形成されている。
【００１０】
本発明の半導体装置によると、第１の半導体チップの主面に設けられた第１の電極と、第１の半導体チップの主面にフェースアップで接着搭載された第２の半導体チップの主面に設けられた第２の電極とが、第２の半導体チップの側面上を経由して形成された配線により接続されている。このため、第１の電極と第２の電極との電気的接続手段として金属細線を用いた場合と比べて、第１の電極と第２の電極との間の信号伝搬距離、つまり第１の半導体チップと第２の半導体チップとの間の信号伝搬距離を短くできるので、チップ間の信号伝搬速度を高速化することができる。従って、多チップ積層構造を持つ半導体装置と、それと接続された外部機器との間で信号の入出力を高速で行なうことができる。
【００１９】
また、本発明の半導体装置によると、第１の電極と第２の電極との接続配線と、第２の半導体チップの側面とを電気的に絶縁することができる。
【００２２】
本発明に係る半導体装置の製造方法は、主面の周縁部に第１の電極が設けられた複数の第１の半導体チップを有する第１の半導体ウェハを準備する第１の工程と、第１の半導体チップよりも面積が小さく且つ主面に第２の電極が設けられた複数の第２の半導体チップを有する第２の半導体ウェハを準備する第２の工程と、第２の半導体ウェハをダイシングブレードにより分割することによって、第２の半導体チップをチップ単位で切り出すと共に第２の半導体チップの端部を、第２の半導体チップの主面の反対側の面と第２の半導体チップの側面とがなす角度が鋭角となるようなテーパ形状に加工する第３の工程と、チップ単位で切り出された第２の半導体チップの主面の反対側の面と、第１の半導体ウェハの第１の半導体チップ各々の主面の周縁部以外の領域とを接着する第４の工程と、第１の半導体ウェハの主面側に導電膜を形成して導電膜をパターニングすることにより、第１の半導体チップの第１の電極と第２の半導体チップの第２の電極とを接続する配線を形成する第５の工程と、第１の半導体ウェハを分割して第１の半導体チップをチップ単位で切り出し、第１の半導体チップと第２の半導体チップとがそれぞれチップ単位で一体化してなるチップ積層体を形成する第６の工程とを備えている。
【００２３】
本発明の半導体装置の製造方法によると、第１の半導体ウェハにおける第１の半導体チップ上に第２の半導体チップをウェハレベルで積層搭載した後、第１の半導体ウェハにおける第１の半導体チップの第１の電極と第２の半導体チップの第２の電極との接続配線をウェハレベルで形成する。このため、半導体装置の製造工程をウェハレベルで行なうことができると共にウェハ拡散工程（ウェハレベルでのトランジスタ等の素子や配線や層間膜などの形成工程）に引き続いて実装工程を連続的に実施できるので、半導体装置製造を効率良く行なうことができる。
【００２４】
本発明の半導体装置の製造方法において、第３の工程では、第２の半導体チップの主面の反対側の面と第２の半導体チップの側面とがなす角度が９０度未満で且つ３０度以上であることが好ましい。
【００２５】
このようにすると、第２の半導体チップの側部にクラック又はチッピング等が生じることを防止できる。
【００２６】
本発明の半導体装置の製造方法において、第２の工程と前記第３の工程との間に、第２の半導体チップの厚さが０．１５ｍｍ以下になるように、第２の半導体ウェハを、第２の半導体チップの主面の反対側から研削する工程を備えていることが好ましい。
【００２７】
このようにすると、第１の半導体チップの主面と第２の半導体チップの主面との間の段差が小さくなるため、第１の電極と第２の電極との接続配線を形成するためのリソグラフィー工程を容易に行なうことができるので、製造マージンが拡大する。また、多チップ積層構造を持つ半導体装置をより小型化できると共に、チップ間の信号伝搬距離をより短くしてチップ間の信号伝搬速度をより高速化できる。
【００２８】
本発明の半導体装置の製造方法において、第４の工程と第５の工程との間に、第１の半導体チップの主面の周縁部、第２の半導体チップの側面、及び第２の半導体チップの主面を被覆する絶縁層を形成する工程と、絶縁層に、第１の半導体チップの第１の電極に達する第１のコンタクトホール及び第２の半導体チップの第２の電極に達する第２のコンタクトホールを形成する工程とを備え、第５の工程は、第１のコンタクトホール及び第２のコンタクトホールが埋まるように絶縁層の上に導電膜を形成する工程を含むことが好ましい。
【００２９】
このようにすると、第１の電極と第２の電極との接続配線と、第２の半導体チップの側面とを電気的に絶縁することができる。
【００３０】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。
【００３１】
まず、第１の実施形態に係る半導体装置において１パッケージ化されるチップ積層体（以下、本実施形態のチップ積層体と称する）の構造について図面を参照しながら説明する。図１（ａ）は本実施形態のチップ積層体の平面図であり、図１（ｂ）は、電極部分と対応した、本実施形態のチップ積層体の断面図である。
【００３２】
図１（ａ）及び（ｂ）に示すように、本実施形態のチップ積層体は、主面の周縁部に第１の電極１０１が設けられた第１の半導体チップ１０２と、第１の半導体チップ１０２よりも面積が小さく且つ主面の周縁部に第２の電極１０３が設けられた第２の半導体チップ１０４と、第２の半導体チップ１０４よりも面積が小さく且つ主面の周縁部に第３の電極１０５が設けられた第３の半導体チップ１０６とから構成されている。ここで、第１の半導体チップ１０２の主面における周縁部以外の領域と、第２の半導体チップ１０４における主面の反対側の面とが絶縁性の接着剤により互いに接着されることにより、及び、第２の半導体チップ１０４の主面における周縁部以外の領域と、第３の半導体チップ１０６における主面の反対側の面とが絶縁性の接着剤により互いに接着されることにより、第１の半導体チップ１０２と第２の半導体チップ１０４と第３の半導体チップ１０６とは一体化されている。また、第１の半導体チップ１０２、第２の半導体チップ１０４及び第３の半導体チップ１０６は、ロジックチップやメモリーチップ等の複数種類のチップから選択されるチップである。また、各半導体チップにおける信号接続用の電極は全てペリフェラル配置されており、それに伴って、第１の半導体チップ１０２よりも第２の半導体チップ１０４の面積が小さく且つ第２の半導体チップ１０４よりも第３の半導体チップ１０６の面積が小さいチップ積層構造が用いられている。
【００３３】
また、図１（ａ）及び（ｂ）に示すように、第１の半導体チップ１０２の主面（周縁部）、第２の半導体チップ１０４の側面及び第２の半導体チップ１０４の主面（周縁部）、第３の半導体チップ１０６の側面及び第３の半導体チップ１０６の主面は、絶縁性樹脂層１０７によって被覆されている。絶縁性樹脂層１０７には、第１の電極１０１に達する第１のコンタクトホール１０７ａ、第２の電極１０３に達する第２のコンタクトホール１０７ｂ、及び第３の電極１０５に達する第３のコンタクトホール１０７ｃが形成されている。絶縁性樹脂層１０７の上には、第１のコンタクトホール１０７ａ及び第２のコンタクトホール１０７ｂを介して第１の電極１０１及び第２の電極１０３のそれぞれと接続する第１のチップ間配線１０８が形成されている。また、絶縁性樹脂層１０７の上には、第２のコンタクトホール１０７ｂ及び第３のコンタクトホール１０７ｃを介して第２の電極１０３及び第３の電極１０５のそれぞれと接続する第２のチップ間配線１０９が形成されている。すなわち、第１のチップ間配線１０８と第２の半導体チップ１０４の側面との間、及び、第２のチップ間配線１０９と第３の半導体チップ１０６の側面との間は絶縁性樹脂層１０７によって電気的に絶縁されている。尚、図１（ａ）においては、絶縁性樹脂層１０７の図示を省略しいている。
【００３４】
本実施形態のチップ積層体によると、第１の半導体チップ１０２の主面、第２の半導体チップ１０４の側面及び第２の半導体チップ１０４の主面にかけて形成された第１のチップ間配線１０８により、第１の電極１０１と第２の電極１０３とが接続されている。また、第２の半導体チップ１０４の主面、第３の半導体チップ１０６の側面及び第３の半導体チップ１０６の主面にかけて形成された第２のチップ間配線１０９により、第２の電極１０３と第３の電極１０５とが接続されている。このため、電極間の電気的接続手段つまりチップ間の電気的接続手段として金属細線を用いた場合と比べて、チップ間の信号伝搬距離を短くできるので、チップ間の信号伝搬速度を高速化することができ、それにより、多チップ積層構造を持つ半導体装置を高速化させることができる。具体的には、例えば図１（ｂ）に示すように、第１の電極１０１と第２の電極１０３との間の距離をＤとすると共に第１のチップ間配線１０８の長さをＬとすると、Ｌは、距離Ｄを隔てて設けられた一対の電極同士を接続する金属細線の長さよりも明らかに小さくなる。
【００３５】
尚、本実施形態のチップ積層体において、第１のチップ間配線１０８及び第２のチップ間配線１０９は一体的にパターニングされた導電膜よりなる。また、第１の半導体チップ１０２の第１の電極１０１は、外部機器との間の信号の入出力を行なうための外部電極機能も有している。
【００３６】
次に、第１の実施形態に係る半導体装置、具体的には、図１（ａ）及び（ｂ）に示す本実施形態のチップ積層体を配線基板に搭載することにより構成された、ＢＧＡ（Ball Grid Array ）型の半導体装置について説明する。図２は第１の実施形態に係る半導体装置の断面図である。
【００３７】
図２に示すように、第１の実施形態に係る半導体装置は、配線基板１１３を用いたＢＧＡ型の半導体装置であり、具体的には、表面の周縁部に配線電極１１１を有し且つ底面にボール状の外部端子１１２を有する配線基板１１３と、配線基板１１３の表面に接着搭載された本実施形態のチップ積層体（図１（ｂ）参照）と、第１の半導体チップ１０２の第１の電極１０１と配線電極１１１とを電気的に接続する金属細線１１４と、本実施形態のチップ積層体、配線電極１１１及び金属細線１１４を含む配線基板１１３の上面領域を封止する絶縁性の樹脂パッケージ１１５とから構成されている。尚、配線基板１１３と本実施形態のチップ積層体とは、配線基板１１３の表面における周縁部以外の領域と、本実施形態のチップ積層体の第１の半導体チップ１０２における主面の反対側の面とが互いに接着されることにより一体化されている。また、配線電極１１１と外部端子１１２とは、配線基板１１３の内部に設けられたスルーホールを介して電気的に接続されている。
【００３８】
また、第１の実施形態に係る半導体装置に搭載された本実施形態のチップ積層体は、前述のように、主面の周縁部に第１の電極１０１が設けられた第１の半導体チップ１０２と、第１の半導体チップ１０２よりも面積が小さく且つ主面の周縁部に第２の電極１０３が設けられた第２の半導体チップ１０４と、第２の半導体チップ１０４よりも面積が小さく且つ主面の周縁部に第３の電極１０５が設けられた第３の半導体チップ１０６とを備えている。ここで、第２の半導体チップ１０４は、第１の半導体チップ１０２の主面における周縁部以外の領域にフェースアップで接着されていると共に、第３の半導体チップ１０６は、第２の半導体チップ１０４の主面における周縁部以外の領域にフェースアップで接着されている。また、第１の半導体チップ１０２の主面、第２の半導体チップ１０４の側面、第２の半導体チップ１０４の主面、第３の半導体チップ１０６の側面及び第３の半導体チップ１０６の主面は、第１の電極１０１に達する第１のコンタクトホール１０７ａ、第２の電極１０３に達する第２のコンタクトホール１０７ｂ及び第３の電極１０５に達する第３のコンタクトホール１０７ｃを有する絶縁性樹脂層１０７によって被覆されている。また、第２の半導体チップ１０４の側面の上に絶縁性樹脂層１０７を介して形成された第１のチップ間配線１０８により、第１の電極１０１と第２の電極１０３とが電気的に接続されていると共に、第３の半導体チップ１０６の側面の上に絶縁性樹脂層１０７を介して形成された第２のチップ間配線１０９により、第２の電極１０３と第３の電極１０５とが電気的に接続されている。
【００３９】
すなわち、本実施形態の半導体装置によると、本実施形態のチップ積層体を１パッケージ化して用いているため、チップ間の電気的接続手段として金属細線を用いた場合と比べて、チップ間の信号伝搬距離を短くできるので、チップ間の信号伝搬速度を高速化でき、それにより、多チップ積層構造を持つ半導体装置を高速化させることができる。
【００４０】
次に、第１の実施形態に係る半導体装置の製造方法、具体的には、本実施形態のチップ積層体の製造方法について説明する。図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の主要工程を示す断面図である。
【００４１】
まず、図３（ａ）に示すように、主面の周縁部に第１の電極１０１が設けられた複数の第１の半導体チップ１０２を有する第１の半導体ウェハ１２１を準備する。尚、図３（ａ）〜（ｃ）及び図４（ａ）、（ｂ）において、第１の半導体ウェハ１２１から第１の半導体チップ１０２をチップ単位で切り出すための切断ラインを破線で示している。
【００４２】
次に、図３（ｂ）に示すように、第１の半導体チップ１０２よりも面積が小さく且つ主面の周縁部に第２の電極１０３が設けられた第２の半導体チップ１０４をチップ単位で準備して、第２の半導体チップ１０４における主面の反対側の面と、第１の半導体ウェハ１２１の各第１の半導体チップ１０２における主面の中央部とを、第１の電極１０１が露出するように絶縁性の接着剤等を用いて接着する。これにより、第１の半導体ウェハ１２１と第２の半導体チップ１０４とが一体化する。
【００４３】
次に、図３（ｃ）に示すように、第２の半導体チップ１０４よりも面積が小さく且つ主面の周縁部に第３の電極１０５が設けられた第３の半導体チップ１０６をチップ単位で準備して、第３の半導体チップ１０６における主面の反対側の面と、第１の半導体ウェハ１２１上の各第２の半導体チップ１０４における主面の中央部とを、第２の電極１０３が露出するように絶縁性の接着剤等を用いて接着する。これにより、第１の半導体ウェハ１２１と第２の半導体チップ１０４と第３の半導体チップ１０６とが一体化する。
【００４４】
次に、第１の半導体ウェハ１２１の上に、第１の半導体チップ１０２の主面、第２の半導体チップ１０４の側面、第２の半導体チップ１０４の主面、第３の半導体チップ１０６の側面及び第３の半導体チップ１０６の主面を被覆するように感光性絶縁材料を塗布した後、塗布された感光性絶縁材料の所定部分を露光して硬化させ、その後、感光性絶縁材料の不要部分を除去する。これにより、図４（ａ）に示すように、第１の電極１０１に達する第１のコンタクトホール１０７ａ、第２の電極１０３に達する第２のコンタクトホール１０７ｂ、及び第３の電極１０５に達する第３のコンタクトホール１０７ｃを有する絶縁性樹脂層１０７が形成される。尚、絶縁性樹脂層１０７となる感光性絶縁材料の塗布には一般的なスピンコート法を用いてもよいし、それに代えて、スプレー塗布法又は印刷塗布法等を用いてもよい。
【００４５】
次に、第１のコンタクトホール１０７ａ、第２のコンタクトホール１０７ｂ及び第３のコンタクトホール１０７ｃが埋まるように絶縁性樹脂層１０７の上に導電膜を形成して該導電膜をパターニングする。これにより、図４（ｂ）に示すように、第１の半導体チップ１０２の第１の電極１０１と第２の半導体チップ１０４の第２の電極１０３とを接続する第１のチップ間配線１０８、及び、第２の半導体チップ１０４の第２の電極１０３と第３の半導体チップ１０６の第３の電極１０５とを接続する第２のチップ間配線１０９が形成される。言い換えると、第１の半導体チップ１０２の主面、第２の半導体チップ１０４の側面及び第２の半導体チップ１０４の主面にかけて形成された第１のチップ間配線１０８によって、第１の半導体チップ１０２と第２の半導体チップ１０４とが電気的に接続される。ここで、第１のチップ間配線１０８と第２の半導体チップ１０４の側面とは絶縁性樹脂層１０７によって電気的に絶縁されている。また、第２の半導体チップ１０４の主面、第３の半導体チップ１０６の側面及び第３の半導体チップ１０６の主面にかけて形成された第２のチップ配線１０９によって、第２の半導体チップ１０４と第３の半導体チップ１０６とが電気的に接続される。ここで、第２のチップ間配線１０９と第３の半導体チップ１０６の側面とは絶縁性樹脂層１０７によって電気的に絶縁されている。
【００４６】
第１のチップ間配線１０８及び第２のチップ間配線１０９の形成方法としては、例えば既存の技術であるセミアディティブ法を用いることができる。具体的には、まず、第１の半導体ウェハ１２１上の絶縁性樹脂層１０７の上に金属バリア層及びめっきシード層をスッパタリング法により順次形成した後、めっきシード層の上にレジストパターンを形成する。その後、めっきシード層におけるレジストパターンが形成されていない部分の上に金属厚膜を電解めっきにより選択的に形成した後、レジストパターンを除去する。その後、金属厚膜をマスクとしてめっきシード層及び金属バリア層をエッチング除去することにより、第１のチップ間配線１０８及び第２のチップ間配線１０９を形成する。尚、金属バリア層の材料としては、絶縁性樹脂層１０７及びめっきシード層のそれぞれとの密着性が良好であり且つめっきシード層のエッチャントに対するバリア性を有する金属、例えばＴｉＷを用いる。また、めっきシード層の材料としては、良好な電解めっきを行なえる低抵抗の金属、例えばＣｕを用いる。また、金属厚膜（つまりめっき金属膜）の材料としては、第１のチップ間配線１０８及び第２のチップ間配線１０９の電気的特性の観点から、低抵抗で且つ非磁性体である金属、例えばＣｕを用いる。
【００４７】
次に、第１の半導体ウェハ１２１をダイシングブレードを用いて分割することによって、第１の半導体ウェハ１２１から複数の第１の半導体チップ１０２をチップ単位で切り出す。これにより、図４（ｃ）に示すように、第１の半導体チップ１０２上に第２の半導体チップ１０４及び第３の半導体チップ１０６がそれぞれチップ単位で積層搭載され且つチップ間が第１のチップ間配線１０８及び第２のチップ間配線１０９によって電気的に接続されたチップ積層体、つまり、図１（ｂ）に示す本実施形態のチップ積層体と同様のチップ積層体が完成する。
【００４８】
以上に説明したように、第１の実施形態によると、第１の半導体チップ１０２の主面に設けられた第１の電極１０１と、第１の半導体チップ１０２の主面にフェースアップで接着搭載された第２の半導体チップ１０４の主面に設けられた第２の電極１０３とが、第２の半導体チップ１０４の側面上を経由して形成された第１のチップ間配線１０８により接続されている。また、第２の半導体チップ１０４の主面に設けられた第２の電極１０３と、第２の半導体チップ１０４の主面にフェースアップで接着搭載された第３の半導体チップ１０６の主面に設けられた第３の電極１０５とが、第３の半導体チップ１０６の側面上を経由して形成された第２のチップ間配線１０９により接続されている。このため、電極間の電気的接続手段つまりチップ間の電気的接続手段として金属細線を用いた場合と比べて、チップ間の信号伝搬距離を短くできるので、チップ間の信号伝搬速度を高速化することができる。従って、多チップ積層構造（具体的には３チップ積層構造）を持つ半導体装置と、それと接続された外部機器との間で信号の入出力を高速で行なうことができる。
【００４９】
また、第１の実施形態によると、各半導体チップの面積の大小関係を利用することによって、第１の半導体ウェハ１２１における第１の半導体チップ１０２上に第２の半導体チップ１０４及び第３の半導体チップ１０６をウェハレベルで順次積層搭載した後、チップ間を電気的に接続する第１のチップ間配線１０８及び第２のチップ間配線１０９をウェハレベルで形成する。このため、半導体装置の製造工程をウェハレベルで行なうことができると共にウェハ拡散工程（ウェハレベルでのトランジスタ等の素子や配線や層間膜などの形成工程）に引き続いて実装工程を連続的に実施できるので、半導体装置製造を効率良く行なうことができる。
【００５０】
尚、第１の実施形態において、３チップ積層構造を持つ半導体装置を対象としたが、これに代えて、上層の半導体チップほど面積が小さく且つ各半導体チップにおける信号接続用の電極がペリフェラル配置された、２チップ積層構造又は４チップ以上の積層構造を持つ半導体装置を対象としても同様の効果が得られる。
【００５１】
また、第１の実施形態において、配線基板を用いてチップ積層体をＢＧＡ型の半導体装置に実装したが、これに代えて、リードフレームを用いてチップ積層体をＱＦＰ（Quad Flat Package ）若しくはＱＦＮ（Quad Flat Non-leaded Package）に実装したり、又はＴＡＢ（Tape Automated Bonding）技術を用いてチップ積層体をＴＣＰ（Tape Carrier Package）に実装した場合にも、チップ積層体が１パッケージ化された、高速タイプの半導体装置を実現することができる。
【００５２】
ところで、従来、半導体チップは０．１５〜０．６０ｍｍ程度の厚さで半導体装置に実装されることが一般的である。しかしながら、第１の実施形態においては、第２の半導体チップ１０４及び第３の半導体チップ１０６の合計厚さが０．１５ｍｍ程度以下であることが好ましい。すなわち、前述の合計厚さが０．１５ｍｍ程度以下になるように、第２の半導体チップ１０４を、対応する半導体ウェハからチップ単位で切り出す前に、該半導体ウェハを第２の半導体チップ１０４の主面の反対側から研削して薄くすると共に、第３の半導体チップ１０６を、対応する半導体ウェハからチップ単位で切り出す前に、該半導体ウェハを第３の半導体チップ１０６の主面の反対側から研削して薄くすることが好ましい。このようにすると、第１の半導体チップ１０２の主面と第２の半導体チップ１０４の主面との間の段差が小さくなると共に第２の半導体チップ１０４の主面と第３の半導体チップ１０６の主面との間の段差が小さくなる。このため、第１のチップ間配線１０８及び第２のチップ間配線１０９を形成するためのリソグラフィー工程を容易に行なうことができるので、製造マージンが拡大する。言い換えると、各配線を良好に形成できるレジスト膜の塗布厚さは０．１５ｍｍ程度が上限であるため、第１の半導体チップ１０２の主面から第３の半導体チップ１０６の主面までの高さを０．１５ｍｍ程度以下にすることが必要になる。但し、アスペクト比（高さ／幅）が５を越えるようなレジストパターンの形成が困難であることから、第１のチップ間配線１０８及び第２のチップ間配線１０９のそれぞれの幅は０．０２ｍｍ以上必要になる。すなわち、第１のチップ間配線１０８及び第２のチップ間配線１０９はアスペクト比が１以下の扁平な配線となる。また、前述の理由から、２チップ積層構造を持つ半導体装置の場合、上層の半導体チップの厚さを０．１５ｍｍ程度以下に設定することが好ましく、４チップ以上の積層構造を持つ半導体装置の場合、２層目以上の半導体チップの合計厚さを０．１５ｍｍ程度以下に設定することが好ましいことは言うまでもない。
【００５３】
また、第１の実施形態において、第２の半導体チップ１０４及び第３の半導体チップ１０６の合計厚さを小さくした場合、多チップ積層構造を持つ半導体装置をより小型化できるという効果が得られると共に、チップ間の信号伝搬距離をより短くしてチップ間の信号伝搬速度をより高速化できるという効果が得られる。
【００５４】
また、第１の実施形態において、第２の半導体チップ１０４又は第３の半導体チップ１０６となる半導体ウェハを薄くする場合、例えば下記のような方法を用いることができる。すなわち、まず、機械的加工、例えば荒削り工程及び仕上げ工程の２工程で砥石を用いた研削を行なうインフィード工法等により、厚さ０．５０〜０．８０ｍｍ程度の半導体ウェハを０．１５〜０．３０ｍｍ程度の厚さまで薄くする。次に、ケミカルエッチング又はＣＭＰ（Chemical Mechanical Polishing ）等により、半導体ウェハを０．０２〜０．０８ｍｍ程度の厚さまでさらに薄くする。ここで、０．０８ｍｍ以下のウェハ厚さになると、応力又は強度等の観点から機械的加工による研削が困難になるので、ケミカルエッチング又はＣＭＰを用いている。
【００５５】
また、第１の実施形態において、第１のチップ間配線１０８及び第２のチップ間配線１０９の形成方法としてセミアディティブ法を用いたが、これに代えて、他の既存の配線形成技術、例えばスパッタリング法を用いてもよい。
【００５６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。
【００５７】
まず、第２の実施形態に係る半導体装置において１パッケージ化されるチップ積層体（以下、本実施形態のチップ積層体と称する）の構造について図面を参照しながら説明する。図５（ａ）は本実施形態のチップ積層体の平面図であり、図５（ｂ）は、電極部分と対応した、本実施形態のチップ積層体の断面図である。尚、図５（ａ）及び（ｂ）において、図１（ａ）及び（ｂ）に示す、第１の実施形態に係る半導体装置に実装されるチップ積層体と同一の部材には同一の符号を付すことにより、説明を省略する。
【００５８】
図５（ａ）及び（ｂ）に示すように、本実施形態のチップ積層体が、第１の実施形態と異なっている点は、第２の半導体チップ１０４の側面が、第１の半導体チップ１０２の主面に対して９０度未満の勾配を有する斜面であること、及び、第３の半導体チップ１０６の側面が、第２の半導体チップ１０４の主面に対して９０度未満の勾配を有する斜面であることである。これにより、第１の電極１０１と第２の電極１０３とを接続する第１のチップ間配線１０８の長さ、及び、第２の電極１０３と第３の電極１０５とを接続する第２のチップ間配線１０９の長さがそれぞれ第１の実施形態と比べて短くなる。具体的には、例えば本実施形態における第１の電極１０１と第２の電極１０３との間の距離Ｄ’が、第１の実施形態における第１の電極１０１と第２の電極１０３との間の距離Ｄ（図１（ｂ）参照）と同じであるとすると、図５（ｂ）及び図１（ｂ）に示すように、本実施形態における第１のチップ間配線１０８の長さＬ’は、第１の実施形態における第１のチップ間配線１０８の長さＬよりも明らかに小さくなる。ここで、図５（ｂ）において、θ１は、第１の半導体チップ１０２の主面に対する第２の半導体チップ１０４の側面の角度を示しており、θ２は、第２の半導体チップ１０４の主面に対する第３の半導体チップ１０６の側面の角度を示している。また、θ１及びθ２の上限は、絶縁性樹脂層１０７を塗布形成する際の追従性又はめっきシード層（第１の実施形態における第１のチップ間配線１０８及び第２のチップ間配線１０９の形成方法参照）のスパッタカバレッジ等に関する制約より９０度程度である。また、θ１及びθ２の下限は、第２の半導体チップ１０４及び第３の半導体チップ１０６をそれぞれ対応する半導体ウェハから切り出すためのダイシングブレードのブレード角度に関する制約より３０度程度である。本実施形態のチップ積層体においては、θ１及びθ２をそれぞれ４５度程度に設定した。尚、本実施形態のチップ積層体においてθ１及びθ２が９０度である場合、図１（ａ）及び（ｂ）に示す、第１の実施形態に係る半導体装置に実装されるチップ積層体と同等になる。また、図５（ａ）においては、絶縁性樹脂層１０７の図示を省略している。
【００５９】
次に、第２の実施形態に係る半導体装置、具体的には、図５（ａ）及び（ｂ）に示す本実施形態のチップ積層体を配線基板に搭載することにより構成された、ＢＧＡ型の半導体装置について説明する。図６は第２の実施形態に係る半導体装置を示す断面図である。尚、図６において、図２に示す第１の実施形態に係る半導体装置と同一の部材には同一の符号を付すことにより説明を省略する。すなわち、図６に示すように、第２の実施形態に係る半導体装置が、第１の実施形態と異なっている点は、第２の半導体チップ１０４の側面及び第３の半導体チップ１０６の側面がそれぞれ、下側の半導体チップの主面に対して９０度未満の勾配を有する斜面であることである。
【００６０】
次に、第２の実施形態に係る半導体装置の製造方法、具体的には、本実施形態のチップ積層体の製造方法について説明する。図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の主要工程を示す断面図である。
【００６１】
まず、図７（ａ）に示すように、主面の周縁部に第１の電極１０１が設けられた複数の第１の半導体チップ１０２を有する第１の半導体ウェハ１２１を準備する。尚、図７（ａ）、図８（ｂ）、（ｃ）及び図９（ａ）、（ｂ）において、第１の半導体ウェハ１２１から第１の半導体チップ１０２をチップ単位で切り出すための切断ラインを破線で示している。
【００６２】
次に、図７（ｂ）に示すように、第１の半導体チップ１０２よりも面積が小さく且つ主面の周縁部に第２の電極１０３が設けられた複数の第２の半導体チップ１０４を有する第２の半導体ウェハ１２２を準備する。その後、図７（ｃ）に示すように、所定のブレード角度を有するダイシングブレード１３１により第２の半導体ウェハ１２２を分割し、それにより、図８（ａ）に示すように、各第２の半導体チップ１０４をチップ単位で切り出すと共に各第２の半導体チップ１０４の端部を順テーパ形状に加工する。言い換えると、第２の半導体チップ１０４の側面のその裏面に対する角度θ１が９０度未満になるように、第２の半導体チップ１０４の端部を加工する。尚、図７（ｂ）、（ｃ）において、第２の半導体ウェハ１２２から第２の半導体チップ１０４をチップ単位で切り出すための切断ラインを一点鎖線で示している。
【００６３】
次に、図８（ｂ）に示すように、第２の半導体チップ１０４における主面の反対側の面と、第１の半導体ウェハ１２１の各第１の半導体チップ１０２における主面の中央部とを、第１の電極１０１が露出するように絶縁性の接着剤等を用いて接着する。これにより、第１の半導体ウェハ１２１と第２の半導体チップ１０４とが一体化する。
【００６４】
次に、図７（ｂ）、（ｃ）及び図８（ａ）に示す工程と同様にして、第２の半導体チップ１０４よりも面積が小さく且つ主面の周縁部に第３の電極１０５が設けられた第３の半導体チップ１０６をチップ単位で半導体ウェハから切り出すと共に第３の半導体チップ１０６の端部を順テーパ形状に加工する。このとき、第３の半導体チップ１０６の側面のその裏面に対する角度θ２は９０度未満である。その後、図８（ｃ）に示すように、第３の半導体チップ１０６における主面の反対側の面と、第１の半導体ウェハ１２１上の各第２の半導体チップ１０４における主面の中央部とを、第２の電極１０３が露出するように絶縁性の接着剤等を用いて接着する。これにより、第１の半導体ウェハ１２１と第２の半導体チップ１０４と第３の半導体チップ１０６とが一体化する。
【００６５】
次に、第１の半導体ウェハ１２１の上に、第１の半導体チップ１０２の主面、第２の半導体チップ１０４の側面、第２の半導体チップ１０４の主面、第３の半導体チップ１０６の側面及び第３の半導体チップ１０６の主面を被覆するように感光性絶縁材料を塗布した後、塗布された感光性絶縁材料の所定部分を露光して硬化させ、その後、感光性絶縁材料の不要部分を除去する。これにより、図９（ａ）に示すように、第１の電極１０１に達する第１のコンタクトホール１０７ａ、第２の電極１０３に達する第２のコンタクトホール１０７ｂ、及び第３の電極１０５に達する第３のコンタクトホール１０７ｃを有する絶縁性樹脂層１０７が形成される。尚、絶縁性樹脂層１０７となる感光性絶縁材料の塗布には一般的なスピンコート法を用いてもよいし、それに代えて、スプレー塗布法又は印刷塗布法等を用いてもよい。
【００６６】
次に、第１のコンタクトホール１０７ａ、第２のコンタクトホール１０７ｂ及び第３のコンタクトホール１０７ｃが埋まるように絶縁性樹脂層１０７の上に導電膜を形成して該導電膜をパターニングする。これにより、図９（ｂ）に示すように、第１の半導体チップ１０２の第１の電極１０１と第２の半導体チップ１０４の第２の電極１０３とを接続する第１のチップ間配線１０８、及び、第２の半導体チップ１０４の第２の電極１０３と第３の半導体チップ１０６の第３の電極１０５とを接続する第２のチップ間配線１０９が形成される。言い換えると、第１の半導体チップ１０２の主面、第２の半導体チップ１０４の側面及び第２の半導体チップ１０４の主面にかけて形成された第１のチップ間配線１０８によって、第１の半導体チップ１０２と第２の半導体チップ１０４とが電気的に接続される。ここで、第１のチップ間配線１０８と第２の半導体チップ１０４の側面とは絶縁性樹脂層１０７によって電気的に絶縁されている。また、第２の半導体チップ１０４の主面、第３の半導体チップ１０６の側面及び第３の半導体チップ１０６の主面にかけて形成された第２のチップ配線１０９によって、第２の半導体チップ１０４と第３の半導体チップ１０６とが電気的に接続される。ここで、第２のチップ間配線１０９と第３の半導体チップ１０６の側面とは絶縁性樹脂層１０７によって電気的に絶縁されている。
【００６７】
次に、第１の半導体ウェハ１２１をダイシングブレードを用いて分割することによって、第１の半導体ウェハ１２１から複数の第１の半導体チップ１０２をチップ単位で切り出す。これにより、図９（ｃ）に示すように、第１の半導体チップ１０２上に第２の半導体チップ１０４及び第３の半導体チップ１０６がそれぞれチップ単位で積層搭載され且つチップ間が第１のチップ間配線１０８及び第２のチップ間配線１０９によって電気的に接続されたチップ積層体、つまり、図５（ｂ）に示す本実施形態のチップ積層体と同様のチップ積層体が完成する。
【００６８】
以上に説明したように、第２の実施形態によると、第１の半導体チップ１０２の主面に設けられた第１の電極１０１と、第１の半導体チップ１０２の主面にフェースアップで接着搭載された第２の半導体チップ１０４の主面に設けられた第２の電極１０３とが、第２の半導体チップ１０４の側面上を経由して形成された第１のチップ間配線１０８により接続されている。また、第２の半導体チップ１０４の主面に設けられた第２の電極１０３と、第２の半導体チップ１０４の主面にフェースアップで接着搭載された第３の半導体チップ１０６の主面に設けられた第３の電極１０５とが、第３の半導体チップ１０６の側面上を経由して形成された第２のチップ間配線１０９により接続されている。このため、電極間の電気的接続手段つまりチップ間の電気的接続手段として金属細線を用いた場合と比べて、チップ間の信号伝搬距離を短くできるので、チップ間の信号伝搬速度を高速化することができる。従って、多チップ積層構造（具体的には３チップ積層構造）を持つ半導体装置と、それと接続された外部機器との間で信号の入出力を高速で行なうことができる。
【００６９】
また、第２の実施形態によると、各半導体チップの面積の大小関係を利用することによって、第１の半導体ウェハ１２１における第１の半導体チップ１０２上に第２の半導体チップ１０４及び第３の半導体チップ１０６をウェハレベルで順次積層搭載した後、チップ間を電気的に接続する第１のチップ間配線１０８及び第２のチップ間配線１０９をウェハレベルで形成する。このため、半導体装置の製造工程をウェハレベルで行なうことができると共にウェハ拡散工程に引き続いて実装工程を連続的に実施できるので、半導体装置製造を効率良く行なうことができる。
【００７０】
また、第２の実施形態によると、第２の半導体チップ１０４の側面が第１の半導体チップ１０２の主面に対して９０度未満の勾配を有するため、第１のチップ間配線１０８の長さを、第２の半導体チップ１０４の側面が第１の半導体チップ１０２の主面に対して垂直である場合と比べて、より短くできる。同様に、第３の半導体チップ１０６の側面が第２の半導体チップ１０４の主面に対して９０度未満の勾配を有するため、第２のチップ間配線１０９の長さを、第３の半導体チップ１０６の側面が第２の半導体チップ１０４の主面に対して垂直である場合と比べて、より短くできる。従って、チップ間の信号伝搬距離をより短くでき、それによりチップ間の信号伝搬速度をより高速化することができる。
【００７１】
また、第２の実施形態によると、第１のチップ間配線１０８及び第２のチップ間配線１０９のそれぞれが、よりなだらかな下地上に形成されているため、熱又は機械的ストレスに起因する各配線の屈曲部への応力集中が緩和されるので、各配線の断線を防止でき、それによって半導体装置の信頼性を向上させることができる。また、第１の半導体チップ１０２の主面と第２の半導体チップ１０４の主面との間、及び、第２の半導体チップ１０４の主面と第３の半導体チップ１０６の主面との間に急峻な段差がないため、第１のチップ間配線１０８及び第２のチップ間配線１０９を形成するためのリソグラフィー工程を容易に行なうことができるので、製造マージンが拡大する。さらに、第１のチップ間配線１０８と第２の半導体チップ１０４の側面とを絶縁すると共に第２のチップ間配線１０９と第３の半導体チップ１０６の側面とを絶縁する絶縁性樹脂層１０７の追従性を向上させることができる。
【００７２】
尚、第２の実施形態において、３チップ積層構造を持つ半導体装置を対象としたが、これに代えて、上層の半導体チップほど面積が小さく且つ各半導体チップにおける信号接続用の電極がペリフェラル配置された、２チップ積層構造又は４チップ以上の積層構造を持つ半導体装置を対象としても同様の効果が得られる。
【００７３】
また、第２の実施形態において、配線基板を用いてチップ積層体をＢＧＡ型の半導体装置に実装したが、これに代えて、リードフレームを用いてチップ積層体をＱＦＰ若しくはＱＦＮに実装したり、又はＴＡＢ技術を用いてチップ積層体をＴＣＰに実装した場合にも、チップ積層体が１パッケージ化された、高速タイプの半導体装置を実現することができる。
【００７４】
また、第２の実施形態において、第１の半導体チップ１０２の主面に対する第２の半導体チップ１０４の側面の角度θ１、及び、第２の半導体チップ１０４の主面に対する第３の半導体チップ１０６の側面の角度θ２はそれぞれ、絶縁性樹脂層１０７の追従性又はめっきシード層のスパッタカバレッジ等に関する制約より、８０度以下であることが好ましく、θ１及びθ２が６０度、４５度、・・・と小さくなるに従って、第１のチップ間配線１０８及び第２のチップ間配線１０９の信頼性がより一層向上する。但し、θ１及びθ２が９０度程度であっても、第２の半導体チップ１０４の側面上に形成された絶縁性樹脂層１０７の表面が第１の半導体チップ１０２の主面に対して持つ角度、及び、第３の半導体チップ１０６の側面上に形成された絶縁性樹脂層１０７の表面が第２の半導体チップ１０４の主面に対して持つ角度がそれぞれ９０度未満（より好ましくは８０度以下）であれば、本実施形態と同様の効果が得られる。また、第２の半導体チップ１０４及び第３の半導体チップ１０６をダイシングブレードを用いて半導体ウェハから切り出す場合、第２の半導体チップ１０４及び第３の半導体チップ１０６のそれぞれの端部を、θ１及びθ２が６０度程度になるように加工することが比較的容易である。一方、ダイシングブレードのブレード角度に関する制約より、θ１及びθ２を３０度より小さくすることは困難である。さらに、θ１及びθ２が小さくなるに従って、クラック（ひび割れ）又はチッピング（かけ）等が生じやすくなる。この場合、第２の半導体チップ１０４及び第３の半導体チップ１０６のそれぞれの端部を順テーパ形状に加工した後、二次加工として、各チップ端部における鋭角を持つ尖端を垂直形状に削ったり又は該尖端を化学的なエッチング加工により丸めたりしてもよい。
【００７５】
また、第２の実施形態において、第２の半導体チップ１０４及び第３の半導体チップ１０６の合計厚さは０．１５ｍｍ程度以下であることが好ましい。すなわち、前述の合計厚さが０．１５ｍｍ程度以下になるように、第２の半導体チップ１０４を、対応する半導体ウェハ（第２の半導体ウェハ１２２）からチップ単位で切り出す前に、第２の半導体ウェハ１２２を第２の半導体チップ１０４の主面の反対側から研削して薄くすると共に、第３の半導体チップ１０６を、対応する半導体ウェハからチップ単位で切り出す前に、該半導体ウェハを第３の半導体チップ１０６の主面の反対側から研削して薄くすることが好ましい。このようにすると、第１の半導体チップ１０２の主面と第２の半導体チップ１０４の主面との間の段差が小さくなると共に第２の半導体チップ１０４の主面と第３の半導体チップ１０６の主面との間の段差が小さくなる。このため、第１のチップ間配線１０８及び第２のチップ間配線１０９を形成するためのリソグラフィー工程を容易に行なうことができるので、製造マージンが拡大する。但し、アスペクト比（高さ／幅）が５を越えるようなレジストパターンの形成が困難であることから、第１のチップ間配線１０８及び第２のチップ間配線１０９のそれぞれの幅は０．０２ｍｍ以上必要になる。すなわち、第１のチップ間配線１０８及び第２のチップ間配線１０９はアスペクト比が１以下の扁平な配線となる。また、前述の理由から、２チップ積層構造を持つ半導体装置の場合、上層の半導体チップの厚さを０．１５ｍｍ程度以下に設定することが好ましく、４チップ以上の積層構造を持つ半導体装置の場合、２層目以上の半導体チップの合計厚さを０．１５ｍｍ程度以下に設定することが好ましいことは言うまでもない。
【００７６】
また、第２の実施形態において、第２の半導体チップ１０４及び第３の半導体チップ１０６の合計厚さを小さくした場合、多チップ積層構造を持つ半導体装置をより小型化できるという効果が得られると共に、チップ間の信号伝搬距離をより短くしてチップ間の信号伝搬速度をより高速化できるという効果が得られる。
【００７７】
また、第２の実施形態において、第２の半導体チップ１０４又は第３の半導体チップ１０６となる半導体ウェハを薄くする場合、例えば下記のような方法を用いることができる。すなわち、まず、機械的加工、例えば荒削り工程及び仕上げ工程の２工程で砥石を用いた研削を行なうインフィード工法等により、厚さ０．５０〜０．８０ｍｍ程度の半導体ウェハを０．１５〜０．３０ｍｍ程度の厚さまで薄くする。次に、ケミカルエッチング又はＣＭＰ等により、半導体ウェハを０．０２〜０．０８ｍｍ程度の厚さまでさらに薄くする。ここで、０．０８ｍｍ以下のウェハ厚さになると、応力又は強度等の観点から機械的加工による研削が困難になるので、ケミカルエッチング又はＣＭＰを用いている。
【００７８】
また、第２の実施形態において、第１のチップ間配線１０８及び第２のチップ間配線１０９の形成方法は、特に限定されるものではなく、例えば第１の実施形態と同様のセミアディティブ法を用いてもよいし、又はスパッタリング法等を用いてもよい。
【００７９】
【発明の効果】
本発明によると、積層された半導体チップ間の電気的接続手段として、上層側の半導体チップの側面上を経由して形成された配線を用いるため、金属細線を用いた場合と比べて、チップ間の信号伝搬距離を短くできるので、多チップ積層構造を持つ半導体装置を高速化することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置に実装されるチップ積層体の平面図であり、（ｂ）は該チップ積層体の電極部分と対応した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の主要工程を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の主要工程を示す断面図である。
【図５】（ａ）は本発明の第２の実施形態に係る半導体装置に実装されるチップ積層体の平面図であり、（ｂ）は該チップ積層体の電極部分と対応した断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の断面図である。
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の主要工程を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の主要工程を示す断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の主要工程を示す断面図である。
【図１０】従来の半導体装置の断面図である。
【符号の説明】
１０１ 第１の電極
１０２ 第１の半導体チップ
１０３ 第２の電極
１０４ 第２の半導体チップ
１０５ 第３の電極
１０６ 第３の半導体チップ
１０７ 絶縁性樹脂層
１０７ａ 第１のコンタクトホール
１０７ｂ 第２のコンタクトホール
１０７ｃ 第３のコンタクトホール
１０８ 第１のチップ間配線
１０９ 第２のチップ間配線
１１１ 配線電極
１１２ 外部端子
１１３ 配線基板
１１４ 金属細線
１１５ 樹脂パッケージ
１２１ 第１の半導体ウェハ
１２２ 第２の半導体ウェハ
１３１ ダイシングブレード
θ１ 第１の半導体チップの主面に対する第２の半導体チップの側面の角度θ２ 第２の半導体チップの主面に対する第３の半導体チップの側面の角度

Claims (5)

  1. 主面の周縁部に第１の電極が設けられた第１の半導体チップと、
    前記第１の半導体チップよりも面積が小さく且つ主面に第２の電極が設けられた第２の半導体チップとを備え、
    前記第１の半導体チップの主面の前記周縁部以外の領域と、前記第２の半導体チップの主面の反対側の面とが接着され、
    前記第１の半導体チップの主面の前記周縁部、前記第２の半導体チップの側面及び前記第２の半導体チップの主面を覆うように絶縁層が形成され、
    前記絶縁層の上に、前記絶縁層に形成されたコンタクトホールを介して前記第１の電極と前記第２の電極とを接続する配線が形成されていることを特徴とする半導体装置。
  2. 主面の周縁部に第１の電極が設けられた複数の第１の半導体チップを有する第１の半導体ウェハを準備する第１の工程と、
    前記第１の半導体チップよりも面積が小さく且つ主面に第２の電極が設けられた複数の第２の半導体チップを有する第２の半導体ウェハを準備する第２の工程と、
    前記第２の半導体ウェハをダイシングブレードにより分割することによって、前記第２の半導体チップをチップ単位で切り出すと共に前記第２の半導体チップの端部を、前記第２の半導体チップの主面の反対側の面と前記第２の半導体チップの側面とがなす角度が鋭角となるようなテーパ形状に加工する第３の工程と、
    チップ単位で切り出された前記第２の半導体チップの主面の反対側の面と、前記第１の半導体ウェハの前記第１の半導体チップ各々の主面の周縁部以外の領域とを接着する第４の工程と、
    前記第１の半導体ウェハの主面側に導電膜を形成して前記導電膜をパターニングすることにより、前記第１の半導体チップの前記第１の電極と前記第２の半導体チップの前記第２の電極とを接続する配線を形成する第５の工程と、
    前記第１の半導体ウェハを分割して前記第１の半導体チップをチップ単位で切り出し、前記第１の半導体チップと前記第２の半導体チップとがそれぞれチップ単位で一体化してなるチップ積層体を形成する第６の工程とを備えていることを特徴とする半導体装置の製造方法。
  3. 前記第３の工程において、前記第２の半導体チップの主面の反対側の面と前記第２の半導体チップの側面とがなす角度が９０度未満で且つ３０度以上であることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２の工程と前記第３の工程との間に、前記第２の半導体チップの厚さが０．１５ｍｍ以下になるように、前記第２の半導体ウェハを、前記第２の半導体チップの主面の反対側から研削する工程を備えていることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記第４の工程と前記第５の工程との間に、前記第１の半導体チップの主面の周縁部、前記第２の半導体チップの側面、及び前記第２の半導体チップの主面を被覆する絶縁層を形成する工程と、前記絶縁層に、前記第１の半導体チップの前記第１の電極に達する第１のコンタクトホール及び前記第２の半導体チップの前記第２の電極に達する第２のコンタクトホールを形成する工程とを備え、
    前記第５の工程は、前記第１のコンタクトホール及び前記第２のコンタクトホールが埋まるように前記絶縁層の上に前記導電膜を形成する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
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