JP2002093942A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の上下両面に外部端子を設けて
も、半導体装置の設計に制約を与えたり、半導体チップ
面積の増加をもたらすことのないようにして、半導体装
置の高密度実装の実現と、チップ面積の使用効率の向上
を図る。 【解決手段】 半導体チップ２の能動素子面にはＡｌ製
の電極３が形成され、電極３はバンプ４を介して導体５
ａに接続されている。一部の導体５ａには外部端子７ａ
として半田ボールが接続され、他の導体５ａはチップの
側面から上面（裏面）上に延びる導体５ｂに接続されて
いる。導体５ｂの一部の領域は外部端子７ｂになされて
いる。半導体チップ２と導体５ａの間には絶縁体６ｂが
充填され、半導体チップの側面と上面は絶縁体６ｃによ
り覆われ、半導体装置１の全体は外部端子形成領域を除
いて絶縁体６ａ、６ｄに覆われている。
も、半導体装置の設計に制約を与えたり、半導体チップ
面積の増加をもたらすことのないようにして、半導体装
置の高密度実装の実現と、チップ面積の使用効率の向上
を図る。 【解決手段】 半導体チップ２の能動素子面にはＡｌ製
の電極３が形成され、電極３はバンプ４を介して導体５
ａに接続されている。一部の導体５ａには外部端子７ａ
として半田ボールが接続され、他の導体５ａはチップの
側面から上面（裏面）上に延びる導体５ｂに接続されて
いる。導体５ｂの一部の領域は外部端子７ｂになされて
いる。半導体チップ２と導体５ａの間には絶縁体６ｂが
充填され、半導体チップの側面と上面は絶縁体６ｃによ
り覆われ、半導体装置１の全体は外部端子形成領域を除
いて絶縁体６ａ、６ｄに覆われている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、さらに詳しくは、半導体チップの
上下両面に外部端子を有する半導体装置およびその製造
方法に関するものである。
その製造方法に関し、さらに詳しくは、半導体チップの
上下両面に外部端子を有する半導体装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】近年、電子装置やシステムの小型化、高
速化への要求は一段と高まってきており、これに応える
ために実装技術面では、ＣＳＰ(chip size package）か
らウェハ段階でパッケージングを行なうウェハレベルＣ
ＳＰ技術が重要視されてきている。これとともにチップ
を積層してより高密度な実装を可能にする３次元実装技
術が実現してきている。このような３次元実装を実現す
るためには、チップの表裏両面に外部端子を設けること
が必要となる。
速化への要求は一段と高まってきており、これに応える
ために実装技術面では、ＣＳＰ(chip size package）か
らウェハ段階でパッケージングを行なうウェハレベルＣ
ＳＰ技術が重要視されてきている。これとともにチップ
を積層してより高密度な実装を可能にする３次元実装技
術が実現してきている。このような３次元実装を実現す
るためには、チップの表裏両面に外部端子を設けること
が必要となる。
【０００３】図６は、ウェハレベルＣＳＰ技術により作
製された、チップの表裏両面に外部端子を有する従来の
半導体装置２１（以下、第１の従来例という）の断面図
である。図６に示すように、半導体チップ２２の能動素
子面にはＡｌなどからなる電極２３が形成されており、
そのチップ表面はバンプ形成領域上を除いて絶縁体２６
ｂにより覆われている。一部の電極２３はバンプ２４を
介して絶縁体２６ｂ上に形成された導体２５ａに接続さ
れている。絶縁体２６ｂ上および導体２５ａ上は、外部
端子形成領域を除いて絶縁体２６ａにより覆われてい
る。絶縁体２６ａの形成されていない領域には導体２５
ａが露出しており、そこに外部端子２７ａが固着されて
いる。電極２３の一部は、基板を貫通して形成されたビ
アプラグ２０を介してチップ裏面に形成された導体２５
ｂと接続されている。半導体チップ上および導体２５ｂ
上は、外部端子２７ｂとなる領域を除いて絶縁体２６ｃ
により被覆されている。しかしこの第１の従来例では、
ビアプラグを形成するために半導体チップ２２にスルー
ホールを開口する必要があり、そのスルーホールの開口
位置によって素子配置や配線の引き回し制限を受けるた
め半導体装置の設計に制約を受けることがあった。ま
た、スルーホールの面積分、半導体チップ面積が大きく
なってしまうという問題点もあった。
製された、チップの表裏両面に外部端子を有する従来の
半導体装置２１（以下、第１の従来例という）の断面図
である。図６に示すように、半導体チップ２２の能動素
子面にはＡｌなどからなる電極２３が形成されており、
そのチップ表面はバンプ形成領域上を除いて絶縁体２６
ｂにより覆われている。一部の電極２３はバンプ２４を
介して絶縁体２６ｂ上に形成された導体２５ａに接続さ
れている。絶縁体２６ｂ上および導体２５ａ上は、外部
端子形成領域を除いて絶縁体２６ａにより覆われてい
る。絶縁体２６ａの形成されていない領域には導体２５
ａが露出しており、そこに外部端子２７ａが固着されて
いる。電極２３の一部は、基板を貫通して形成されたビ
アプラグ２０を介してチップ裏面に形成された導体２５
ｂと接続されている。半導体チップ上および導体２５ｂ
上は、外部端子２７ｂとなる領域を除いて絶縁体２６ｃ
により被覆されている。しかしこの第１の従来例では、
ビアプラグを形成するために半導体チップ２２にスルー
ホールを開口する必要があり、そのスルーホールの開口
位置によって素子配置や配線の引き回し制限を受けるた
め半導体装置の設計に制約を受けることがあった。ま
た、スルーホールの面積分、半導体チップ面積が大きく
なってしまうという問題点もあった。
【０００４】一方、特開２０００−９１４９６号公報に
は、チップ側面に形成された導電膜（接続部）を介して
チップ表・裏面に形成された配線を接続する技術が提案
されている。図７は、同公報にて開示された半導体装置
（以下、第２の従来例という）の断面図である。同図に
示されるように、ＣＳＰ３０のシリコン基板３１の上面
に形成された配線３２、３３は、シリコン基板３１の側
面に形成された接続部３４およびシリコン基板３１の下
面に形成された配線３５を介して柱状電極３６に接続さ
れている。そして、ＣＳＰ３０は、配線基板３７上に異
方導電性接着剤３８を介して搭載され、ＣＳＰ３０上に
はベアチップ３９が搭載される。
は、チップ側面に形成された導電膜（接続部）を介して
チップ表・裏面に形成された配線を接続する技術が提案
されている。図７は、同公報にて開示された半導体装置
（以下、第２の従来例という）の断面図である。同図に
示されるように、ＣＳＰ３０のシリコン基板３１の上面
に形成された配線３２、３３は、シリコン基板３１の側
面に形成された接続部３４およびシリコン基板３１の下
面に形成された配線３５を介して柱状電極３６に接続さ
れている。そして、ＣＳＰ３０は、配線基板３７上に異
方導電性接着剤３８を介して搭載され、ＣＳＰ３０上に
はベアチップ３９が搭載される。
【０００５】
【発明が解決しようとする課題】上述した第１の従来例
は、設計の自由度が制約を受け、またスルーホールによ
ってチップ面積が消費されることによりチップ面積が増
大してしまうという問題点があった。一方、第２の従来
例では、チップ表・裏面を接続する接続部３４と配線３
５との接触部が配線３５の側面のみに限定されているた
め、接続が不安定になったり接触抵抗が高くなったりす
る欠点がある。本発明の課題は、上述した従来技術の問
題点を解決することであって、その目的は、設計の自由
度を制約することなくかつチップ面積を増大させること
なくチップ表・裏面間を接続することができるようにす
るとともに、チップ表・裏面間を低抵抗でかつ信頼性高
く接続できるようにすることである。
は、設計の自由度が制約を受け、またスルーホールによ
ってチップ面積が消費されることによりチップ面積が増
大してしまうという問題点があった。一方、第２の従来
例では、チップ表・裏面を接続する接続部３４と配線３
５との接触部が配線３５の側面のみに限定されているた
め、接続が不安定になったり接触抵抗が高くなったりす
る欠点がある。本発明の課題は、上述した従来技術の問
題点を解決することであって、その目的は、設計の自由
度を制約することなくかつチップ面積を増大させること
なくチップ表・裏面間を接続することができるようにす
るとともに、チップ表・裏面間を低抵抗でかつ信頼性高
く接続できるようにすることである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体チップの第１の主面に金属
電極に連なる配線を含む再配線層が形成され、前記第１
の主面上の前記再配線層上に第１の外部端子が形成さ
れ、前記第１の主面の反対側の面である第２の主面上に
前記再配線層に接続された第２の外部端子が形成されて
いる半導体装置において、第２の外部端子はチップの側
面に形成された側面配線を介して前記再配線層と接続さ
れ、かつ、前記側面配線の第１の主面側端部は“Ｌ”字
状に曲げられその曲げられた部分が前記再配線層の裏面
と接触していることを特徴とする半導体装置、が提供さ
れる。
め、本発明によれば、半導体チップの第１の主面に金属
電極に連なる配線を含む再配線層が形成され、前記第１
の主面上の前記再配線層上に第１の外部端子が形成さ
れ、前記第１の主面の反対側の面である第２の主面上に
前記再配線層に接続された第２の外部端子が形成されて
いる半導体装置において、第２の外部端子はチップの側
面に形成された側面配線を介して前記再配線層と接続さ
れ、かつ、前記側面配線の第１の主面側端部は“Ｌ”字
状に曲げられその曲げられた部分が前記再配線層の裏面
と接触していることを特徴とする半導体装置、が提供さ
れる。
【０００７】また、上記の目的を達成するため、本発明
によれば、（１）第１の主面上に金属電極に連なる配線
を含む再配線層が形成されているウェハを、前記再配線
層の裏面が露出するように切断して溝を形成する工程
と、（２）切断により形成された溝に絶縁体を埋め込む
工程と、（３）埋め込まれた絶縁体の所定の箇所に前記
再配線層の裏面を露出させるスルーホールを形成する工
程と、（４）一端が前記再配線層に接続された前記スル
ーホールの内壁面を覆う側面配線と、一端が前記側面配
線に接続された、ウェハの第２の主面上に延在する第２
主面配線層とを形成する工程と、（５）前記第（１）の
工程における切断線に沿って切断を行い個々のチップに
切り分ける工程と、を有することを特徴とする半導体装
置の製造方法、が提供される。
によれば、（１）第１の主面上に金属電極に連なる配線
を含む再配線層が形成されているウェハを、前記再配線
層の裏面が露出するように切断して溝を形成する工程
と、（２）切断により形成された溝に絶縁体を埋め込む
工程と、（３）埋め込まれた絶縁体の所定の箇所に前記
再配線層の裏面を露出させるスルーホールを形成する工
程と、（４）一端が前記再配線層に接続された前記スル
ーホールの内壁面を覆う側面配線と、一端が前記側面配
線に接続された、ウェハの第２の主面上に延在する第２
主面配線層とを形成する工程と、（５）前記第（１）の
工程における切断線に沿って切断を行い個々のチップに
切り分ける工程と、を有することを特徴とする半導体装
置の製造方法、が提供される。
【０００８】そして、好ましくは、前記第（４）の工程
の後、前記第（５）の工程に先立って、外部端子形成領
域上を除く前記第２主面配線上を覆い、かつ、前記スル
ーホール内を充填する絶縁体を形成する工程が付加され
る。また、好ましくは、前記第（１）の工程の切断がダ
イサーにより行われる。さらに、好ましくは、前記第
（３）の工程において、スルーホールがレーザ光を用い
て開口される。また、一層好ましくは、前記第（４）の
工程において、配線層がメッキ法により形成される。
の後、前記第（５）の工程に先立って、外部端子形成領
域上を除く前記第２主面配線上を覆い、かつ、前記スル
ーホール内を充填する絶縁体を形成する工程が付加され
る。また、好ましくは、前記第（１）の工程の切断がダ
イサーにより行われる。さらに、好ましくは、前記第
（３）の工程において、スルーホールがレーザ光を用い
て開口される。また、一層好ましくは、前記第（４）の
工程において、配線層がメッキ法により形成される。
【０００９】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について実施例に即して説明する。図１は、本
発明の第１の実施例の半導体装置１の断面図である。半
導体チップ２にはシリコンを用い、寸法が１０×１０×
ｔ０．３ｍｍである。そして半導体チップ２の能動素子
面（下面）上には、０．１×０．１ｍｍの寸法でＡｌ製
の電極３がチップの周辺に沿って３００個配列されてい
る。電極３は、バンプ４を介して導体５ａに電気的に接
続されている。一部の導体５ａの先端部には外部端子７
ａが固着され、他の一部の導体は、チップ側面からチッ
プ上面へ延びる導体５ｂへ接続されている。導体５ｂの
一部の領域は外部端子７ｂとなっている。
施の形態について実施例に即して説明する。図１は、本
発明の第１の実施例の半導体装置１の断面図である。半
導体チップ２にはシリコンを用い、寸法が１０×１０×
ｔ０．３ｍｍである。そして半導体チップ２の能動素子
面（下面）上には、０．１×０．１ｍｍの寸法でＡｌ製
の電極３がチップの周辺に沿って３００個配列されてい
る。電極３は、バンプ４を介して導体５ａに電気的に接
続されている。一部の導体５ａの先端部には外部端子７
ａが固着され、他の一部の導体は、チップ側面からチッ
プ上面へ延びる導体５ｂへ接続されている。導体５ｂの
一部の領域は外部端子７ｂとなっている。
【００１０】バンプ４はＡｕ、導体５ａ、導体５ｂはＣ
ｕを用いて形成した。バンプ４の厚さは５０μｍ、導体
５ａ、導体５ｂの膜厚は２０μｍとした。外部端子７ａ
にはボール径２５０μｍのＰｂＳｎ（鉛・スズ）半田を
用いたが、他の半田や表面に導電性膜の形成された絶縁
性球等を用いてもよい。また、外部端子７ｂのようにな
にもなくてもよい。また、半導体チップ２と導体５ａの
間には、図示の省略された、電極３上に開口を有するパ
ッシベーション膜と絶縁体６ｂとが形成されている。半
導体チップの側面と上面は絶縁体６ｃによって被覆さ
れ、また、半導体装置１全体は、外部端子形成領域上に
開口を有する絶縁体６ａ、６ｄにより被覆されている。
絶縁体６ａ、６ｄは、ソルダーレジストで５０μｍ厚、
絶縁体６ｃは、エポキシ樹脂でチップ上面での膜厚は２
０μｍである。また、絶縁体６ｂは、ポリイミド等の低
弾性樹脂により形成されている。これら絶縁体のうち６
ａと６ｄは必ずしも必要ではないが、信頼性上形成する
ことが好ましい。
ｕを用いて形成した。バンプ４の厚さは５０μｍ、導体
５ａ、導体５ｂの膜厚は２０μｍとした。外部端子７ａ
にはボール径２５０μｍのＰｂＳｎ（鉛・スズ）半田を
用いたが、他の半田や表面に導電性膜の形成された絶縁
性球等を用いてもよい。また、外部端子７ｂのようにな
にもなくてもよい。また、半導体チップ２と導体５ａの
間には、図示の省略された、電極３上に開口を有するパ
ッシベーション膜と絶縁体６ｂとが形成されている。半
導体チップの側面と上面は絶縁体６ｃによって被覆さ
れ、また、半導体装置１全体は、外部端子形成領域上に
開口を有する絶縁体６ａ、６ｄにより被覆されている。
絶縁体６ａ、６ｄは、ソルダーレジストで５０μｍ厚、
絶縁体６ｃは、エポキシ樹脂でチップ上面での膜厚は２
０μｍである。また、絶縁体６ｂは、ポリイミド等の低
弾性樹脂により形成されている。これら絶縁体のうち６
ａと６ｄは必ずしも必要ではないが、信頼性上形成する
ことが好ましい。
【００１１】本発明の半導体装置の特徴は、半導体装置
の上下両面に電極を有することと、そのための配線を半
導体チップ側面に有することと、その側面配線（導体５
ｂ）と再配線層（導体５ａ）との接続が平面上の接触に
よって達成されていることである。このように電気的接
続が平面的な接触によって達成される配線が側面にある
ことにより、電気的な接続の信頼性を損ねることなく半
導体チップは従来通り制約されることなく設計すること
ができる。またさらに本実施例のように外部端子７ａに
半田ボールを形成し、他の半導体装置の外部端子７ｂと
接続することにより、この半導体装置は容易に何段でも
重ねることができる。
の上下両面に電極を有することと、そのための配線を半
導体チップ側面に有することと、その側面配線（導体５
ｂ）と再配線層（導体５ａ）との接続が平面上の接触に
よって達成されていることである。このように電気的接
続が平面的な接触によって達成される配線が側面にある
ことにより、電気的な接続の信頼性を損ねることなく半
導体チップは従来通り制約されることなく設計すること
ができる。またさらに本実施例のように外部端子７ａに
半田ボールを形成し、他の半導体装置の外部端子７ｂと
接続することにより、この半導体装置は容易に何段でも
重ねることができる。
【００１２】図２〜図４は、本発明の第１の実施例の製
造方法を工程順に示す断面図である。まず、Ａｌ製の電
極３を有し、電極３上に開口を有するパッシベーション
膜である絶縁体６ｅによって覆われたウェハ８上に、ス
パッタ法によりバリアメタルとなるＴｉ／ＴｉＮを堆積
し、その上にＡｕを堆積してメッキ下地層４ａを形成す
る〔図２（ａ）〕。次に、フォトリソグラフィ法によ
り、半導体ウェハ上のパッシベーション膜（絶縁体６
ｅ）と同一パターンの開口を有するメッキレジスト膜１
２を形成する〔図２（ｂ）〕。次に、電解メッキ法によ
りＡｕを５０μｍ程度堆積してバンプ４を形成し、その
後メッキレジスト膜１２を剥離除去する〔図２
（ｃ）〕。
造方法を工程順に示す断面図である。まず、Ａｌ製の電
極３を有し、電極３上に開口を有するパッシベーション
膜である絶縁体６ｅによって覆われたウェハ８上に、ス
パッタ法によりバリアメタルとなるＴｉ／ＴｉＮを堆積
し、その上にＡｕを堆積してメッキ下地層４ａを形成す
る〔図２（ａ）〕。次に、フォトリソグラフィ法によ
り、半導体ウェハ上のパッシベーション膜（絶縁体６
ｅ）と同一パターンの開口を有するメッキレジスト膜１
２を形成する〔図２（ｂ）〕。次に、電解メッキ法によ
りＡｕを５０μｍ程度堆積してバンプ４を形成し、その
後メッキレジスト膜１２を剥離除去する〔図２
（ｃ）〕。
【００１３】次に、そのバンプ４をマスクとして、不要
なメッキ下地層３ａをエッチング除去し、その後、全面
に絶縁体６ｂを堆積する。なお、以降の表示では、メッ
キ下地層４ａはバンプ４に含めて示し、絶縁体６ｅは絶
縁体６ｂに含めて示すこととする〔図２（ｄ）〕。次
に、その絶縁体６ｂをＣＭＰ法によりバンプ４の表面が
露出するまで研磨し平坦化する。さらにその上にメッキ
レジスト膜１３を形成した後、メッキ活性化処理を行っ
て全面に触媒層を形成し、メッキレジスト膜１３上の触
媒層のみを除去する。そして無電解メッキ法によりＣｕ
を２０μｍ堆積して導体５ａを形成する。以上により再
配線層１１が形成される〔図２（ｅ）〕。次に、メッキ
レジスト膜１３を剥離除去して、その全面にソルダーレ
ジストを５０μｍ堆積して絶縁体６ａを形成し、その上
にレジストマスク１４をパターニングする〔図２
（ｆ）〕。
なメッキ下地層３ａをエッチング除去し、その後、全面
に絶縁体６ｂを堆積する。なお、以降の表示では、メッ
キ下地層４ａはバンプ４に含めて示し、絶縁体６ｅは絶
縁体６ｂに含めて示すこととする〔図２（ｄ）〕。次
に、その絶縁体６ｂをＣＭＰ法によりバンプ４の表面が
露出するまで研磨し平坦化する。さらにその上にメッキ
レジスト膜１３を形成した後、メッキ活性化処理を行っ
て全面に触媒層を形成し、メッキレジスト膜１３上の触
媒層のみを除去する。そして無電解メッキ法によりＣｕ
を２０μｍ堆積して導体５ａを形成する。以上により再
配線層１１が形成される〔図２（ｅ）〕。次に、メッキ
レジスト膜１３を剥離除去して、その全面にソルダーレ
ジストを５０μｍ堆積して絶縁体６ａを形成し、その上
にレジストマスク１４をパターニングする〔図２
（ｆ）〕。
【００１４】次に、レジストマスク１４をマスクとして
外部電極形成領域上の絶縁体６ａをドライエッチングに
より除去する〔図３（ｇ）〕。なお、この絶縁体６ａの
エッチングの工程は、後の図４（ｌ）の工程の際に行う
ようにしてもよい。次に、これを半導体チップ２に切断
するため溝９を形成する。切断深さは、再配線層１１の
導体５ａの手前、完全に絶縁体６ｂがなくなるところま
でとした。切断にはダイシング装置を用い、その条件
は、ブレード厚３００μｍ、切断速度６０ｍｍ／秒、回
転数３００００ｒｐｍとした。またこのとき平面方向の
切断の位置決めには赤外線を用いた。赤外線はシリコン
を透過する性質をもつため、半導体チップ表面のＡｌ認
識マーク（図示せず）を画像処理して読み取り、位置決
めした。
外部電極形成領域上の絶縁体６ａをドライエッチングに
より除去する〔図３（ｇ）〕。なお、この絶縁体６ａの
エッチングの工程は、後の図４（ｌ）の工程の際に行う
ようにしてもよい。次に、これを半導体チップ２に切断
するため溝９を形成する。切断深さは、再配線層１１の
導体５ａの手前、完全に絶縁体６ｂがなくなるところま
でとした。切断にはダイシング装置を用い、その条件
は、ブレード厚３００μｍ、切断速度６０ｍｍ／秒、回
転数３００００ｒｐｍとした。またこのとき平面方向の
切断の位置決めには赤外線を用いた。赤外線はシリコン
を透過する性質をもつため、半導体チップ表面のＡｌ認
識マーク（図示せず）を画像処理して読み取り、位置決
めした。
【００１５】切断の深さは、完全に絶縁体６ｂを無く
し、かつ導体５ａは残す深さにコントロールする必要が
ある。深さ方向の誤差として考えられるのは、ダイシン
グ装置の深さ方向の機械的精度、ブレードの摩耗、部材
厚さばらつきである。装置の機械的精度は０．５μｍで
ある。またブレードの摩耗は何ラインか切断したら途中
でオフセットをかけるようにすればキャンセルできる。
部材厚のばらつきは、切断するのが導体５ａの手前まで
なので、それより下側にある絶縁体６ａの厚さばらつき
だけを考慮すればよい。今回は絶縁体６ａの１層のみで
あるため２μｍ程度に抑えられている。よってトータル
２．５μｍ程度であり、これを見込んで切断を行っても
導体５ａが２．５μｍ程度深く研削されるだけなので問
題はない。再配線層が多層となった場合は、研削を行っ
たり、導体５ａの厚さを厚くする等の工夫が必要である
〔図３（ｈ）〕。
し、かつ導体５ａは残す深さにコントロールする必要が
ある。深さ方向の誤差として考えられるのは、ダイシン
グ装置の深さ方向の機械的精度、ブレードの摩耗、部材
厚さばらつきである。装置の機械的精度は０．５μｍで
ある。またブレードの摩耗は何ラインか切断したら途中
でオフセットをかけるようにすればキャンセルできる。
部材厚のばらつきは、切断するのが導体５ａの手前まで
なので、それより下側にある絶縁体６ａの厚さばらつき
だけを考慮すればよい。今回は絶縁体６ａの１層のみで
あるため２μｍ程度に抑えられている。よってトータル
２．５μｍ程度であり、これを見込んで切断を行っても
導体５ａが２．５μｍ程度深く研削されるだけなので問
題はない。再配線層が多層となった場合は、研削を行っ
たり、導体５ａの厚さを厚くする等の工夫が必要である
〔図３（ｈ）〕。
【００１６】次に、切断されたウェハ８上面に適量のエ
ポキシ樹脂を塗布しスキージングして溝９に埋め込み、
ウェハ上面および溝９内に絶縁体６ｃを形成した。そし
て、１５０℃１時間の熱処理を行って絶縁体６ｃを硬化
させる〔図３（ｉ）〕。次に、埋め込まれた絶縁体６ｃ
の所定の箇所にスルーホール１０を形成する。このスル
ーホール形成にはレーザを用いた。スルーホール１０は
絶縁体６ｃのみに形成し、導体５ａを貫通してはならな
いが、絶縁体と導体では絶縁体の方が弱いレーザ出力で
削ることが可能なため、レーザ照射条件の設定は容易で
ある〔図３（ｊ）〕。
ポキシ樹脂を塗布しスキージングして溝９に埋め込み、
ウェハ上面および溝９内に絶縁体６ｃを形成した。そし
て、１５０℃１時間の熱処理を行って絶縁体６ｃを硬化
させる〔図３（ｉ）〕。次に、埋め込まれた絶縁体６ｃ
の所定の箇所にスルーホール１０を形成する。このスル
ーホール形成にはレーザを用いた。スルーホール１０は
絶縁体６ｃのみに形成し、導体５ａを貫通してはならな
いが、絶縁体と導体では絶縁体の方が弱いレーザ出力で
削ることが可能なため、レーザ照射条件の設定は容易で
ある〔図３（ｊ）〕。
【００１７】次に、スパッタ法によりＴｉ／ＴｉＮとＣ
ｕからなるメッキ下地層を形成し、導体形成領域上に開
口を有するメッキレジスト膜を形成した後、電解メッキ
によりＣｕを堆積して、スルーホール１０内壁、底面お
よび絶縁体６ｃ上に導体５ｂを形成する。これにより、
電極３、バンプ４、導体５ａ、導体５ｂは電気的に接続
される。次に、メッキレジスト膜を除去し、露出したメ
ッキ下地層をエッチング除去する〔図４（ｋ）〕。次
に、ソルダーレジストである絶縁体６ｄを形成し、選択
的に開口して導体５ｂを露出して外部端子７ｂを形成す
る〔図４（ｌ）〕。その後、外部端子７ａを形成する。
外部端子７ａにはボール径２５０μｍのＰｂＳｎ（鉛・
スズ）半田を用いたが、他の半田を用いてもよい。また
外部端子７ｂのようになにもなくてもよい〔図４
（ｍ）〕 。最後に、切断して半導体装置１を得る。切
断にはダイシング装置を用いた。ダイシング条件は、ブ
レード厚５０μｍ、切断速度６０ｍｍ／秒、回転数３０
０００ｒｐｍとした〔図４（ｎ）〕。
ｕからなるメッキ下地層を形成し、導体形成領域上に開
口を有するメッキレジスト膜を形成した後、電解メッキ
によりＣｕを堆積して、スルーホール１０内壁、底面お
よび絶縁体６ｃ上に導体５ｂを形成する。これにより、
電極３、バンプ４、導体５ａ、導体５ｂは電気的に接続
される。次に、メッキレジスト膜を除去し、露出したメ
ッキ下地層をエッチング除去する〔図４（ｋ）〕。次
に、ソルダーレジストである絶縁体６ｄを形成し、選択
的に開口して導体５ｂを露出して外部端子７ｂを形成す
る〔図４（ｌ）〕。その後、外部端子７ａを形成する。
外部端子７ａにはボール径２５０μｍのＰｂＳｎ（鉛・
スズ）半田を用いたが、他の半田を用いてもよい。また
外部端子７ｂのようになにもなくてもよい〔図４
（ｍ）〕 。最後に、切断して半導体装置１を得る。切
断にはダイシング装置を用いた。ダイシング条件は、ブ
レード厚５０μｍ、切断速度６０ｍｍ／秒、回転数３０
０００ｒｐｍとした〔図４（ｎ）〕。
【００１８】図５は、本発明の第２の実施例の半導体装
置１の断面図である。図５において図１に示した実施例
の部分と同等の部分には、同じ参照番号が付せられてい
るので重複する説明は省略する。本実施例においては、
半導体装置１の側面の導体５ｂに外部電極７ｃを設けた
ものである。これによりさらなる高密度実装が可能とな
る。また、この半導体装置１の製造方法は、図１の半導
体装置１の製造方法と同じであり、図４（ｎ）に示す切
断工程が完了した後、レーザ等により絶縁体６ｄの一部
を除去して外部電極７ｃを設けることにより得られる。
置１の断面図である。図５において図１に示した実施例
の部分と同等の部分には、同じ参照番号が付せられてい
るので重複する説明は省略する。本実施例においては、
半導体装置１の側面の導体５ｂに外部電極７ｃを設けた
ものである。これによりさらなる高密度実装が可能とな
る。また、この半導体装置１の製造方法は、図１の半導
体装置１の製造方法と同じであり、図４（ｎ）に示す切
断工程が完了した後、レーザ等により絶縁体６ｄの一部
を除去して外部電極７ｃを設けることにより得られる。
【００１９】以上述べたように本発明の半導体装置の製
造方法の特徴は、ウェハ状態で再配線を行った後、側面
の配線を形成するために、一度切断する〔図３（ｈ）〕
にもかかわらずウェハ一括処理できる点にある。ウェハ
を切断しても再配線層が半導体チップを支持しているた
め、各工程での位置決めが容易である。また一括処理の
ため工数も低減できる。
造方法の特徴は、ウェハ状態で再配線を行った後、側面
の配線を形成するために、一度切断する〔図３（ｈ）〕
にもかかわらずウェハ一括処理できる点にある。ウェハ
を切断しても再配線層が半導体チップを支持しているた
め、各工程での位置決めが容易である。また一括処理の
ため工数も低減できる。
【００２０】以上、本発明の好ましい実施例について説
明したが、本発明はこれら実施例に限定されるものでは
なく、本発明の要旨を逸脱することのない範囲内におい
て適宜の変更が可能なものである。例えば、バンプの形
成方法を電解メッキ法で行ったが、ボンディング法、蒸
着法あるいは転写法で形成してもよい。また、実施例で
は、同一の導体５ｂ上に外部端子７ｂと７ｃを形成して
いたが、外部端子７ｃの形成された導体５ｂには他の外
部端子を形成しないようにしてもよい。また、実施例で
は、すべての外部端子は半導体チップの電極３と接続さ
れているが、必要に応じて電極に接続されずに、導体５
ａ、５ｂにより相互に接続された外部端子を設けてもよ
い。
明したが、本発明はこれら実施例に限定されるものでは
なく、本発明の要旨を逸脱することのない範囲内におい
て適宜の変更が可能なものである。例えば、バンプの形
成方法を電解メッキ法で行ったが、ボンディング法、蒸
着法あるいは転写法で形成してもよい。また、実施例で
は、同一の導体５ｂ上に外部端子７ｂと７ｃを形成して
いたが、外部端子７ｃの形成された導体５ｂには他の外
部端子を形成しないようにしてもよい。また、実施例で
は、すべての外部端子は半導体チップの電極３と接続さ
れているが、必要に応じて電極に接続されずに、導体５
ａ、５ｂにより相互に接続された外部端子を設けてもよ
い。
【００２１】
【発明の効果】以上説明したように、本発明の半導体装
置は、半導体装置の上下両面に外部端子を配し、そのた
めの側面配線の再配線層との接続部を平面的な接触によ
り実現したものであるので、電気的な接続の信頼性を損
ねることなく、チップ面積の有効利用を図るとともに半
導体チップの設計の自由度を確保することができる。ま
た、本発明の半導体装置の製造方法は、再配線層を切断
することなくウェハを切断するようにしたものであるの
で、ウェハを切断してもウェハ状態を維持したまま、ウ
ェハ一括処理でチップ側面の配線の形成と外部端子を形
成を行うことができ、製造時のハンドリングが容易とな
り、また各工程での位置決めも容易となって、その結果
製造工数の低減を図ることができる。
置は、半導体装置の上下両面に外部端子を配し、そのた
めの側面配線の再配線層との接続部を平面的な接触によ
り実現したものであるので、電気的な接続の信頼性を損
ねることなく、チップ面積の有効利用を図るとともに半
導体チップの設計の自由度を確保することができる。ま
た、本発明の半導体装置の製造方法は、再配線層を切断
することなくウェハを切断するようにしたものであるの
で、ウェハを切断してもウェハ状態を維持したまま、ウ
ェハ一括処理でチップ側面の配線の形成と外部端子を形
成を行うことができ、製造時のハンドリングが容易とな
り、また各工程での位置決めも容易となって、その結果
製造工数の低減を図ることができる。
【図１】 本発明の第１の実施例の半導体装置の断面
図。
図。
【図２】 本発明の第１の実施例の半導体装置の製造方
法を示す工程順の断面図（その１）。
法を示す工程順の断面図（その１）。
【図３】 本発明の第１の実施例の半導体装置の製造方
法を示す工程順の断面図（その２）。
法を示す工程順の断面図（その２）。
【図４】 本発明の第１の実施例の半導体装置の製造方
法を示す工程順の断面図（その３）。
法を示す工程順の断面図（その３）。
【図５】 本発明の第２の実施例の半導体装置の断面
図。
図。
【図６】 第１の従来例の半導体装置の断面図。
【図７】 第２の従来例の半導体装置の断面図。
１、２１ 半導体装置 ２、２２ 半導体チップ ３、２３ 電極 ４、２４ バンプ ４ａ メッキ下地層 ５ａ、５ｂ、２５ａ、２５ｂ 導体 ６ａ、６ｂ、６ｃ、６ｄ、６ｅ、２６ａ、２６ｂ、２６
ｃ 絶縁体 ７ａ、７ｂ、７ｃ、２７ａ、２７ｂ 外部端子 ８ ウェハ ９ 溝 １０ スルーホール １１ 再配線層 １２、１３ メッキレジスト膜 １４ レジストマスク ２０ ビアプラグ ３０ ＣＳＰ ３１ シリコン基板 ３２、３３、３５ 配線 ３４ 接続部 ３６ 柱状電極 ３７ 配線基板 ３８ 異方導電性接着剤 ３９ ベアチップ
ｃ 絶縁体 ７ａ、７ｂ、７ｃ、２７ａ、２７ｂ 外部端子 ８ ウェハ ９ 溝 １０ スルーホール １１ 再配線層 １２、１３ メッキレジスト膜 １４ レジストマスク ２０ ビアプラグ ３０ ＣＳＰ ３１ シリコン基板 ３２、３３、３５ 配線 ３４ 接続部 ３６ 柱状電極 ３７ 配線基板 ３８ 異方導電性接着剤 ３９ ベアチップ
Claims (11)
- 【請求項１】 半導体チップの第１の主面に半導体チッ
プの金属電極に連なる配線を含む再配線層が形成され、
前記第１の主面上の前記再配線層上に第１の外部端子が
形成され、前記第１の主面の反対側の面である第２の主
面上に前記再配線層に接続された第２の外部端子が形成
されている半導体装置において、第２の外部端子はチッ
プの側面に形成された側面配線を介して前記再配線層と
接続され、かつ、前記側面配線の第１の主面側端部は
“Ｌ”字状に曲げられその曲げられた部分が前記再配線
層の前記第２の主面側の面と接触していることを特徴と
する半導体装置。 - 【請求項２】 前記第１、第２の外部端子のうち少なく
とも一方は導電性ボールにより構成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 少なくとも一部の外部端子は、配線層上
を覆う絶縁膜が選択的に除去された配線部分によって構
成されていることを特徴とする請求項１または２記載の
半導体装置。 - 【請求項４】 前記側面配線にも外部端子が形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 一部の再配線層の一端は第１の外部端子
に接続され、その他端は前記側面配線を介して第２の外
部端子と接続されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項６】 半導体チップの第１の主面に半導体チッ
プの金属電極に連なる配線を含む再配線層が形成され、
前記第１の主面上の前記再配線層上に第１の外部端子が
形成されている半導体装置において、前記半導体チップ
の側面には前記再配線層の一部に接続された側面配線が
形成されており、該側面配線には外部端子が形成されて
いることを特徴とする半導体装置。 - 【請求項７】 （１）第１の主面上に金属電極に連なる
配線を含む再配線層が形成されているウェハを、前記再
配線層の裏面が露出するように切断して溝を形成する工
程と、（２）切断により形成された溝に絶縁体を埋め込
む工程と、（３）埋め込まれた絶縁体の所定の箇所に前
記再配線層の裏面を露出させるスルーホールを形成する
工程と、（４）一端が前記再配線層に接続された、前記
スルーホールの内壁面を覆う側面配線と、一端が前記側
面配線に接続された、ウェハの第２の主面上に延在する
第２主面配線層とを形成する工程と、（５）前記第
（１）の工程における切断線に沿って切断を行い個々の
チップに切り分ける工程と、を有することを特徴とする
半導体装置の製造方法。 - 【請求項８】 前記第（４）の工程の後、前記第（５）
の工程に先立って、外部端子形成領域上を除く前記第２
主面配線上を覆い、かつ、前記スルーホール内を充填す
る絶縁体を形成する工程が付加されることを特徴とする
請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記第（１）の工程の切断がダイサーに
より行われることを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項１０】 前記第（３）の工程において、スルー
ホールがレーザ光を用いて開口されることを特徴とする
請求項７記載の半導体装置の製造方法。 - 【請求項１１】 前記第（４）の工程において、 配線
層がメッキ法により形成されることを特徴とする請求項
７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279089A JP2002093942A (ja) | 2000-09-14 | 2000-09-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279089A JP2002093942A (ja) | 2000-09-14 | 2000-09-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093942A true JP2002093942A (ja) | 2002-03-29 |
Family
ID=18764146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000279089A Pending JP2002093942A (ja) | 2000-09-14 | 2000-09-14 | 半導体装置およびその製造方法 |
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|---|---|
| JP (1) | JP2002093942A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258157A (ja) * | 2002-02-28 | 2003-09-12 | Toppan Printing Co Ltd | チップサイズパッケージの製造方法 |
| JP2004080006A (ja) * | 2002-06-18 | 2004-03-11 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US6951811B2 (en) | 2003-05-12 | 2005-10-04 | Shinko Electric Industries Co., Ltd. | Method of producing vias and other conductor parts on an electrode terminal forming surface of a semiconductor wafer |
| US7022552B2 (en) * | 2003-05-16 | 2006-04-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for fabricating semiconductor device |
| US7271466B2 (en) | 2002-04-23 | 2007-09-18 | Sanyo Electric Co., Ltd. | Semiconductor device with sidewall wiring |
| US7352054B2 (en) | 2004-01-27 | 2008-04-01 | Casio Computer Co., Ltd. | Semiconductor device having conducting portion of upper and lower conductive layers |
| US7498249B2 (en) | 2003-02-06 | 2009-03-03 | Nec Electronics Corp. | Method of forming a connecting conductor and wirings of a semiconductor chip |
| KR100938970B1 (ko) * | 2003-04-24 | 2010-01-26 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7662670B2 (en) | 2002-10-30 | 2010-02-16 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US7719102B2 (en) | 2002-06-18 | 2010-05-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7795115B2 (en) | 2005-12-28 | 2010-09-14 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US7919875B2 (en) | 2003-08-06 | 2011-04-05 | Sanyo Electric Co., Ltd. | Semiconductor device with recess portion over pad electrode |
| JP2012227233A (ja) * | 2011-04-15 | 2012-11-15 | Murata Mfg Co Ltd | 積層電子部品及びその製造方法 |
| CN110731006A (zh) * | 2017-06-30 | 2020-01-24 | 应用材料公司 | 用于晶片阶层封装的方法及装置 |
-
2000
- 2000-09-14 JP JP2000279089A patent/JP2002093942A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258157A (ja) * | 2002-02-28 | 2003-09-12 | Toppan Printing Co Ltd | チップサイズパッケージの製造方法 |
| US7271466B2 (en) | 2002-04-23 | 2007-09-18 | Sanyo Electric Co., Ltd. | Semiconductor device with sidewall wiring |
| US7312521B2 (en) | 2002-04-23 | 2007-12-25 | Sanyo Electric Co., Ltd. | Semiconductor device with holding member |
| US7719102B2 (en) | 2002-06-18 | 2010-05-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2004080006A (ja) * | 2002-06-18 | 2004-03-11 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US7662670B2 (en) | 2002-10-30 | 2010-02-16 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US7498249B2 (en) | 2003-02-06 | 2009-03-03 | Nec Electronics Corp. | Method of forming a connecting conductor and wirings of a semiconductor chip |
| KR100938970B1 (ko) * | 2003-04-24 | 2010-01-26 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| CN100419980C (zh) * | 2003-05-12 | 2008-09-17 | 新光电气工业株式会社 | 半导体器件的制造方法 |
| US6951811B2 (en) | 2003-05-12 | 2005-10-04 | Shinko Electric Industries Co., Ltd. | Method of producing vias and other conductor parts on an electrode terminal forming surface of a semiconductor wafer |
| US7022552B2 (en) * | 2003-05-16 | 2006-04-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for fabricating semiconductor device |
| US7919875B2 (en) | 2003-08-06 | 2011-04-05 | Sanyo Electric Co., Ltd. | Semiconductor device with recess portion over pad electrode |
| US7582512B2 (en) | 2004-01-27 | 2009-09-01 | Casio Computer Co., Ltd. | Method of fabricating semiconductor device having conducting portion of upper and lower conductive layers on a peripheral surface of the semiconductor device |
| US7352054B2 (en) | 2004-01-27 | 2008-04-01 | Casio Computer Co., Ltd. | Semiconductor device having conducting portion of upper and lower conductive layers |
| US7795115B2 (en) | 2005-12-28 | 2010-09-14 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP2012227233A (ja) * | 2011-04-15 | 2012-11-15 | Murata Mfg Co Ltd | 積層電子部品及びその製造方法 |
| CN110731006A (zh) * | 2017-06-30 | 2020-01-24 | 应用材料公司 | 用于晶片阶层封装的方法及装置 |
| CN110731006B (zh) * | 2017-06-30 | 2024-05-28 | 应用材料公司 | 用于晶片阶层封装的方法及装置 |
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