JP2003017655A

JP2003017655A - 半導体実装体およびそれを用いた半導体装置

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Publication number: JP2003017655A
Application number: JP2001203025A
Authority: JP
Inventors: Takahiro Kumakawa; 隆博隈川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-07-04
Filing date: 2001-07-04
Publication date: 2003-01-17
Anticipated expiration: 2021-07-04
Also published as: JP4631223B2

Abstract

(57)【要約】【課題】ＣＯＣ構造において、第１のＬＳＩチップの
内部電極と第２のＬＳＩチップのバンプとの配置は、そ
れぞれ対応させて予め拡散レベルで設計する必要があ
り、非効率的な製造工法であった。【解決手段】ＣＯＣ型の半導体実装体は、第１の半導
体チップ２、第２の半導体チップ１０の第１，第２の電
極パッド１，９は各々チップ領域内において再配線で引
き回されて配置され、各コンタクトパッドを構成したも
のであり、個々の半導体チップの電極配置、数に対応さ
せて半導体実装工程レベルで電極形成が可能になり、電
極形成の自由度を向上させることができるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主面上にＬＳＩが
それぞれ形成された第１のＬＳＩチップと第２のＬＳＩ
チップとがフェイスダウンボンディング方式により接合
されてなる半導体実装体とそれを用いた半導体装置に関
するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置の低コスト化
および小型化を図るため、例えば異なる機能を持つＬＳ
Ｉまたは異なるプロセスにより形成されたＬＳＩが形成
された、第１のＬＳＩチップと第２のＬＳＩチップとが
フェイスダウンボンディング方式により接合されてなる
ＣＯＣ（ＣｈｉｐＯｎＣｈｉｐ）型の半導体装置が
提案されている。

【０００３】以下、例えば２つのＬＳＩチップがフェイ
スダウンボンディング方式により接合されてなる半導体
装置およびその製造方法について図７を参照しながら説
明する。

【０００４】図７に示すように、第１のＬＳＩチップ１
０１における第１のＬＳＩが形成されている主面上には
内部電極１０２および外部電極１０３が形成されている
と共に、第２のＬＳＩチップ１０４における第２のＬＳ
Ｉが形成されている主面上にはバンプ１０５が形成され
ており、内部電極１０２とバンプ１０５とが接続された
状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチッ
プ１０４とがフェイスダウンボンディング方式により接
合されている。この場合、第１のＬＳＩチップ１０１と
第２のＬＳＩチップ１０４との間には絶縁性樹脂１０６
が充填されている。また、第１のＬＳＩチップ１０１は
リードフレームのダイパッド１０７にはんだにより固定
されていると共に、第１のＬＳＩチップ１０１の外部電
極１０２とリードフレームのインナーリード１０８とは
ボンディングワイヤ１０９により電気的に接続されてい
る。第１のＬＳＩチップ１０１、第２のＬＳＩチップ１
０４、ダイパッド１０７、インナーリード１０８および
ボンディングワイヤ１０９は封止樹脂１１０により封止
されている。

【０００５】また前記した従来の半導体装置に組み込ま
れている実装体としては、その主面上に内部電極１０２
および周縁部に外部電極１０３が形成され、第１のＬＳ
Ｉが形成されている第１のＬＳＩチップ１０１に対し
て、第２のＬＳＩが形成されている主面上にはバンプ１
０５が形成された第２のＬＳＩチップ１０４が内部電極
１０２とバンプ１０５とが接続された状態で、第１のＬ
ＳＩチップ１０１と第２のＬＳＩチップ１０４とがフェ
イスダウンボンディング方式により接合されている。そ
してこの場合、第１のＬＳＩチップ１０１と第２のＬＳ
Ｉチップ１０４との間には絶縁性樹脂１０６が充填され
ているものである。

【０００６】そして従来の半導体装置の製造方法として
は、図７を参照して説明すると、まず、周縁部に外部電
極１０３が形成されている第１のＬＳＩチップ１０１上
の中央部に絶縁性樹脂１０６を塗布した後、第２のＬＳ
Ｉチップ１０４を第１のＬＳＩチップ１０１に押圧し
て、第１のＬＳＩチップ１０１の内部電極１０２と第２
のＬＳＩチップ１０４のバンプ１０５とを接続した状態
で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１
０４とを接合する。

【０００７】次に、第１のＬＳＩチップ１０１の外部電
極１０３とリードフレームのインナーリード１０８とを
ボンディングワイヤ１０９により接続した後、第１のＬ
ＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパ
ッド１０７、インナーリード１０８およびボンディング
ワイヤ１０９を封止樹脂１１０で封止する。そして封止
樹脂１１０より突出したリードフレームのアウターリー
ド１１１を成形することにより半導体装置を得るもので
ある。

【０００８】

【発明が解決しようとする課題】しかしながら前記従来
の半導体装置の構成、特に搭載される半導体実装体の構
成では、第１のＬＳＩチップの内部電極と第２のＬＳＩ
チップのバンプ（電極）との配置は、それぞれ対応させ
て予め設計レベルで形成しておく必要があり、各ＬＳＩ
チップの品種ごとに半導体ウェハーの拡散レベルで形成
する必要があるため、非効率的な製造工法であった。す
なわち２つのＬＳＩチップがフェイスダウンボンディン
グ方式により接合されてなる半導体装置の製造におい
て、製造工法上、より効率的な電極配置とその形成工法
が望まれていた。

【０００９】また従来の半導体装置構造では、フェイス
ダウンボンディング方式により接合されている２つのＬ
ＳＩチップの内部応力により発生する接続部分の応力を
吸収する構造がなく、製品の信頼性上の課題も懸念され
ていた。

【００１０】本発明は前記従来の課題を解決するもの
で、２つのＬＳＩチップがフェイスダウンボンディング
方式により接合されてなる半導体装置において、互いに
接続される半導体チップの電極配置とその形成に着目
し、電極形成の自由度を向上させるとともに、接合され
た後の応力対策構造を有した半導体実装体およびそれを
用いた半導体装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体実装体は、その主面上に複数の
第１の電極パッドを有した第１の半導体チップであっ
て、前記第１の電極パッドを除く半導体チップの主面上
に形成された第１の絶縁層と、前記半導体チップの主面
内であって、前記第１の絶縁層上に前記第１の電極パッ
ドと接続した第１の配線層により再配線接続で配置され
た複数の第１のコンタクトパッドと、前記半導体チップ
の主面内であって、前記第１の絶縁層上に前記第１の電
極パッドと接続した配線層により再配線接続で配置され
た複数の外部端子と、前記第１のコンタクトパッド、前
記外部端子を除く半導体チップの主面上に形成された第
１の絶縁性樹脂と、前記第１のコンタクトパッド上に各
々設けられた第１の突起電極とよりなる第１の半導体チ
ップと、その主面上に複数の第２の電極パッドを有した
第２の半導体チップであって、前記第２の電極パッドを
除く半導体チップの主面上に形成された第２の絶縁層
と、前記半導体チップの主面内であって、前記第２の絶
縁層上に前記第２の電極パッドと接続した第２の配線層
により再配線接続で配置された複数の第２のコンタクト
パッドと、前記第２のコンタクトパッドを除く半導体チ
ップの主面上に形成された第２の絶縁性樹脂と、前記第
２のコンタクトパッド上に各々設けられた第２の突起電
極とよりなる第２の半導体チップとよりなり、前記第１
の半導体チップ上の第１の突起電極と第２の半導体チッ
プ上の第２の突起電極とが接続され、前記第１の半導体
チップ上の前記外部端子が露出している半導体実装体で
ある。

【００１２】そして具体的には、第１の半導体チップよ
りも第２の半導体チップが面積的に小さい半導体実装体
である。

【００１３】また、第１の半導体チップと第２の半導体
チップとの間隙には絶縁性樹脂が充填されている半導体
実装体である。

【００１４】また、第１の絶縁層、第２の絶縁層は低弾
性樹脂よりなる半導体実装体である。

【００１５】さらに、第１の半導体チップはロジックチ
ップまたはアナログチップであり、第２の半導体チップ
はメモリーチップである半導体実装体である。

【００１６】本発明の半導体装置は、その表面の周縁部
に配線電極を有した配線基板と、前記配線基板の表面に
搭載された半導体実装体であって、その主面上に複数の
第１の電極パッドを有した第１の半導体チップであっ
て、前記第１の電極パッドを除く半導体チップの主面上
に形成された第１の絶縁層と、前記半導体チップの主面
内であって、前記第１の絶縁層上に前記第１の電極パッ
ドと接続した第１の配線層により再配線接続で配置され
た複数の第１のコンタクトパッドと、前記半導体チップ
の主面内であって、前記第１の絶縁層上に前記第１の電
極パッドと接続した配線層により再配線接続で配置され
た複数の外部端子と、前記第１のコンタクトパッド、前
記外部端子を除く半導体チップの主面上に形成された第
１の絶縁性樹脂と、前記第１のコンタクトパッド上に各
々設けられた第１の突起電極とよりなる第１の半導体チ
ップと、その主面上に複数の第２の電極パッドを有した
第２の半導体チップであって、前記第２の電極パッドを
除く半導体チップの主面上に形成された第２の絶縁層
と、前記半導体チップの主面内であって、前記第２の絶
縁層上に前記第２の電極パッドと接続した第２の配線層
により再配線接続で配置された複数の第２のコンタクト
パッドと、前記第２のコンタクトパッドを除く半導体チ
ップの主面上に形成された第２の絶縁性樹脂と、前記第
２のコンタクトパッド上に各々設けられた第２の突起電
極とよりなる第２の半導体チップとよりなり、前記第１
の半導体チップ上の第１の突起電極と第２の半導体チッ
プ上の第２の突起電極とが接続され、前記第１の半導体
チップ上の前記外部端子が露出している半導体実装体
と、前記配線基板の配線電極と前記半導体実装体の前記
外部端子と接続した金属細線と、前記配線基板の上面領
域の前記半導体実装体、金属細線の接続領域を封止した
樹脂よりなる半導体装置である。

【００１７】具体的には、第１の半導体チップはロジッ
クチップまたはアナログチップであり、第２の半導体チ
ップはメモリーチップである半導体装置である。

【００１８】前記構成の通り、本発明の半導体実装体お
よびそれを用いた半導体装置は、第１の半導体チップ、
第２の半導体チップの各電極パッドは各々チップ領域内
において再配線で引き回されて配置され、コンタクトパ
ッドを構成したものであり、個々の半導体チップの電極
配置、数に対応させて半導体実装工程レベルで電極形成
が可能になり、電極形成の自由度を向上させることがで
きるものである。また、各半導体チップの接続部位（コ
ンタクトパッド）の下部に相当する領域には低弾性樹脂
よりなる絶縁層が形成されているので、２つの半導体チ
ップ間の内部応力により発生する接続部分の応力を吸収
し、接続の信頼性を向上させることができる実装構造で
ある。

【００１９】

【発明の実施の形態】以下、本発明の半導体実装体およ
びそれを用いた半導体装置の一実施形態について、図面
を参照しながら説明する。

【００２０】まず本実施形態の半導体実装体について説
明する。図１は本実施形態の半導体実装体を示す断面図
である。

【００２１】図１に示すように、本実施形態の半導体実
装体としては、まず、その主面上に複数の第１の電極パ
ッド１を有した第１の半導体チップ２であって、第１の
電極パッド１を除く半導体チップ２の主面上に形成され
た第１の絶縁層３と、半導体チップ２の主面内であっ
て、第１の絶縁層３上に第１の電極パッド１と接続した
第１の配線層４により再配線接続で配置された複数の第
１のコンタクトパッド５と、半導体チップ２の主面内で
あって、第１の絶縁層３上に第１の電極パッド１と接続
した配線層４により再配線接続で配置された複数の外部
端子６と、第１のコンタクトパッド５、外部端子６を除
く半導体チップ２の主面上に形成された第１の絶縁性樹
脂７と、第１のコンタクトパッド５上に各々設けられた
バンプまたはボール電極などの第１の突起電極８とより
なる第１の半導体チップを有し、また、その主面上に複
数の第２の電極パッド９を有した第２の半導体チップ１
０であって、第２の電極パッド９を除く半導体チップ１
０の主面上に形成された第２の絶縁層１１と、半導体チ
ップ１０の主面内であって、第２の絶縁層１１上に第２
の電極パッド９と接続した第２の配線層１２により再配
線接続で配置された複数の第２のコンタクトパッド１３
と、第２のコンタクトパッド１３を除く半導体チップ１
０の主面上に形成された第２の絶縁性樹脂１４と、第２
のコンタクトパッド１３上に各々設けられた第２の突起
電極１５とよりなる第２の半導体チップを有し、第１の
半導体チップ２上の第１の突起電極８と第２の半導体チ
ップ１０上の第２の突起電極１５とが電気的に接続さ
れ、第１の半導体チップ２上の外部端子６が露出してい
る半導体実装体である。そして第１の半導体チップ２と
第２の半導体チップ１０との間隙には絶縁性樹脂１６が
充填されているものである。

【００２２】また本実施形態の半導体実装体は、第１の
絶縁層３、第２の絶縁層１１は低弾性樹脂よりなり、２
つの半導体チップ２，１０間の内部応力により発生する
接続部分の応力を吸収し、接続の信頼性を向上させるこ
とができる実装構造である。すなわち、下地となる絶縁
層の上に配線層を設けているので、半導体装置をプリン
ト基板等の配線基板上に実装する際などにおいて、半導
体装置の加熱・冷却に伴い配線層に熱応力などの応力が
印加されても、配線層に加わる応力が緩和される。よっ
て、基板実装時などにおける配線層の断線を防止するこ
とができ、信頼性の高い配線構造を実現することができ
る。

【００２３】そして低弾性体層としては、弾性率（ヤン
グ率）として１０〜２０００［ｋｇ／ｍｍ²］の範囲に
あることが好ましく、さらに１０〜１０００［ｋｇ／ｍ
ｍ²］の範囲にあることがより好ましい。また、絶縁層
の線膨張率は５〜２００［ｐｐｍ／℃］の範囲にあるこ
とが好ましく、さらに１０〜１００［ｐｐｍ／℃］の範
囲にあることがより好ましい。例えばエステル結合型ポ
リイミドやアクリレート系エポキシ等のポリマーでよ
く、低弾性率を有し、絶縁性であればよい。またその厚
みとしては、１〜１００［μｍ］であり、好ましくは３
０［μｍ］である。また各絶縁層の端部は、図１に示す
ように、断面形状において斜辺を構成しているものであ
り、これにより電極パッドの引き回しで使用する配線層
の形成精度と、断線防止などの信頼性を高めることがで
きる。さらに本実施形態の半導体実装体において、絶縁
層としては弾性を有する樹脂の他、基板実装の際の実装
方法如何によっては、５［μｍ］厚以上のポリイミドな
どの絶縁層でもよい。

【００２４】また本実施形態では、第１の突起電極８は
半田ボールを採用しているが、金属材料によるバンプ状
の突起電極でもよい。

【００２５】そして、また半導体装置の主面上に二次元
的に各コンタクトパッドが配置されているので、狭い面
積に多数の外部端子を設けることが可能となるととも
に、パターン形成可能な配線層により各電極パッドとコ
ンタクトパッドとを接続することができる構造である。
したがって、小型で薄型の半導体装置であり、かつ多ピ
ン化に対応できるものである。

【００２６】なお本実施形態の半導体実装体において、
第１の半導体チップ２よりも第２の半導体チップ１０が
面積的に小さく、本実施形態では第１の半導体チップ２
はロジックチップまたはアナログチップであり、第２の
半導体チップ１０はメモリーチップを採用している。

【００２７】以上のように、本実施形態の半導体実装体
は、第１の半導体チップ２、第２の半導体チップ１０の
第１，第２の電極パッド１，９は各々チップ領域内にお
いて再配線で引き回されて配置され、各コンタクトパッ
ドを構成したものであり、個々の半導体チップの電極配
置、数に対応させて半導体実装工程レベルで電極形成が
可能になり、電極形成の自由度を向上させることができ
るものである。

【００２８】次に本実施形態の半導体実装体の製造方法
について説明する。

【００２９】図２〜図５は本実施形態の半導体実装体の
製造方法を示す主要工程ごとの断面図である。本実施形
態の半導体実装体の製造方法は、半導体ウェハーレベル
で製造する工法であり、信頼性の高い製造方法である。

【００３０】まず第１の半導体チップの製造方法につい
て説明する。

【００３１】図２（ａ）に示すように、主面上に複数の
第１の電極パッド１が形成された半導体チップ２がその
面内に複数個形成された半導体ウェハー１７を用意す
る。

【００３２】次に図２（ｂ）に示すように、用意した半
導体ウェハー１７の各第１の半導体チップ２の主面上で
あって、複数の第１の電極パッド１を除く主面領域に第
１の絶縁層３を形成する。

【００３３】具体的には、まず第１の半導体チップ２の
主面にそれぞれ形成された第１の電極パッド１とパッシ
ベーション膜（図示せず）との上に、感光性を有する絶
縁性の低弾性材料を１００［μｍ］程度の厚みで塗布し
て乾燥することにより絶縁層膜を形成する。そして乾燥
された絶縁層膜に対して露光と現像とを順次行って、第
１の半導体チップ２の第１の電極パッド１の部分を開口
させた第１の絶縁層３を形成する。この場合において、
例えば露光で平行光ではなく散乱光を使用して、開口部
における絶縁層３の断面形状を、半導体チップ２の主面
に対して垂直ではなく鋭角部分のない斜辺状にして形成
する。本実施形態では、絶縁層３の開口の端部を傾斜さ
せて半導体チップ２の表面になめらかにつながるように
形成することにより、後工程の配線層を形成しやすく、
また断線しにくい構造を構成することができる。

【００３４】なお、第１の絶縁層３の厚みは、塗布以降
の工程に支障のない範囲で厚い方が良く、例えば５００
［μｍ］程度でも良いし１［ｍｍ］程度でも良い。ま
た、感光性を有する低弾性材料としては、例えばエステ
ル結合型ポリイミドやアクリレート系エポキシ等のポリ
マーでよく、低弾性率を有し、絶縁性であればよい。ま
た、感光性を有する低弾性材料は液状材料を乾燥させて
形成する必要はなくフィルム状に予め形成された材料を
用いても構わない。その場合には、フィルム状の低弾性
材料を半導体チップ上に貼りあわせ、露光、現像するこ
とで低弾性材料に開口部を形成することができ、半導体
チップ上の電極パッドを露出させることができる。さら
に、絶縁層３を構成する絶縁性の低弾性材料が感光性を
有する必要はない。感光性を有しない材料を用いる場合
には、レーザーやプラズマによる機械的な加工もしくは
エッチングなどの化学的加工により、半導体チップ上の
電極パッドを露出させることができる。

【００３５】そして一端を第１の電極パッド１と接続さ
せ、他端を形成した第１の絶縁層３上に延在させて第１
のコンタクトパッド５、外部端子６を２次元配置で構成
する第１の配線層４を形成する。

【００３６】具体的には、まず半導体ウェハー１７上の
第１の半導体チップ２の主面において、真空蒸着法、ス
パッタリング法、ＣＶＤ法又は無電解めっき法によって
例えば厚みが０．２［μｍ］程度のチタン（Ｔｉ）膜と
その上に形成された厚みが０．５［μｍ］程度の銅（Ｃ
ｕ）膜からなる薄膜金属層を形成する。そして形成した
薄膜金属層上にネガ型感光性レジストを塗布し、仕上げ
製品の所望のパターン部以外を硬化し、反応部を除去す
ることでメッキレジスト膜を形成する。ここではメッキ
レジスト膜を形成する際にネガ型感光性レジストを用い
たが、ポジ型感光性レジストを用いてもよいことは言う
までもない。そして電解めっき法により、メッキレジス
ト膜が形成された箇所以外の薄膜金属層の上に、例えば
Ｃｕ膜からなる厚膜金属層を例えば２０［μｍ］程度の
厚みで選択的に形成する。そして厚膜金属層の形成後、
メッキレジスト膜を溶融除去する。そして薄膜金属層と
厚膜金属層とを溶融することのできるエッチング液、例
えばＣｕ膜に対しては塩化第二銅溶液で、Ｔｉ膜に対し
てはＥＤＴＡ溶液で全面エッチングすると、厚膜金属層
よりも層厚が薄い薄膜金属層が先行して除去される。こ
の工程によって、半導体チップ２の主面において、第１
の電極パッド１と第１の配線層４と第１のコンタクトパ
ッド５と外部端子６とからなる所定の金属配線パターン
を形成することができる。

【００３７】なお、薄膜金属層や厚膜金属層を構成する
材料としてＣｕを使用したが、これに代えてＣｒ、Ｗ、
Ｔｉ／Ｃｕ、Ｎｉ等を使用してもよい。また、薄膜金属
層と厚膜金属層とをそれぞれ異なる金属材料により構成
しておき、最終的なエッチング工程では薄膜金属層のみ
を選択的にエッチングするエッチャントを用いてもよ
い。

【００３８】次に図２（ｃ）に示すように、まず半導体
ウェハー１７の各第１の半導体チップ２の主面上であっ
て、形成した第１のコンタクトパッド５の部分および外
部端子６の部分を除いて第１の配線層４、各第１の電極
パッド１を絶縁性樹脂７で被覆する。

【００３９】具体的には、第１の絶縁層３の上に感光性
ソルダーレジスト（絶縁性樹脂）を塗布した後に、フォ
トリソグラフィー技術を使用して、第１のコンタクトパ
ッド５の部分、および外部端子６が露出するようにして
ソルダーレジスト膜（絶縁性樹脂層）を形成する。この
ソルダーレジスト膜によって、第１のコンタクトパッド
５以外の部分である第１の電極パッド１と第１の配線層
４とが、実装時の溶融した半田から保護される。

【００４０】そして絶縁性樹脂７から露出した第１のコ
ンタクトパッド５上に導電性材料により第１の突起電極
８を形成する。

【００４１】具体的には、半田、半田めっきされた銅、
ニッケル等からなる金属ボールを第１のコンタクトパッ
ド５の上に載置して、金属ボールと第１のコンタクトパ
ッド５とを溶融接合して第１の突起電極８を形成する。

【００４２】この段階でウェハー状態の第１の半導体チ
ップが形成される。

【００４３】次に図３、図４を参照して、第２の半導体
チップの製造方法について説明する。第２の半導体チッ
プの製造方法も前述の第１の半導体チップの製造方法と
同様な工程で構成されるものである。

【００４４】まず図３（ａ）に示すように、主面上に複
数の第２の電極パッド９が形成された半導体チップ１０
がその面内に複数個形成された半導体ウェハー１８を用
意する。

【００４５】次に図３（ｂ）に示すように、用意した半
導体ウェハー１８の各第２の半導体チップ１０の主面上
であって、複数の第２の電極パッド９を除く主面領域に
第２の絶縁層１１を形成する。そして一端を第２の電極
パッド９と接続させ、他端を形成した第２の絶縁層１１
上に延在させて第２のコンタクトパッド１３を２次元配
置で構成する第２の配線層１２を形成する。

【００４６】次に図３（ｃ）に示すように、まず半導体
ウェハー１８の各第２の半導体チップ１０の主面上であ
って、形成した第２のコンタクトパッド１３の部分を除
いて第２の配線層１２、各第２の電極パッド９を絶縁性
樹脂１４で被覆する。そして絶縁性樹脂１４から露出し
た第２のコンタクトパッド１３上に導電性材料により第
２の突起電極１５を形成する。

【００４７】次に図４（ａ）に示すように、半導体ウェ
ハー１８の各第２の半導体チップ１０間のダイシングス
クライヴライン１９に対して、回転ブレード２０による
切断で個々の第２の半導体チップ１０単位に分割する。

【００４８】分割により図４（ｂ）に示すように、チッ
プ面内において再配線で電極が引き回された第２の半導
体チップ１０を得ることができる。

【００４９】次に図５（ａ）に示すように、前述の工程
において、形成した第１の半導体チップ２が形成された
半導体ウェハー１７に対して、個々に分割した第２の半
導体チップ１０を互いに表面を対向させてフリップチッ
プ接続する。この場合、第１の半導体チップ２の第１の
突起電極８に位置合わせして、第２の半導体チップ１０
の第２の突起電極１５を接続するものであるが、第１の
半導体チップ２と第２の半導体チップ１０との間隙に絶
縁性樹脂１６（アンダーフィル材）を充填するために、
予め第２の半導体チップ１０の表面側に絶縁性樹脂１６
を形成しておく。

【００５０】そして図５（ｂ）に示すように、第１の半
導体チップ２上の第１の突起電極８にそれぞれ第２の突
起電極１５が対応して接続された第２の半導体チップ１
０の構造が得られる。

【００５１】最後に、半導体ウェハーの各第１の半導体
チップ単位にダイシングにより分割することにより、図
１に示したような半導体実装体を得るものである。

【００５２】次に本実施形態で説明した半導体実装体を
配線基板に搭載してＢＧＡ（ＢａｌｌＧｒｉｄＡｒ
ｒａｙ）型の半導体装置を構成した形態について説明す
る。

【００５３】図６は本実施形態の半導体装置を示す断面
図である。

【００５４】図６に示すように本実施形態の半導体装置
は、パッケージ体として配線基板を用いたＢＧＡ型の半
導体装置を採用したものであり、その表面の周縁部に配
線電極２１を有し、底面に配線電極２１と接続したボー
ル電極などの外部端子２２を有した配線基板２３と、配
線基板２３の表面に搭載された半導体実装体２４であっ
て、その主面上に複数の第１の電極パッド１を有した第
１の半導体チップ２であって、第１の電極パッド１を除
く半導体チップ２の主面上に形成された第１の絶縁層３
と、半導体チップ２の主面内であって、第１の絶縁層３
上に第１の電極パッド１と接続した第１の配線層４によ
り再配線接続で配置された複数の第１のコンタクトパッ
ド５と、半導体チップ２の主面内であって、第１の絶縁
層３上に第１の電極パッド１と接続した第１の配線層４
により再配線接続で配置された複数の外部端子６と、第
１のコンタクトパッド５、外部端子６を除く半導体チッ
プ２の主面上に形成された第１の絶縁性樹脂７と、第１
のコンタクトパッド５上に各々設けられた第１の突起電
極８とよりなる第１の半導体チップと、その主面上に複
数の第２の電極パッド９を有した第２の半導体チップ１
０であって、第２の電極パッド９を除く半導体チップ１
０の主面上に形成された第２の絶縁層１１と、半導体チ
ップ１０の主面内であって、第２の絶縁層１１上に第２
の電極パッド９と接続した第２の配線層１２により再配
線接続で配置された複数の第２のコンタクトパッド１３
と、第２のコンタクトパッド１３を除く半導体チップ１
０の主面上に形成された第２の絶縁性樹脂１４と、第２
のコンタクトパッド１３上に各々設けられた第２の突起
電極１５とよりなる第２の半導体チップ１０とよりな
り、第１の半導体チップ２上の第１の突起電極８と第２
の半導体チップ１０上の第２の突起電極１５とが接続さ
れ、第１の半導体チップ２上の外部端子６が露出してい
る半導体実装体２４と、配線基板２３の配線電極２１と
半導体実装体２４の外部端子６と接続した金属細線２５
と、配線基板２３の上面領域の半導体実装体２４、金属
細線２５の接続領域を封止した絶縁性の樹脂２６よりな
るものである。また第１の半導体チップ２と第２の半導
体チップ１０との間隙には絶縁性樹脂１６がアンダーフ
ィル材として充填されているものである。

【００５５】以上の本実施形態の半導体装置は、第１の
半導体チップ２、第２の半導体チップ１０の各電極パッ
ド１，９は各々チップ領域内において再配線で引き回さ
れて配置され、コンタクトパッド５，１３を構成したも
のであり、個々の半導体チップ２，１０の電極配置、数
に対応させて半導体実装工程レベルで電極形成が可能に
なり、電極形成の自由度を向上させることができること
は勿論、各半導体チップの接続部位（コンタクトパッ
ド）の下部に相当する領域には低弾性樹脂よりなる絶縁
層３，１１が形成されているので、２つの半導体チップ
間の内部応力により発生する接続部分の応力を吸収し、
接続の信頼性を向上させることができる実装構造であ
り、特に配線基板等に搭載し、実装基板に実装した際、
熱応力による半導体チップに対する影響を低減できるも
のである。

【００５６】

【発明の効果】本発明の半導体実装体は、ＣＯＣ型の半
導体構造であって、第１の半導体チップ、第２の半導体
チップの各電極パッドは各々チップ領域内において再配
線で引き回されて配置され、コンタクトパッドを構成し
たものであり、個々の半導体チップの電極配置、数に対
応させて半導体実装工程レベルで電極形成が可能にな
り、電極形成の自由度を向上させることができるもので
ある。また、各半導体チップの接続部位（コンタクトパ
ッド）の下部に相当する領域には低弾性樹脂よりなる絶
縁層が形成されているので、２つの半導体チップ間の内
部応力により発生する接続部分の応力を吸収し、接続の
信頼性を向上させることができる実装構造である。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかる半導体実装体を示
す断面図

【図２】本発明の一実施形態にかかる半導体実装体の製
造方法を示す断面図

【図３】本発明の一実施形態にかかる半導体実装体の製
造方法を示す断面図

【図４】本発明の一実施形態にかかる半導体実装体の製
造方法を示す断面図

【図５】本発明の一実施形態にかかる半導体実装体の製
造方法を示す断面図

【図６】本発明の一実施形態にかかる半導体装置を示す
断面図

【図７】従来の半導体装置を示す断面図

【符号の説明】

１第１の電極パッド２第１の半導体チップ３第１の絶縁層４第１の配線層５第１のコンタクトパッド６外部端子７第１の絶縁性樹脂８第１の突起電極９第２の電極パッド１０第２の半導体チップ１１第２の絶縁層１２第２の配線層１３第２のコンタクトパッド１４第２の絶縁性樹脂１５第２の突起電極１６絶縁性樹脂１７半導体ウェハー１８半導体ウェハー１９ダイシングスクライヴライン２０回転ブレード２１配線電極２２外部端子２３配線基板２４半導体実装体２５金属細線２６樹脂１０１第１のＬＳＩチップ１０２内部電極１０３外部電極１０４第２のＬＳＩチップ１０５バンプ１０６絶縁性樹脂１０７ダイパッド１０８インナーリード１０９ボンディングワイヤ１１０封止樹脂１１１アウターリード

Claims

【特許請求の範囲】

【請求項１】その主面上に複数の第１の電極パッドを
有した第１の半導体チップであって、前記第１の電極パ
ッドを除く半導体チップの主面上に形成された第１の絶
縁層と、前記半導体チップの主面内であって、前記第１
の絶縁層上に前記第１の電極パッドと接続した第１の配
線層により再配線接続で配置された複数の第１のコンタ
クトパッドと、前記半導体チップの主面内であって、前
記第１の絶縁層上に前記第１の電極パッドと接続した配
線層により再配線接続で配置された複数の外部端子と、
前記第１のコンタクトパッド、前記外部端子を除く半導
体チップの主面上に形成された第１の絶縁性樹脂と、前
記第１のコンタクトパッド上に各々設けられた第１の突
起電極とよりなる第１の半導体チップと、その主面上に複数の第２の電極パッドを有した第２の半
導体チップであって、前記第２の電極パッドを除く半導
体チップの主面上に形成された第２の絶縁層と、前記半
導体チップの主面内であって、前記第２の絶縁層上に前
記第２の電極パッドと接続した第２の配線層により再配
線接続で配置された複数の第２のコンタクトパッドと、
前記第２のコンタクトパッドを除く半導体チップの主面
上に形成された第２の絶縁性樹脂と、前記第２のコンタ
クトパッド上に各々設けられた第２の突起電極とよりな
る第２の半導体チップとよりなり、前記第１の半導体チップ上の第１の突起電極と第２の半
導体チップ上の第２の突起電極とが接続され、前記第１
の半導体チップ上の前記外部端子が露出していることを
特徴とする半導体実装体。
【請求項２】第１の半導体チップよりも第２の半導体
チップが面積的に小さいことを特徴とする請求項１に記
載の半導体実装体。
【請求項３】第１の半導体チップと第２の半導体チッ
プとの間隙には絶縁性樹脂が充填されていることを特徴
とする請求項１に記載の半導体実装体。
【請求項４】第１の絶縁層、第２の絶縁層は低弾性樹
脂よりなることを特徴とする請求項１に記載の半導体実
装体。
【請求項５】第１の半導体チップはロジックチップま
たはアナログチップであり、第２の半導体チップはメモ
リーチップであることを特徴とする請求項１に記載の半
導体実装体。
【請求項６】その表面の周縁部に配線電極を有した配
線基板と、前記配線基板の表面に搭載された半導体実装体であっ
て、その主面上に複数の第１の電極パッドを有した第１
の半導体チップであって、前記第１の電極パッドを除く
半導体チップの主面上に形成された第１の絶縁層と、前
記半導体チップの主面内であって、前記第１の絶縁層上
に前記第１の電極パッドと接続した第１の配線層により
再配線接続で配置された複数の第１のコンタクトパッド
と、前記半導体チップの主面内であって、前記第１の絶
縁層上に前記第１の電極パッドと接続した配線層により
再配線接続で配置された複数の外部端子と、前記第１の
コンタクトパッド、前記外部端子を除く半導体チップの
主面上に形成された第１の絶縁性樹脂と、前記第１のコ
ンタクトパッド上に各々設けられた第１の突起電極とよ
りなる第１の半導体チップと、その主面上に複数の第２
の電極パッドを有した第２の半導体チップであって、前
記第２の電極パッドを除く半導体チップの主面上に形成
された第２の絶縁層と、前記半導体チップの主面内であ
って、前記第２の絶縁層上に前記第２の電極パッドと接
続した第２の配線層により再配線接続で配置された複数
の第２のコンタクトパッドと、前記第２のコンタクトパ
ッドを除く半導体チップの主面上に形成された第２の絶
縁性樹脂と、前記第２のコンタクトパッド上に各々設け
られた第２の突起電極とよりなる第２の半導体チップと
よりなり、前記第１の半導体チップ上の第１の突起電極
と第２の半導体チップ上の第２の突起電極とが接続さ
れ、前記第１の半導体チップ上の前記外部端子が露出し
ている半導体実装体と、前記配線基板の配線電極と前記半導体実装体の前記外部
端子と接続した金属細線と、前記配線基板の上面領域の前記半導体実装体、金属細線
の接続領域を封止した樹脂よりなることを特徴とする半
導体装置。
【請求項７】第１の半導体チップはロジックチップま
たはアナログチップであり、第２の半導体チップはメモ
リーチップであることを特徴とする請求項６に記載の半
導体装置。