JP4631223B2 - 半導体実装体およびそれを用いた半導体装置 - Google Patents
半導体実装体およびそれを用いた半導体装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、主面上にＬＳＩがそれぞれ形成された第１のＬＳＩチップと第２のＬＳＩチップとがフェイスダウンボンディング方式により接合されてなる半導体実装体とそれを用いた半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置の低コスト化および小型化を図るため、例えば異なる機能を持つＬＳＩまたは異なるプロセスにより形成されたＬＳＩが形成された、第１のＬＳＩチップと第２のＬＳＩチップとがフェイスダウンボンディング方式により接合されてなるＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）型の半導体装置が提案されている。
【０００３】
以下、例えば２つのＬＳＩチップがフェイスダウンボンディング方式により接合されてなる半導体装置およびその製造方法について図７を参照しながら説明する。
【０００４】
図７に示すように、第１のＬＳＩチップ１０１における第１のＬＳＩが形成されている主面上には内部電極１０２および外部電極１０３が形成されていると共に、第２のＬＳＩチップ１０４における第２のＬＳＩが形成されている主面上にはバンプ１０５が形成されており、内部電極１０２とバンプ１０５とが接続された状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４とがフェイスダウンボンディング方式により接合されている。この場合、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間には絶縁性樹脂１０６が充填されている。また、第１のＬＳＩチップ１０１はリードフレームのダイパッド１０７にはんだにより固定されていると共に、第１のＬＳＩチップ１０１の外部電極１０２とリードフレームのインナーリード１０８とはボンディングワイヤ１０９により電気的に接続されている。第１のＬＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパッド１０７、インナーリード１０８およびボンディングワイヤ１０９は封止樹脂１１０により封止されている。
【０００５】
また前記した従来の半導体装置に組み込まれている実装体としては、その主面上に内部電極１０２および周縁部に外部電極１０３が形成され、第１のＬＳＩが形成されている第１のＬＳＩチップ１０１に対して、第２のＬＳＩが形成されている主面上にはバンプ１０５が形成された第２のＬＳＩチップ１０４が内部電極１０２とバンプ１０５とが接続された状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４とがフェイスダウンボンディング方式により接合されている。そしてこの場合、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間には絶縁性樹脂１０６が充填されているものである。
【０００６】
そして従来の半導体装置の製造方法としては、図７を参照して説明すると、まず、周縁部に外部電極１０３が形成されている第１のＬＳＩチップ１０１上の中央部に絶縁性樹脂１０６を塗布した後、第２のＬＳＩチップ１０４を第１のＬＳＩチップ１０１に押圧して、第１のＬＳＩチップ１０１の内部電極１０２と第２のＬＳＩチップ１０４のバンプ１０５とを接続した状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４とを接合する。
【０００７】
次に、第１のＬＳＩチップ１０１の外部電極１０３とリードフレームのインナーリード１０８とをボンディングワイヤ１０９により接続した後、第１のＬＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパッド１０７、インナーリード１０８およびボンディングワイヤ１０９を封止樹脂１１０で封止する。そして封止樹脂１１０より突出したリードフレームのアウターリード１１１を成形することにより半導体装置を得るものである。
【０００８】
【発明が解決しようとする課題】
しかしながら前記従来の半導体装置の構成、特に搭載される半導体実装体の構成では、第１のＬＳＩチップの内部電極と第２のＬＳＩチップのバンプ（電極）との配置は、それぞれ対応させて予め設計レベルで形成しておく必要があり、各ＬＳＩチップの品種ごとに半導体ウェハーの拡散レベルで形成する必要があるため、非効率的な製造工法であった。すなわち２つのＬＳＩチップがフェイスダウンボンディング方式により接合されてなる半導体装置の製造において、製造工法上、より効率的な電極配置とその形成工法が望まれていた。
【０００９】
また従来の半導体装置構造では、フェイスダウンボンディング方式により接合されている２つのＬＳＩチップの内部応力により発生する接続部分の応力を吸収する構造がなく、製品の信頼性上の課題も懸念されていた。
【００１０】
本発明は前記従来の課題を解決するもので、２つのＬＳＩチップがフェイスダウンボンディング方式により接合されてなる半導体装置において、互いに接続される半導体チップの電極配置とその形成に着目し、電極形成の自由度を向上させるとともに、接合された後の応力対策構造を有した半導体実装体およびそれを用いた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記従来の課題を解決するために本発明の半導体実装体は、その主面上に複数の第１の電極パッドを有した第１の半導体チップであって、前記第１の電極パッドを除く半導体チップの主面上に形成された第１の絶縁層と、前記半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した第１の配線層により再配線接続で配置された複数の第１のコンタクトパッドと、前記半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した配線層により再配線接続で配置された複数の外部端子と、前記第１のコンタクトパッド、前記外部端子を除く半導体チップの主面上に形成された第１の絶縁性樹脂と、前記第１のコンタクトパッド上に各々設けられた第１の突起電極とよりなる第１の半導体チップと、その主面上に複数の第２の電極パッドを有した第２の半導体チップであって、前記第２の電極パッドを除く半導体チップの主面上に形成された第２の絶縁層と、前記半導体チップの主面内であって、前記第２の絶縁層上に前記第２の電極パッドと接続した第２の配線層により再配線接続で配置された複数の第２のコンタクトパッドと、前記第２のコンタクトパッドを除く半導体チップの主面上に形成された第２の絶縁性樹脂と、前記第２のコンタクトパッド上に各々設けられた第２の突起電極とよりなる第２の半導体チップとよりなり、前記第１の半導体チップ上の第１の突起電極と第２の半導体チップ上の第２の突起電極とが接続され、前記第１の半導体チップ上の前記外部端子が露出している半導体実装体である。
【００１２】
そして具体的には、第１の半導体チップよりも第２の半導体チップが面積的に小さい半導体実装体である。
【００１３】
また、第１の半導体チップと第２の半導体チップとの間隙には絶縁性樹脂が充填されている半導体実装体である。
【００１４】
また、第１の絶縁層、第２の絶縁層は低弾性樹脂よりなる半導体実装体である。
【００１５】
さらに、第１の半導体チップはロジックチップまたはアナログチップであり、第２の半導体チップはメモリーチップである半導体実装体である。
【００１６】
本発明の半導体装置は、その表面の周縁部に配線電極を有した配線基板と、前記配線基板の表面に搭載された半導体実装体であって、その主面上に複数の第１の電極パッドを有した第１の半導体チップであって、前記第１の電極パッドを除く半導体チップの主面上に形成された第１の絶縁層と、前記半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した第１の配線層により再配線接続で配置された複数の第１のコンタクトパッドと、前記半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した配線層により再配線接続で配置された複数の外部端子と、前記第１のコンタクトパッド、前記外部端子を除く半導体チップの主面上に形成された第１の絶縁性樹脂と、前記第１のコンタクトパッド上に各々設けられた第１の突起電極とよりなる第１の半導体チップと、その主面上に複数の第２の電極パッドを有した第２の半導体チップであって、前記第２の電極パッドを除く半導体チップの主面上に形成された第２の絶縁層と、前記半導体チップの主面内であって、前記第２の絶縁層上に前記第２の電極パッドと接続した第２の配線層により再配線接続で配置された複数の第２のコンタクトパッドと、前記第２のコンタクトパッドを除く半導体チップの主面上に形成された第２の絶縁性樹脂と、前記第２のコンタクトパッド上に各々設けられた第２の突起電極とよりなる第２の半導体チップとよりなり、前記第１の半導体チップ上の第１の突起電極と第２の半導体チップ上の第２の突起電極とが接続され、前記第１の半導体チップ上の前記外部端子が露出している半導体実装体と、前記配線基板の配線電極と前記半導体実装体の前記外部端子と接続した金属細線と、前記配線基板の上面領域の前記半導体実装体、金属細線の接続領域を封止した樹脂よりなる半導体装置である。
【００１７】
具体的には、第１の半導体チップはロジックチップまたはアナログチップであり、第２の半導体チップはメモリーチップである半導体装置である。
【００１８】
前記構成の通り、本発明の半導体実装体およびそれを用いた半導体装置は、第１の半導体チップ、第２の半導体チップの各電極パッドは各々チップ領域内において再配線で引き回されて配置され、コンタクトパッドを構成したものであり、個々の半導体チップの電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができるものである。また、各半導体チップの接続部位（コンタクトパッド）の下部に相当する領域には低弾性樹脂よりなる絶縁層が形成されているので、２つの半導体チップ間の内部応力により発生する接続部分の応力を吸収し、接続の信頼性を向上させることができる実装構造である。
【００１９】
【発明の実施の形態】
以下、本発明の半導体実装体およびそれを用いた半導体装置の一実施形態について、図面を参照しながら説明する。
【００２０】
まず本実施形態の半導体実装体について説明する。図１は本実施形態の半導体実装体を示す断面図である。
【００２１】
図１に示すように、本実施形態の半導体実装体としては、まず、その主面上に複数の第１の電極パッド１を有した第１の半導体チップ２であって、第１の電極パッド１を除く半導体チップ２の主面上に形成された第１の絶縁層３と、半導体チップ２の主面内であって、第１の絶縁層３上に第１の電極パッド１と接続した第１の配線層４により再配線接続で配置された複数の第１のコンタクトパッド５と、半導体チップ２の主面内であって、第１の絶縁層３上に第１の電極パッド１と接続した配線層４により再配線接続で配置された複数の外部端子６と、第１のコンタクトパッド５、外部端子６を除く半導体チップ２の主面上に形成された第１の絶縁性樹脂７と、第１のコンタクトパッド５上に各々設けられたバンプまたはボール電極などの第１の突起電極８とよりなる第１の半導体チップを有し、また、その主面上に複数の第２の電極パッド９を有した第２の半導体チップ１０であって、第２の電極パッド９を除く半導体チップ１０の主面上に形成された第２の絶縁層１１と、半導体チップ１０の主面内であって、第２の絶縁層１１上に第２の電極パッド９と接続した第２の配線層１２により再配線接続で配置された複数の第２のコンタクトパッド１３と、第２のコンタクトパッド１３を除く半導体チップ１０の主面上に形成された第２の絶縁性樹脂１４と、第２のコンタクトパッド１３上に各々設けられた第２の突起電極１５とよりなる第２の半導体チップを有し、第１の半導体チップ２上の第１の突起電極８と第２の半導体チップ１０上の第２の突起電極１５とが電気的に接続され、第１の半導体チップ２上の外部端子６が露出している半導体実装体である。そして第１の半導体チップ２と第２の半導体チップ１０との間隙には絶縁性樹脂１６が充填されているものである。
【００２２】
また本実施形態の半導体実装体は、第１の絶縁層３、第２の絶縁層１１は低弾性樹脂よりなり、２つの半導体チップ２，１０間の内部応力により発生する接続部分の応力を吸収し、接続の信頼性を向上させることができる実装構造である。すなわち、下地となる絶縁層の上に配線層を設けているので、半導体装置をプリント基板等の配線基板上に実装する際などにおいて、半導体装置の加熱・冷却に伴い配線層に熱応力などの応力が印加されても、配線層に加わる応力が緩和される。よって、基板実装時などにおける配線層の断線を防止することができ、信頼性の高い配線構造を実現することができる。
【００２３】
そして低弾性体層としては、弾性率（ヤング率）として１０〜２０００［ｋｇ／ｍｍ2］の範囲にあることが好ましく、さらに１０〜１０００［ｋｇ／ｍｍ2］の範囲にあることがより好ましい。また、絶縁層の線膨張率は５〜２００［ｐｐｍ／℃］の範囲にあることが好ましく、さらに１０〜１００［ｐｐｍ／℃］の範囲にあることがより好ましい。例えばエステル結合型ポリイミドやアクリレート系エポキシ等のポリマーでよく、低弾性率を有し、絶縁性であればよい。またその厚みとしては、１〜１００［μｍ］であり、好ましくは３０［μｍ］である。また各絶縁層の端部は、図１に示すように、断面形状において斜辺を構成しているものであり、これにより電極パッドの引き回しで使用する配線層の形成精度と、断線防止などの信頼性を高めることができる。さらに本実施形態の半導体実装体において、絶縁層としては弾性を有する樹脂の他、基板実装の際の実装方法如何によっては、５［μｍ］厚以上のポリイミドなどの絶縁層でもよい。
【００２４】
また本実施形態では、第１の突起電極８は半田ボールを採用しているが、金属材料によるバンプ状の突起電極でもよい。
【００２５】
そして、また半導体装置の主面上に二次元的に各コンタクトパッドが配置されているので、狭い面積に多数の外部端子を設けることが可能となるとともに、パターン形成可能な配線層により各電極パッドとコンタクトパッドとを接続することができる構造である。したがって、小型で薄型の半導体装置であり、かつ多ピン化に対応できるものである。
【００２６】
なお本実施形態の半導体実装体において、第１の半導体チップ２よりも第２の半導体チップ１０が面積的に小さく、本実施形態では第１の半導体チップ２はロジックチップまたはアナログチップであり、第２の半導体チップ１０はメモリーチップを採用している。
【００２７】
以上のように、本実施形態の半導体実装体は、第１の半導体チップ２、第２の半導体チップ１０の第１，第２の電極パッド１，９は各々チップ領域内において再配線で引き回されて配置され、各コンタクトパッドを構成したものであり、個々の半導体チップの電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができるものである。
【００２８】
次に本実施形態の半導体実装体の製造方法について説明する。
【００２９】
図２〜図５は本実施形態の半導体実装体の製造方法を示す主要工程ごとの断面図である。本実施形態の半導体実装体の製造方法は、半導体ウェハーレベルで製造する工法であり、信頼性の高い製造方法である。
【００３０】
まず第１の半導体チップの製造方法について説明する。
【００３１】
図２（ａ）に示すように、主面上に複数の第１の電極パッド１が形成された半導体チップ２がその面内に複数個形成された半導体ウェハー１７を用意する。
【００３２】
次に図２（ｂ）に示すように、用意した半導体ウェハー１７の各第１の半導体チップ２の主面上であって、複数の第１の電極パッド１を除く主面領域に第１の絶縁層３を形成する。
【００３３】
具体的には、まず第１の半導体チップ２の主面にそれぞれ形成された第１の電極パッド１とパッシベーション膜（図示せず）との上に、感光性を有する絶縁性の低弾性材料を１００［μｍ］程度の厚みで塗布して乾燥することにより絶縁層膜を形成する。そして乾燥された絶縁層膜に対して露光と現像とを順次行って、第１の半導体チップ２の第１の電極パッド１の部分を開口させた第１の絶縁層３を形成する。この場合において、例えば露光で平行光ではなく散乱光を使用して、開口部における絶縁層３の断面形状を、半導体チップ２の主面に対して垂直ではなく鋭角部分のない斜辺状にして形成する。本実施形態では、絶縁層３の開口の端部を傾斜させて半導体チップ２の表面になめらかにつながるように形成することにより、後工程の配線層を形成しやすく、また断線しにくい構造を構成することができる。
【００３４】
なお、第１の絶縁層３の厚みは、塗布以降の工程に支障のない範囲で厚い方が良く、例えば５００［μｍ］程度でも良いし１［ｍｍ］程度でも良い。また、感光性を有する低弾性材料としては、例えばエステル結合型ポリイミドやアクリレート系エポキシ等のポリマーでよく、低弾性率を有し、絶縁性であればよい。また、感光性を有する低弾性材料は液状材料を乾燥させて形成する必要はなくフィルム状に予め形成された材料を用いても構わない。その場合には、フィルム状の低弾性材料を半導体チップ上に貼りあわせ、露光、現像することで低弾性材料に開口部を形成することができ、半導体チップ上の電極パッドを露出させることができる。さらに、絶縁層３を構成する絶縁性の低弾性材料が感光性を有する必要はない。感光性を有しない材料を用いる場合には、レーザーやプラズマによる機械的な加工もしくはエッチングなどの化学的加工により、半導体チップ上の電極パッドを露出させることができる。
【００３５】
そして一端を第１の電極パッド１と接続させ、他端を形成した第１の絶縁層３上に延在させて第１のコンタクトパッド５、外部端子６を２次元配置で構成する第１の配線層４を形成する。
【００３６】
具体的には、まず半導体ウェハー１７上の第１の半導体チップ２の主面において、真空蒸着法、スパッタリング法、ＣＶＤ法又は無電解めっき法によって例えば厚みが０．２［μｍ］程度のチタン（Ｔｉ）膜とその上に形成された厚みが０．５［μｍ］程度の銅（Ｃｕ）膜からなる薄膜金属層を形成する。そして形成した薄膜金属層上にネガ型感光性レジストを塗布し、仕上げ製品の所望のパターン部以外を硬化し、反応部を除去することでメッキレジスト膜を形成する。ここではメッキレジスト膜を形成する際にネガ型感光性レジストを用いたが、ポジ型感光性レジストを用いてもよいことは言うまでもない。そして電解めっき法により、メッキレジスト膜が形成された箇所以外の薄膜金属層の上に、例えばＣｕ膜からなる厚膜金属層を例えば２０［μｍ］程度の厚みで選択的に形成する。そして厚膜金属層の形成後、メッキレジスト膜を溶融除去する。そして薄膜金属層と厚膜金属層とを溶融することのできるエッチング液、例えばＣｕ膜に対しては塩化第二銅溶液で、Ｔｉ膜に対してはＥＤＴＡ溶液で全面エッチングすると、厚膜金属層よりも層厚が薄い薄膜金属層が先行して除去される。この工程によって、半導体チップ２の主面において、第１の電極パッド１と第１の配線層４と第１のコンタクトパッド５と外部端子６とからなる所定の金属配線パターンを形成することができる。
【００３７】
なお、薄膜金属層や厚膜金属層を構成する材料としてＣｕを使用したが、これに代えてＣｒ、Ｗ、Ｔｉ／Ｃｕ、Ｎｉ等を使用してもよい。また、薄膜金属層と厚膜金属層とをそれぞれ異なる金属材料により構成しておき、最終的なエッチング工程では薄膜金属層のみを選択的にエッチングするエッチャントを用いてもよい。
【００３８】
次に図２（ｃ）に示すように、まず半導体ウェハー１７の各第１の半導体チップ２の主面上であって、形成した第１のコンタクトパッド５の部分および外部端子６の部分を除いて第１の配線層４、各第１の電極パッド１を絶縁性樹脂７で被覆する。
【００３９】
具体的には、第１の絶縁層３の上に感光性ソルダーレジスト（絶縁性樹脂）を塗布した後に、フォトリソグラフィー技術を使用して、第１のコンタクトパッド５の部分、および外部端子６が露出するようにしてソルダーレジスト膜（絶縁性樹脂層）を形成する。このソルダーレジスト膜によって、第１のコンタクトパッド５以外の部分である第１の電極パッド１と第１の配線層４とが、実装時の溶融した半田から保護される。
【００４０】
そして絶縁性樹脂７から露出した第１のコンタクトパッド５上に導電性材料により第１の突起電極８を形成する。
【００４１】
具体的には、半田、半田めっきされた銅、ニッケル等からなる金属ボールを第１のコンタクトパッド５の上に載置して、金属ボールと第１のコンタクトパッド５とを溶融接合して第１の突起電極８を形成する。
【００４２】
この段階でウェハー状態の第１の半導体チップが形成される。
【００４３】
次に図３、図４を参照して、第２の半導体チップの製造方法について説明する。第２の半導体チップの製造方法も前述の第１の半導体チップの製造方法と同様な工程で構成されるものである。
【００４４】
まず図３（ａ）に示すように、主面上に複数の第２の電極パッド９が形成された半導体チップ１０がその面内に複数個形成された半導体ウェハー１８を用意する。
【００４５】
次に図３（ｂ）に示すように、用意した半導体ウェハー１８の各第２の半導体チップ１０の主面上であって、複数の第２の電極パッド９を除く主面領域に第２の絶縁層１１を形成する。そして一端を第２の電極パッド９と接続させ、他端を形成した第２の絶縁層１１上に延在させて第２のコンタクトパッド１３を２次元配置で構成する第２の配線層１２を形成する。
【００４６】
次に図３（ｃ）に示すように、まず半導体ウェハー１８の各第２の半導体チップ１０の主面上であって、形成した第２のコンタクトパッド１３の部分を除いて第２の配線層１２、各第２の電極パッド９を絶縁性樹脂１４で被覆する。そして絶縁性樹脂１４から露出した第２のコンタクトパッド１３上に導電性材料により第２の突起電極１５を形成する。
【００４７】
次に図４（ａ）に示すように、半導体ウェハー１８の各第２の半導体チップ１０間のダイシングスクライヴライン１９に対して、回転ブレード２０による切断で個々の第２の半導体チップ１０単位に分割する。
【００４８】
分割により図４（ｂ）に示すように、チップ面内において再配線で電極が引き回された第２の半導体チップ１０を得ることができる。
【００４９】
次に図５（ａ）に示すように、前述の工程において、形成した第１の半導体チップ２が形成された半導体ウェハー１７に対して、個々に分割した第２の半導体チップ１０を互いに表面を対向させてフリップチップ接続する。この場合、第１の半導体チップ２の第１の突起電極８に位置合わせして、第２の半導体チップ１０の第２の突起電極１５を接続するものであるが、第１の半導体チップ２と第２の半導体チップ１０との間隙に絶縁性樹脂１６（アンダーフィル材）を充填するために、予め第２の半導体チップ１０の表面側に絶縁性樹脂１６を形成しておく。
【００５０】
そして図５（ｂ）に示すように、第１の半導体チップ２上の第１の突起電極８にそれぞれ第２の突起電極１５が対応して接続された第２の半導体チップ１０の構造が得られる。
【００５１】
最後に、半導体ウェハーの各第１の半導体チップ単位にダイシングにより分割することにより、図１に示したような半導体実装体を得るものである。
【００５２】
次に本実施形態で説明した半導体実装体を配線基板に搭載してＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置を構成した形態について説明する。
【００５３】
図６は本実施形態の半導体装置を示す断面図である。
【００５４】
図６に示すように本実施形態の半導体装置は、パッケージ体として配線基板を用いたＢＧＡ型の半導体装置を採用したものであり、その表面の周縁部に配線電極２１を有し、底面に配線電極２１と接続したボール電極などの外部端子２２を有した配線基板２３と、配線基板２３の表面に搭載された半導体実装体２４であって、その主面上に複数の第１の電極パッド１を有した第１の半導体チップ２であって、第１の電極パッド１を除く半導体チップ２の主面上に形成された第１の絶縁層３と、半導体チップ２の主面内であって、第１の絶縁層３上に第１の電極パッド１と接続した第１の配線層４により再配線接続で配置された複数の第１のコンタクトパッド５と、半導体チップ２の主面内であって、第１の絶縁層３上に第１の電極パッド１と接続した第１の配線層４により再配線接続で配置された複数の外部端子６と、第１のコンタクトパッド５、外部端子６を除く半導体チップ２の主面上に形成された第１の絶縁性樹脂７と、第１のコンタクトパッド５上に各々設けられた第１の突起電極８とよりなる第１の半導体チップと、その主面上に複数の第２の電極パッド９を有した第２の半導体チップ１０であって、第２の電極パッド９を除く半導体チップ１０の主面上に形成された第２の絶縁層１１と、半導体チップ１０の主面内であって、第２の絶縁層１１上に第２の電極パッド９と接続した第２の配線層１２により再配線接続で配置された複数の第２のコンタクトパッド１３と、第２のコンタクトパッド１３を除く半導体チップ１０の主面上に形成された第２の絶縁性樹脂１４と、第２のコンタクトパッド１３上に各々設けられた第２の突起電極１５とよりなる第２の半導体チップ１０とよりなり、第１の半導体チップ２上の第１の突起電極８と第２の半導体チップ１０上の第２の突起電極１５とが接続され、第１の半導体チップ２上の外部端子６が露出している半導体実装体２４と、配線基板２３の配線電極２１と半導体実装体２４の外部端子６と接続した金属細線２５と、配線基板２３の上面領域の半導体実装体２４、金属細線２５の接続領域を封止した絶縁性の樹脂２６よりなるものである。また第１の半導体チップ２と第２の半導体チップ１０との間隙には絶縁性樹脂１６がアンダーフィル材として充填されているものである。
【００５５】
以上の本実施形態の半導体装置は、第１の半導体チップ２、第２の半導体チップ１０の各電極パッド１，９は各々チップ領域内において再配線で引き回されて配置され、コンタクトパッド５，１３を構成したものであり、個々の半導体チップ２，１０の電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができることは勿論、各半導体チップの接続部位（コンタクトパッド）の下部に相当する領域には低弾性樹脂よりなる絶縁層３，１１が形成されているので、２つの半導体チップ間の内部応力により発生する接続部分の応力を吸収し、接続の信頼性を向上させることができる実装構造であり、特に配線基板等に搭載し、実装基板に実装した際、熱応力による半導体チップに対する影響を低減できるものである。
【００５６】
【発明の効果】
本発明の半導体実装体は、ＣＯＣ型の半導体構造であって、第１の半導体チップ、第２の半導体チップの各電極パッドは各々チップ領域内において再配線で引き回されて配置され、コンタクトパッドを構成したものであり、個々の半導体チップの電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができるものである。また、各半導体チップの接続部位（コンタクトパッド）の下部に相当する領域には低弾性樹脂よりなる絶縁層が形成されているので、２つの半導体チップ間の内部応力により発生する接続部分の応力を吸収し、接続の信頼性を向上させることができる実装構造である。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかる半導体実装体を示す断面図
【図２】本発明の一実施形態にかかる半導体実装体の製造方法を示す断面図
【図３】本発明の一実施形態にかかる半導体実装体の製造方法を示す断面図
【図４】本発明の一実施形態にかかる半導体実装体の製造方法を示す断面図
【図５】本発明の一実施形態にかかる半導体実装体の製造方法を示す断面図
【図６】本発明の一実施形態にかかる半導体装置を示す断面図
【図７】従来の半導体装置を示す断面図
【符号の説明】
１ 第１の電極パッド
２ 第１の半導体チップ
３ 第１の絶縁層
４ 第１の配線層
５ 第１のコンタクトパッド
６ 外部端子
７ 第１の絶縁性樹脂
８ 第１の突起電極
９ 第２の電極パッド
１０ 第２の半導体チップ
１１ 第２の絶縁層
１２ 第２の配線層
１３ 第２のコンタクトパッド
１４ 第２の絶縁性樹脂
１５ 第２の突起電極
１６ 絶縁性樹脂
１７ 半導体ウェハー
１８ 半導体ウェハー
１９ ダイシングスクライヴライン
２０ 回転ブレード
２１ 配線電極
２２ 外部端子
２３ 配線基板
２４ 半導体実装体
２５ 金属細線
２６ 樹脂
１０１ 第１のＬＳＩチップ
１０２ 内部電極
１０３ 外部電極
１０４ 第２のＬＳＩチップ
１０５ バンプ
１０６ 絶縁性樹脂
１０７ ダイパッド
１０８ インナーリード
１０９ ボンディングワイヤ
１１０ 封止樹脂
１１１ アウターリード
【発明の属する技術分野】
本発明は、主面上にＬＳＩがそれぞれ形成された第１のＬＳＩチップと第２のＬＳＩチップとがフェイスダウンボンディング方式により接合されてなる半導体実装体とそれを用いた半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置の低コスト化および小型化を図るため、例えば異なる機能を持つＬＳＩまたは異なるプロセスにより形成されたＬＳＩが形成された、第１のＬＳＩチップと第２のＬＳＩチップとがフェイスダウンボンディング方式により接合されてなるＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）型の半導体装置が提案されている。
【０００３】
以下、例えば２つのＬＳＩチップがフェイスダウンボンディング方式により接合されてなる半導体装置およびその製造方法について図７を参照しながら説明する。
【０００４】
図７に示すように、第１のＬＳＩチップ１０１における第１のＬＳＩが形成されている主面上には内部電極１０２および外部電極１０３が形成されていると共に、第２のＬＳＩチップ１０４における第２のＬＳＩが形成されている主面上にはバンプ１０５が形成されており、内部電極１０２とバンプ１０５とが接続された状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４とがフェイスダウンボンディング方式により接合されている。この場合、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間には絶縁性樹脂１０６が充填されている。また、第１のＬＳＩチップ１０１はリードフレームのダイパッド１０７にはんだにより固定されていると共に、第１のＬＳＩチップ１０１の外部電極１０２とリードフレームのインナーリード１０８とはボンディングワイヤ１０９により電気的に接続されている。第１のＬＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパッド１０７、インナーリード１０８およびボンディングワイヤ１０９は封止樹脂１１０により封止されている。
【０００５】
また前記した従来の半導体装置に組み込まれている実装体としては、その主面上に内部電極１０２および周縁部に外部電極１０３が形成され、第１のＬＳＩが形成されている第１のＬＳＩチップ１０１に対して、第２のＬＳＩが形成されている主面上にはバンプ１０５が形成された第２のＬＳＩチップ１０４が内部電極１０２とバンプ１０５とが接続された状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４とがフェイスダウンボンディング方式により接合されている。そしてこの場合、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間には絶縁性樹脂１０６が充填されているものである。
【０００６】
そして従来の半導体装置の製造方法としては、図７を参照して説明すると、まず、周縁部に外部電極１０３が形成されている第１のＬＳＩチップ１０１上の中央部に絶縁性樹脂１０６を塗布した後、第２のＬＳＩチップ１０４を第１のＬＳＩチップ１０１に押圧して、第１のＬＳＩチップ１０１の内部電極１０２と第２のＬＳＩチップ１０４のバンプ１０５とを接続した状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４とを接合する。
【０００７】
次に、第１のＬＳＩチップ１０１の外部電極１０３とリードフレームのインナーリード１０８とをボンディングワイヤ１０９により接続した後、第１のＬＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパッド１０７、インナーリード１０８およびボンディングワイヤ１０９を封止樹脂１１０で封止する。そして封止樹脂１１０より突出したリードフレームのアウターリード１１１を成形することにより半導体装置を得るものである。
【０００８】
【発明が解決しようとする課題】
しかしながら前記従来の半導体装置の構成、特に搭載される半導体実装体の構成では、第１のＬＳＩチップの内部電極と第２のＬＳＩチップのバンプ（電極）との配置は、それぞれ対応させて予め設計レベルで形成しておく必要があり、各ＬＳＩチップの品種ごとに半導体ウェハーの拡散レベルで形成する必要があるため、非効率的な製造工法であった。すなわち２つのＬＳＩチップがフェイスダウンボンディング方式により接合されてなる半導体装置の製造において、製造工法上、より効率的な電極配置とその形成工法が望まれていた。
【０００９】
また従来の半導体装置構造では、フェイスダウンボンディング方式により接合されている２つのＬＳＩチップの内部応力により発生する接続部分の応力を吸収する構造がなく、製品の信頼性上の課題も懸念されていた。
【００１０】
本発明は前記従来の課題を解決するもので、２つのＬＳＩチップがフェイスダウンボンディング方式により接合されてなる半導体装置において、互いに接続される半導体チップの電極配置とその形成に着目し、電極形成の自由度を向上させるとともに、接合された後の応力対策構造を有した半導体実装体およびそれを用いた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記従来の課題を解決するために本発明の半導体実装体は、その主面上に複数の第１の電極パッドを有した第１の半導体チップであって、前記第１の電極パッドを除く半導体チップの主面上に形成された第１の絶縁層と、前記半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した第１の配線層により再配線接続で配置された複数の第１のコンタクトパッドと、前記半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した配線層により再配線接続で配置された複数の外部端子と、前記第１のコンタクトパッド、前記外部端子を除く半導体チップの主面上に形成された第１の絶縁性樹脂と、前記第１のコンタクトパッド上に各々設けられた第１の突起電極とよりなる第１の半導体チップと、その主面上に複数の第２の電極パッドを有した第２の半導体チップであって、前記第２の電極パッドを除く半導体チップの主面上に形成された第２の絶縁層と、前記半導体チップの主面内であって、前記第２の絶縁層上に前記第２の電極パッドと接続した第２の配線層により再配線接続で配置された複数の第２のコンタクトパッドと、前記第２のコンタクトパッドを除く半導体チップの主面上に形成された第２の絶縁性樹脂と、前記第２のコンタクトパッド上に各々設けられた第２の突起電極とよりなる第２の半導体チップとよりなり、前記第１の半導体チップ上の第１の突起電極と第２の半導体チップ上の第２の突起電極とが接続され、前記第１の半導体チップ上の前記外部端子が露出している半導体実装体である。
【００１２】
そして具体的には、第１の半導体チップよりも第２の半導体チップが面積的に小さい半導体実装体である。
【００１３】
また、第１の半導体チップと第２の半導体チップとの間隙には絶縁性樹脂が充填されている半導体実装体である。
【００１４】
また、第１の絶縁層、第２の絶縁層は低弾性樹脂よりなる半導体実装体である。
【００１５】
さらに、第１の半導体チップはロジックチップまたはアナログチップであり、第２の半導体チップはメモリーチップである半導体実装体である。
【００１６】
本発明の半導体装置は、その表面の周縁部に配線電極を有した配線基板と、前記配線基板の表面に搭載された半導体実装体であって、その主面上に複数の第１の電極パッドを有した第１の半導体チップであって、前記第１の電極パッドを除く半導体チップの主面上に形成された第１の絶縁層と、前記半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した第１の配線層により再配線接続で配置された複数の第１のコンタクトパッドと、前記半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した配線層により再配線接続で配置された複数の外部端子と、前記第１のコンタクトパッド、前記外部端子を除く半導体チップの主面上に形成された第１の絶縁性樹脂と、前記第１のコンタクトパッド上に各々設けられた第１の突起電極とよりなる第１の半導体チップと、その主面上に複数の第２の電極パッドを有した第２の半導体チップであって、前記第２の電極パッドを除く半導体チップの主面上に形成された第２の絶縁層と、前記半導体チップの主面内であって、前記第２の絶縁層上に前記第２の電極パッドと接続した第２の配線層により再配線接続で配置された複数の第２のコンタクトパッドと、前記第２のコンタクトパッドを除く半導体チップの主面上に形成された第２の絶縁性樹脂と、前記第２のコンタクトパッド上に各々設けられた第２の突起電極とよりなる第２の半導体チップとよりなり、前記第１の半導体チップ上の第１の突起電極と第２の半導体チップ上の第２の突起電極とが接続され、前記第１の半導体チップ上の前記外部端子が露出している半導体実装体と、前記配線基板の配線電極と前記半導体実装体の前記外部端子と接続した金属細線と、前記配線基板の上面領域の前記半導体実装体、金属細線の接続領域を封止した樹脂よりなる半導体装置である。
【００１７】
具体的には、第１の半導体チップはロジックチップまたはアナログチップであり、第２の半導体チップはメモリーチップである半導体装置である。
【００１８】
前記構成の通り、本発明の半導体実装体およびそれを用いた半導体装置は、第１の半導体チップ、第２の半導体チップの各電極パッドは各々チップ領域内において再配線で引き回されて配置され、コンタクトパッドを構成したものであり、個々の半導体チップの電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができるものである。また、各半導体チップの接続部位（コンタクトパッド）の下部に相当する領域には低弾性樹脂よりなる絶縁層が形成されているので、２つの半導体チップ間の内部応力により発生する接続部分の応力を吸収し、接続の信頼性を向上させることができる実装構造である。
【００１９】
【発明の実施の形態】
以下、本発明の半導体実装体およびそれを用いた半導体装置の一実施形態について、図面を参照しながら説明する。
【００２０】
まず本実施形態の半導体実装体について説明する。図１は本実施形態の半導体実装体を示す断面図である。
【００２１】
図１に示すように、本実施形態の半導体実装体としては、まず、その主面上に複数の第１の電極パッド１を有した第１の半導体チップ２であって、第１の電極パッド１を除く半導体チップ２の主面上に形成された第１の絶縁層３と、半導体チップ２の主面内であって、第１の絶縁層３上に第１の電極パッド１と接続した第１の配線層４により再配線接続で配置された複数の第１のコンタクトパッド５と、半導体チップ２の主面内であって、第１の絶縁層３上に第１の電極パッド１と接続した配線層４により再配線接続で配置された複数の外部端子６と、第１のコンタクトパッド５、外部端子６を除く半導体チップ２の主面上に形成された第１の絶縁性樹脂７と、第１のコンタクトパッド５上に各々設けられたバンプまたはボール電極などの第１の突起電極８とよりなる第１の半導体チップを有し、また、その主面上に複数の第２の電極パッド９を有した第２の半導体チップ１０であって、第２の電極パッド９を除く半導体チップ１０の主面上に形成された第２の絶縁層１１と、半導体チップ１０の主面内であって、第２の絶縁層１１上に第２の電極パッド９と接続した第２の配線層１２により再配線接続で配置された複数の第２のコンタクトパッド１３と、第２のコンタクトパッド１３を除く半導体チップ１０の主面上に形成された第２の絶縁性樹脂１４と、第２のコンタクトパッド１３上に各々設けられた第２の突起電極１５とよりなる第２の半導体チップを有し、第１の半導体チップ２上の第１の突起電極８と第２の半導体チップ１０上の第２の突起電極１５とが電気的に接続され、第１の半導体チップ２上の外部端子６が露出している半導体実装体である。そして第１の半導体チップ２と第２の半導体チップ１０との間隙には絶縁性樹脂１６が充填されているものである。
【００２２】
また本実施形態の半導体実装体は、第１の絶縁層３、第２の絶縁層１１は低弾性樹脂よりなり、２つの半導体チップ２，１０間の内部応力により発生する接続部分の応力を吸収し、接続の信頼性を向上させることができる実装構造である。すなわち、下地となる絶縁層の上に配線層を設けているので、半導体装置をプリント基板等の配線基板上に実装する際などにおいて、半導体装置の加熱・冷却に伴い配線層に熱応力などの応力が印加されても、配線層に加わる応力が緩和される。よって、基板実装時などにおける配線層の断線を防止することができ、信頼性の高い配線構造を実現することができる。
【００２３】
そして低弾性体層としては、弾性率（ヤング率）として１０〜２０００［ｋｇ／ｍｍ2］の範囲にあることが好ましく、さらに１０〜１０００［ｋｇ／ｍｍ2］の範囲にあることがより好ましい。また、絶縁層の線膨張率は５〜２００［ｐｐｍ／℃］の範囲にあることが好ましく、さらに１０〜１００［ｐｐｍ／℃］の範囲にあることがより好ましい。例えばエステル結合型ポリイミドやアクリレート系エポキシ等のポリマーでよく、低弾性率を有し、絶縁性であればよい。またその厚みとしては、１〜１００［μｍ］であり、好ましくは３０［μｍ］である。また各絶縁層の端部は、図１に示すように、断面形状において斜辺を構成しているものであり、これにより電極パッドの引き回しで使用する配線層の形成精度と、断線防止などの信頼性を高めることができる。さらに本実施形態の半導体実装体において、絶縁層としては弾性を有する樹脂の他、基板実装の際の実装方法如何によっては、５［μｍ］厚以上のポリイミドなどの絶縁層でもよい。
【００２４】
また本実施形態では、第１の突起電極８は半田ボールを採用しているが、金属材料によるバンプ状の突起電極でもよい。
【００２５】
そして、また半導体装置の主面上に二次元的に各コンタクトパッドが配置されているので、狭い面積に多数の外部端子を設けることが可能となるとともに、パターン形成可能な配線層により各電極パッドとコンタクトパッドとを接続することができる構造である。したがって、小型で薄型の半導体装置であり、かつ多ピン化に対応できるものである。
【００２６】
なお本実施形態の半導体実装体において、第１の半導体チップ２よりも第２の半導体チップ１０が面積的に小さく、本実施形態では第１の半導体チップ２はロジックチップまたはアナログチップであり、第２の半導体チップ１０はメモリーチップを採用している。
【００２７】
以上のように、本実施形態の半導体実装体は、第１の半導体チップ２、第２の半導体チップ１０の第１，第２の電極パッド１，９は各々チップ領域内において再配線で引き回されて配置され、各コンタクトパッドを構成したものであり、個々の半導体チップの電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができるものである。
【００２８】
次に本実施形態の半導体実装体の製造方法について説明する。
【００２９】
図２〜図５は本実施形態の半導体実装体の製造方法を示す主要工程ごとの断面図である。本実施形態の半導体実装体の製造方法は、半導体ウェハーレベルで製造する工法であり、信頼性の高い製造方法である。
【００３０】
まず第１の半導体チップの製造方法について説明する。
【００３１】
図２（ａ）に示すように、主面上に複数の第１の電極パッド１が形成された半導体チップ２がその面内に複数個形成された半導体ウェハー１７を用意する。
【００３２】
次に図２（ｂ）に示すように、用意した半導体ウェハー１７の各第１の半導体チップ２の主面上であって、複数の第１の電極パッド１を除く主面領域に第１の絶縁層３を形成する。
【００３３】
具体的には、まず第１の半導体チップ２の主面にそれぞれ形成された第１の電極パッド１とパッシベーション膜（図示せず）との上に、感光性を有する絶縁性の低弾性材料を１００［μｍ］程度の厚みで塗布して乾燥することにより絶縁層膜を形成する。そして乾燥された絶縁層膜に対して露光と現像とを順次行って、第１の半導体チップ２の第１の電極パッド１の部分を開口させた第１の絶縁層３を形成する。この場合において、例えば露光で平行光ではなく散乱光を使用して、開口部における絶縁層３の断面形状を、半導体チップ２の主面に対して垂直ではなく鋭角部分のない斜辺状にして形成する。本実施形態では、絶縁層３の開口の端部を傾斜させて半導体チップ２の表面になめらかにつながるように形成することにより、後工程の配線層を形成しやすく、また断線しにくい構造を構成することができる。
【００３４】
なお、第１の絶縁層３の厚みは、塗布以降の工程に支障のない範囲で厚い方が良く、例えば５００［μｍ］程度でも良いし１［ｍｍ］程度でも良い。また、感光性を有する低弾性材料としては、例えばエステル結合型ポリイミドやアクリレート系エポキシ等のポリマーでよく、低弾性率を有し、絶縁性であればよい。また、感光性を有する低弾性材料は液状材料を乾燥させて形成する必要はなくフィルム状に予め形成された材料を用いても構わない。その場合には、フィルム状の低弾性材料を半導体チップ上に貼りあわせ、露光、現像することで低弾性材料に開口部を形成することができ、半導体チップ上の電極パッドを露出させることができる。さらに、絶縁層３を構成する絶縁性の低弾性材料が感光性を有する必要はない。感光性を有しない材料を用いる場合には、レーザーやプラズマによる機械的な加工もしくはエッチングなどの化学的加工により、半導体チップ上の電極パッドを露出させることができる。
【００３５】
そして一端を第１の電極パッド１と接続させ、他端を形成した第１の絶縁層３上に延在させて第１のコンタクトパッド５、外部端子６を２次元配置で構成する第１の配線層４を形成する。
【００３６】
具体的には、まず半導体ウェハー１７上の第１の半導体チップ２の主面において、真空蒸着法、スパッタリング法、ＣＶＤ法又は無電解めっき法によって例えば厚みが０．２［μｍ］程度のチタン（Ｔｉ）膜とその上に形成された厚みが０．５［μｍ］程度の銅（Ｃｕ）膜からなる薄膜金属層を形成する。そして形成した薄膜金属層上にネガ型感光性レジストを塗布し、仕上げ製品の所望のパターン部以外を硬化し、反応部を除去することでメッキレジスト膜を形成する。ここではメッキレジスト膜を形成する際にネガ型感光性レジストを用いたが、ポジ型感光性レジストを用いてもよいことは言うまでもない。そして電解めっき法により、メッキレジスト膜が形成された箇所以外の薄膜金属層の上に、例えばＣｕ膜からなる厚膜金属層を例えば２０［μｍ］程度の厚みで選択的に形成する。そして厚膜金属層の形成後、メッキレジスト膜を溶融除去する。そして薄膜金属層と厚膜金属層とを溶融することのできるエッチング液、例えばＣｕ膜に対しては塩化第二銅溶液で、Ｔｉ膜に対してはＥＤＴＡ溶液で全面エッチングすると、厚膜金属層よりも層厚が薄い薄膜金属層が先行して除去される。この工程によって、半導体チップ２の主面において、第１の電極パッド１と第１の配線層４と第１のコンタクトパッド５と外部端子６とからなる所定の金属配線パターンを形成することができる。
【００３７】
なお、薄膜金属層や厚膜金属層を構成する材料としてＣｕを使用したが、これに代えてＣｒ、Ｗ、Ｔｉ／Ｃｕ、Ｎｉ等を使用してもよい。また、薄膜金属層と厚膜金属層とをそれぞれ異なる金属材料により構成しておき、最終的なエッチング工程では薄膜金属層のみを選択的にエッチングするエッチャントを用いてもよい。
【００３８】
次に図２（ｃ）に示すように、まず半導体ウェハー１７の各第１の半導体チップ２の主面上であって、形成した第１のコンタクトパッド５の部分および外部端子６の部分を除いて第１の配線層４、各第１の電極パッド１を絶縁性樹脂７で被覆する。
【００３９】
具体的には、第１の絶縁層３の上に感光性ソルダーレジスト（絶縁性樹脂）を塗布した後に、フォトリソグラフィー技術を使用して、第１のコンタクトパッド５の部分、および外部端子６が露出するようにしてソルダーレジスト膜（絶縁性樹脂層）を形成する。このソルダーレジスト膜によって、第１のコンタクトパッド５以外の部分である第１の電極パッド１と第１の配線層４とが、実装時の溶融した半田から保護される。
【００４０】
そして絶縁性樹脂７から露出した第１のコンタクトパッド５上に導電性材料により第１の突起電極８を形成する。
【００４１】
具体的には、半田、半田めっきされた銅、ニッケル等からなる金属ボールを第１のコンタクトパッド５の上に載置して、金属ボールと第１のコンタクトパッド５とを溶融接合して第１の突起電極８を形成する。
【００４２】
この段階でウェハー状態の第１の半導体チップが形成される。
【００４３】
次に図３、図４を参照して、第２の半導体チップの製造方法について説明する。第２の半導体チップの製造方法も前述の第１の半導体チップの製造方法と同様な工程で構成されるものである。
【００４４】
まず図３（ａ）に示すように、主面上に複数の第２の電極パッド９が形成された半導体チップ１０がその面内に複数個形成された半導体ウェハー１８を用意する。
【００４５】
次に図３（ｂ）に示すように、用意した半導体ウェハー１８の各第２の半導体チップ１０の主面上であって、複数の第２の電極パッド９を除く主面領域に第２の絶縁層１１を形成する。そして一端を第２の電極パッド９と接続させ、他端を形成した第２の絶縁層１１上に延在させて第２のコンタクトパッド１３を２次元配置で構成する第２の配線層１２を形成する。
【００４６】
次に図３（ｃ）に示すように、まず半導体ウェハー１８の各第２の半導体チップ１０の主面上であって、形成した第２のコンタクトパッド１３の部分を除いて第２の配線層１２、各第２の電極パッド９を絶縁性樹脂１４で被覆する。そして絶縁性樹脂１４から露出した第２のコンタクトパッド１３上に導電性材料により第２の突起電極１５を形成する。
【００４７】
次に図４（ａ）に示すように、半導体ウェハー１８の各第２の半導体チップ１０間のダイシングスクライヴライン１９に対して、回転ブレード２０による切断で個々の第２の半導体チップ１０単位に分割する。
【００４８】
分割により図４（ｂ）に示すように、チップ面内において再配線で電極が引き回された第２の半導体チップ１０を得ることができる。
【００４９】
次に図５（ａ）に示すように、前述の工程において、形成した第１の半導体チップ２が形成された半導体ウェハー１７に対して、個々に分割した第２の半導体チップ１０を互いに表面を対向させてフリップチップ接続する。この場合、第１の半導体チップ２の第１の突起電極８に位置合わせして、第２の半導体チップ１０の第２の突起電極１５を接続するものであるが、第１の半導体チップ２と第２の半導体チップ１０との間隙に絶縁性樹脂１６（アンダーフィル材）を充填するために、予め第２の半導体チップ１０の表面側に絶縁性樹脂１６を形成しておく。
【００５０】
そして図５（ｂ）に示すように、第１の半導体チップ２上の第１の突起電極８にそれぞれ第２の突起電極１５が対応して接続された第２の半導体チップ１０の構造が得られる。
【００５１】
最後に、半導体ウェハーの各第１の半導体チップ単位にダイシングにより分割することにより、図１に示したような半導体実装体を得るものである。
【００５２】
次に本実施形態で説明した半導体実装体を配線基板に搭載してＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置を構成した形態について説明する。
【００５３】
図６は本実施形態の半導体装置を示す断面図である。
【００５４】
図６に示すように本実施形態の半導体装置は、パッケージ体として配線基板を用いたＢＧＡ型の半導体装置を採用したものであり、その表面の周縁部に配線電極２１を有し、底面に配線電極２１と接続したボール電極などの外部端子２２を有した配線基板２３と、配線基板２３の表面に搭載された半導体実装体２４であって、その主面上に複数の第１の電極パッド１を有した第１の半導体チップ２であって、第１の電極パッド１を除く半導体チップ２の主面上に形成された第１の絶縁層３と、半導体チップ２の主面内であって、第１の絶縁層３上に第１の電極パッド１と接続した第１の配線層４により再配線接続で配置された複数の第１のコンタクトパッド５と、半導体チップ２の主面内であって、第１の絶縁層３上に第１の電極パッド１と接続した第１の配線層４により再配線接続で配置された複数の外部端子６と、第１のコンタクトパッド５、外部端子６を除く半導体チップ２の主面上に形成された第１の絶縁性樹脂７と、第１のコンタクトパッド５上に各々設けられた第１の突起電極８とよりなる第１の半導体チップと、その主面上に複数の第２の電極パッド９を有した第２の半導体チップ１０であって、第２の電極パッド９を除く半導体チップ１０の主面上に形成された第２の絶縁層１１と、半導体チップ１０の主面内であって、第２の絶縁層１１上に第２の電極パッド９と接続した第２の配線層１２により再配線接続で配置された複数の第２のコンタクトパッド１３と、第２のコンタクトパッド１３を除く半導体チップ１０の主面上に形成された第２の絶縁性樹脂１４と、第２のコンタクトパッド１３上に各々設けられた第２の突起電極１５とよりなる第２の半導体チップ１０とよりなり、第１の半導体チップ２上の第１の突起電極８と第２の半導体チップ１０上の第２の突起電極１５とが接続され、第１の半導体チップ２上の外部端子６が露出している半導体実装体２４と、配線基板２３の配線電極２１と半導体実装体２４の外部端子６と接続した金属細線２５と、配線基板２３の上面領域の半導体実装体２４、金属細線２５の接続領域を封止した絶縁性の樹脂２６よりなるものである。また第１の半導体チップ２と第２の半導体チップ１０との間隙には絶縁性樹脂１６がアンダーフィル材として充填されているものである。
【００５５】
以上の本実施形態の半導体装置は、第１の半導体チップ２、第２の半導体チップ１０の各電極パッド１，９は各々チップ領域内において再配線で引き回されて配置され、コンタクトパッド５，１３を構成したものであり、個々の半導体チップ２，１０の電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができることは勿論、各半導体チップの接続部位（コンタクトパッド）の下部に相当する領域には低弾性樹脂よりなる絶縁層３，１１が形成されているので、２つの半導体チップ間の内部応力により発生する接続部分の応力を吸収し、接続の信頼性を向上させることができる実装構造であり、特に配線基板等に搭載し、実装基板に実装した際、熱応力による半導体チップに対する影響を低減できるものである。
【００５６】
【発明の効果】
本発明の半導体実装体は、ＣＯＣ型の半導体構造であって、第１の半導体チップ、第２の半導体チップの各電極パッドは各々チップ領域内において再配線で引き回されて配置され、コンタクトパッドを構成したものであり、個々の半導体チップの電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができるものである。また、各半導体チップの接続部位（コンタクトパッド）の下部に相当する領域には低弾性樹脂よりなる絶縁層が形成されているので、２つの半導体チップ間の内部応力により発生する接続部分の応力を吸収し、接続の信頼性を向上させることができる実装構造である。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかる半導体実装体を示す断面図
【図２】本発明の一実施形態にかかる半導体実装体の製造方法を示す断面図
【図３】本発明の一実施形態にかかる半導体実装体の製造方法を示す断面図
【図４】本発明の一実施形態にかかる半導体実装体の製造方法を示す断面図
【図５】本発明の一実施形態にかかる半導体実装体の製造方法を示す断面図
【図６】本発明の一実施形態にかかる半導体装置を示す断面図
【図７】従来の半導体装置を示す断面図
【符号の説明】
１ 第１の電極パッド
２ 第１の半導体チップ
３ 第１の絶縁層
４ 第１の配線層
５ 第１のコンタクトパッド
６ 外部端子
７ 第１の絶縁性樹脂
８ 第１の突起電極
９ 第２の電極パッド
１０ 第２の半導体チップ
１１ 第２の絶縁層
１２ 第２の配線層
１３ 第２のコンタクトパッド
１４ 第２の絶縁性樹脂
１５ 第２の突起電極
１６ 絶縁性樹脂
１７ 半導体ウェハー
１８ 半導体ウェハー
１９ ダイシングスクライヴライン
２０ 回転ブレード
２１ 配線電極
２２ 外部端子
２３ 配線基板
２４ 半導体実装体
２５ 金属細線
２６ 樹脂
１０１ 第１のＬＳＩチップ
１０２ 内部電極
１０３ 外部電極
１０４ 第２のＬＳＩチップ
１０５ バンプ
１０６ 絶縁性樹脂
１０７ ダイパッド
１０８ インナーリード
１０９ ボンディングワイヤ
１１０ 封止樹脂
１１１ アウターリード
Claims (3)
- その表面の周縁部に配線電極を有した配線基板と、
前記配線基板の表面に搭載された第１の半導体チップと、
前記第１の半導体チップ上に搭載された前記第１の半導体チップよりも面積的に小さい第２の半導体チップとを備え、
前記第１の半導体チップは、その主面上に形成された複数の第１の電極パッドと、前記第１の電極パッドを除く半導体チップの主面上に形成された第１の絶縁層と、前記第１の半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した第１の配線層により再配線接続で配置された複数の第１のコンタクトパッドと、前記第１の半導体チップの主面内であって、前記第１の絶縁層上に前記第１の電極パッドと接続した配線層により再配線接続で配置された複数の外部端子と、前記第１のコンタクトパッド、前記外部端子を除く半導体チップの主面上に形成された第１の絶縁性樹脂と、前記第１のコンタクトパッド上に各々設けられた第１の突起電極とよりなり、
前記第２の半導体チップは、その主面上に形成された複数の第２の電極パッドと、前記第２の電極パッドを除く半導体チップの主面上に形成された第２の絶縁層と、前記第２の半導体チップの主面内であって、前記第２の絶縁層上に前記第２の電極パッドと接続した第２の配線層により再配線接続で配置された複数の第２のコンタクトパッドと、前記第２のコンタクトパッドを除く半導体チップの主面上に形成された第２の絶縁性樹脂と、前記第２のコンタクトパッド上に各々設けられた第２の突起電極とよりなる第２の半導体チップとよりなり、
前記第１の半導体チップの第１の突起電極と第２の半導体チップの第２の突起電極とが接続され、
前記配線基板の配線電極と前記第１の半導体チップの外部端子とが金属細線により接続され、
前記配線基板の上面領域に搭載された第１の半導体チップと、前記第２の半導体チップと、前記金属細線の接続領域とが樹脂により封止され、
前記第１の絶縁層の端部は、前記第１の半導体チップの表面になめらかにつながるような傾斜部を有することを特徴とする半導体装置。 - 前記第１の半導体チップはロジックチップまたはアナログチップであり、前記第２の半導体チップはメモリーチップであることを特徴とする請求項１に記載の半導体装置。
- 前記第１の突起電極の大きさは、前記第２の突起電極の大きさよりも大きいことを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203025A JP4631223B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体実装体およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203025A JP4631223B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体実装体およびそれを用いた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017655A JP2003017655A (ja) | 2003-01-17 |
| JP4631223B2 true JP4631223B2 (ja) | 2011-02-16 |
Family
ID=19039731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001203025A Expired - Fee Related JP4631223B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体実装体およびそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4631223B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260053A (ja) | 2004-03-12 | 2005-09-22 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2006024752A (ja) | 2004-07-08 | 2006-01-26 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR101752829B1 (ko) * | 2010-11-26 | 2017-06-30 | 삼성전자주식회사 | 반도체 장치 |
| JP2021125643A (ja) * | 2020-02-07 | 2021-08-30 | キオクシア株式会社 | 半導体装置およびその製造方法 |
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| JP2002305215A (ja) * | 2001-04-05 | 2002-10-18 | Sharp Corp | 半導体装置およびこれを用いた積層構造体 |
-
2001
- 2001-07-04 JP JP2001203025A patent/JP4631223B2/ja not_active Expired - Fee Related
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| JP2002305215A (ja) * | 2001-04-05 | 2002-10-18 | Sharp Corp | 半導体装置およびこれを用いた積層構造体 |
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| Publication number | Publication date |
|---|---|
| JP2003017655A (ja) | 2003-01-17 |
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| RD01 | Notification of change of attorney |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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